Datasets:
repo_name
stringlengths 6
79
| path
stringlengths 4
249
| size
int64 1.02k
768k
| content
stringlengths 15
207k
| license
stringclasses 14
values |
|---|---|---|---|---|
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu7t5v0 | cells/nor3/gf180mcu_fd_sc_mcu7t5v0__nor3_4.behavioral.v | 1,262 | module MODULE1( VAR6, VAR4, VAR7, VAR2 );
input VAR2, VAR6, VAR7;
output VAR4;
VAR3 VAR1(.VAR6(VAR6),.VAR4(VAR4),.VAR7(VAR7),.VAR2(VAR2));
VAR3 VAR5(.VAR6(VAR6),.VAR4(VAR4),.VAR7(VAR7),.VAR2(VAR2)); | apache-2.0 |
osecpu/fpga | preg.v | 1,821 | module MODULE1(clk,
VAR11, VAR10, VAR14,
VAR7, VAR12, VAR5,
VAR6, VAR3, VAR13,
VAR1, VAR8);
input clk, VAR1;
input [5:0] VAR11, VAR10, VAR14;
output reg [11:0] VAR7, VAR12;
input [11:0] VAR5;
output reg [15:0] VAR6, VAR3;
input [15:0] VAR13;
output VAR8;
reg [11:0] VAR4[63:0]; reg [15:0] VAR2[63:0];
wire [5:0] VAR9;
assign VAR8 = (VAR1 == 1 && VAR14 == 6'h3f) ? 1 : 0;
assign VAR9 = (VAR1 == 1) ? VAR14 : VAR11;
always @ (posedge clk)
begin
if(VAR1 == 1) begin
VAR4[VAR9] <= VAR5;
VAR2[VAR9] <= VAR13;
end
else begin
VAR7 <= VAR4[VAR9];
VAR6 <= VAR2[VAR9];
end
end
always @ (posedge clk)
begin
VAR12 <= VAR4[VAR10];
VAR3 <= VAR2[VAR10];
end
endmodule | mit |
fpgaminer/Open-Source-FPGA-Bitcoin-Miner | src/uart_comm.v | 6,261 | module MODULE1 (
input VAR57,
input VAR51,
input VAR12,
input [31:0] VAR35,
output reg VAR50 = 1'b0,
output reg [255:0] VAR5 = 256'd0,
output reg [95:0] VAR26 = 96'd0,
output reg [31:0] VAR20 = 32'd0,
output reg [31:0] VAR24 = 32'd0,
input VAR19,
input VAR25,
output VAR2
);
localparam VAR6 = 60;
localparam VAR21 = 256 + 96 + 32 + 32;
localparam VAR56 = 4'b0001;
localparam VAR38 = 4'b0010;
localparam VAR48 = 4'b0100;
localparam VAR30 = 4'b1000;
localparam VAR7 = 0;
localparam VAR17 = 1;
localparam VAR31 = 2;
localparam VAR16 = 3;
localparam VAR33 = 4;
localparam VAR27 = 5;
reg [VAR21-1:0] VAR8 = {VAR21{1'b0}}, VAR23 = {VAR21{1'b0}};
reg VAR11 = 1'b0;
reg VAR29 = 1'b0;
wire VAR18, VAR43;
wire [7:0] VAR55;
reg VAR52;
reg [7:0] VAR36;
VAR37 VAR42 (
.clk (VAR19),
.VAR25 (VAR25),
.VAR39 (VAR18),
.VAR53 (VAR55)
);
VAR14 VAR9 (
.clk (VAR19),
.VAR34 (VAR52),
.VAR46 (VAR36),
.VAR4 (VAR43),
.VAR2 (VAR2)
);
wire VAR44 = (state == VAR56);
wire VAR22 = VAR18 & (state == VAR56 || state == VAR38);
wire [7:0] VAR58 = VAR55;
wire [31:0] VAR3;
VAR32 VAR59 (
.clk (VAR19),
.reset (VAR44),
.VAR34 (VAR22),
.VAR10 (VAR58),
.VAR40 (VAR3)
);
reg [63:0] VAR28 = 256'hDEADBEEF13370D13;
reg [63:0] VAR49;
reg [7:0] VAR41;
reg [VAR6*8-1:0] VAR1;
reg [7:0] VAR54, VAR45, VAR15;
reg [3:0] state = VAR56;
always @ (posedge VAR19)
begin
VAR52 <= 1'b0;
case (state)
VAR56: if (VAR18) begin
if (VAR55 == 0) begin
VAR52 <= 1'b1;
VAR36 <= 8'd1; end
else if (VAR55 < 8) begin
VAR45 <= 8'd1;
VAR54 <= 8'h8;
VAR15 <= VAR17;
state <= VAR30;
end
else
begin
VAR45 <= 8'd2;
VAR54 <= VAR55;
state <= VAR38;
end
end
VAR38: if (VAR18) begin
VAR1 <= {VAR55, VAR1[VAR6*8-1:8]};
VAR45 <= VAR45 + 8'd1;
if (VAR45 == 8'd4)
VAR15 <= VAR55;
if (VAR45 == VAR54)
state <= VAR48;
end
VAR48: begin
VAR45 <= 8'd1;
VAR54 <= 8'd8;
state <= VAR30;
if (VAR3 != 32'd0)
VAR15 <= VAR16;
end
else if (VAR15 == VAR7 && VAR54 == 8)
begin
VAR15 <= VAR7;
VAR1 <= VAR28;
VAR54 <= 8'd16;
end
else if (VAR15 == VAR33 && VAR54 == (VAR21/8 + 8))
begin
VAR11 <= 1'b0;
VAR8 <= VAR1[VAR6*8-32-1:VAR6*8-32-VAR21];
VAR29 <= ~VAR29;
VAR15 <= VAR31;
end
else if (VAR15 == VAR27 && VAR54 == (VAR21/8 + 8))
begin
VAR11 <= 1'b1;
VAR23 <= VAR1[VAR6*8-32-1:VAR6*8-32-VAR21];
VAR15 <= VAR31;
end
else
VAR15 <= VAR17;
end
VAR30: begin
VAR52 <= 1'b1;
VAR45 <= VAR45 + 8'd1;
if (VAR45 == 8'd1)
VAR36 <= VAR54;
end
else if (VAR45 == 8'd2 || VAR45 == 8'd3)
VAR36 <= 8'h00;
else if (VAR45 == 8'd4)
VAR36 <= VAR15;
else if (VAR45 <= VAR54)
begin
VAR36 <= VAR1[7:0];
VAR1 <= {8'd0, VAR1[VAR6*8-1:8]};
end
if (VAR45 == VAR54)
state <= VAR56;
end
endcase
end
reg [VAR21-1:0] VAR47;
reg [2:0] VAR13;
always @ (posedge VAR57)
begin
VAR47 <= VAR8;
VAR13 <= {VAR29, VAR13[2:1]};
VAR50 <= VAR13[2] ^ VAR13[1];
{VAR5, VAR26, VAR20, VAR24} <= VAR47;
end
endmodule | gpl-3.0 |
onchipuis/mriscv_vivado | mriscv_vivado.srcs/sources_1/ip/ddr_axi/ddr_axi/user_design/rtl/axi/mig_7series_v4_0_axi_mc_wrap_cmd.v | 11,271 | module MODULE1 #
(
parameter integer VAR26 = 32,
parameter integer VAR22 = 30,
parameter integer VAR23 = 1,
parameter integer VAR1 = 32,
parameter integer VAR4 = 2,
parameter integer VAR32 = 0
)
(
input wire clk ,
input wire reset ,
input wire [VAR26-1:0] VAR10 ,
input wire [7:0] VAR20 ,
input wire [2:0] VAR19 , input wire VAR3 ,
output wire [VAR26-1:0] VAR11 ,
output wire VAR29 ,
output wire VAR30 ,
input wire VAR27 ,
output wire VAR2
);
localparam VAR16 = 4;
reg VAR28;
reg [3:0] VAR14;
reg [3:0] VAR18;
reg VAR12;
wire VAR13;
wire [3:0] VAR21;
wire [3:0] VAR17;
wire [3:0] VAR6;
wire [3:0] VAR15;
wire VAR9;
wire [VAR26-1:0] VAR5;
wire [3:0] VAR8;
wire [3:0] VAR25;
wire [3:0] VAR24;
wire VAR7;
wire VAR31;
assign VAR11 = VAR5;
assign VAR21 = VAR20[3:0];
assign VAR5 = {VAR10[VAR26-1:VAR4+4], VAR8[3:0], VAR10[VAR4-1:0]};
generate
if(VAR23 == 1) begin
assign VAR9 = 1'b0;
assign VAR8 = VAR3 ? (VAR10[VAR4+: 4]) : VAR18;
end else begin
assign VAR9 = VAR10[VAR4];
if(VAR32 == 0) assign VAR8 = VAR18;
end
else
assign VAR8 = VAR3 ? (VAR10[VAR4+: 4]) : VAR18;
end
endgenerate
assign VAR24 = VAR8 + VAR23;
assign VAR25 = ((VAR8 & ~VAR21) | (VAR24 & VAR21));
always @(posedge clk) begin
if(reset)
VAR18 <= 4'h0;
end
else if (VAR3 & ~VAR27)
VAR18 <= (VAR10[VAR4+: 4]);
else if(VAR27)
VAR18 <= VAR25;
end
assign VAR17 = (VAR23 == 1) ? VAR21 : (VAR21 >> 1);
assign VAR6 = VAR3 ? VAR17 : VAR14;
assign VAR15 = (VAR6 - 1'b1);
always @(posedge clk) begin
if(reset)
VAR14 <= 4'hf;
end
else if (VAR3 & ~VAR27)
VAR14 <= VAR17;
else if(VAR27)
VAR14 <= VAR15;
end
assign VAR31 = VAR9;
assign VAR2 = VAR31 ? VAR12 : VAR7;
assign VAR7 = |VAR6;
always @(posedge clk) begin
if(reset)
VAR12 <= 1'b1;
end
else if(VAR31 & VAR27)
VAR12 <= VAR7;
end
assign VAR29 = VAR13 ? VAR9 : 1'b0;
assign VAR30 = VAR2 ? 1'b0 : VAR9;
assign VAR13 = (VAR3 | VAR28);
always @(posedge clk) begin
if (reset)
VAR28 <= 1'b0;
end
else if(VAR3 & ~VAR27)
VAR28 <= 1'b1;
else if(VAR27)
VAR28 <= 1'b0;
end
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/nor4b/sky130_fd_sc_lp__nor4b.blackbox.v | 1,322 | module MODULE1 (
VAR8 ,
VAR9 ,
VAR7 ,
VAR2 ,
VAR4
);
output VAR8 ;
input VAR9 ;
input VAR7 ;
input VAR2 ;
input VAR4;
supply1 VAR5;
supply0 VAR6;
supply1 VAR3 ;
supply0 VAR1 ;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/diode/sky130_fd_sc_hs__diode.blackbox.v | 1,214 | module MODULE1 (
VAR2
);
input VAR2;
supply1 VAR5;
supply0 VAR3;
supply1 VAR1 ;
supply0 VAR4 ;
endmodule | apache-2.0 |
AloriumTechnology/XLR8SPI | extras/rtl/openxlr8.v | 16,846 | module MODULE1
parameter VAR1 = 1;
logic [VAR1-1:0][VAR6-1:0] VAR35;
logic [VAR1-1:0][VAR6-1:0] VAR53;
logic [VAR1-1:0][VAR6-1:0] VAR44;
logic [VAR1-1:0][VAR6-1:0] VAR7;
logic [7:0] VAR24;
logic VAR56;
logic VAR72, VAR33;
logic VAR5;
logic VAR11;
logic VAR15;
logic VAR42;
logic VAR20;
assign VAR20 = VAR46[7];
assign VAR40 = VAR46[6];
assign VAR3 = VAR46[5];
assign VAR42 = VAR46[4];
VAR22
VAR54
(
.VAR34 (VAR34),
.VAR26 (VAR26),
.VAR36 (VAR24),
.VAR17 (VAR17),
.VAR70 (VAR70),
.VAR49 (VAR56),
.VAR45 (),
.VAR41 (),
.VAR55 (1'b0),
.VAR57 (1'b0),
.VAR30 (),
.VAR63 (),
.VAR72 (VAR72),
.VAR33 (VAR33),
.VAR5 (VAR5),
.VAR11 (VAR11),
.VAR15 (VAR15),
.VAR61 (VAR61),
.clk (clk),
.VAR2 (1'b1),
.VAR25 (VAR4),
.VAR18 (VAR29),
.VAR68 (VAR50),
.VAR16 (VAR8),
.VAR37 (VAR37),
.VAR40 (VAR40), .VAR3 (VAR3),
.VAR71 (VAR20),
.VAR42 (VAR42),
.VAR27 (VAR27[7:0]),
.VAR69 (VAR69),
.VAR10 (VAR10),
.VAR19 (VAR19)
);
assign VAR59 = VAR11 && ~VAR15;
assign VAR13 = 1'b0;
assign VAR67 = VAR11 && VAR15;
assign VAR32 = VAR5;
assign VAR12 = VAR11;
assign VAR65 = ~VAR15 && ~VAR42;
assign VAR14 = VAR11 && ~VAR15;
assign VAR23 = VAR72;
assign VAR21 = VAR11 && ~VAR15;
assign VAR62 = 1'b0;
assign VAR52 = VAR11 && VAR15;
assign VAR47 = VAR11 && VAR33;
assign VAR58 = VAR11 && ~VAR15;
assign VAR31 = 1'b0;
assign VAR28 = 1'b0;
assign VAR39 = 1'b0;
assign VAR35[0] = {12'h000, {VAR59,VAR12,VAR21,VAR58}, 4'h0};
assign VAR53[0] = {12'h000, {VAR13,VAR65,VAR62,VAR31}, 4'h0};
assign VAR44[0] = {12'h000, {VAR67,VAR14,VAR52,VAR28}, 4'h0};
assign VAR7[0] = {12'h000, {VAR32,VAR23,VAR47,VAR39}, 4'h0};
VAR66 begin
VAR48 = {VAR6{1'b0}};
VAR60 = {VAR6{1'b0}};
VAR51 = {VAR6{1'b0}};
VAR9 = {VAR6{1'b0}};
for (int VAR38=0;VAR38<VAR1;VAR38++) begin
VAR48 = VAR48 | VAR35[VAR38];
VAR60 = VAR60 | (VAR35[VAR38] & VAR53[VAR38]);
VAR51 = VAR51 | VAR44[VAR38];
VAR9 = VAR9 | (VAR44[VAR38] & VAR7[VAR38]);
end
end
assign VAR36 = VAR56 ? VAR24 : 8'h00;
assign VAR64 = VAR56;
assign VAR43 = 1'b0;
endmodule | lgpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hvl | cells/dlclkp/sky130_fd_sc_hvl__dlclkp.symbol.v | 1,280 | module MODULE1 (
input VAR6 ,
input VAR3,
output VAR5
);
supply1 VAR2;
supply0 VAR4;
supply1 VAR7 ;
supply0 VAR1 ;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/fill/sky130_fd_sc_ls__fill.behavioral.pp.v | 1,147 | module MODULE1 (
VAR1,
VAR4,
VAR2 ,
VAR3
);
input VAR1;
input VAR4;
input VAR2 ;
input VAR3 ;
endmodule | apache-2.0 |
AnAtomInTheUniverse/578_project_col_panic | final_verilog/verif/router/packet_source.v | 28,148 | module MODULE1
(clk, reset, VAR5, VAR28, VAR186, VAR109, VAR45, VAR6);
parameter VAR102 = 0;
parameter VAR148 = 1000;
parameter VAR185 = 25;
parameter VAR133 = 32;
parameter VAR65 = 0;
parameter VAR159 = VAR21;
parameter VAR124 = 32;
parameter VAR117 = 2;
parameter VAR84 = 2;
localparam VAR114 = VAR165(VAR84);
localparam VAR15 = VAR117 * VAR84;
parameter VAR182 = 2;
localparam VAR104 = VAR15 * VAR182;
localparam VAR101 = VAR165(VAR104);
parameter VAR51 = 64;
parameter VAR99 = 2;
parameter VAR58 = 4;
localparam VAR139
= (VAR51 + VAR58 - 1) / VAR58;
localparam VAR88 = VAR130(VAR139, VAR99);
localparam VAR115 = VAR165(VAR88);
localparam VAR192 = VAR99 * VAR115;
localparam VAR50
= (VAR159 == VAR153) ?
(VAR159 == VAR2) ?
(VAR159 == VAR21) ?
-1;
localparam VAR112
= ((VAR50 == VAR184) ||
(VAR50 == VAR149)) ?
2 :
(VAR50 == VAR69) ?
(VAR88 - 1) :
-1;
localparam VAR25
= VAR99 * VAR112 + VAR58;
localparam VAR7 = VAR165(VAR25);
localparam VAR22 = VAR165(VAR58);
localparam VAR175 = VAR192 + VAR22;
parameter VAR71 = VAR188;
parameter VAR41 = VAR40;
parameter VAR113 = 1;
localparam VAR96
= (VAR41 == VAR40) ? (1 + VAR101) :
-1;
parameter VAR97 = 4;
parameter VAR29 = 0;
localparam VAR49
= VAR165(VAR97-VAR29+1);
parameter VAR75 = 1;
localparam VAR13 = VAR75 ? 1 : 0;
localparam VAR67
= (VAR71 == VAR74) ?
(1 + VAR101 + 1 + 1) :
(VAR71 == VAR23) ?
(1 + VAR101 + 1) :
(VAR71 == VAR188) ?
(1 + VAR101 + 1) :
-1;
parameter VAR19 = 64;
localparam VAR151
= VAR13 + VAR67 + VAR19;
localparam VAR30 = VAR7 + VAR114;
parameter VAR129 = VAR44;
localparam VAR92
= (VAR129 == VAR44) ?
(VAR84 * VAR192 + VAR22) :
-1;
localparam VAR174 = VAR30 + VAR92;
localparam VAR160
= (VAR71 == VAR74) ?
VAR174 :
(VAR71 == VAR23) ?
VAR174 :
(VAR71 == VAR188) ?
(VAR174 + VAR49) :
-1;
parameter VAR162 = VAR173;
parameter VAR123 = VAR137;
parameter VAR39 = 0;
parameter VAR106 = VAR78;
parameter VAR158 = 0;
localparam VAR14 = VAR158 / VAR112;
localparam VAR80 = 1 + VAR97;
localparam VAR52 = VAR165(VAR80);
parameter VAR142 = VAR181;
input clk;
input reset;
input [0:VAR192-1] VAR5;
output [0:VAR151-1] VAR28;
wire [0:VAR151-1] VAR28;
output VAR186;
wire VAR186;
input [0:VAR96-1] VAR109;
input VAR45;
output VAR6;
wire VAR6;
integer VAR163 = VAR102;
integer VAR103;
reg VAR183;
always @(posedge clk, posedge reset)
begin
VAR183
<= (VAR110(VAR163, 0, 99) < VAR185) && VAR45 && !reset;
end
wire VAR56;
wire VAR11;
assign VAR11 = VAR183 & ~VAR56;
generate
if(VAR148 >= 0)
begin
wire [0:VAR133-1] VAR26;
wire [0:VAR133-1] VAR131;
assign VAR26
= VAR131 - VAR11;
VAR144
.VAR43(VAR148),
.VAR142(VAR142))
VAR131
(.clk(clk),
.reset(reset),
.VAR54(1'b1),
.VAR95(VAR26),
.VAR38(VAR131));
assign VAR56 = ~|VAR131;
end
else
assign VAR56 = 1'b0;
endgenerate
wire VAR27;
wire VAR73;
wire [0:VAR133-1] VAR8;
wire [0:VAR133-1] VAR146;
assign VAR8
= VAR45 ?
VAR146 - (VAR27 & ~VAR73) +
VAR11 :
{VAR133{1'b0}};
VAR144
.VAR142(VAR142))
VAR146
(.clk(clk),
.reset(reset),
.VAR54(1'b1),
.VAR95(VAR8),
.VAR38(VAR146));
assign VAR73 = ~|VAR146;
wire VAR9;
wire VAR116;
wire [0:VAR19-1] VAR138;
wire [0:VAR104-1] VAR46;
VAR176
.VAR71(VAR71),
.VAR75(VAR75),
.VAR19(VAR19),
.VAR142(VAR142))
VAR172
(.clk(clk),
.reset(reset),
.VAR54(VAR186),
.VAR79(VAR186),
.VAR127(VAR9),
.VAR140(VAR116),
.VAR120(VAR138),
.VAR147(VAR46),
.VAR47(VAR28));
wire VAR85;
wire [0:VAR104-1] VAR24;
VAR150
.VAR41(VAR41),
.VAR142(VAR142))
VAR118
(.clk(clk),
.reset(reset),
.VAR54(1'b1),
.VAR12(VAR109),
.VAR189(VAR85),
.VAR53(VAR24));
wire VAR91, VAR108;
assign VAR91 = VAR186;
VAR144
.VAR142(VAR142))
VAR108
(.clk(clk),
.reset(reset),
.VAR54(1'b1),
.VAR95(VAR91),
.VAR38(VAR108));
wire VAR161, VAR34;
assign VAR161 = VAR9;
VAR144
.VAR142(VAR142))
VAR34
(.clk(clk),
.reset(reset),
.VAR54(1'b1),
.VAR95(VAR161),
.VAR38(VAR34));
wire VAR72, VAR141;
assign VAR72 = VAR116;
VAR144
.VAR142(VAR142))
VAR141
(.clk(clk),
.reset(reset),
.VAR54(1'b1),
.VAR95(VAR72),
.VAR38(VAR141));
wire [0:VAR104-1] VAR93, VAR3;
assign VAR93 = VAR46;
VAR144
.VAR142(VAR142))
VAR3
(.clk(clk),
.reset(reset),
.VAR54(1'b1),
.VAR95(VAR93),
.VAR38(VAR3));
wire VAR83;
wire [0:VAR104-1] VAR59;
wire [0:VAR104-1] VAR190;
wire [0:VAR104-1] VAR1;
wire [0:VAR104-1] VAR122;
wire [0:VAR104*2-1] VAR63;
VAR86
.VAR124(VAR124),
.VAR41(VAR41),
.VAR113(VAR113),
.VAR180(VAR123),
.VAR39(VAR39),
.VAR142(VAR142))
VAR154
(.clk(clk),
.reset(reset),
.VAR54(1'b1),
.VAR186(VAR108),
.VAR9(VAR34),
.VAR116(VAR141),
.VAR16(VAR3),
.VAR85(VAR85),
.VAR24(VAR24),
.VAR83(VAR83),
.VAR59(VAR59),
.VAR190(VAR190),
.VAR1(VAR1),
.VAR122(VAR122),
.VAR33(VAR63));
wire [0:VAR104-1] VAR136;
genvar VAR76;
generate
for(VAR76 = 0; VAR76 < VAR104; VAR76 = VAR76 + 1)
begin:VAR134
wire VAR10;
wire VAR167, VAR100;
assign VAR167 = VAR10;
VAR144
.VAR142(VAR142))
VAR100
(.clk(clk),
.reset(reset),
.VAR54(1'b1),
.VAR95(VAR167),
.VAR38(VAR100));
wire VAR70;
assign VAR70 = VAR108 & VAR3[VAR76];
assign VAR10 = VAR70 ? ~VAR141 : VAR100;
wire VAR155;
assign VAR155 = VAR59[VAR76];
wire VAR170;
assign VAR170 = VAR1[VAR76];
wire VAR66;
case(VAR106)
assign VAR66 = ~VAR10;
assign VAR66 = ~VAR10 & ~VAR170;
assign VAR66 = ~VAR10 & VAR155;
endcase
assign VAR136[VAR76] = VAR66;
end
endgenerate
wire VAR170;
VAR20
.VAR55(1))
VAR64
(.select(VAR46),
.VAR4(VAR1),
.VAR18(VAR170));
wire VAR66;
VAR20
.VAR55(1))
VAR164
(.select(VAR46),
.VAR4(VAR136),
.VAR18(VAR66));
wire VAR156;
wire VAR70;
assign VAR70 = VAR156 & ~VAR170 & (VAR66 | ~VAR9);
wire VAR145;
assign VAR186 = VAR70 & ~VAR145;
assign VAR27 = VAR116 & VAR70;
wire VAR42;
assign VAR42
= (VAR156 & ~VAR27) | ~VAR73;
VAR144
.VAR142(VAR142))
VAR156
(.clk(clk),
.reset(reset),
.VAR54(1'b1),
.VAR95(VAR42),
.VAR38(VAR156));
reg [0:VAR19-1] VAR135;
always @(posedge clk, posedge reset)
begin
if(reset | VAR186)
for(VAR103 = 0; VAR103 < VAR19; VAR103 = VAR103 + 1)
VAR135[VAR103] <= VAR110(VAR163, 0, 1);
end
wire [0:VAR160-1] VAR61;
assign VAR138[0:VAR160-1]
= VAR9 ? VAR61 : VAR135[0:VAR160-1];
assign VAR138[VAR160:VAR19-1]
= VAR135[VAR160:VAR19-1];
reg [0:VAR92-1] VAR90;
wire [0:VAR117*VAR84-1] VAR166;
VAR17
.VAR32(VAR182),
.VAR57(1),
.VAR35(VAR60),
.VAR31(VAR132))
VAR191
(.VAR177(VAR46),
.VAR119({VAR182{1'b1}}),
.VAR179(VAR166));
wire [0:VAR117-1] VAR81;
VAR17
.VAR32(VAR84),
.VAR57(1),
.VAR35(VAR60),
.VAR31(VAR132))
VAR48
(.VAR177(VAR166),
.VAR119({VAR84{1'b1}}),
.VAR179(VAR81));
wire [0:VAR84*VAR117-1] VAR178;
VAR121
.VAR171(VAR117))
VAR94
(.VAR4(VAR166),
.VAR18(VAR178));
wire [0:VAR84-1] VAR87;
VAR17
.VAR32(VAR117),
.VAR57(1),
.VAR35(VAR60),
.VAR31(VAR132))
VAR126
(.VAR177(VAR178),
.VAR119({VAR117{1'b1}}),
.VAR179(VAR87));
wire [0:VAR25-1] VAR62;
wire [0:VAR84-1] VAR152;
VAR143
.VAR84(VAR84),
.VAR88(VAR88),
.VAR99(VAR99),
.VAR58(VAR58),
.VAR50(VAR50),
.VAR129(VAR129),
.VAR162(VAR162))
VAR82
(.VAR5(VAR5),
.VAR81(VAR81),
.VAR107(VAR87),
.VAR90(VAR90),
.VAR62(VAR62),
.VAR152(VAR152));
wire [0:VAR7-1] VAR37;
VAR187
VAR128
(.VAR4(VAR62),
.VAR18(VAR37));
wire [0:VAR30-1] VAR169;
assign VAR169[0:VAR7-1] = VAR37;
generate
if(VAR84 > 1)
begin
wire [0:VAR114-1] VAR36;
VAR187
VAR105
(.VAR4(VAR152),
.VAR18(VAR36));
assign VAR169[VAR7:
VAR7+VAR114-1]
= VAR36;
end
endgenerate
assign VAR61[0:VAR30-1] = VAR169;
wire [0:VAR84*VAR192-1] VAR89;
assign VAR89
= VAR90[0:VAR84*VAR192-1];
wire [0:VAR192-1] VAR157;
VAR20
.VAR55(VAR192))
VAR111
(.select(VAR87),
.VAR4(VAR89),
.VAR18(VAR157));
wire [0:VAR175-1] VAR77;
assign VAR77[0:VAR192-1] = VAR5;
wire [0:VAR192-1] VAR168;
generate
case(VAR129)
begin
if(VAR158 >= (VAR25 - VAR58))
begin
assign VAR145
= (VAR90[VAR92-VAR175:
VAR92-1] ==
VAR77);
end
else
begin
case(VAR50)
begin
wire VAR68;
if(VAR50 == VAR184)
assign VAR68
= (((VAR158 % 2) == 0) &&
(VAR157[VAR14*VAR115:
(VAR14+1)*VAR115-1] <
VAR5[VAR14*
VAR115:
(VAR14+1)*
VAR115-1])) ||
(((VAR158 % 2) == 1) &&
(VAR157[VAR14*VAR115:
(VAR14+1)*VAR115-1] >
VAR5[VAR14*
VAR115:
(VAR14+1)*
VAR115-1]));
end
else
assign VAR68 = 1'b0;
if((VAR162 == VAR173) &&
(VAR14 > 0))
begin
assign VAR145
= (VAR157[0:VAR14*VAR115-1] !=
VAR5[0:VAR14*
VAR115-1]) ||
VAR68;
end
else if((VAR162 == VAR125) &&
(VAR14 < (VAR99 - 1)))
begin
assign VAR145
= (VAR157[(VAR14+1)*VAR115:
VAR192-1] !=
VAR5[(VAR14+1)*VAR115:
VAR192-1]) ||
VAR68;
end
else if(VAR162 == VAR98)
begin
begin
end
begin
begin
begin
end
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
begin
end
begin
end
begin
begin
begin
begin
begin
begin | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/nor2/sky130_fd_sc_hs__nor2_2.v | 1,959 | module MODULE1 (
VAR7 ,
VAR1 ,
VAR5 ,
VAR2,
VAR4
);
output VAR7 ;
input VAR1 ;
input VAR5 ;
input VAR2;
input VAR4;
VAR3 VAR6 (
.VAR7(VAR7),
.VAR1(VAR1),
.VAR5(VAR5),
.VAR2(VAR2),
.VAR4(VAR4)
);
endmodule
module MODULE1 (
VAR7,
VAR1,
VAR5
);
output VAR7;
input VAR1;
input VAR5;
supply1 VAR2;
supply0 VAR4;
VAR3 VAR6 (
.VAR7(VAR7),
.VAR1(VAR1),
.VAR5(VAR5)
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/clkinv/sky130_fd_sc_hs__clkinv_2.v | 1,909 | module MODULE1 (
VAR3 ,
VAR5 ,
VAR2,
VAR4
);
output VAR3 ;
input VAR5 ;
input VAR2;
input VAR4;
VAR6 VAR1 (
.VAR3(VAR3),
.VAR5(VAR5),
.VAR2(VAR2),
.VAR4(VAR4)
);
endmodule
module MODULE1 (
VAR3,
VAR5
);
output VAR3;
input VAR5;
supply1 VAR2;
supply0 VAR4;
VAR6 VAR1 (
.VAR3(VAR3),
.VAR5(VAR5)
);
endmodule | apache-2.0 |
manu3193/GatoTDD | VGA_Controlador.v | 2,149 | module MODULE1(
input wire clk,
input wire reset,
output reg VAR15,
output reg VAR12,
output reg [10:0] VAR13,
output reg [10:0] VAR5,
output reg VAR4
);
parameter VAR10 = 11'd800;
parameter VAR1 = 11'd96;
parameter VAR9 = 11'd2;
parameter VAR3 = 11'd525;
parameter VAR11 = 11'd144 ;
parameter VAR6 = 11'd784 ;
parameter VAR8 = 11'd12 ;
parameter VAR16 = 11'd492;
reg VAR14;
reg [10:0] VAR2;
reg [10:0] VAR7;
always @(posedge clk or posedge reset)
begin
if(reset == 1)
VAR2 <= 0;
end
else
begin
if(VAR2 == VAR10 - 1)
begin VAR2<=0;
VAR14 <= 1;
end
else
begin
VAR2<=VAR2+1;
VAR14 <=0;
end
end
end
always @
begin
if(VAR7 < VAR9)
VAR12 = 1;
end
else
VAR12 = 0;
end
always @(posedge clk)
begin
if((VAR2<VAR6) && (VAR2>VAR11) && (VAR7<VAR16) && (VAR7>VAR8))
begin
VAR4 <= 1;
VAR13<= VAR2 - VAR11;
VAR5<= VAR7 - VAR8;
end
else
begin
VAR4 <= 0;
VAR13<=0;
VAR5<=0;
end
end
endmodule | mit |
jameshegarty/rigel | platform/camera2.0/vsrc/MMIO_slave.v | 10,221 | module MODULE1(
input VAR121,
input VAR79,
output VAR59,
input [31:0] VAR107,
input [11:0] VAR125,
output VAR22,
input VAR41,
input [31:0] VAR40,
input [11:0] VAR89,
output VAR30,
input VAR65,
output [11:0] VAR94,
input VAR99,
output [1:0] VAR76,
output VAR26,
output [31:0] VAR84,
output [11:0] VAR66,
output VAR67,
input VAR90,
output [1:0] VAR24,
output VAR8,
input [31:0] VAR58,
output VAR1,
input [3:0] VAR93,
input VAR123,
output [31:0] VAR87,
output [31:0] VAR75,
output [31:0] VAR86,
output [31:0] VAR7,
output [31:0] VAR18,
output [31:0] VAR91,
output [31:0] VAR126,
output [31:0] VAR33,
output [31:0] VAR42,
output [31:0] VAR45,
output [31:0] VAR32,
output [31:0] VAR2,
output [31:0] VAR23,
input [31:0] VAR82,
input [31:0] VAR108,
input [31:0] VAR37,
input [31:0] VAR98,
input [31:0] VAR96,
input [31:0] VAR112,
input [31:0] VAR49,
input [31:0] VAR6,
input [31:0] VAR131,
input [31:0] VAR132,
input [31:0] VAR11,
input [31:0] VAR44,
input [31:0] VAR68,
input [31:0] VAR35,
input [31:0] VAR5,
input [31:0] VAR113,
output reg VAR55,
input [17:0] VAR12,
input VAR9,
output reg VAR77,
input [17:0] VAR129,
input VAR127,
output VAR54
);
assign VAR59 = VAR121;
wire [31:0] VAR78;
wire VAR10;
wire VAR71;
wire [31:0] VAR83;
wire VAR85;
wire VAR21;
wire VAR88;
reg [1:0] VAR111;
wire VAR73;
reg [31:0] VAR95;
wire VAR106;
reg [1:0] VAR62;
wire VAR56;
wire [31:0] VAR114;
wire VAR119;
wire [3:0] VAR19;
wire VAR53;
wire VAR130;
assign VAR130 = 1;
VAR124 VAR92(
.VAR20(VAR59),
.VAR102(VAR79),
.VAR107(VAR107),
.VAR125(VAR125),
.VAR22(VAR22),
.VAR41(VAR41),
.VAR40(VAR40),
.VAR89(VAR89),
.VAR30(VAR30),
.VAR65(VAR65),
.VAR94(VAR94),
.VAR99(VAR99),
.VAR76(VAR76),
.VAR26(VAR26),
.VAR84(VAR84),
.VAR66(VAR66),
.VAR67(VAR67),
.VAR90(VAR90),
.VAR24(VAR24),
.VAR8(VAR8),
.VAR58(VAR58),
.VAR1(VAR1),
.VAR93(VAR93),
.VAR123(VAR123),
.VAR29(VAR78),
.VAR101(VAR10),
.VAR27(VAR71),
.VAR17(VAR83),
.VAR103(VAR85),
.VAR100(VAR21),
.VAR72(VAR88),
.VAR15(VAR111),
.VAR61(VAR73),
.VAR13(VAR95),
.VAR70(VAR106),
.VAR116(VAR62),
.VAR97(VAR56),
.VAR120(VAR114),
.VAR63(VAR119),
.VAR52(VAR19),
.VAR50(VAR53)
);
parameter VAR122 = VAR122;
parameter VAR104 = 32;
localparam VAR43 = VAR46(VAR122);
reg [VAR104-1:0] VAR39[VAR122-1:0];
parameter VAR16 = 0, VAR105 = 1;
parameter VAR60 = 2'b00, VAR115 = 2'b10;
reg VAR110;
wire [VAR43-1:0] VAR31;
assign VAR31 = VAR78[VAR43+1:2];
assign VAR38 = {VAR78[31:(2+VAR43)], {VAR43{1'b0}}, VAR78[1:0]} == VAR64;
assign VAR10 = (VAR110 == VAR16);
assign VAR56 = (VAR110 == VAR105);
wire VAR69;
assign VAR69 = (VAR74==VAR105) && VAR119 && (VAR109==VAR28(0));
VAR80(VAR121, VAR55, 0, VAR69)
reg [31:0] VAR25;
reg [31:0] VAR4;
always @(posedge VAR121 or negedge VAR79) begin
if (!VAR79) begin
VAR25 <= 32'h0;
VAR4[12:0] <= 0;
end
else if (VAR9) begin
VAR25 <= {14'h0,VAR12[17:0]};
VAR4 <= VAR4 + 1'b1;
end
end
wire VAR34;
assign VAR34 = (VAR74==VAR105) && VAR119 && (VAR109==VAR28(1));
VAR80(VAR121, VAR77, 0, VAR34)
reg [31:0] VAR118;
reg [31:0] VAR57;
always @(posedge VAR121 or negedge VAR79) begin
if (!VAR79) begin
VAR118 <= 32'h0;
VAR57[12:0] <= 0;
end
else if (VAR127) begin
VAR118 <= {14'h0,VAR129[17:0]};
VAR57 <= VAR57 + 1'b1;
end
end
reg [31:0] VAR47;
always @(*) begin
case(VAR31)
default : VAR47 = VAR39[VAR31];
endcase
end
assign VAR87 = VAR39[VAR87 ];
assign VAR75 = VAR39[VAR28(0) ];
assign VAR86 = VAR39[VAR28(1) ];
assign VAR7 = VAR39[VAR3(0) ];
assign VAR18 = VAR39[VAR36(0) ];
assign VAR91 = VAR39[VAR3(1) ];
assign VAR126 = VAR39[VAR36(1) ];
assign VAR33 = VAR39[VAR3(2) ];
assign VAR42 = VAR39[VAR36(2) ];
assign VAR45 = VAR39[VAR117(0) ];
assign VAR32 = VAR39[VAR117(1) ];
assign VAR2 = VAR39[VAR117(2) ];
assign VAR23 = VAR39[VAR117(3) ];
always @(posedge VAR121) begin
if(VAR79 == 0) begin
VAR110 <= VAR16;
end else case(VAR110)
VAR16: begin
if(VAR71) begin
VAR62 <= VAR38 ? VAR60 : VAR115;
VAR95 <= VAR47;
VAR110 <= VAR105;
end
end
VAR105: begin
if(VAR106)
VAR110 <= VAR16;
end
endcase
end
reg VAR74;
reg [VAR43-1:0] VAR109;
reg VAR128;
reg VAR48;
wire [VAR43-1:0] VAR51;
assign VAR51 = VAR83[VAR43+1:2];
assign VAR81 = {VAR78[31:(2+VAR43)], {VAR43{1'b0}}, VAR83[1:0]} == VAR64;
assign VAR85 = (VAR74 == VAR16);
assign VAR119 = (VAR74 == VAR105) && !VAR128;
assign VAR73 = (VAR74 == VAR105) && !VAR48;
always @(posedge VAR121) begin
if(VAR79 == 0) begin
VAR74 <= VAR16;
VAR128 <= 0;
VAR48 <= 0;
end else case(VAR74)
VAR16: begin
if(VAR21) begin
VAR111 <= VAR81 ? VAR60 : VAR115;
VAR109 <= VAR51;
VAR74 <= VAR105;
VAR128 <= 0;
VAR48 <= 0;
end
end
VAR105: begin
VAR39[0] <= 0;
if (VAR119) begin
VAR39[VAR109] <= VAR114;
end
if((VAR128 || VAR53) && (VAR48 || VAR88)) begin
VAR128 <= 0;
VAR48 <= 0;
VAR74 <= VAR16;
end
else if (VAR53) begin
VAR128 <= 1;
end
else if (VAR88) begin
VAR48 <= 1;
end
end
endcase
end
reg VAR14;
always @(posedge VAR121) begin
if (VAR79 == 0)
VAR14 <= VAR16;
end
else case(VAR14)
VAR16:
if (VAR53 && VAR119 && VAR109 == 2'b00)
VAR14 <= VAR105;
VAR105:
if (VAR130)
VAR14 <= VAR16;
endcase
end
assign VAR54 = 0;
endmodule | mit |
olajep/oh | src/adi/hdl/library/common/ad_mem_asym.v | 5,153 | module MODULE1 #(
parameter VAR15 = 8,
parameter VAR20 = 256,
parameter VAR9 = 10,
parameter VAR6 = 64) (
input VAR1,
input VAR25,
input [VAR15-1:0] VAR3,
input [VAR20-1:0] VAR13,
input VAR2,
input VAR11,
input [VAR9-1:0] VAR27,
output reg [VAR6-1:0] VAR23);
function integer VAR18;
input integer VAR26;
begin
if (VAR26 < 2)
VAR18 = VAR26;
end
else begin
VAR26 = VAR26 - 1;
for (VAR18 = 0; VAR26 > 0; VAR18 = VAR18 + 1)
VAR26 = VAR26 >> 1;
end
end
endfunction
localparam VAR24 = VAR12(VAR15, VAR9);
localparam VAR22 = VAR4(VAR20, VAR6);
localparam VAR28 = VAR12(VAR20, VAR6);
localparam VAR5 = VAR22;
localparam VAR21 = 2 ** VAR24;
localparam VAR17 = VAR28 / VAR22;
localparam VAR14 = VAR18(VAR17);
reg [VAR5-1:0] VAR16[0:VAR21-1];
generate if (VAR20 <= VAR6) begin
always @(posedge VAR1) begin
if (VAR25 == 1'b1) begin
VAR16[VAR3] <= VAR13;
end
end
end
endgenerate
generate if (VAR20 > VAR6) begin
always @(posedge VAR1) begin : VAR30
integer VAR10;
reg [VAR14-1:0] VAR8;
for (VAR10 = 0; VAR10 < VAR17; VAR10 = VAR10 + 1) begin : VAR7
VAR8 = VAR10;
if (VAR25) begin
VAR16[{VAR3, VAR8}] <= VAR13[VAR10 * VAR22 +: VAR22];
end
end
end
end
endgenerate
generate if (VAR20 >= VAR6) begin
always @(posedge VAR2) begin
if (VAR11 == 1'b1) begin
VAR23 <= VAR16[VAR27];
end
end
end
endgenerate
generate if (VAR20 < VAR6) begin
always @(posedge VAR2) begin : VAR29
integer VAR10;
reg [VAR14-1:0] VAR8;
for (VAR10 = 0; VAR10 < VAR17; VAR10 = VAR10 + 1) begin : VAR19
VAR8 = VAR10;
if (VAR11 == 1'b1) begin
VAR23[VAR10*VAR22 +: VAR22] <= VAR16[{VAR27, VAR8}];
end
end
end
end
endgenerate
endmodule | mit |
tdaede/daala_zynq | daala_zynq.srcs/sources_1/bd/daala_zynq/ip/daala_zynq_processing_system7_0_0/hdl/processing_system7_bfm_v2_0_reg_map.v | 4,323 | module MODULE1();
parameter VAR27 = 32'h20000000; parameter VAR13 = 32'h10000000;
reg [VAR24-1:0] VAR6 [0:(VAR13/VAR10)-1]; reg [VAR24-1:0] VAR34 [0:(VAR13/VAR10)-1]; parameter VAR20 = 26;
reg [VAR24-1:0] VAR33 [0:(VAR27/VAR10)-1]; parameter VAR20 = 27;
task automatic VAR5;
input VAR22;
begin
end
endtask
task automatic VAR3;
input [VAR2-1:0] address;
input [VAR24-1:0] VAR16;
reg [VAR2-1:0] addr;
begin
addr = address >> 2;
case(addr[VAR2-1:VAR20])
14 : VAR6[addr[VAR20-1:0]] = VAR16;
15 : VAR34[addr[VAR20-1:0]] = VAR16;
endcase
VAR33[addr[VAR20-1:0]] = VAR16;
end
endtask
task automatic VAR8;
input [VAR2-1:0] addr;
input [VAR24-1:0] VAR16;
begin
case(addr[VAR2-1:VAR20])
6'h0E : VAR6[addr[VAR20-1:0]] = VAR16;
6'h0F : VAR34[addr[VAR20-1:0]] = VAR16;
endcase
VAR33[addr[VAR20-1:0]] = VAR16;
end
endtask
task automatic VAR1;
input [VAR2-1:0] addr;
output [VAR24-1:0] VAR16;
begin
case(addr[VAR2-1:VAR20])
6'h0E : VAR16 = VAR6[addr[VAR20-1:0]];
6'h0F : VAR16 = VAR34[addr[VAR20-1:0]];
endcase
VAR16 = VAR33[addr[VAR20-1:0]];
end
endtask
task VAR14;
output[VAR9-1 :0] VAR16;
input [VAR2-1:0] VAR30;
input [VAR35:0] VAR26;
integer VAR32;
reg [VAR2-1:0] addr;
reg [VAR24-1:0] VAR18;
reg [VAR9-1:0] VAR11;
integer VAR19;
begin
addr = VAR30 >> VAR15;
VAR19 = VAR26;
%0d VAR17",, VAR31, VAR30,VAR26 );
VAR1(addr,VAR11[VAR9-1 : VAR9- VAR24]);
if(VAR26 < VAR10 ) begin
repeat(VAR25 - VAR10)
VAR11 = VAR11 >> 8;
end else begin
VAR19 = VAR19 - VAR10;
addr = addr+1;
while (VAR19 > (VAR10-1) ) begin
VAR11 = VAR11 >> VAR24;
VAR1(addr,VAR11[VAR9-1 : VAR9-VAR24]);
addr = addr+1;
VAR19 = VAR19 - VAR10;
end
VAR1(addr,VAR18);
while(VAR19 > 0) begin
VAR11 = VAR11 >> 8;
VAR11[VAR9-1 : VAR9-8] = VAR18[7:0];
VAR18 = VAR18 >> 8;
VAR19 = VAR19 - 1;
end
repeat(VAR25 - VAR26)
VAR11 = VAR11 >> 8;
end
VAR16 = VAR11;
VAR21("[%0d] : %0s : VAR23 VAR7 VAR12 VAR4 VAR29 address (0x%0h), VAR36 VAR28(0x%0h)",, VAR31, VAR30, VAR16 );
end
endtask
begin | bsd-2-clause |
Darkin47/Zynq-TX-UTT | Vivado_HLS/convolution_2D/solution1/impl/ip/hdl/verilog/doImgProc_CRTL_BUS_s_axi.v | 9,423 | module MODULE1
VAR26 = 5,
VAR37 = 32
)(
input wire VAR33,
input wire VAR46,
input wire VAR59,
input wire [VAR26-1:0] VAR57,
input wire VAR1,
output wire VAR11,
input wire [VAR37-1:0] VAR12,
input wire [VAR37/8-1:0] VAR13,
input wire VAR6,
output wire VAR35,
output wire [1:0] VAR8,
output wire VAR53,
input wire VAR9,
input wire [VAR26-1:0] VAR10,
input wire VAR19,
output wire VAR34,
output wire [VAR37-1:0] VAR20,
output wire [1:0] VAR29,
output wire VAR49,
input wire VAR25,
output wire interrupt,
output wire VAR40,
input wire VAR3,
input wire VAR54,
input wire VAR50,
output wire [31:0] VAR55
);
localparam
VAR18 = 5'h00,
VAR27 = 5'h04,
VAR31 = 5'h08,
VAR52 = 5'h0c,
VAR23 = 5'h10,
VAR42 = 5'h14,
VAR15 = 2'd0,
VAR41 = 2'd1,
VAR36 = 2'd2,
VAR4 = 2'd0,
VAR43 = 2'd1,
VAR44 = 5;
reg [1:0] VAR30;
reg [1:0] VAR2;
reg [VAR44-1:0] VAR14;
wire [31:0] VAR21;
wire VAR58;
wire VAR16;
reg [1:0] VAR45;
reg [1:0] VAR56;
reg [31:0] VAR51;
wire VAR28;
wire [VAR44-1:0] VAR32;
wire VAR47;
wire VAR17;
reg VAR7;
reg VAR48;
reg VAR38;
reg VAR39;
reg [1:0] VAR24;
reg [1:0] VAR5;
reg [31:0] VAR22;
assign VAR11 = (VAR30 == VAR15);
assign VAR35 = (VAR30 == VAR41);
assign VAR8 = 2'b00; assign VAR53 = (VAR30 == VAR36);
assign VAR21 = { {8{VAR13[3]}}, {8{VAR13[2]}}, {8{VAR13[1]}}, {8{VAR13[0]}} };
assign VAR58 = VAR1 & VAR11;
assign VAR16 = VAR6 & VAR35;
always @(posedge VAR33) begin
if (VAR46)
VAR30 <= VAR15;
end
else if (VAR59)
VAR30 <= VAR2;
end
always @ begin
case (VAR45)
VAR4:
if (VAR19)
VAR56 = VAR43;
end
else
VAR56 = VAR4;
VAR43:
if (VAR25 & VAR49)
VAR56 = VAR4;
else
VAR56 = VAR43;
default:
VAR56 = VAR4;
endcase
end
always @(posedge VAR33) begin
if (VAR59) begin
if (VAR28) begin
VAR51 <= 1'b0;
case (VAR32)
VAR18: begin
VAR51[0] <= VAR48;
VAR51[1] <= VAR7;
VAR51[2] <= VAR47;
VAR51[3] <= VAR17;
VAR51[7] <= VAR38;
end
VAR27: begin
VAR51 <= VAR39;
end
VAR31: begin
VAR51 <= VAR24;
end
VAR52: begin
VAR51 <= VAR5;
end
VAR23: begin
VAR51 <= VAR22[31:0];
end
endcase
end
end
end
assign interrupt = VAR39 & (|VAR5);
assign VAR40 = VAR48;
assign VAR47 = VAR50;
assign VAR17 = VAR54;
assign VAR55 = VAR22;
always @(posedge VAR33) begin
if (VAR46)
VAR48 <= 1'b0;
end
else if (VAR59) begin
if (VAR16 && VAR14 == VAR18 && VAR13[0] && VAR12[0])
VAR48 <= 1'b1;
end
else if (VAR17)
VAR48 <= VAR38; end
end
always @(posedge VAR33) begin
if (VAR46)
VAR7 <= 1'b0;
end
else if (VAR59) begin
if (VAR3)
VAR7 <= 1'b1;
end
else if (VAR28 && VAR32 == VAR18)
VAR7 <= 1'b0; end
end
always @(posedge VAR33) begin
if (VAR46)
VAR38 <= 1'b0;
end
else if (VAR59) begin
if (VAR16 && VAR14 == VAR18 && VAR13[0])
VAR38 <= VAR12[7];
end
end
always @(posedge VAR33) begin
if (VAR46)
VAR39 <= 1'b0;
end
else if (VAR59) begin
if (VAR16 && VAR14 == VAR27 && VAR13[0])
VAR39 <= VAR12[0];
end
end
always @(posedge VAR33) begin
if (VAR46)
VAR24 <= 1'b0;
end
else if (VAR59) begin
if (VAR16 && VAR14 == VAR31 && VAR13[0])
VAR24 <= VAR12[1:0];
end
end
always @(posedge VAR33) begin
if (VAR46)
VAR5[0] <= 1'b0;
end
else if (VAR59) begin
if (VAR24[0] & VAR3)
VAR5[0] <= 1'b1;
end
else if (VAR16 && VAR14 == VAR52 && VAR13[0])
VAR5[0] <= VAR5[0] ^ VAR12[0]; end
end
always @(posedge VAR33) begin
if (VAR46)
VAR5[1] <= 1'b0;
end
else if (VAR59) begin
if (VAR24[1] & VAR54)
VAR5[1] <= 1'b1;
end
else if (VAR16 && VAR14 == VAR52 && VAR13[0])
VAR5[1] <= VAR5[1] ^ VAR12[1]; end
end
always @(posedge VAR33) begin
if (VAR46)
VAR22[31:0] <= 0;
end
else if (VAR59) begin
if (VAR16 && VAR14 == VAR23)
VAR22[31:0] <= (VAR12[31:0] & VAR21) | (VAR22[31:0] & ~VAR21);
end
end
endmodule | gpl-3.0 |
Elphel/x353 | sensor/sensorpix353.v | 24,071 | module MODULE1( VAR84, VAR105, VAR2,
VAR23, VAR106, VAR41, VAR58, VAR28, en, VAR74, VAR16, VAR125,
VAR29,
VAR64, VAR27, VAR108, VAR116, do, VAR42, VAR111,
VAR91,
VAR46,
VAR117, VAR79);
input VAR84;
input VAR105;
input VAR2;
input VAR23;
input VAR106;
input [15:0] VAR28;
input en;
output VAR74;
output VAR16;
input [ 1:0] VAR125; output VAR29;
input VAR64;
input [15:0] VAR27;
output VAR108;
output [ 9:0] VAR116;
output [15:0] do;
output VAR42;
output [ 9:0] VAR111;
input [15:0] VAR91;
output VAR46;
input [9:0] VAR41;
input VAR58;
input VAR117;
output VAR79;
wire VAR79;
wire VAR1;
reg [12:0] VAR31; reg [15:0] VAR98; reg [15:0] VAR44; wire [16:0] VAR81; reg [15:0] VAR83; wire [28:0] VAR52; reg [16:0] VAR54; wire [16:0] VAR114;
reg [15:0] do; wire VAR132; wire VAR25; reg VAR29; wire VAR9;
reg [ 9:0] VAR111;
reg [ 9:0] VAR116;
reg VAR108;
wire VAR102; wire VAR26; reg VAR46;
reg VAR42;
reg [ 9:0] VAR65;
reg [21:0] VAR12;
reg [22:0] VAR100;
reg VAR16;
reg VAR115;
reg [ 2:0] VAR127;
reg [ 2:0] VAR15;
reg VAR72;
reg VAR74;
reg VAR76;
reg [3:0] VAR59;
wire [9:0] VAR41;
wire VAR58;
reg [15:0] VAR40; reg [15:0] VAR109; reg [15:0] VAR3; wire [15:0] VAR93; reg [ 7:0] VAR119; reg end;
wire [7:0] VAR34;
wire [7:0] VAR11; wire [9:0] VAR129; wire [35:0] VAR121;
reg [9:0] VAR7;
reg [10:0] VAR60;
wire [9:0] VAR39;
reg VAR14;
reg VAR70;
reg VAR51;
reg [15:0] VAR20;
reg VAR53; wire VAR30; reg [1:0] VAR6; reg VAR13;
reg [17:7] VAR68;
reg [ 9:0] VAR128;
VAR47 VAR61 (.VAR120(VAR105), .VAR97(VAR117), .VAR50(VAR1), .VAR90(VAR79));
VAR47 VAR33 (.VAR120(VAR105), .VAR97(VAR51 && &VAR41[9:0]), .VAR50(!VAR79), .VAR90(VAR1));
assign VAR30=VAR59[1] && ~VAR59[2];
assign VAR39[9:0] = VAR128[9:0]+VAR68[17:8]+VAR68[7]; assign VAR34[7:0] = VAR39[9:2];
always @ (posedge VAR84) begin
VAR7[9:0] <= VAR129[9:0];
VAR60[10:0] <= VAR11[7]?
{VAR11[6:0],4'b0}:
{{4{VAR11[6]}},VAR11[6:0]};
VAR119[7:0] <= VAR93[7:0];
VAR68[17:7] <= VAR121[17:7];
VAR128[ 9:0] <= VAR7[ 9:0];
end
VAR133 VAR45 (
.VAR19(VAR121), .VAR85({{7{VAR60[10]}},VAR60[10:0]}), .VAR4({10'b0,VAR119[7:0]}) );
always @ (negedge VAR105) begin
VAR14 <= VAR23;
VAR70 <= VAR106;
VAR51 <= VAR58;
if (VAR23 || VAR106 || VAR58) VAR20[15:0]<= VAR28[15:0];
end
always @ (negedge VAR105) if (VAR14) begin
VAR115 <= VAR20[10];
VAR127[2:0] <= VAR20[9:7];
VAR15[2:0] <= VAR20[6:4];
VAR72 <= VAR20[3];
end
always @ (negedge VAR105) if (VAR70) VAR12[21:0] <= {VAR28[5:0],VAR20[15:0]};
always @ (posedge VAR84) begin
VAR76 <= VAR64 && en;
end <= en;
VAR59[3:0] <= {VAR59[2:0],VAR64};
VAR53 <= en && (VAR53 || VAR64);
VAR13 <= VAR53? VAR13:VAR125[0];
VAR6[1:0] <= { VAR53? (VAR30 ^ VAR6[1]):VAR125[1] ,
(VAR53 &&(~VAR30))?~VAR6[0]:VAR13 };
end
always @ (posedge VAR84)
if (!VAR59[0]) VAR65[9:0] <= 10'b0;
else VAR65[9:0] <= VAR65[9:0]+1;
always @ (posedge VAR84) case (VAR15[2:0])
3'b000 : VAR31[12:0] <= 13'h1000; 3'b001 : VAR31[12:0] <= {~VAR91[15], VAR91[15], VAR91[15], VAR91[15], VAR91[15] ,VAR91[15:8]}; 3'b010 : VAR31[12:0] <= {~VAR91[15], VAR91[15], VAR91[15], VAR91[15], VAR91[15:8], 1'b0}; 3'b011 : VAR31[12:0] <= {~VAR91[15], VAR91[15], VAR91[15], VAR91[15:8], 2'b00};
3'b100 : VAR31[12:0] <= {~VAR91[15], VAR91[15], VAR91[15:8], 3'b000};
3'b101 : VAR31[12:0] <= {~VAR91[15], VAR91[15:8], 4'b0000}; 3'b110 : VAR31[12:0] <= {~VAR91[15], VAR91[15:8], 4'b0000}; 3'b111 : VAR31[12:0] <= {~VAR91[15], VAR91[15:8], 4'b0000}; endcase
always @ (posedge VAR84) VAR98[15:0] <= VAR115? {VAR65[9:0],6'b0}: VAR27[15:0];
always @ (posedge VAR84) VAR44[15:0]= {VAR127[2]?
((VAR127[0] ||VAR127[1])?
{VAR91[7:0],4'b0}: {1'b0,VAR91[7:0],3'b0}): (VAR127[1]?
(VAR127[0]?
{2'b0,VAR91[7:0],2'b0}: {3'b0,VAR91[7:0],1'b0}): (VAR127[0]?
{4'b0,VAR91[7:0]}: 12'b0)), 4'b0};
assign VAR81[16:0]={1'b0,VAR98[15:0]}-{1'b0,VAR44[15:0]};
always @ (posedge VAR84) VAR83[15:0] <= VAR81[16]? 16'b0: VAR81[15:0];
assign VAR52[28:0]= VAR83[15:0] * VAR31[12:0];
always @ (posedge VAR84) VAR54[16:0] <= VAR52[28:12];
VAR122 VAR18 (.VAR90(VAR114[1]), .VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[1])); VAR122 VAR10 (.VAR90(VAR114[2]), .VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[2])); VAR122 VAR49 (.VAR90(VAR114[3]), .VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[3])); VAR122 VAR17 (.VAR90(VAR114[4]), .VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[4])); VAR122 VAR57 (.VAR90(VAR114[5]), .VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[5])); VAR122 VAR22 (.VAR90(VAR114[6]), .VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[6])); VAR122 VAR110 (.VAR90(VAR114[7]), .VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[7])); VAR122 VAR48 (.VAR90(VAR114[8]), .VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[8])); VAR122 VAR21 (.VAR90(VAR114[9]), .VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[9])); VAR122 VAR78 (.VAR90(VAR114[10]),.VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[10])); VAR122 VAR95 (.VAR90(VAR114[11]),.VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[11])); VAR122 VAR89 (.VAR90(VAR114[12]),.VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[12])); VAR122 VAR87 (.VAR90(VAR114[13]),.VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[13])); VAR122 VAR38 (.VAR90(VAR114[14]),.VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[14])); VAR122 VAR126 (.VAR90(VAR114[15]),.VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[15])); VAR122 VAR8 (.VAR90(VAR114[16]),.VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR54[16]));
always @ (posedge VAR84) begin
VAR40[15:0] <= VAR52[28]?16'hffff:VAR52[27:12];
VAR109[15:0] <= VAR40[15:0];
VAR3[15:0] <= VAR109[15:0];
do[15:0] <= (VAR72)? {VAR114[16:1]} : {VAR34[7:0],do[15:8]};
end
assign VAR102= (VAR111[7:0] == 8'hff) || (|VAR111[7:0] && (~(VAR64 & en)));
always @ (posedge VAR84) begin
VAR46 <= VAR102;
if (!(VAR64 && en)) VAR111[7:0] <= 8'h0;
end
else VAR111[7:0] <= VAR111[7:0]+1;
if (!en) VAR111[9:8] <= 2'h0;
else if (VAR102) VAR111[9:8] <= VAR111[9:8]+1;
VAR29 <= VAR25;
VAR108 <= VAR72? VAR25 : (!VAR108 && VAR29);
end
VAR122 VAR123 (.VAR90(VAR132), .VAR24(1'b1), .VAR92(1'b1), .VAR99(1'b1), .VAR62(1'b0), .VAR67(VAR84), .VAR50(VAR76)); VAR122 VAR94 (.VAR90(VAR9), .VAR24(1'b0), .VAR92(1'b1), .VAR99(1'b0), .VAR62(1'b1), .VAR67(VAR84), .VAR50(en)); VAR122 VAR73 (.VAR90(VAR25), .VAR24(1'b0), .VAR92(1'b1), .VAR99(1'b0), .VAR62(1'b1), .VAR67(VAR84), .VAR50(VAR76)); assign VAR26= (VAR108 && (VAR116[7:0]==8'hff)) || (|VAR116[7:0] && !VAR29);
always @ (posedge VAR84) begin
VAR42 <= VAR26;
if (!VAR29) VAR116[7:0] <= 8'h0;
end
else if (VAR108) VAR116[7:0] <= VAR116[7:0]+1;
if (!VAR9) VAR116[9:8] <= 2'h0;
else if (VAR26) VAR116[9:8] <= VAR116[9:8]+1;
end
always @ (posedge VAR84) if (!VAR132) VAR100[22:0] <={1'b0,~VAR12[21:0]};
else VAR100[22:0] <=VAR100[22:0]+VAR54[16:6]; always @ (posedge VAR84) VAR16 <= (|VAR12[21:0]);
always @ (posedge VAR84) VAR74 <= VAR16 && VAR100[22];
VAR130 VAR32 (
.VAR96({VAR11[6:0],VAR129[9]}), .VAR112(VAR11[7]), .VAR104({VAR79,VAR6[1:0],VAR93[15:8]}), .VAR124(VAR84), .VAR86(8'b0), .VAR113(1'b0), .VAR82(1'b1), .VAR5(1'b0), .VAR66(1'b0),
.VAR75(), .VAR55(), .VAR77({~VAR79,VAR41[9:0]}), .VAR118(!VAR105), .VAR88({VAR28[0],VAR20[15:9]}), .VAR36(VAR28[1]), .VAR107(VAR51), .VAR71(1'b0), .VAR101(1'b1) );
VAR130 VAR131 (
.VAR96(VAR129[7:0]), .VAR112(VAR129[8]), .VAR104({VAR79,VAR6[1:0],VAR93[15:8]}), .VAR124(VAR84), .VAR86(8'b0), .VAR113(1'b0), .VAR82(1'b1), .VAR5(1'b0), .VAR66(1'b0),
.VAR75(), .VAR55(), .VAR77({~VAR79,VAR41[9:0]}), .VAR118(!VAR105), .VAR88(VAR20[7:0]), .VAR36(VAR20[8]), .VAR107(VAR51), .VAR71(1'b0), .VAR101(1'b1) );
VAR56 VAR37(.VAR105(VAR105), .VAR63(VAR2), .VAR91(VAR28[15:0]), .VAR84(VAR84), .VAR69(en && !end), .VAR103(VAR64 & ~VAR59[0]), .VAR80(VAR59[1]), .VAR125(VAR125[1:0]),
.VAR43(VAR3[15:0]), .VAR35(VAR93[15:0]) );
endmodule | gpl-3.0 |
andrewandrepowell/zybo_petalinux | zybo_petalinux_piano/zybo_petalinux_piano.srcs/sources_1/bd/block_design/ipshared/xilinx.com/axi_protocol_converter_v2_1/hdl/verilog/axi_protocol_converter_v2_1_b2s_r_channel.v | 6,152 | module MODULE1 #
(
parameter integer VAR6 = 4,
parameter integer VAR31 = 32
)
(
input wire clk ,
input wire reset ,
output wire [VAR6-1:0] VAR28 ,
output wire [VAR31-1:0] VAR47 ,
output wire [1:0] VAR7 ,
output wire VAR19 ,
output wire VAR21 ,
input wire VAR36 ,
input wire [VAR31-1:0] VAR41 ,
input wire [1:0] VAR29 ,
input wire VAR18 ,
output wire VAR35 ,
input wire VAR2 ,
output wire VAR49 ,
input wire [VAR6-1:0] VAR24 ,
input wire VAR14
);
localparam VAR17 = 1+VAR6;
localparam VAR8 = 32;
localparam VAR37 = 5;
localparam VAR23 = VAR31 + 2;
localparam VAR30 = 32;
localparam VAR33 = 5;
wire [VAR6+1-1:0] VAR13;
wire [VAR6+1-1:0] VAR3;
wire VAR34;
wire VAR32;
wire VAR44;
wire [VAR23-1:0] VAR20;
wire [VAR23-1:0] VAR27;
wire VAR4;
wire VAR45;
wire VAR9;
wire VAR43;
wire VAR39;
reg [VAR6-1:0] VAR16;
reg VAR42;
reg VAR22;
wire VAR26;
assign VAR7 = VAR27[VAR23-1:VAR31];
assign VAR28 = VAR3[1+:VAR6];
assign VAR47 = VAR27[VAR31-1:0];
assign VAR19 = VAR3[0];
assign VAR21 = ~VAR9 & ~VAR34;
assign VAR4 = VAR32 & (~VAR9);
assign VAR32 =(VAR21 & VAR36);
always @(posedge clk) begin
VAR16 <= VAR24;
VAR42 <= VAR14;
VAR22 <= VAR2;
end
assign VAR13[0] = VAR42;
assign VAR13[1+:VAR6] = VAR16;
VAR5 #(
.VAR40 (VAR23),
.VAR46 (VAR33),
.VAR11 (VAR30)
)
VAR12
(
.clk ( clk ) ,
.rst ( reset ) ,
.VAR1 ( VAR18 & VAR35 ) ,
.VAR4 ( VAR4 ) ,
.din ( VAR20 ) ,
.dout ( VAR27 ) ,
.VAR10 ( VAR43 ) ,
.VAR38 ( VAR45 ) ,
.VAR15 ( ) ,
.VAR25 ( VAR9 )
);
assign VAR20 = {VAR29, VAR41};
VAR5 #(
.VAR40 (VAR17),
.VAR46 (VAR37),
.VAR11 (VAR8)
)
VAR48
(
.clk ( clk ) ,
.rst ( reset ) ,
.VAR1 ( VAR22 ) ,
.VAR4 ( VAR4 ) ,
.din ( VAR13 ) ,
.dout ( VAR3 ) ,
.VAR10 ( VAR39 ) ,
.VAR38 ( ) ,
.VAR15 ( ) ,
.VAR25 ( VAR34 )
);
assign VAR26 = VAR39 | VAR43 ;
assign VAR49 = VAR26 ;
assign VAR35 = ~VAR43;
endmodule | gpl-3.0 |
secworks/aes | src/rtl/aes_sbox.v | 10,489 | module MODULE1(
input wire [31 : 0] VAR2,
output wire [31 : 0] VAR3
);
wire [7 : 0] VAR1 [0 : 255];
assign VAR3[31 : 24] = VAR1[VAR2[31 : 24]];
assign VAR3[23 : 16] = VAR1[VAR2[23 : 16]];
assign VAR3[15 : 08] = VAR1[VAR2[15 : 08]];
assign VAR3[07 : 00] = VAR1[VAR2[07 : 00]];
assign VAR1[8'h00] = 8'h63;
assign VAR1[8'h01] = 8'h7c;
assign VAR1[8'h02] = 8'h77;
assign VAR1[8'h03] = 8'h7b;
assign VAR1[8'h04] = 8'hf2;
assign VAR1[8'h05] = 8'h6b;
assign VAR1[8'h06] = 8'h6f;
assign VAR1[8'h07] = 8'hc5;
assign VAR1[8'h08] = 8'h30;
assign VAR1[8'h09] = 8'h01;
assign VAR1[8'h0a] = 8'h67;
assign VAR1[8'h0b] = 8'h2b;
assign VAR1[8'h0c] = 8'hfe;
assign VAR1[8'h0d] = 8'hd7;
assign VAR1[8'h0e] = 8'hab;
assign VAR1[8'h0f] = 8'h76;
assign VAR1[8'h10] = 8'hca;
assign VAR1[8'h11] = 8'h82;
assign VAR1[8'h12] = 8'hc9;
assign VAR1[8'h13] = 8'h7d;
assign VAR1[8'h14] = 8'hfa;
assign VAR1[8'h15] = 8'h59;
assign VAR1[8'h16] = 8'h47;
assign VAR1[8'h17] = 8'hf0;
assign VAR1[8'h18] = 8'had;
assign VAR1[8'h19] = 8'hd4;
assign VAR1[8'h1a] = 8'ha2;
assign VAR1[8'h1b] = 8'haf;
assign VAR1[8'h1c] = 8'h9c;
assign VAR1[8'h1d] = 8'ha4;
assign VAR1[8'h1e] = 8'h72;
assign VAR1[8'h1f] = 8'hc0;
assign VAR1[8'h20] = 8'hb7;
assign VAR1[8'h21] = 8'hfd;
assign VAR1[8'h22] = 8'h93;
assign VAR1[8'h23] = 8'h26;
assign VAR1[8'h24] = 8'h36;
assign VAR1[8'h25] = 8'h3f;
assign VAR1[8'h26] = 8'hf7;
assign VAR1[8'h27] = 8'hcc;
assign VAR1[8'h28] = 8'h34;
assign VAR1[8'h29] = 8'ha5;
assign VAR1[8'h2a] = 8'he5;
assign VAR1[8'h2b] = 8'hf1;
assign VAR1[8'h2c] = 8'h71;
assign VAR1[8'h2d] = 8'hd8;
assign VAR1[8'h2e] = 8'h31;
assign VAR1[8'h2f] = 8'h15;
assign VAR1[8'h30] = 8'h04;
assign VAR1[8'h31] = 8'hc7;
assign VAR1[8'h32] = 8'h23;
assign VAR1[8'h33] = 8'hc3;
assign VAR1[8'h34] = 8'h18;
assign VAR1[8'h35] = 8'h96;
assign VAR1[8'h36] = 8'h05;
assign VAR1[8'h37] = 8'h9a;
assign VAR1[8'h38] = 8'h07;
assign VAR1[8'h39] = 8'h12;
assign VAR1[8'h3a] = 8'h80;
assign VAR1[8'h3b] = 8'he2;
assign VAR1[8'h3c] = 8'heb;
assign VAR1[8'h3d] = 8'h27;
assign VAR1[8'h3e] = 8'hb2;
assign VAR1[8'h3f] = 8'h75;
assign VAR1[8'h40] = 8'h09;
assign VAR1[8'h41] = 8'h83;
assign VAR1[8'h42] = 8'h2c;
assign VAR1[8'h43] = 8'h1a;
assign VAR1[8'h44] = 8'h1b;
assign VAR1[8'h45] = 8'h6e;
assign VAR1[8'h46] = 8'h5a;
assign VAR1[8'h47] = 8'ha0;
assign VAR1[8'h48] = 8'h52;
assign VAR1[8'h49] = 8'h3b;
assign VAR1[8'h4a] = 8'hd6;
assign VAR1[8'h4b] = 8'hb3;
assign VAR1[8'h4c] = 8'h29;
assign VAR1[8'h4d] = 8'he3;
assign VAR1[8'h4e] = 8'h2f;
assign VAR1[8'h4f] = 8'h84;
assign VAR1[8'h50] = 8'h53;
assign VAR1[8'h51] = 8'hd1;
assign VAR1[8'h52] = 8'h00;
assign VAR1[8'h53] = 8'hed;
assign VAR1[8'h54] = 8'h20;
assign VAR1[8'h55] = 8'hfc;
assign VAR1[8'h56] = 8'hb1;
assign VAR1[8'h57] = 8'h5b;
assign VAR1[8'h58] = 8'h6a;
assign VAR1[8'h59] = 8'hcb;
assign VAR1[8'h5a] = 8'hbe;
assign VAR1[8'h5b] = 8'h39;
assign VAR1[8'h5c] = 8'h4a;
assign VAR1[8'h5d] = 8'h4c;
assign VAR1[8'h5e] = 8'h58;
assign VAR1[8'h5f] = 8'hcf;
assign VAR1[8'h60] = 8'hd0;
assign VAR1[8'h61] = 8'hef;
assign VAR1[8'h62] = 8'haa;
assign VAR1[8'h63] = 8'hfb;
assign VAR1[8'h64] = 8'h43;
assign VAR1[8'h65] = 8'h4d;
assign VAR1[8'h66] = 8'h33;
assign VAR1[8'h67] = 8'h85;
assign VAR1[8'h68] = 8'h45;
assign VAR1[8'h69] = 8'hf9;
assign VAR1[8'h6a] = 8'h02;
assign VAR1[8'h6b] = 8'h7f;
assign VAR1[8'h6c] = 8'h50;
assign VAR1[8'h6d] = 8'h3c;
assign VAR1[8'h6e] = 8'h9f;
assign VAR1[8'h6f] = 8'ha8;
assign VAR1[8'h70] = 8'h51;
assign VAR1[8'h71] = 8'ha3;
assign VAR1[8'h72] = 8'h40;
assign VAR1[8'h73] = 8'h8f;
assign VAR1[8'h74] = 8'h92;
assign VAR1[8'h75] = 8'h9d;
assign VAR1[8'h76] = 8'h38;
assign VAR1[8'h77] = 8'hf5;
assign VAR1[8'h78] = 8'hbc;
assign VAR1[8'h79] = 8'hb6;
assign VAR1[8'h7a] = 8'hda;
assign VAR1[8'h7b] = 8'h21;
assign VAR1[8'h7c] = 8'h10;
assign VAR1[8'h7d] = 8'hff;
assign VAR1[8'h7e] = 8'hf3;
assign VAR1[8'h7f] = 8'hd2;
assign VAR1[8'h80] = 8'hcd;
assign VAR1[8'h81] = 8'h0c;
assign VAR1[8'h82] = 8'h13;
assign VAR1[8'h83] = 8'hec;
assign VAR1[8'h84] = 8'h5f;
assign VAR1[8'h85] = 8'h97;
assign VAR1[8'h86] = 8'h44;
assign VAR1[8'h87] = 8'h17;
assign VAR1[8'h88] = 8'hc4;
assign VAR1[8'h89] = 8'ha7;
assign VAR1[8'h8a] = 8'h7e;
assign VAR1[8'h8b] = 8'h3d;
assign VAR1[8'h8c] = 8'h64;
assign VAR1[8'h8d] = 8'h5d;
assign VAR1[8'h8e] = 8'h19;
assign VAR1[8'h8f] = 8'h73;
assign VAR1[8'h90] = 8'h60;
assign VAR1[8'h91] = 8'h81;
assign VAR1[8'h92] = 8'h4f;
assign VAR1[8'h93] = 8'hdc;
assign VAR1[8'h94] = 8'h22;
assign VAR1[8'h95] = 8'h2a;
assign VAR1[8'h96] = 8'h90;
assign VAR1[8'h97] = 8'h88;
assign VAR1[8'h98] = 8'h46;
assign VAR1[8'h99] = 8'hee;
assign VAR1[8'h9a] = 8'hb8;
assign VAR1[8'h9b] = 8'h14;
assign VAR1[8'h9c] = 8'hde;
assign VAR1[8'h9d] = 8'h5e;
assign VAR1[8'h9e] = 8'h0b;
assign VAR1[8'h9f] = 8'hdb;
assign VAR1[8'ha0] = 8'he0;
assign VAR1[8'ha1] = 8'h32;
assign VAR1[8'ha2] = 8'h3a;
assign VAR1[8'ha3] = 8'h0a;
assign VAR1[8'ha4] = 8'h49;
assign VAR1[8'ha5] = 8'h06;
assign VAR1[8'ha6] = 8'h24;
assign VAR1[8'ha7] = 8'h5c;
assign VAR1[8'ha8] = 8'hc2;
assign VAR1[8'ha9] = 8'hd3;
assign VAR1[8'haa] = 8'hac;
assign VAR1[8'hab] = 8'h62;
assign VAR1[8'hac] = 8'h91;
assign VAR1[8'had] = 8'h95;
assign VAR1[8'hae] = 8'he4;
assign VAR1[8'haf] = 8'h79;
assign VAR1[8'hb0] = 8'he7;
assign VAR1[8'hb1] = 8'hc8;
assign VAR1[8'hb2] = 8'h37;
assign VAR1[8'hb3] = 8'h6d;
assign VAR1[8'hb4] = 8'h8d;
assign VAR1[8'hb5] = 8'hd5;
assign VAR1[8'hb6] = 8'h4e;
assign VAR1[8'hb7] = 8'ha9;
assign VAR1[8'hb8] = 8'h6c;
assign VAR1[8'hb9] = 8'h56;
assign VAR1[8'hba] = 8'hf4;
assign VAR1[8'hbb] = 8'hea;
assign VAR1[8'hbc] = 8'h65;
assign VAR1[8'hbd] = 8'h7a;
assign VAR1[8'hbe] = 8'hae;
assign VAR1[8'hbf] = 8'h08;
assign VAR1[8'hc0] = 8'hba;
assign VAR1[8'hc1] = 8'h78;
assign VAR1[8'hc2] = 8'h25;
assign VAR1[8'hc3] = 8'h2e;
assign VAR1[8'hc4] = 8'h1c;
assign VAR1[8'hc5] = 8'ha6;
assign VAR1[8'hc6] = 8'hb4;
assign VAR1[8'hc7] = 8'hc6;
assign VAR1[8'hc8] = 8'he8;
assign VAR1[8'hc9] = 8'hdd;
assign VAR1[8'hca] = 8'h74;
assign VAR1[8'hcb] = 8'h1f;
assign VAR1[8'hcc] = 8'h4b;
assign VAR1[8'hcd] = 8'hbd;
assign VAR1[8'hce] = 8'h8b;
assign VAR1[8'hcf] = 8'h8a;
assign VAR1[8'hd0] = 8'h70;
assign VAR1[8'hd1] = 8'h3e;
assign VAR1[8'hd2] = 8'hb5;
assign VAR1[8'hd3] = 8'h66;
assign VAR1[8'hd4] = 8'h48;
assign VAR1[8'hd5] = 8'h03;
assign VAR1[8'hd6] = 8'hf6;
assign VAR1[8'hd7] = 8'h0e;
assign VAR1[8'hd8] = 8'h61;
assign VAR1[8'hd9] = 8'h35;
assign VAR1[8'hda] = 8'h57;
assign VAR1[8'hdb] = 8'hb9;
assign VAR1[8'hdc] = 8'h86;
assign VAR1[8'hdd] = 8'hc1;
assign VAR1[8'hde] = 8'h1d;
assign VAR1[8'hdf] = 8'h9e;
assign VAR1[8'he0] = 8'he1;
assign VAR1[8'he1] = 8'hf8;
assign VAR1[8'he2] = 8'h98;
assign VAR1[8'he3] = 8'h11;
assign VAR1[8'he4] = 8'h69;
assign VAR1[8'he5] = 8'hd9;
assign VAR1[8'he6] = 8'h8e;
assign VAR1[8'he7] = 8'h94;
assign VAR1[8'he8] = 8'h9b;
assign VAR1[8'he9] = 8'h1e;
assign VAR1[8'hea] = 8'h87;
assign VAR1[8'heb] = 8'he9;
assign VAR1[8'hec] = 8'hce;
assign VAR1[8'hed] = 8'h55;
assign VAR1[8'hee] = 8'h28;
assign VAR1[8'hef] = 8'hdf;
assign VAR1[8'hf0] = 8'h8c;
assign VAR1[8'hf1] = 8'ha1;
assign VAR1[8'hf2] = 8'h89;
assign VAR1[8'hf3] = 8'h0d;
assign VAR1[8'hf4] = 8'hbf;
assign VAR1[8'hf5] = 8'he6;
assign VAR1[8'hf6] = 8'h42;
assign VAR1[8'hf7] = 8'h68;
assign VAR1[8'hf8] = 8'h41;
assign VAR1[8'hf9] = 8'h99;
assign VAR1[8'hfa] = 8'h2d;
assign VAR1[8'hfb] = 8'h0f;
assign VAR1[8'hfc] = 8'hb0;
assign VAR1[8'hfd] = 8'h54;
assign VAR1[8'hfe] = 8'hbb;
assign VAR1[8'hff] = 8'h16;
endmodule | bsd-2-clause |
duttondj/DigitalDesignI-P3 | counter16bit.v | 3,065 | module MODULE1(VAR6, enable, VAR1, VAR3, VAR8, VAR2, VAR4);
input VAR6, enable, VAR1, VAR3, VAR8;
input [3:0] VAR2;
output [15:0] VAR4;
reg [15:0] VAR7, VAR5;
always @(posedge VAR6 or negedge VAR1) begin
if (VAR1 == 0)
VAR7 <= 16'b0;
end
else
VAR7 <= VAR5;
end
always @(enable or VAR7) begin
VAR5 = VAR7;
if (!enable)
VAR5 = VAR7;
end
else begin
if (VAR8)
VAR5 = VAR7 + VAR2;
end
else
VAR5 = VAR7 - VAR2;
if (!VAR3)
VAR5 = 16'h0580;
end
end
assign VAR4 = VAR7;
endmodule | mit |
kactus2/ipxactexamplelib | tut.fi/communication.template/spi_master/1.0/spi_master.v | 3,610 | module MODULE1(
input VAR18,
output VAR8,
output reg VAR9,
output reg VAR15,
output reg VAR3,
output reg VAR5,
input VAR2, input VAR10 );
localparam VAR7 = 8; localparam VAR4 = VAR6(VAR7);
reg [VAR7-1:0] VAR1;
reg [VAR7-1:0] VAR17;
reg [VAR4-1:0] VAR16;
reg [VAR4-1:0] VAR13;
reg [1:0] state;
parameter [1:0]
VAR19 = 2'd0,
VAR14 = 2'd1,
VAR12 = 2'd2;
assign VAR8 = VAR2;
always @(posedge VAR2 or posedge VAR10) begin
if(VAR10 == 1'b1) begin
state <= VAR19; VAR1 <= 0;
VAR17 <= 8'h55;
VAR9 <= 1'VAR11;
VAR16 <= 0;
VAR13 <= 0;
VAR15 <= 1;
VAR3 <= 1;
VAR5 <= 1;
end
else begin
if (state == VAR19) begin
VAR15 <= 0;
state <= VAR14;
end
else if (state == VAR14) begin
VAR9 <= VAR17[VAR16];
if (VAR16 > 0 && VAR13 < VAR7-1) begin
VAR1[VAR13] <= VAR18;
VAR13 = VAR13 +1;
end
if (VAR13 >= VAR7-1) begin
state <= VAR12;
end
else
VAR16 <= VAR16 + 1;
end
else if (state == VAR12) begin
VAR1[VAR7-1] <= VAR18;
state <= VAR19;
VAR15 <= 1;
VAR9 <= 1'VAR11;
VAR16 <= 0;
VAR13 <= 0;
@(posedge VAR2);
end
else
end
end
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/o21a/sky130_fd_sc_lp__o21a.functional.v | 1,412 | module MODULE1 (
VAR3 ,
VAR6,
VAR8,
VAR9
);
output VAR3 ;
input VAR6;
input VAR8;
input VAR9;
wire VAR2 ;
wire VAR5;
or VAR4 (VAR2 , VAR8, VAR6 );
and VAR1 (VAR5, VAR2, VAR9 );
buf VAR7 (VAR3 , VAR5 );
endmodule | apache-2.0 |
bigeagle/riffa | fpga/riffa_hdl/tx_port_monitor_32.v | 8,504 | module MODULE1 #(
parameter VAR26 = 9'd32,
parameter VAR12 = 512,
parameter VAR32 = (VAR12 - 4),
parameter VAR42 = VAR25((2**VAR25(VAR12))+1),
parameter VAR33 = 1
)
(
input VAR39,
input VAR27,
input [VAR26:0] VAR34, input VAR28, output VAR21,
output [VAR26-1:0] VAR9, output VAR38, input [VAR42-1:0] VAR7,
output VAR5, input VAR4, output VAR41, output [31:0] VAR6, output [30:0] VAR44, output [31:0] VAR11, output VAR15,
input VAR19 );
reg [4:0] VAR18=VAR30, VAR18=VAR30;
reg VAR29=0, VAR29=0;
reg [VAR33-1:0] VAR20={VAR33{1'd0}}, VAR20={VAR33{1'd0}};
reg VAR36=0, VAR36=0;
reg [31:0] VAR37=0, VAR37=0;
reg [31:0] VAR24=0, VAR24=0;
reg VAR22=0, VAR22=0;
reg [31:0] VAR23=0, VAR23=0;
reg [31:0] VAR3=0, VAR3=0;
reg VAR43=0, VAR43=0;
reg VAR13=0, VAR13=0;
reg VAR17=0, VAR17=0;
reg VAR2=0, VAR2=0;
reg VAR14=0, VAR14=0;
reg VAR31=0, VAR31=0;
wire VAR45 = (VAR20[0] & VAR34[VAR26]);
wire VAR16 = (VAR20[0] & !VAR34[VAR26] & VAR18[2]); wire VAR10 = ((VAR43 | (VAR17 & VAR14)) & VAR16);
assign VAR21 = VAR29;
assign VAR9 = VAR34[VAR26-1:0];
assign VAR38 = VAR16;
assign VAR5 = VAR18[1]; assign VAR41 = VAR37[0];
assign VAR44 = VAR37[31:1];
assign VAR6 = VAR24;
assign VAR11 = VAR23;
assign VAR15 = !VAR18[2];
always @ (posedge VAR27) begin
VAR31 <= (VAR39 ? 1'd0 : VAR31);
end
always @ begin
VAR18 = VAR18;
case (VAR18)
VAR18 = VAR8;
end
VAR18 = ((VAR17 && VAR2) ? VAR35 : VAR40);
end
VAR18 = VAR1;
else if (VAR10 | VAR31)
VAR18 = VAR35;
end
VAR18 = VAR1;
end
VAR18 = VAR30;
end
default: begin
VAR18 = VAR30;
end
endcase
end
always @ (posedge VAR27) begin
VAR29 <= (VAR39 ? 1'd0 : VAR29);
VAR20 <= (VAR39 ? {VAR33{1'd0}} : VAR20);
VAR36 <= (VAR39 ? 1'd0 : VAR36);
VAR37 <= VAR37;
VAR24 <= VAR24;
VAR22 <= (VAR39 ? 1'd0 : VAR22);
VAR23 <= VAR23;
VAR3 <= VAR3;
VAR43 <= VAR43;
VAR13 <= VAR13;
VAR17 <= VAR17;
VAR2 <= VAR2;
VAR14 <= VAR14;
end
always @ (*) begin
VAR13 = (VAR7 >= VAR32);
VAR20 = ((VAR20<<1) | (VAR29 & !VAR28));
VAR29 = (!VAR18[1] & !VAR45 & !VAR13);
VAR36 = VAR45;
if (VAR45) begin
VAR37 = (VAR22 ? VAR34[VAR26-1:0] : VAR37);
VAR24 = (!VAR22 ? VAR34[VAR26-1:0] : VAR24);
VAR22 = VAR22 + 1'd1;
end
else begin
VAR37 = VAR37;
VAR24 = VAR24;
VAR22 = VAR22;
end
VAR17 = (VAR6[31:16] == 16'd0);
VAR2 = (VAR6[15:0] == 16'd0);
VAR14 = (VAR6[15:0] <= 16'd1);
VAR23 = (VAR4 ? 0 : VAR23 + VAR16);
VAR3 = (VAR4 ? 2*(VAR26/32) : VAR3 + VAR16);
VAR43 = ((VAR3 >= VAR6) && VAR16);
end
endmodule | bsd-3-clause |
SymbiFlow/yosys | techlibs/achronix/speedster22i/cells_map.v | 2,627 | module \VAR15 (input VAR18, output VAR22);
VAR8 VAR19 (.VAR5(VAR22), .VAR28(VAR18));
endmodule
module \VAR12 (input VAR18, output VAR22);
VAR26 VAR19 (.VAR5(VAR22), .VAR28(VAR18), .VAR16(1'b1));
endmodule
module MODULE4 (VAR2, VAR4);
parameter VAR10 = 0;
parameter VAR3 = 0;
input [VAR10-1:0] VAR2;
output VAR4;
generate
if (VAR10 == 1) begin
VAR13 #(.VAR25({4{VAR3}})) VAR19
(.dout(VAR4), .VAR7(VAR2[0]), .VAR1(1'b0), .VAR27(1'b0), .VAR23(1'b0));
end else
if (VAR10 == 2) begin
VAR13 #(.VAR25({4{VAR3}})) VAR19
(.dout(VAR4), .VAR7(VAR2[0]), .VAR1(VAR2[1]), .VAR27(1'b0), .VAR23(1'b0));
end else
if(VAR10 == 3) begin
VAR13 #(.VAR25({2{VAR3}})) VAR19
(.dout(VAR4), .VAR7(VAR2[0]), .VAR1(VAR2[1]), .VAR27(VAR2[2]), .VAR23(1'b0));
end else
if(VAR10 == 4) begin
VAR13 #(.VAR25(VAR3)) VAR19
(.dout(VAR4), .VAR7(VAR2[0]), .VAR1(VAR2[1]), .VAR27(VAR2[2]), .VAR23(VAR2[3]));
end else
wire VAR14 = 1;
endgenerate
endmodule
module \VAR17 (input VAR29, VAR21, output VAR6);
VAR11 VAR19
(.VAR9(VAR6), .VAR24(VAR29), .VAR20(VAR21));
endmodule | isc |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/mux2i/sky130_fd_sc_hs__mux2i_4.v | 2,087 | module MODULE1 (
VAR5 ,
VAR8 ,
VAR6 ,
VAR4 ,
VAR7,
VAR2
);
output VAR5 ;
input VAR8 ;
input VAR6 ;
input VAR4 ;
input VAR7;
input VAR2;
VAR3 VAR1 (
.VAR5(VAR5),
.VAR8(VAR8),
.VAR6(VAR6),
.VAR4(VAR4),
.VAR7(VAR7),
.VAR2(VAR2)
);
endmodule
module MODULE1 (
VAR5 ,
VAR8,
VAR6,
VAR4
);
output VAR5 ;
input VAR8;
input VAR6;
input VAR4 ;
supply1 VAR7;
supply0 VAR2;
VAR3 VAR1 (
.VAR5(VAR5),
.VAR8(VAR8),
.VAR6(VAR6),
.VAR4(VAR4)
);
endmodule | apache-2.0 |
merckhung/zet | cores/vga/rtl/fml/vga_crtc_fml.v | 3,504 | module MODULE1 (
input clk, input rst,
input VAR6,
input [5:0] VAR15,
input [5:0] VAR10,
input [4:0] VAR7,
input [6:0] VAR5,
input [6:0] VAR9,
input [6:0] VAR11,
input [6:0] VAR2,
input [4:0] VAR16,
input [9:0] VAR21,
input [9:0] VAR3,
input [9:0] VAR22,
input [3:0] VAR25,
output reg [9:0] VAR24, output reg VAR12,
output reg [9:0] VAR8, output reg VAR19,
output reg VAR20,
output reg VAR14
);
wire [9:0] VAR13;
wire [9:0] VAR4;
wire [9:0] VAR1;
wire [9:0] VAR18;
wire [3:0] VAR17;
wire [9:0] VAR23;
assign VAR4 = { VAR9[6:2] + 1'b1, VAR9[1:0], 3'h7 };
assign VAR13 = { VAR11, 3'h7 };
assign VAR23 = VAR21 + 10'd1;
assign VAR1 = VAR3 + 10'd1;
assign VAR18 = VAR22;
assign VAR17 = VAR25 + 4'd1;
always @(posedge clk)
if (rst)
begin
VAR24 <= 10'b0;
VAR12 <= 1'b1;
VAR8 <= 10'b0;
VAR19 <= 1'b1;
VAR20 <= 1'b1;
VAR14 <= 1'b1;
end
else
if (VAR6)
begin
VAR24 <= (VAR24==VAR4) ? 10'b0 : VAR24 + 10'b1;
VAR12 <= VAR12 ? (VAR24[9:3]!=VAR2)
: (VAR24[7:3]==VAR16);
VAR8 <= (VAR8==VAR23 && VAR24==VAR4) ? 10'b0
: ((VAR24==VAR4) ? VAR8 + 10'b1 : VAR8);
VAR19 <= VAR19 ? (VAR8!=VAR18)
: (VAR8[3:0]==VAR17);
VAR20 <= (VAR24==VAR4) ? 1'b1
: ((VAR24==VAR13) ? 1'b0 : VAR20);
VAR14 <= (VAR8==10'h0) ? 1'b1
: ((VAR8==VAR1) ? 1'b0 : VAR14);
end
endmodule | gpl-3.0 |
eda-globetrotter/PicenoDecoders | final/src/tosynth Folder/datamem.v | 2,673 | module MODULE1 (VAR2,VAR4,VAR3,clk,VAR1);
output [0:127] VAR2;
input [0:127] VAR4;
input [0:31] VAR3;
input clk;
input [0:1] VAR1;
reg [0:127] VAR2;
reg [127:0] MODULE1 [255:0];
begin
begin
begin
begin
begin
begin | mit |
dries007/Basys3 | VGA/VGA.srcs/sources_1/ip/v_ram/v_ram_stub.v | 1,329 | module MODULE1(VAR3, VAR1, VAR6, VAR4, VAR7, VAR2, VAR5)
;
input VAR3;
input [0:0]VAR1;
input [16:0]VAR6;
input [11:0]VAR4;
input VAR7;
input [16:0]VAR2;
output [11:0]VAR5;
endmodule | mit |
ncos/Xilinx-Verilog | ZOLED/src/toplevel.v | 1,872 | module MODULE1
(VAR25,
VAR23,
VAR5,
VAR18,
VAR15,
VAR6,
VAR36,
VAR32,
VAR33,
VAR13,
VAR19,
VAR39,
VAR8,
VAR20,
VAR17,
VAR22,
VAR4,
VAR29,
VAR16,
VAR34,
VAR1,
VAR10,
VAR12,
VAR30,
VAR40,
VAR31,
VAR35,
VAR21,
VAR38,
VAR2,
VAR11
);
output wire VAR36;
output wire VAR32;
output wire VAR33;
output wire VAR13;
output wire VAR19;
output wire VAR39;
output wire VAR8;
output wire VAR20;
output wire VAR25;
output wire VAR23;
output wire VAR5;
output wire VAR18;
output wire VAR15;
output wire VAR6;
input wire VAR17;
input wire VAR22;
input wire VAR4;
input wire VAR29;
input wire VAR16;
input wire VAR34;
input wire VAR1;
input wire VAR10;
output wire VAR12;
output wire VAR30;
output wire VAR40;
output wire VAR31;
output wire VAR35;
output wire VAR21;
output wire VAR38;
output wire VAR2;
input wire VAR11;
reg [127:0] VAR27;
always @(posedge VAR11) begin
if (VAR22 == 1'b1) begin
VAR27 <= "VAR26, VAR28!";
end
else begin
VAR27 <= "************";
end
end
VAR7 VAR41
(
.VAR9(VAR27),
.VAR14(VAR27),
.VAR24(VAR27),
.VAR37(VAR27),
.VAR25(VAR25),
.VAR23(VAR23),
.VAR5(VAR5),
.VAR18(VAR18),
.VAR15(VAR15),
.VAR6(VAR6),
.VAR3(VAR11)
);
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/sdfsbp/sky130_fd_sc_ms__sdfsbp.functional.v | 2,061 | module MODULE1 (
VAR9 ,
VAR10 ,
VAR2 ,
VAR18 ,
VAR6 ,
VAR12 ,
VAR4
);
output VAR9 ;
output VAR10 ;
input VAR2 ;
input VAR18 ;
input VAR6 ;
input VAR12 ;
input VAR4;
wire VAR1 ;
wire VAR14 ;
wire VAR15;
not VAR3 (VAR14 , VAR4 );
VAR7 VAR17 (VAR15, VAR18, VAR6, VAR12 );
VAR8 VAR13 VAR16 (VAR1 , VAR15, VAR2, VAR14);
buf VAR11 (VAR9 , VAR1 );
not VAR5 (VAR10 , VAR1 );
endmodule | apache-2.0 |
glennchid/font5-firmware | src/verilog/synthesis/antiDroopIIR_16.v | 2,138 | module MODULE1 (
input clk,
input VAR4,
input signed [15:0] din,
input signed [6:0] VAR18,
input VAR10,
output reg VAR14 = 1'd0,
output reg signed [15:0] dout = 16'VAR7);
parameter VAR13 = 15;
reg signed [15:0] VAR11 = 16'VAR7;
reg signed [47:0] VAR8 = 48'VAR7;
reg signed [22:0] VAR1 = 23'VAR7;
reg VAR12 = 1'b0, VAR15 = 1'b0;
wire VAR16 = VAR12 & ~VAR15;
reg signed [6:0] VAR3 = 7'VAR7, VAR9 = 7'VAR7;
wire VAR5 = (~&VAR8[47:VAR13+15] && ~&(~VAR8[47:VAR13+15]));
always @(posedge clk) begin
VAR3 <= VAR18;
VAR9 <= VAR3;
VAR12 <= VAR4;
VAR15 <= VAR12;
VAR11 <= din;
VAR17 <= VAR11;
VAR1 <= VAR11*VAR9;
if (VAR5) dout <= (VAR8[VAR13+16]) ? -16'VAR2 : 16'VAR6;
end
else dout <= VAR17 + VAR8[VAR13+15:VAR13];
VAR1 <= din*VAR9;
if (VAR5) dout <= (VAR8[VAR13+16]) ? -16'VAR2 : 16'VAR6;
else dout <= VAR11 + VAR8[VAR13+15:VAR13];
if (VAR16 && VAR10) VAR8 <= 48'VAR7;
else VAR8 <= VAR1 + VAR8;
VAR14 <= VAR5;
end
endmodule | gpl-3.0 |
Separius/Custom-Single-Cycle-MIPS | Controller.v | 2,455 | module MODULE1(input clk,rst,output reg VAR6,VAR7,VAR9,VAR4,output reg[1:0] VAR2,VAR8,input VAR3,VAR1,input[5:0] VAR5);
always@(rst,VAR3,VAR1,VAR5)
begin
if((VAR5[5] == 1'b0) || (VAR5[5:3] == 3'b110)) begin
VAR6=1'b0;
VAR7=1'b1;
VAR9=1'b1;
VAR4=1'b0;
VAR2=2'b00;
VAR8=2'b00;
end
else if(VAR5[5:1] == 5'b10000) begin
VAR6=1'b0;
VAR7=1'b0;
VAR9=1'b1;
VAR4=1'b0;
VAR2=2'b00;
VAR8=2'b00;
end
else if(VAR5[5:1] == 5'b10001) begin
VAR6=1'b1;
VAR7=1'b1; VAR9=1'b0;
VAR4=1'b1;
VAR2=2'b00;
VAR8=2'b00;
end
else if(VAR5[5:3] == 3'b101) begin
VAR6=1'b0; VAR7=1'b1; VAR9=1'b0;
VAR4=1'b0;
VAR2=2'b00;
case(VAR5[2:1])
2'b00: VAR8= VAR3 ? 2'b01 : 2'b00;
2'b01: VAR8= (~VAR3) ? 2'b01 : 2'b00;
2'b10: VAR8= VAR1 ? 2'b01 : 2'b00;
2'b11: VAR8= (~VAR1) ? 2'b01 : 2'b00;
endcase
end
else if(VAR5[5:1] == 5'b11100) begin
VAR6=1'b0; VAR7=1'b1; VAR9=1'b0;
VAR4=1'b0;
VAR2=2'b00;
VAR8=2'b11;
end
else if(VAR5[5:1] == 5'b11101) begin
VAR6=1'b0; VAR7=1'b1; VAR9=1'b0;
VAR4=1'b0;
VAR2=2'b01;
VAR8=2'b11;
end
else if(VAR5[5:0] == 6'b111100) begin
VAR6=1'b0; VAR7=1'b1; VAR9=1'b0;
VAR4=1'b0;
VAR2=2'b10;
VAR8=2'b10;
end
else
begin
VAR6=1'b0;
VAR7=1'b0;
VAR9=1'b0;
VAR4=1'b0;
VAR2=2'b00;
VAR8=2'b00;
end
end
endmodule | gpl-3.0 |
niamster/hdl | spwm/spwm.v | 4,627 | module MODULE1
parameter VAR12=10)
(input clk,
input VAR4,
input [VAR15-1:0] VAR1,
input [VAR15-1:0] VAR26,
input [VAR15-1:0] VAR29,
input [VAR12-1:0] VAR34,
input VAR20,
input VAR30,
input VAR11,
output reg VAR28,
output VAR9);
reg [VAR12-1:0] VAR2;
wire [VAR12-1:0] VAR19;
wire [VAR15-1:0] VAR5;
reg [VAR15-1:0] d0;
wire [VAR15-1:0] VAR32;
wire [VAR15-1:0] VAR3;
reg VAR14;
wire VAR17;
wire VAR33;
assign VAR19 = VAR2 + {{VAR12-1{1'b0}}, 1'b1};
assign VAR32 = d0 + VAR26;
assign VAR3 = d0 - VAR26;
assign VAR33 = VAR30 ^ 1'b1;
assign VAR17 = VAR14 ^ VAR20;
VAR6 #(.VAR25(VAR15)) VAR13(.clk(clk),
.VAR35(VAR29), .VAR4(VAR4), .VAR11(VAR11), .VAR8(1'b1), .VAR22(1'b1),
.VAR6(VAR5),
.VAR9(VAR9));
always @(posedge clk, negedge VAR4) begin
if (~VAR4) begin
VAR28 <= VAR30;
d0 <= VAR1;
VAR2 <= 0;
VAR14 <= 1;
end else begin
if (VAR5 == d0)
VAR28 <= VAR33;
if (VAR5 == VAR29) begin
VAR28 <= VAR30;
if (VAR2 == VAR34) begin
if (VAR17)
d0 <= VAR1;
end
else
d0 <= VAR3;
VAR14 <= VAR17;
VAR2 <= 0;
end else begin
if (VAR14)
d0 <= VAR32;
end
else
d0 <= VAR3;
VAR2 <= VAR19;
end
end
end
end
endmodule
module MODULE3(VAR7, VAR4, VAR23);
input VAR7;
input VAR4;
output [7:0] VAR23;
assign VAR23[7:6] = 2'd0;
localparam VAR1 = 32'd0;
localparam VAR26 = 32'd2500;
localparam VAR29 = 32'd500000;
localparam VAR34 = 32'd200;
MODULE1 VAR36(.clk(VAR7),
.VAR4(VAR4),
.VAR1(VAR1),
.VAR26(VAR26),
.VAR29(VAR29),
.VAR34(VAR34),
.VAR20(1'b0),
.VAR30(1'b0),
.VAR28(VAR23[0]),
.VAR11(VAR4));
MODULE1 VAR31(.clk(VAR7),
.VAR4(VAR4),
.VAR1(VAR1),
.VAR26(VAR26),
.VAR29(VAR29),
.VAR34(VAR34),
.VAR20(1'b0),
.VAR30(1'b1),
.VAR28(VAR23[1]),
.VAR11(VAR4));
MODULE1 VAR27(.clk(VAR7),
.VAR4(VAR4),
.VAR1(VAR1),
.VAR26(VAR26),
.VAR29(VAR29),
.VAR34(VAR34),
.VAR20(1'b1),
.VAR30(1'b0),
.VAR28(VAR23[2]),
.VAR11(VAR4));
MODULE1 VAR10(.clk(VAR7),
.VAR4(VAR4),
.VAR1(32'd25000000),
.VAR26(32'd0),
.VAR29(32'd50000000),
.VAR34(32'd1),
.VAR20(1'b0),
.VAR30(1'b0),
.VAR28(VAR23[3]),
.VAR11(VAR4));
MODULE1 VAR24(.clk(VAR7),
.VAR4(VAR4),
.VAR1(32'd1000),
.VAR26(32'd0),
.VAR29(32'd5000),
.VAR34(32'd1),
.VAR20(1'b0),
.VAR30(1'b1),
.VAR28(VAR23[4]),
.VAR11(VAR4));
MODULE1 VAR21(.clk(VAR7),
.VAR4(VAR4),
.VAR1(32'd3000),
.VAR26(32'd0),
.VAR29(32'd5000),
.VAR34(32'd1),
.VAR20(1'b0),
.VAR30(1'b1),
.VAR28(VAR23[5]),
.VAR11(VAR4));
endmodule
module MODULE2;
wire VAR7;
VAR16 VAR18(VAR7);
reg VAR4; | mit |
r2t2sdr/r2t2 | fpga/modules/adi_hdl/library/axi_ad9739a/axi_ad9739a_if.v | 6,679 | module MODULE1 (
VAR8,
VAR15,
VAR23,
VAR24,
VAR48,
VAR50,
VAR31,
VAR12,
VAR41,
VAR30,
VAR6,
VAR26,
VAR20,
VAR35,
VAR57,
VAR27,
VAR58,
VAR18,
VAR21,
VAR37,
VAR62,
VAR45,
VAR22,
VAR25,
VAR42,
VAR54,
VAR11,
VAR38);
parameter VAR52 = 0;
input VAR8;
input VAR15;
output VAR23;
output VAR24;
output [13:0] VAR48;
output [13:0] VAR50;
output [13:0] VAR31;
output [13:0] VAR12;
input VAR41;
output VAR30;
output VAR6;
output VAR26;
input [15:0] VAR20;
input [15:0] VAR35;
input [15:0] VAR57;
input [15:0] VAR27;
input [15:0] VAR58;
input [15:0] VAR18;
input [15:0] VAR21;
input [15:0] VAR37;
input [15:0] VAR62;
input [15:0] VAR45;
input [15:0] VAR22;
input [15:0] VAR25;
input [15:0] VAR42;
input [15:0] VAR54;
input [15:0] VAR11;
input [15:0] VAR38;
reg VAR26 = 'd0;
wire VAR51;
wire VAR17;
always @(posedge VAR6) begin
if (VAR41 == 1'b1) begin
VAR26 <= 1'd0;
end else begin
VAR26 <= 1'd1;
end
end
VAR14 #(
.VAR59(1),
.VAR3(14),
.VAR2 (VAR52))
VAR7 (
.rst (VAR41),
.clk (VAR30),
.VAR16 (VAR6),
.VAR60 (VAR20[15:2]),
.VAR36 (VAR57[15:2]),
.VAR4 (VAR58[15:2]),
.VAR47 (VAR21[15:2]),
.VAR32 (VAR62[15:2]),
.VAR40 (VAR22[15:2]),
.VAR9 (VAR42[15:2]),
.VAR49 (VAR11[15:2]),
.VAR33 (VAR48),
.VAR1 (VAR50));
VAR14 #(
.VAR59(1),
.VAR3(14),
.VAR2 (VAR52))
VAR19 (
.rst (VAR41),
.clk (VAR30),
.VAR16 (VAR6),
.VAR60 (VAR35[15:2]),
.VAR36 (VAR27[15:2]),
.VAR4 (VAR18[15:2]),
.VAR47 (VAR37[15:2]),
.VAR32 (VAR45[15:2]),
.VAR40 (VAR25[15:2]),
.VAR9 (VAR54[15:2]),
.VAR49 (VAR38[15:2]),
.VAR33 (VAR31),
.VAR1 (VAR12));
VAR14 #(
.VAR59(1),
.VAR3(1),
.VAR2 (VAR52))
VAR13 (
.rst (VAR41),
.clk (VAR30),
.VAR16 (VAR6),
.VAR60 (1'b1),
.VAR36 (1'b0),
.VAR4 (1'b1),
.VAR47 (1'b0),
.VAR32 (1'b1),
.VAR40 (1'b0),
.VAR9 (1'b1),
.VAR49 (1'b0),
.VAR33 (VAR23),
.VAR1 (VAR24));
VAR43 VAR53 (
.VAR34 (VAR8),
.VAR55 (VAR15),
.VAR61 (VAR51));
VAR46 VAR29 (
.VAR34 (VAR51),
.VAR61 (VAR30));
VAR10 #(.VAR56("4")) VAR39 (
.VAR28 (1'b0),
.VAR44 (1'b1),
.VAR34 (VAR51),
.VAR61 (VAR17));
VAR46 VAR5 (
.VAR34 (VAR17),
.VAR61 (VAR6));
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hvl | cells/nor3/sky130_fd_sc_hvl__nor3.behavioral.pp.v | 1,853 | module MODULE1 (
VAR1 ,
VAR10 ,
VAR2 ,
VAR9 ,
VAR6,
VAR14,
VAR11 ,
VAR8
);
output VAR1 ;
input VAR10 ;
input VAR2 ;
input VAR9 ;
input VAR6;
input VAR14;
input VAR11 ;
input VAR8 ;
wire VAR7 ;
wire VAR12;
nor VAR3 (VAR7 , VAR9, VAR10, VAR2 );
VAR13 VAR5 (VAR12, VAR7, VAR6, VAR14);
buf VAR4 (VAR1 , VAR12 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/or3/sky130_fd_sc_lp__or3_0.v | 2,153 | module MODULE2 (
VAR9 ,
VAR7 ,
VAR1 ,
VAR6 ,
VAR10,
VAR8,
VAR3 ,
VAR4
);
output VAR9 ;
input VAR7 ;
input VAR1 ;
input VAR6 ;
input VAR10;
input VAR8;
input VAR3 ;
input VAR4 ;
VAR5 VAR2 (
.VAR9(VAR9),
.VAR7(VAR7),
.VAR1(VAR1),
.VAR6(VAR6),
.VAR10(VAR10),
.VAR8(VAR8),
.VAR3(VAR3),
.VAR4(VAR4)
);
endmodule
module MODULE2 (
VAR9,
VAR7,
VAR1,
VAR6
);
output VAR9;
input VAR7;
input VAR1;
input VAR6;
supply1 VAR10;
supply0 VAR8;
supply1 VAR3 ;
supply0 VAR4 ;
VAR5 VAR2 (
.VAR9(VAR9),
.VAR7(VAR7),
.VAR1(VAR1),
.VAR6(VAR6)
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/nor3b/sky130_fd_sc_hs__nor3b.behavioral.pp.v | 1,924 | module MODULE1 (
VAR7,
VAR5,
VAR14 ,
VAR8 ,
VAR2 ,
VAR3
);
input VAR7;
input VAR5;
output VAR14 ;
input VAR8 ;
input VAR2 ;
input VAR3 ;
wire VAR11 ;
wire VAR6 ;
wire VAR4;
nor VAR12 (VAR11 , VAR8, VAR2 );
and VAR1 (VAR6 , VAR3, VAR11 );
VAR10 VAR9 (VAR4, VAR6, VAR7, VAR5);
buf VAR13 (VAR14 , VAR4 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/a22oi/sky130_fd_sc_ms__a22oi_4.v | 2,352 | module MODULE2 (
VAR6 ,
VAR9 ,
VAR5 ,
VAR3 ,
VAR1 ,
VAR8,
VAR2,
VAR10 ,
VAR7
);
output VAR6 ;
input VAR9 ;
input VAR5 ;
input VAR3 ;
input VAR1 ;
input VAR8;
input VAR2;
input VAR10 ;
input VAR7 ;
VAR4 VAR11 (
.VAR6(VAR6),
.VAR9(VAR9),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR1(VAR1),
.VAR8(VAR8),
.VAR2(VAR2),
.VAR10(VAR10),
.VAR7(VAR7)
);
endmodule
module MODULE2 (
VAR6 ,
VAR9,
VAR5,
VAR3,
VAR1
);
output VAR6 ;
input VAR9;
input VAR5;
input VAR3;
input VAR1;
supply1 VAR8;
supply0 VAR2;
supply1 VAR10 ;
supply0 VAR7 ;
VAR4 VAR11 (
.VAR6(VAR6),
.VAR9(VAR9),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR1(VAR1)
);
endmodule | apache-2.0 |
aj-michael/Digital-Systems | Lab4-Part2-RAMwithHyperTerminalDisplay/uart_tx.v | 5,237 | module MODULE1 (
input [7:0] VAR16,
input VAR3,
input VAR17,
input VAR14,
output VAR11,
output VAR5,
output VAR8,
input clk);
wire [7:0] VAR9;
wire VAR19;
wire VAR1;
VAR10 VAR2 (
.VAR16 (VAR9),
.VAR18 (VAR19),
.VAR14 (VAR14),
.VAR11 (VAR11),
.VAR20 (VAR1),
.clk (clk));
VAR4 VAR6 (
.VAR16 (VAR16),
.VAR12 (VAR9),
.reset (VAR17),
.write (VAR3),
.read (VAR1),
.VAR15 (VAR5),
.VAR13 (VAR8),
.VAR7 (VAR19),
.clk (clk));
endmodule | mit |
monotone-RK/FACE | IEICE-Trans/data_compression/8-way_2-tree/src/riffa/rx_port_32.v | 15,824 | module MODULE1 #(
parameter VAR151 = 9'd32,
parameter VAR125 = 1024,
parameter VAR61 = 512,
parameter VAR145 = 2, parameter VAR51 = VAR84((VAR151/32)+1),
parameter VAR5 = VAR84((2**VAR84(VAR125))+1),
parameter VAR66 = VAR84((2**VAR84(VAR61))+1)
)
(
input VAR32,
input VAR118,
input [2:0] VAR25,
output VAR93, input [31:0] VAR4, input VAR184, input VAR105, input VAR192,
output VAR100, input [31:0] VAR179, input VAR52, input VAR186, input VAR121,
output [VAR151-1:0] VAR156, output VAR120, input VAR43, input VAR9, output VAR149,
input [31:0] VAR23, input VAR198, input VAR197, output [31:0] VAR169, output VAR111, input VAR116,
output VAR106, input VAR208, output [1:0] VAR68, output [63:0] VAR7, output [9:0] VAR147,
input [VAR151-1:0] VAR112, input [VAR51-1:0] VAR113, input VAR134, input VAR77, input [VAR151-1:0] VAR19, input [VAR51-1:0] VAR65, input VAR204, input VAR141, input [VAR151-1:0] VAR20, input [VAR51-1:0] VAR28, input VAR107, input VAR6,
input VAR38, output VAR12, input VAR75, output VAR91, output [31:0] VAR101, output [30:0] VAR96, output [VAR151-1:0] VAR212, output VAR92, input VAR98 );
wire [VAR151-1:0] VAR143;
wire VAR196;
wire VAR69;
wire VAR157;
wire VAR193;
wire VAR160;
wire [VAR151-1:0] VAR124;
wire VAR99;
wire VAR173;
wire VAR201;
wire VAR202;
wire VAR47;
wire [VAR151-1:0] VAR57;
wire VAR29;
wire VAR95;
wire VAR205;
wire VAR128;
wire VAR94;
wire VAR142;
wire VAR189;
wire [VAR151-1:0] VAR39;
wire VAR16;
wire VAR58;
wire VAR176;
wire [VAR151-1:0] VAR97;
wire [VAR66-1:0] VAR165;
wire VAR18;
wire [VAR66-1:0] VAR27;
wire VAR131;
wire [63:0] VAR190;
wire [9:0] VAR83;
wire VAR22;
wire [63:0] VAR45;
wire [9:0] VAR46;
wire VAR30;
wire VAR123;
wire VAR54;
wire VAR114;
wire VAR102;
wire VAR185;
wire [63:0] VAR71;
wire [31:0] VAR148;
wire VAR117;
wire VAR89;
wire [63:0] VAR60;
wire [9:0] VAR40;
wire VAR174;
wire VAR195;
wire VAR158;
wire VAR155;
wire VAR8;
wire [31:0] VAR42;
wire [30:0] VAR50;
wire [31:0] VAR153;
reg [4:0] VAR31=0;
reg VAR191=0;
assign VAR149 = (VAR95 & VAR205);
always @ (posedge VAR32) begin
VAR191 <= VAR31[4];
if (VAR118)
VAR31 <= 5'b11111;
end
else
VAR31 <= (VAR31<<1);
end
VAR150 VAR178 (
.VAR32(VAR32),
.VAR118(VAR191),
.VAR177(VAR112),
.VAR90(VAR113),
.VAR82(VAR134),
.VAR34(VAR77),
.VAR37(VAR193),
.VAR162(VAR143),
.VAR127(VAR196),
.VAR62(VAR69),
.VAR78(VAR157),
.VAR211(VAR160)
);
VAR150 VAR13 (
.VAR32(VAR32),
.VAR118(VAR191),
.VAR177(VAR19),
.VAR90(VAR65),
.VAR82(VAR204),
.VAR34(VAR141),
.VAR37(VAR202),
.VAR162(VAR124),
.VAR127(VAR99),
.VAR62(VAR173),
.VAR78(VAR201),
.VAR211(VAR47)
);
VAR150 VAR163 (
.VAR32(VAR32),
.VAR118(VAR191),
.VAR177(VAR20),
.VAR90(VAR28),
.VAR82(VAR107),
.VAR34(VAR6),
.VAR37(VAR128),
.VAR162(VAR57),
.VAR127(VAR29),
.VAR62(VAR95),
.VAR78(VAR205),
.VAR211(VAR94)
);
VAR72 #(.VAR136(VAR151), .VAR56(VAR125)) VAR3 (
.VAR161(VAR32),
.VAR140(VAR191 | (VAR174 & VAR111) | VAR117),
.VAR110(VAR196),
.VAR88(VAR143),
.VAR79(),
.VAR14(VAR38),
.VAR132(VAR191 | (VAR174 & VAR111) | VAR117),
.VAR129(VAR142),
.VAR67(VAR39),
.VAR207(VAR189)
);
VAR44 #(.VAR136(VAR151), .VAR56(VAR61), .VAR188(1)) VAR70 (
.VAR118(VAR191 | VAR16),
.VAR32(VAR32),
.VAR110(VAR99),
.VAR88(VAR124),
.VAR63(),
.VAR129(VAR58),
.VAR67(VAR97),
.VAR130(VAR176),
.VAR17(VAR165)
);
VAR44 #(.VAR136(VAR151), .VAR56(VAR61), .VAR188(1)) VAR24 (
.VAR118(VAR191 | VAR18),
.VAR32(VAR32),
.VAR110(VAR29),
.VAR88(VAR57),
.VAR63(),
.VAR129(VAR43),
.VAR67(VAR156),
.VAR130(VAR120),
.VAR17(VAR27)
);
VAR81 #(.VAR194(VAR151), .VAR87(VAR61), .VAR145(VAR145)) VAR133 (
.VAR32(VAR32),
.VAR118(VAR191),
.VAR25(VAR25),
.VAR168(VAR117),
.VAR59(VAR93),
.VAR203(VAR4),
.VAR182(VAR184),
.VAR183(VAR105),
.VAR80(VAR192),
.VAR74(VAR165),
.VAR2(VAR202),
.VAR181(VAR47),
.VAR209(VAR16),
.VAR106(VAR131),
.VAR11(VAR190),
.VAR210(VAR83),
.VAR208(VAR114 & VAR30),
.VAR171(VAR173)
);
VAR81 #(.VAR194(VAR151), .VAR87(VAR61), .VAR145(VAR145)) VAR152 (
.VAR32(VAR32),
.VAR118(VAR191),
.VAR25(VAR25),
.VAR168(VAR9),
.VAR59(VAR100),
.VAR203(VAR179),
.VAR182(VAR52),
.VAR183(VAR186),
.VAR80(VAR121),
.VAR74(VAR27),
.VAR2(VAR128),
.VAR181(VAR94),
.VAR209(VAR18),
.VAR106(VAR22),
.VAR11(VAR45),
.VAR210(VAR46),
.VAR208(VAR114 & VAR123),
.VAR171(VAR95)
);
VAR33 VAR85 (
.VAR118(VAR191),
.VAR32(VAR32),
.VAR146(VAR131),
.VAR108(VAR83),
.VAR73(VAR190),
.VAR76(VAR30),
.VAR213(VAR22),
.VAR86(VAR46),
.VAR139(VAR45),
.VAR36(VAR123),
.VAR138(VAR89),
.VAR26(VAR40),
.VAR154(VAR60),
.VAR167(VAR54),
.VAR106(VAR106),
.VAR208(VAR208),
.VAR68(VAR68),
.VAR7(VAR7),
.VAR147(VAR147),
.VAR180(VAR114)
);
VAR41 #(.VAR151(VAR151)) VAR159 (
.VAR32(VAR32),
.VAR118(VAR191 | VAR117),
.VAR203(VAR97),
.VAR135(VAR176),
.VAR15(VAR58),
.VAR115(VAR102),
.VAR130(),
.VAR55(VAR185),
.VAR48(VAR71),
.VAR137(VAR148)
);
VAR10 #(.VAR151(VAR151), .VAR87(VAR125), .VAR145(VAR145)) VAR144 (
.VAR32(VAR32),
.VAR118(VAR191),
.VAR25(VAR25),
.VAR23(VAR23),
.VAR198(VAR198),
.VAR197(VAR197),
.VAR169(VAR169),
.VAR111(VAR111),
.VAR104(VAR174),
.VAR116(VAR116),
.VAR200(VAR193),
.VAR53(VAR160),
.VAR106(VAR89),
.VAR11(VAR60),
.VAR210(VAR40),
.VAR208(VAR114 & VAR54),
.VAR206(VAR113),
.VAR171(VAR69),
.VAR164(VAR157),
.VAR119(VAR173),
.VAR149(VAR201),
.VAR126(VAR71),
.VAR187(VAR148),
.VAR35(VAR102),
.VAR172(VAR185),
.VAR9(VAR117),
.VAR12(VAR195),
.VAR101(VAR42),
.VAR91(VAR8),
.VAR96(VAR50),
.VAR109(VAR158),
.VAR122(VAR155),
.VAR49(VAR153)
);
VAR21 #(.VAR151(VAR151)) VAR166 (
.VAR118(VAR191),
.VAR32(VAR32),
.VAR103(VAR195),
.VAR175(VAR158),
.VAR64(VAR155),
.VAR199(VAR8),
.VAR210(VAR42),
.VAR1(VAR50),
.VAR170(VAR153),
.VAR67(VAR39),
.VAR207(VAR189),
.VAR129(VAR142),
.VAR38(VAR38),
.VAR12(VAR12),
.VAR75(VAR75),
.VAR91(VAR91),
.VAR101(VAR101),
.VAR96(VAR96),
.VAR212(VAR212),
.VAR92(VAR92),
.VAR98(VAR98)
);
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/o2111ai/sky130_fd_sc_lp__o2111ai.behavioral.v | 1,610 | module MODULE1 (
VAR15 ,
VAR5,
VAR9,
VAR10,
VAR14,
VAR13
);
output VAR15 ;
input VAR5;
input VAR9;
input VAR10;
input VAR14;
input VAR13;
supply1 VAR12;
supply0 VAR11;
supply1 VAR1 ;
supply0 VAR6 ;
wire VAR7 ;
wire VAR4;
or VAR8 (VAR7 , VAR9, VAR5 );
nand VAR2 (VAR4, VAR14, VAR10, VAR13, VAR7);
buf VAR3 (VAR15 , VAR4 );
endmodule | apache-2.0 |
Darkin47/Zynq-TX-UTT | Vivado/Hist_Stretch/Hist_Stretch.srcs/sources_1/bd/design_1/ipshared/xilinx.com/axi_protocol_converter_v2_1/hdl/verilog/axi_protocol_converter_v2_1_b2s_incr_cmd.v | 4,487 | module MODULE1 #
(
parameter integer VAR12 = 32
)
(
input wire clk ,
input wire reset ,
input wire [VAR12-1:0] VAR17 ,
input wire [7:0] VAR16 ,
input wire [2:0] VAR10 ,
input wire VAR14 ,
output wire [VAR12-1:0] VAR8 ,
input wire VAR2 ,
output reg VAR4
);
reg VAR15;
reg [11:0] VAR3;
reg [8:0] VAR6;
reg VAR7;
wire [3:0] VAR9;
wire [11:0] VAR11;
localparam VAR13 = (VAR12 >= 12) ? 12 : 11;
generate
if (VAR12 > 12) begin : VAR5
assign VAR8 = (VAR15) ? VAR17 : {VAR17[VAR12-1:VAR13],VAR3[11:0]};
end else begin : VAR1
assign VAR8 = (VAR15) ? VAR17 : VAR3[11:0];
end
endgenerate
assign VAR9 = (1 << VAR10[1:0]);
assign VAR11 = ~(VAR9 - 1'b1);
always @(posedge clk) begin
if (VAR15) begin
if(~VAR2) begin
VAR3 <= VAR17[11:0] & VAR11;
end else begin
VAR3 <= (VAR17[11:0] & VAR11) + VAR9;
end
end else if (VAR2) begin
VAR3 <= VAR3 + VAR9;
end
end
always @(posedge clk) begin
if (VAR14)begin
VAR6 <= VAR16;
VAR7 <= (VAR16 >= 1);
end else if (VAR2) begin
if (VAR6 > 1) begin
VAR6 <= VAR6 - 1;
VAR7 <= ((VAR6 - 1) >= 1);
end else begin
VAR6 <= 9'd0;
VAR7 <= 1'b0;
end
end
end
always @( * ) begin
if (VAR14)begin
VAR4 = (VAR16 >= 1);
end else if (VAR2) begin
if (VAR6 > 1) begin
VAR4 = ((VAR6 - 1) >= 1);
end else begin
VAR4 = 1'b0;
end
end else begin
VAR4 = VAR7;
end
end
always @(posedge clk) begin
if (reset | VAR14) begin
VAR15 <= 1'b1;
end else if (VAR2) begin
VAR15 <= 1'b0;
end
end
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/and3b/sky130_fd_sc_ls__and3b_4.v | 2,218 | module MODULE1 (
VAR8 ,
VAR10 ,
VAR5 ,
VAR1 ,
VAR4,
VAR7,
VAR2 ,
VAR6
);
output VAR8 ;
input VAR10 ;
input VAR5 ;
input VAR1 ;
input VAR4;
input VAR7;
input VAR2 ;
input VAR6 ;
VAR9 VAR3 (
.VAR8(VAR8),
.VAR10(VAR10),
.VAR5(VAR5),
.VAR1(VAR1),
.VAR4(VAR4),
.VAR7(VAR7),
.VAR2(VAR2),
.VAR6(VAR6)
);
endmodule
module MODULE1 (
VAR8 ,
VAR10,
VAR5 ,
VAR1
);
output VAR8 ;
input VAR10;
input VAR5 ;
input VAR1 ;
supply1 VAR4;
supply0 VAR7;
supply1 VAR2 ;
supply0 VAR6 ;
VAR9 VAR3 (
.VAR8(VAR8),
.VAR10(VAR10),
.VAR5(VAR5),
.VAR1(VAR1)
);
endmodule | apache-2.0 |
thucoldwind/ucore_mips | CPU32/thinpad_top/thinpad_top.srcs/sources_1/new/registers.v | 2,664 | module MODULE1(
input wire clk,
input wire rst,
input wire[4:0] VAR7,
input wire VAR6,
output reg[31:0] VAR12,
input wire[4:0] VAR11,
input wire VAR4,
output reg[31:0] VAR10,
input wire[4:0] VAR2,
input wire[31:0] VAR8,
input wire VAR5
);
reg[31:0] VAR1[0:31];
always @ begin
if (VAR11 == 5'h0) begin
VAR10 = VAR3;
end else if (VAR4 == VAR9 && VAR5 == VAR9 && VAR11 == VAR2) begin
VAR10 = VAR8;
end else if (VAR4 == VAR9) begin
VAR10 = VAR1[VAR11];
end else begin
VAR10 = VAR3;
end
end
always @(posedge clk) begin
if (rst == VAR9) begin
VAR1[0] <= VAR3;
VAR1[1] <= VAR3;
VAR1[2] <= VAR3;
VAR1[3] <= VAR3;
VAR1[4] <= VAR3;
VAR1[5] <= VAR3;
VAR1[6] <= VAR3;
VAR1[7] <= VAR3;
VAR1[8] <= VAR3;
VAR1[9] <= VAR3;
VAR1[10] <= VAR3;
VAR1[11] <= VAR3;
VAR1[12] <= VAR3;
VAR1[13] <= VAR3;
VAR1[14] <= VAR3;
VAR1[15] <= VAR3;
VAR1[16] <= VAR3;
VAR1[17] <= VAR3;
VAR1[18] <= VAR3;
VAR1[19] <= VAR3;
VAR1[20] <= VAR3;
VAR1[21] <= VAR3;
VAR1[22] <= VAR3;
VAR1[23] <= VAR3;
VAR1[24] <= VAR3;
VAR1[25] <= VAR3;
VAR1[26] <= VAR3;
VAR1[27] <= VAR3;
VAR1[28] <= VAR3;
VAR1[29] <= VAR3;
VAR1[30] <= VAR3;
VAR1[31] <= VAR3;
end else if (VAR5 == VAR9 && VAR2 != 5'h0) begin
VAR1[VAR2] <= VAR8;
end
end
endmodule | unlicense |
hwstar/Timestamper-FPGA | system.v | 15,078 | module MODULE1(VAR34, VAR62, VAR61, VAR81, VAR7, VAR27, VAR16,
VAR49, VAR50, VAR8, VAR74, VAR31, VAR25, VAR63, VAR75,
VAR73, VAR5, VAR51, VAR37, VAR1, VAR59, VAR55,
VAR80, VAR4, VAR10, VAR9, VAR23, VAR29, VAR44,VAR35, VAR19, VAR57);
input [2:0] VAR34;
input [1:0] VAR62;
input [1:0] VAR61;
input [2:0] VAR81;
input [7:0] VAR7;
input [7:0] VAR27;
input VAR16;
input VAR49;
input VAR50;
input VAR8;
input VAR74;
input VAR31;
input VAR25;
input VAR63;
input VAR75;
input VAR73;
output reg VAR5;
output reg VAR51;
output reg VAR37;
output reg VAR1;
output reg VAR59;
output reg VAR55;
output reg VAR80;
output reg VAR4;
output reg VAR10;
output reg VAR9;
output reg VAR23;
output reg VAR29;
output reg [3:0] VAR44;
output reg [2:0] VAR35;
output reg [1:0] VAR19;
output reg [7:0] VAR57;
always @ begin
case(VAR12)
0:
VAR64 <= VAR6;
1:
VAR64 <= VAR82;
2:
VAR64 <= VAR28;
3:
VAR64 <= VAR46;
default:
VAR64 <= 0;
endcase
end
endmodule
module MODULE3(VAR20, VAR15);
input [3:0] VAR20;
output reg [7:0] VAR15;
always @(*) begin
case(VAR20)
0:
VAR15 <= 8'h30;
1:
VAR15 <= 8'h31;
2:
VAR15 <= 8'h32;
3:
VAR15 <= 8'h33;
4:
VAR15 <= 8'h34;
5:
VAR15 <= 8'h35;
6:
VAR15 <= 8'h36;
7:
VAR15 <= 8'h37;
8:
VAR15 <= 8'h38;
9:
VAR15 <= 8'h39;
10:
VAR15 <= 8'h41;
11:
VAR15 <= 8'h42;
12:
VAR15 <= 8'h43;
13:
VAR15 <= 8'h44;
14:
VAR15 <= 8'h45;
15:
VAR15 <= 8'h46;
default:
VAR15 <= 8'VAR76;
endcase
end
endmodule
module MODULE2(clk, VAR32, VAR40, VAR33, VAR65, VAR43, VAR52, VAR70, VAR45, VAR11, VAR21);
input clk; input VAR32; input VAR40; input VAR33; input VAR65; input VAR43; output VAR52; output VAR70;
output VAR45;
output VAR11;
output VAR21;
wire VAR4;
wire VAR5;
wire VAR16;
wire VAR31;
wire VAR10;
wire VAR51;
wire VAR49;
wire VAR25;
wire VAR9;
wire VAR37;
wire VAR50;
wire VAR63;
wire VAR23;
wire VAR1;
wire VAR8;
wire VAR75;
wire VAR77;
wire VAR55;
wire VAR59;
wire VAR74;
wire VAR80;
wire VAR29;
wire [2:0] VAR34;
wire [2:0] VAR35;
wire [2:0] VAR81;
wire [1:0] VAR62;
wire [1:0] VAR61;
wire [1:0] VAR19;
wire [7:0] VAR57;
wire [7:0] VAR79;
wire [7:0] VAR54;
wire [7:0] VAR24;
wire [7:0] VAR78;
wire [7:0] VAR64;
wire [7:0] VAR27;
wire [3:0] VAR44;
wire [62:0] VAR72;
counter VAR67(
.clk(clk),
.VAR32(VAR32),
.VAR58(1'b1),
.VAR69(1'b0),
.VAR72(VAR72)
);
counter VAR17(
.clk(clk),
.VAR32(VAR32),
.VAR58(VAR29),
.VAR69(1'b0),
.VAR72(VAR61)
);
VAR12 VAR6(
.clk(clk),
.VAR32(VAR32),
.VAR22(VAR40),
.VAR39(VAR4),
.VAR71(VAR72),
.VAR81(~VAR81), .VAR66(VAR5),
.VAR26(VAR31),
.VAR48(VAR16),
.VAR64(VAR79),
.VAR14(VAR70),
.VAR41(VAR11)
);
VAR12 VAR82(
.clk(clk),
.VAR32(VAR32),
.VAR22(VAR33),
.VAR39(VAR10),
.VAR71(VAR72),
.VAR81(~VAR81), .VAR66(VAR51),
.VAR26(VAR25),
.VAR48(VAR49),
.VAR64(VAR54),
.VAR14(VAR45),
.VAR41(VAR21)
);
VAR12 VAR28(
.clk(clk),
.VAR32(VAR32),
.VAR22(VAR65),
.VAR39(VAR9),
.VAR71(VAR72),
.VAR81(~VAR81), .VAR66(VAR37),
.VAR26(VAR63),
.VAR48(VAR50),
.VAR64(VAR24)
);
VAR12 VAR46(
.clk(clk),
.VAR32(VAR32),
.VAR22(VAR43),
.VAR39(VAR23),
.VAR71(VAR72),
.VAR81(~VAR81), .VAR66(VAR1),
.VAR26(VAR75),
.VAR48(VAR8),
.VAR64(VAR78)
);
VAR60 VAR18(
.VAR6(VAR79),
.VAR82(VAR54),
.VAR28(VAR24),
.VAR46(VAR78),
.VAR12(VAR62),
.VAR64(VAR64)
);
counter VAR47(
.clk(clk),
.VAR32(VAR32),
.VAR58(VAR55),
.VAR69(1'b0),
.VAR72(VAR81)
);
MODULE3 MODULE2(
.VAR20(VAR44),
.VAR15(VAR27)
);
MODULE1 MODULE1(
.VAR34(VAR34),
.VAR62(VAR62),
.VAR61(VAR61),
.VAR81(VAR81),
.VAR7(VAR64),
.VAR16(VAR16),
.VAR49(VAR49),
.VAR50(VAR50),
.VAR8(VAR8),
.VAR74(VAR74),
.VAR31(VAR31),
.VAR25(VAR25),
.VAR63(VAR63),
.VAR75(VAR75),
.VAR73(VAR77),
.VAR27(VAR27),
.VAR5(VAR5),
.VAR51(VAR51),
.VAR37(VAR37),
.VAR1(VAR1),
.VAR59(VAR59),
.VAR55(VAR55),
.VAR80(VAR80),
.VAR4(VAR4),
.VAR10(VAR10),
.VAR9(VAR9),
.VAR23(VAR23),
.VAR29(VAR29),
.VAR35(VAR35),
.VAR19(VAR19),
.VAR57(VAR57),
.VAR44(VAR44)
);
VAR56 VAR36(
.clk(clk),
.VAR32(VAR32),
.VAR80(VAR80),
.VAR35(VAR35),
.VAR19(VAR19),
.VAR74(VAR74),
.VAR34(VAR34),
.VAR62(VAR62)
);
VAR38 VAR2(
.clk(clk),
.VAR32(VAR32),
.VAR13(VAR59),
.VAR30(VAR57),
.VAR52(VAR52),
.VAR3(VAR77)
);
endmodule | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/o41a/sky130_fd_sc_hd__o41a.blackbox.v | 1,367 | module MODULE1 (
VAR6 ,
VAR8,
VAR9,
VAR5,
VAR4,
VAR2
);
output VAR6 ;
input VAR8;
input VAR9;
input VAR5;
input VAR4;
input VAR2;
supply1 VAR1;
supply0 VAR3;
supply1 VAR10 ;
supply0 VAR7 ;
endmodule | apache-2.0 |
Apo45ty/ArquiCourseCPUVerilog | VerilogSource/CPU/controlunit3.v | 4,927 | module MODULE1 (output reg VAR11, VAR8, VAR20, VAR19, VAR14, VAR16, VAR3, VAR10,VAR13,VAR9,VAR15,VAR6,VAR5,output reg[4:0] VAR17, output reg[3:0] VAR1, input VAR12, VAR7,VAR2, input [31:0] VAR23,input [3:0] VAR18);
reg [4:0] VAR22, VAR4;
task VAR24;
input [17:0] VAR21;
fork
{VAR1,VAR11, VAR8, VAR20, VAR19,VAR17, VAR14, VAR16, VAR5,VAR6,VAR15,VAR9,VAR3,VAR13, VAR10} = {VAR21[17],1'b0,VAR21[15],1'b0,VAR21[13],1'b0,VAR21[11:9],1'b0,1'b0,1'b0,VAR21[5:0]};
{VAR1,VAR11, VAR8, VAR20, VAR19,VAR17, VAR14, VAR16, VAR5,VAR6,VAR15,VAR9,VAR3,VAR13, VAR10} = VAR21;
{VAR1,VAR11, VAR8, VAR20, VAR19,VAR17, VAR14, VAR16, VAR5,VAR6,VAR15,VAR9,VAR3,VAR13, VAR10} = VAR21;
join
endtask
always @ (negedge VAR2, posedge VAR7)
if (VAR7) begin
VAR22 <= 5'b00001;VAR16 = 0 ; VAR11= 0 ; VAR8= 0 ; VAR20= 0 ; VAR19= 0 ; VAR14= 0 ; VAR3= 0 ; VAR10= 0 ;VAR13= 0 ;VAR9= 0 ;VAR15= 0 ;VAR6= 0 ;VAR5 = 0 ;VAR1=0; VAR17=5'b10010;end
else
VAR22 <= VAR4;
always @ (VAR22, VAR12)
case (VAR22)
5'b00000 : VAR4 = 5'b00000;
5'b00001 : VAR4 = 5'b00010;
5'b00010 : VAR4 = 5'b00011;
5'b00011 : if(VAR12)VAR4 = 5'b00100; else VAR4 = 5'b00011;
5'b00100 : VAR4 = 5'b00101;
5'b00101 : case(VAR23[31:28]) 4'b0000: if(VAR18[2]==1) VAR4 = 5'b00110; else VAR4 = 5'b00001;
4'b0001: if(VAR18[2]==0) VAR4 = 5'b00110; else VAR4 = 5'b00001;
4'b0010: if(VAR18[1]==1) VAR4 = 5'b00110; else VAR4 = 5'b00001;
4'b0011: if(VAR18[1]==0) VAR4 = 5'b00110; else VAR4 = 5'b00001;
4'b0100: if(VAR18[3]==1) VAR4 = 5'b00110; else VAR4 = 5'b00001;
4'b0101: if(VAR18[3]==0) VAR4 = 5'b00110; else VAR4 = 5'b00001;
4'b0110: if(VAR18[0]==1) VAR4 = 5'b00110; else VAR4 = 5'b00001;
4'b0111: if(VAR18[0]==0) VAR4 = 5'b00110; else VAR4 = 5'b00001;
4'b1000: if(VAR18[1]==1&VAR18[2]==0) VAR4 = 5'b00110; else VAR4 = 5'b00001;
4'b1001: if(VAR18[1]==0|VAR18[2]==1) VAR4 = 5'b00110; else VAR4 = 5'b00001;
4'b1010: if(VAR18[3]==VAR18[0]) VAR4 = 5'b00110; else VAR4 = 5'b00001;
4'b1011: if(VAR18[3]!=VAR18[0]) VAR4 = 5'b00110; else VAR4 = 5'b00001;
4'b1100: if(VAR18[2]==0&VAR18[3]==VAR18[0]) VAR4 = 5'b00110; else VAR4 = 5'b00001;
4'b1101: if(VAR18[2]==1|VAR18[3]!=VAR18[0]) VAR4 = 5'b00110; else VAR4 = 5'b00001;
4'b1110: VAR4 = 5'b00110;
endcase
5'b00110 : VAR4 = 5'b00111;
5'b00111 : VAR4 = 5'b01000;
5'b01000 : VAR4 = 5'b01001;
5'b01001 : VAR4 = 5'b01010;
5'b01010 : VAR4 = 5'b01011;
5'b01011 : VAR4 = 5'b01100;
5'b01100 : VAR4 = 5'b01101;
5'b01101 : VAR4 = 5'b01110;
5'b01110 : VAR4 = 5'b01111;
5'b01111 : VAR4 = 5'b10000;
5'b10000 : VAR4 = 5'b10001;
5'b10001 : VAR4 = 5'b00001;
endcase
always @ (VAR22, VAR12)
case (VAR22)
5'b00000 : begin end
5'b00001 : begin VAR16 = 1 ;VAR11= 0 ; VAR8= 0 ; VAR20= 0 ; VAR19= 0 ; VAR14= 0 ; VAR3= 0 ; VAR10= 0 ;VAR13= 0 ;VAR9= 0 ;VAR15= 0 ;VAR6= 0 ;VAR5 = 1 ; VAR1=4'hf;VAR17=5'b10010;end 5'b00010 : begin VAR16 = 1 ;VAR11= 0 ; VAR8= 0 ; VAR20= 1 ; VAR19= 0 ; VAR14= 0 ; VAR3= 1 ; VAR10= 1 ;VAR13= 1 ;VAR9= 0 ;VAR15= 0 ;VAR6= 0 ;VAR5 = 0 ; VAR1=4'hf;VAR17=5'b10001;end 5'b00011 : begin VAR16 = 0 ;VAR11= 0 ; VAR8= 0 ; VAR20= 0 ; VAR19= 0 ; VAR14= 0 ; VAR3= 1 ; VAR10= 1 ;VAR13= 1 ;VAR9= 0 ;VAR15= 0 ;VAR6= 0 ;VAR5 = 0 ; VAR1=4'hf;VAR17=5'b10010;end 5'b00100 : begin VAR16 = 0 ;VAR11= 0 ; VAR8= 0 ; VAR20= 0 ; VAR19= 0 ; VAR14= 0 ; VAR3= 0 ; VAR10= 0 ;VAR13= 0 ;VAR9= 1 ;VAR15= 0 ;VAR6= 1 ;VAR5 = 0 ; VAR1=4'hf;VAR17=5'b10010;end 5'b00101 : begin end 5'b00110 : begin end 5'b00111 : begin end
5'b01000 : begin end
5'b01001 : begin end
5'b01010 : begin end
5'b01011 : begin end
5'b01100 : begin end
5'b01101 : begin end
5'b01110 : begin end
5'b01111 : begin end
5'b10000 : begin end
5'b10001 : begin end
default : begin end
endcase
endmodule | apache-2.0 |
hydai/Verilog-Practice | HardwareLab/Lab5/KeyBoard_ctrl.v | 3,033 | module MODULE1(VAR2, VAR15, VAR9, VAR7, VAR11, VAR6);
input VAR2;
input VAR15;
input [3:0] VAR7;
output [3:0] VAR9;
output [3:0] VAR6;
output [3:0] VAR11;
reg [3:0] VAR9;
reg [3:0] VAR1;
reg [3:0] VAR3;
reg [3:0] VAR6;
reg [3:0] VAR11;
reg [3:0] VAR5;
reg [7:0] VAR12;
reg [14:0] VAR13;
reg VAR4;
wire VAR14;
wire VAR16;
wire VAR10;
always @(posedge VAR2 or negedge VAR15)
begin
if (!VAR15)
VAR13 <= {12'h000,2'b00};
end
else
VAR13 <= VAR13 + 1;
end
assign VAR16 = VAR13[14];
assign VAR10 = VAR13[14];
always @(posedge VAR2 or negedge VAR15)
begin
if (!VAR15)
VAR3 <= 4'h0;
end
else if (VAR4)
VAR3 <= VAR3 + 1;
end
always @(VAR3,VAR7)
begin
case (VAR3[3:2])
2'b00 : VAR9 = 4'b1110;
2'b01 : VAR9 = 4'b1101;
2'b10 : VAR9 = 4'b1011;
2'b11 : VAR9 = 4'b0111;
endcase
case (VAR3[1:0])
2'b00 : VAR4 = VAR7[0];
2'b01 : VAR4 = VAR7[1];
2'b10 : VAR4 = VAR7[2];
2'b11 : VAR4 = VAR7[3];
endcase
end
always @(posedge VAR16 or negedge VAR15)
begin
if (!VAR15)
VAR1 <= 4'h0;
end
else if (VAR4)
VAR1 <= 4'h0;
else if (VAR1 <= 4'hE)
VAR1 <= VAR1 + 1;
end
assign VAR14 = (VAR1 == 4'hD)? 1'b1 : 1'b0;
reg [3:0] VAR8;
always @(negedge VAR16 or negedge VAR15)
begin
case (VAR3)
4'b1100: VAR8 <= 0;
4'b1101: VAR8 <= 1;
4'b1001: VAR8 <= 2;
4'b0101: VAR8 <= 3;
4'b1110: VAR8 <= 4;
4'b1010: VAR8 <= 5;
4'b0110: VAR8 <= 6;
4'b1111: VAR8 <= 7;
4'b1011: VAR8 <= 8;
4'b0111: VAR8 <= 9;
default: VAR8 <= 0;
endcase
if (!VAR15)
VAR12 <= 16'hCC99;
end
else if (VAR14)
VAR12 <= {VAR12[3:0],VAR8};
end
always @(VAR12)
begin
VAR11 = VAR12[7:4];
VAR6 = VAR12[3:0];
end
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/sdfrtn/sky130_fd_sc_lp__sdfrtn.behavioral.pp.v | 2,993 | module MODULE1 (
VAR2 ,
VAR17 ,
VAR26 ,
VAR6 ,
VAR19 ,
VAR31,
VAR25 ,
VAR13 ,
VAR10 ,
VAR18
);
output VAR2 ;
input VAR17 ;
input VAR26 ;
input VAR6 ;
input VAR19 ;
input VAR31;
input VAR25 ;
input VAR13 ;
input VAR10 ;
input VAR18 ;
wire VAR29 ;
wire VAR5 ;
wire VAR30 ;
wire VAR16 ;
reg VAR9 ;
wire VAR21 ;
wire VAR14 ;
wire VAR33 ;
wire VAR28;
wire VAR22 ;
wire VAR12 ;
wire VAR32 ;
wire VAR4 ;
wire VAR3 ;
wire VAR7 ;
wire VAR23 ;
not VAR27 (VAR5 , VAR28 );
not VAR15 (VAR30 , VAR22 );
VAR11 VAR8 (VAR16, VAR21, VAR14, VAR33 );
VAR24 VAR1 (VAR29 , VAR16, VAR30, VAR5, VAR9, VAR25, VAR13);
assign VAR12 = ( VAR25 === 1'b1 );
assign VAR32 = ( VAR12 && ( VAR28 === 1'b1 ) );
assign VAR4 = ( ( VAR33 === 1'b0 ) && VAR32 );
assign VAR3 = ( ( VAR33 === 1'b1 ) && VAR32 );
assign VAR7 = ( ( VAR21 !== VAR14 ) && VAR32 );
assign VAR23 = ( VAR12 && ( VAR31 === 1'b1 ) );
buf VAR20 (VAR2 , VAR29 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/o41a/sky130_fd_sc_ms__o41a_4.v | 2,411 | module MODULE2 (
VAR9 ,
VAR10 ,
VAR8 ,
VAR2 ,
VAR6 ,
VAR11 ,
VAR5,
VAR4,
VAR1 ,
VAR12
);
output VAR9 ;
input VAR10 ;
input VAR8 ;
input VAR2 ;
input VAR6 ;
input VAR11 ;
input VAR5;
input VAR4;
input VAR1 ;
input VAR12 ;
VAR3 VAR7 (
.VAR9(VAR9),
.VAR10(VAR10),
.VAR8(VAR8),
.VAR2(VAR2),
.VAR6(VAR6),
.VAR11(VAR11),
.VAR5(VAR5),
.VAR4(VAR4),
.VAR1(VAR1),
.VAR12(VAR12)
);
endmodule
module MODULE2 (
VAR9 ,
VAR10,
VAR8,
VAR2,
VAR6,
VAR11
);
output VAR9 ;
input VAR10;
input VAR8;
input VAR2;
input VAR6;
input VAR11;
supply1 VAR5;
supply0 VAR4;
supply1 VAR1 ;
supply0 VAR12 ;
VAR3 VAR7 (
.VAR9(VAR9),
.VAR10(VAR10),
.VAR8(VAR8),
.VAR2(VAR2),
.VAR6(VAR6),
.VAR11(VAR11)
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/muxb4to1/sky130_fd_sc_hdll__muxb4to1_1.v | 2,219 | module MODULE1 (
VAR9 ,
VAR7 ,
VAR2 ,
VAR5,
VAR6,
VAR4 ,
VAR3
);
output VAR9 ;
input [3:0] VAR7 ;
input [3:0] VAR2 ;
input VAR5;
input VAR6;
input VAR4 ;
input VAR3 ;
VAR8 VAR1 (
.VAR9(VAR9),
.VAR7(VAR7),
.VAR2(VAR2),
.VAR5(VAR5),
.VAR6(VAR6),
.VAR4(VAR4),
.VAR3(VAR3)
);
endmodule
module MODULE1 (
VAR9,
VAR7,
VAR2
);
output VAR9;
input [3:0] VAR7;
input [3:0] VAR2;
supply1 VAR5;
supply0 VAR6;
supply1 VAR4 ;
supply0 VAR3 ;
VAR8 VAR1 (
.VAR9(VAR9),
.VAR7(VAR7),
.VAR2(VAR2)
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/a222oi/sky130_fd_sc_hdll__a222oi.pp.blackbox.v | 1,472 | module MODULE1 (
VAR10 ,
VAR9 ,
VAR8 ,
VAR11 ,
VAR3 ,
VAR4 ,
VAR6 ,
VAR1,
VAR2,
VAR5 ,
VAR7
);
output VAR10 ;
input VAR9 ;
input VAR8 ;
input VAR11 ;
input VAR3 ;
input VAR4 ;
input VAR6 ;
input VAR1;
input VAR2;
input VAR5 ;
input VAR7 ;
endmodule | apache-2.0 |
sam-falvo/kestrel | cores/KCP53K/cpu2/rtl/verilog/exec.v | 5,075 | module MODULE1(
input VAR11,
input VAR34,
input [63:0] VAR3,
input [63:0] VAR35,
input VAR36,
input VAR40,
input VAR10,
input VAR16,
input VAR9,
input VAR17,
input VAR14,
input VAR37,
input VAR44,
input [4:0] VAR12,
input VAR32,
input VAR51,
input VAR27,
input [63:0] VAR31,
input [2:0] VAR47,
input VAR8,
output [4:0] VAR28,
output [63:0] VAR39,
output VAR42,
output VAR48,
output VAR22,
output [63:0] VAR13,
output [2:0] VAR50
);
reg [63:0] VAR21, VAR43, VAR30;
reg VAR49, VAR25, VAR24, VAR18, VAR19;
reg VAR38, VAR15, VAR6, VAR46, VAR23;
reg VAR45, VAR20;
reg [2:0] VAR7;
reg [4:0] VAR26;
assign VAR28 = VAR26;
assign VAR42 = VAR24;
assign VAR48 = VAR18;
assign VAR22 = VAR19;
assign VAR13 = VAR30;
assign VAR50 = VAR7;
alu alu(
.VAR29(VAR21),
.VAR33(VAR43),
.VAR40(VAR25),
.VAR14(VAR23),
.VAR37(VAR45),
.VAR44(VAR20),
.VAR5(VAR49),
.VAR10(VAR38),
.VAR16(VAR15),
.VAR9(VAR6),
.VAR17(VAR46),
.VAR1(VAR39),
.VAR2(),
.VAR4(),
.VAR41()
);
always @(posedge VAR11) begin
VAR21 <= VAR21;
VAR43 <= VAR43;
VAR30 <= VAR30;
VAR49 <= VAR49;
VAR25 <= VAR25;
VAR24 <= VAR24;
VAR18 <= VAR18;
VAR19 <= VAR19;
VAR38 <= VAR38;
VAR15 <= VAR15;
VAR6 <= VAR6;
VAR46 <= VAR46;
VAR23 <= VAR23;
VAR45 <= VAR45;
VAR20 <= VAR20;
VAR7 <= VAR7;
VAR26 <= VAR12;
if (VAR34) begin
{
VAR21, VAR43, VAR30, VAR49, VAR25, VAR24,
VAR19, VAR18, VAR38, VAR15, VAR6,
VAR46, VAR23, VAR45, VAR20,
VAR7, VAR26
} <= 0;
end
else if (~VAR8) begin
VAR21 <= VAR3;
VAR43 <= VAR35;
VAR30 <= VAR31;
VAR49 <= VAR36;
VAR25 <= VAR40;
VAR24 <= VAR32;
VAR18 <= VAR51;
VAR19 <= VAR27;
VAR38 <= VAR10;
VAR15 <= VAR16;
VAR6 <= VAR9;
VAR46 <= VAR17;
VAR23 <= VAR14;
VAR45 <= VAR37;
VAR20 <= VAR44;
VAR7 <= VAR47;
VAR26 <= VAR12;
end
end
endmodule | mpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/a21bo/sky130_fd_sc_ls__a21bo.behavioral.pp.v | 2,043 | module MODULE1 (
VAR8 ,
VAR14 ,
VAR16 ,
VAR3,
VAR12,
VAR5,
VAR6 ,
VAR4
);
output VAR8 ;
input VAR14 ;
input VAR16 ;
input VAR3;
input VAR12;
input VAR5;
input VAR6 ;
input VAR4 ;
wire VAR2 ;
wire VAR13 ;
wire VAR11;
nand VAR7 (VAR2 , VAR16, VAR14 );
nand VAR15 (VAR13 , VAR3, VAR2 );
VAR10 VAR1 (VAR11, VAR13, VAR12, VAR5);
buf VAR9 (VAR8 , VAR11 );
endmodule | apache-2.0 |
walkthetalk/fsref | ip/mm2s/src/include/MM2FIFO.v | 7,038 | module MODULE1 #
(
parameter integer VAR11 = 12,
parameter integer VAR17 = 12,
parameter integer VAR39 = 4,
parameter integer VAR48 = 12,
parameter integer VAR29 = 16,
parameter integer VAR32 = 32,
parameter integer VAR7 = 32
)
(
input wire VAR18,
output wire VAR21,
input wire [VAR11-1:0] VAR8,
input wire [VAR17-1:0] VAR53,
input wire VAR43,
output wire VAR40,
output wire VAR30,
output wire [VAR7-1 : 0] dout,
output wire VAR12,
input wire VAR6,
input wire [VAR48-1:0] VAR13,
output wire VAR52,
input wire [VAR32-1 : 0] VAR42,
input wire VAR33,
input wire VAR16,
output wire [VAR32-1 : 0] VAR4,
output wire [7 : 0] VAR45,
output wire [2 : 0] VAR20,
output wire [1 : 0] VAR44,
output wire VAR3,
output wire [3 : 0] VAR50,
output wire [2 : 0] VAR41,
output wire [3 : 0] VAR15,
output wire VAR1,
input wire VAR2,
input wire [VAR7-1 : 0] VAR51,
input wire [1 : 0] VAR34,
input wire VAR23,
input wire VAR49,
output wire VAR46
);
function integer VAR38 (input integer VAR24);
begin
for(VAR38=0; VAR24>0; VAR38=VAR38+1)
VAR24 = VAR24 >> 1;
end
endfunction
function integer VAR37(input integer VAR24);
begin
if (VAR24 <= 8)
VAR37 = 1;
end
else if (VAR24 <= 16)
VAR37 = 2;
else
VAR37 = 4;
end
endfunction
localparam integer VAR5 = VAR38(VAR29-1);
localparam integer VAR54 = VAR29 * VAR7/8;
reg [VAR32-1 : 0] VAR47;
reg VAR35;
reg VAR27;
reg VAR25;
wire VAR10;
wire VAR19;
reg VAR14;
reg VAR28;
reg [VAR11-1 : 0] VAR36;
reg [VAR17-1 : 0] VAR26;
reg VAR9;
always @ (posedge VAR33) begin
if (VAR16 == 1'b0) VAR9 <= 1'b0;
end
else VAR9 <= VAR18;
end
reg VAR31;
assign VAR21 = VAR31;
always @ (posedge VAR33) begin
if (VAR16 == 1'b0)
VAR31 <= 1'b1;
end
else if (~(VAR27 | VAR25))
VAR31 <= 1'b0;
else if (VAR19 && VAR23)
VAR31 <= 1'b0;
else if (~VAR18 && VAR9) VAR31 <= 1'b1;
else
VAR31 <= VAR31;
end
assign VAR40 = VAR14;
assign VAR30 = VAR28;
assign dout = VAR51;
assign VAR19 = VAR49 && VAR46;
assign VAR12 = VAR19 && ~VAR21;
assign VAR4 = VAR47;
assign VAR45 = VAR29 - 1;
assign VAR20 = VAR38((VAR7/8)-1);
assign VAR44 = 2'b01;
assign VAR3 = 1'b0;
assign VAR50 = 4'b0000;
assign VAR41 = 3'h0;
assign VAR15 = 4'h0;
assign VAR1 = VAR35;
assign VAR46 = VAR25;
always @(posedge VAR33) begin
if (VAR16 == 0) begin
VAR35 <= 1'b0;
end
else if (~VAR35 && VAR27) begin
VAR35 <= 1'b1;
end
else if (VAR2 && VAR35) begin
VAR35 <= 1'b0;
end
else
VAR35 <= VAR35;
end
always @(posedge VAR33) begin
if (VAR16 == 0) begin
VAR47 <= 'b0;
end
else if (VAR27) begin
if (VAR22)
VAR47 <= VAR42;
end
else
VAR47 <= VAR47 + VAR54;
end
else
VAR47 <= VAR47;
end
wire VAR22;
assign VAR22 = (VAR36 == 0 && VAR26 == 0);
assign VAR10 = VAR46 & VAR49 & VAR34[1];
assign VAR52 = ~(VAR27 || VAR25)
&& VAR22
&& VAR43
&& VAR18;
always @(posedge VAR33) begin
if (VAR16 == 1'b0)
VAR27 <= 1'b0;
end
else if (~(VAR27 || VAR25)
&& (~VAR22 || VAR43)
&& VAR18
&& (VAR13 < VAR29))
VAR27 <= 1'b1;
else
VAR27 <= 1'b0;
end
always @(posedge VAR33) begin
if (VAR16 == 0)
VAR25 <= 1'b0;
end
else if (VAR27)
VAR25 <= 1'b1;
else if (VAR19 && VAR23)
VAR25 <= 0;
end
always @(posedge VAR33) begin
if (VAR16 == 0 || VAR31) begin
VAR36 <= 0;
VAR26 <= 0;
end
else if (VAR27 && VAR22) begin
VAR36 <= VAR8 - VAR39;
VAR26 <= VAR53 - 1;
end
else if (VAR19) begin
if (VAR36 != 0) begin
VAR36 <= VAR36 - VAR39;
VAR26 <= VAR26;
end
else if (VAR26 != 0) begin
VAR36 <= VAR8 - VAR39;
VAR26 <= VAR26 - 1;
end
else begin
VAR36 <= VAR36;
VAR26 <= VAR26;
end
end
else begin
VAR36 <= VAR36;
VAR26 <= VAR26;
end
end
always @(posedge VAR33) begin
if (VAR16 == 0) begin
VAR14 <= 1'b0;
end
else if (VAR27 && VAR22) begin
VAR14 <= 1'b1;
end
else if (VAR19) begin
VAR14 <= 1'b0;
end
else begin
VAR14 <= VAR14;
end
end
always @(posedge VAR33) begin
if (VAR16 == 0) begin
VAR28 <= 1'b0;
end
else if (VAR8 == VAR39) begin
VAR28 <= 1'b1;
end
else if (VAR19) begin
VAR28 <= (VAR36 == VAR39);
end
else
VAR28 <= VAR28;
end
endmodule | gpl-3.0 |
audiocircuit/NCSU-Low-Power-RFID | rfid-verilog/tag/cmdparser.v | 3,544 | module MODULE1 (reset, VAR2, VAR10, VAR5, VAR11, VAR7,
VAR6, VAR4, VAR3);
input reset, VAR2, VAR10;
output VAR11, VAR7;
output [8:0] VAR5;
output [1:0] VAR6;
output VAR4, VAR3;
reg VAR11;
wire [8:0] VAR5;
wire VAR12, VAR7;
reg [7:0] VAR9;
wire [7:0] VAR8;
reg [5:0] VAR1;
reg [1:0] VAR6;
reg VAR4, VAR3;
always @ (posedge VAR10 or posedge reset) begin
if(reset) begin
VAR1 <= 0;
VAR9 <= 0;
VAR6 <= 0;
VAR3 <= 0;
VAR4 <= 0;
VAR11 <= 0;
end else begin
VAR9 <= VAR8;
VAR1 <= VAR1 + 6'd1;
VAR11 <= VAR12;
if(VAR5[2] && VAR1 == 4) VAR3 <= VAR2;
if(VAR5[2] && VAR1 == 5) VAR6[1] <= VAR2;
if(VAR5[2] && VAR1 == 6) VAR6[0] <= VAR2;
if(VAR5[2] && VAR1 == 7) VAR4 <= VAR2;
end
end
assign VAR7 = (VAR5 > 0);
assign VAR12 = ((VAR5[0] && VAR1 >= 3 ) || (VAR5[1] && VAR1 >= 17) || (VAR5[2] && VAR1 >= 21) || (VAR5[3] && VAR1 >= 8 ) || (VAR5[4] && VAR1 >= 44) || (VAR5[5] && VAR1 >= 7 ) || (VAR5[6] && VAR1 >= 39) || (VAR5[7] && VAR1 >= 57) || (VAR5[8] && VAR1 >= 58));
assign VAR5[0] = (VAR1 >= 2 && ~VAR9[0] && ~VAR9[1]); assign VAR5[1] = (VAR1 >= 2 && ~VAR9[0] && VAR9[1]); assign VAR5[2] = (VAR1 >= 4 && VAR9[0] && ~VAR9[1] && ~VAR9[2] && ~VAR9[3]); assign VAR5[3] = (VAR1 >= 4 && VAR9[0] && ~VAR9[1] && ~VAR9[2] && VAR9[3]); assign VAR5[4] = (VAR1 >= 4 && VAR9[0] && ~VAR9[1] && VAR9[2] && ~VAR9[3]); assign VAR5[5] = (VAR1 >= 8 && VAR9[0] && VAR9[1] && ~VAR9[6] && ~VAR9[7]); assign VAR5[6] = (VAR1 >= 8 && VAR9[0] && VAR9[1] && ~VAR9[6] && VAR9[7]); assign VAR5[7] = (VAR1 >= 8 && VAR9[0] && VAR9[1] && VAR9[6] && ~VAR9[7]); assign VAR5[8] = (VAR1 >= 8 && VAR9[0] && VAR9[1] && VAR9[6] && VAR9[7]);
assign VAR8[0] = (VAR1==0) ? VAR2 : VAR9[0];
assign VAR8[1] = (VAR1==1) ? VAR2 : VAR9[1];
assign VAR8[2] = (VAR1==2 && !VAR7) ? VAR2 : VAR9[2];
assign VAR8[3] = (VAR1==3 && !VAR7) ? VAR2 : VAR9[3];
assign VAR8[4] = (VAR1==4 && !VAR7) ? VAR2 : VAR9[4];
assign VAR8[5] = (VAR1==5 && !VAR7) ? VAR2 : VAR9[5];
assign VAR8[6] = (VAR1==6 && !VAR7) ? VAR2 : VAR9[6];
assign VAR8[7] = (VAR1==7 && !VAR7) ? VAR2 : VAR9[7];
endmodule | gpl-3.0 |
hydai/Verilog-Practice | HardwareLab/Lab4/display.v | 1,369 | module MODULE1(clk, VAR1, VAR3, out);
input clk;
input VAR1;
input [15:0]VAR3;
output [18:0]out;
wire clk, VAR1;
wire [15:0]VAR3;
reg [18:0]out;
reg [1:0]select;
reg [1:0]VAR4;
parameter d0=15'b000000111111111;
parameter d1=15'b111111111011011;
parameter d2=15'b011001011101111;
parameter d3=15'b011011011101101;
parameter d4=15'b111110001011011;
parameter d5=15'b011010011111101;
parameter d6=15'b110000001111111;
parameter d7=15'b000110111111111;
parameter d8=15'b011011110100101;
parameter d9=15'b000110001111111;
parameter VAR2=15'b111111111111111;
always @*begin
case(VAR3[(select*4)+:4])
4'd0:out[14:0]=d0;
4'd1:out[14:0]=d1;
4'd2:out[14:0]=d2;
4'd3:out[14:0]=d3;
4'd4:out[14:0]=d4;
4'd5:out[14:0]=d5;
4'd6:out[14:0]=d6;
4'd7:out[14:0]=d7;
4'd8:out[14:0]=d8;
4'd9:out[14:0]=d9;
default:out[14:0]=VAR2;
endcase
case(select)
2'd0:out[18:15]=4'b1110;
2'd1:out[18:15]=4'b1101;
2'd2:out[18:15]=4'b1011;
2'd3:out[18:15]=4'b0111;
default:out[18:15]=4'b1111;
endcase
VAR4=select+1;
end
always@(posedge clk or negedge VAR1)begin
if(!VAR1)begin
select=2'd0;
end else begin
select=VAR4;
end
end
endmodule | mit |
eda-globetrotter/MarcheProcessor | processor/syn/src/prog_counter2.v | 1,202 | module MODULE1 (VAR1,rst,clk);
output [0:31] VAR1;
input clk;
input rst;
reg [0:31] VAR1;
always @(posedge clk)
begin
if(rst)
begin
VAR1<=32'd0;
end
else
begin
VAR1<=VAR1+32'd4;
end
end
endmodule | mit |
eda-globetrotter/MarcheProcessor | final/src/tosynth Folder/alu_mult.v | 52,026 | module MODULE1(VAR30,VAR5,VAR1,VAR16,VAR37);
output [0:127] VAR37;
input [0:127] VAR30;
input [0:127] VAR5;
input [0:1] VAR1;
input [0:4] VAR16;
parameter VAR23 = 128'hffffffffffffffffffffffffffffffff;
reg [0:127] VAR37;
reg [0:127] VAR4;
reg [0:15] VAR27;
reg [0:15] VAR20;
reg [0:15] VAR18;
reg [0:15] VAR29;
reg [0:15] VAR3;
reg [0:15] VAR15;
reg [0:15] VAR22;
reg [0:15] VAR36;
reg [0:15] VAR21;
reg [0:15] VAR6;
reg [0:15] VAR28;
reg [0:15] VAR7;
reg [0:15] VAR19;
reg [0:15] VAR31;
reg [0:15] VAR10;
reg [0:15] VAR12;
reg [0:31] VAR11;
reg [0:31] VAR26;
reg [0:31] VAR25;
reg [0:31] VAR13;
reg [0:31] VAR33;
reg [0:31] VAR32;
reg [0:31] VAR17;
reg [0:31] VAR8;
reg [0:31] VAR35;
integer VAR14;
integer VAR24;
integer VAR9;
always @(VAR30 or VAR5 or VAR1 or VAR16)
begin
VAR4=128'd0;
VAR27=16'd0;
VAR20=16'd0;
VAR18=16'd0;
VAR29=16'd0;
VAR3=16'd0;
VAR15=16'd0;
VAR22=16'd0;
VAR36=16'd0;
VAR21=16'd0;
VAR6=16'd0;
VAR28=16'd0;
VAR7=16'd0;
VAR19=16'd0;
VAR31=16'd0;
VAR10=16'd0;
VAR12=16'd0;
VAR11=32'd0;
VAR26=32'd0;
VAR13=32'd0;
VAR33=32'd0;
VAR32=32'd0;
VAR17=32'd0;
VAR8=32'd0;
VAR35=32'd0;
case(VAR16)
begin
case(VAR1)
(VAR2+2'b1): begin
VAR20[8:15]=VAR5[0:7];
VAR20[0:7]=8'd0;
if(VAR30[0]==1'd1)
begin
VAR27[8:15]=1+~VAR30[0:7];
if(VAR5[0]==1'd1)
begin
VAR20[8:15]=1+~VAR5[0:7];
end
else
begin
VAR20[8:15]=VAR5[0:7];
end
end
else
begin
VAR27[8:15]=VAR30[0:7];
end
VAR27[0:7]=8'd0;
if(VAR20[15]==1'd1)
begin
VAR4[0:15]=VAR4[0:15] - VAR27[0:15];
end
else
begin
VAR4[0:15]=VAR4[0:15]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR20[VAR14]==1'b1) && (VAR20[VAR14+1]==1'b0))
begin
VAR4[0:15]=VAR4[0:15]-(VAR27<<(7-(VAR14%8)));
end
else if((VAR20[VAR14]==1'b0) && (VAR20[VAR14+1]==1'b1))
begin
VAR4[0:15]=VAR4[0:15]+(VAR27<<(7-(VAR14%8)));
end
else
begin
VAR4[0:15]=VAR4[0:15]+0;
end
end
if(VAR27[8]==1'd1)
begin
VAR37[0:15]<=1+~VAR4[0:15];
end
else
begin
VAR37[0:15]<=VAR4[0:15];
end
VAR29[8:15]=VAR5[16:23];
VAR29[0:7]=8'd0;
if(VAR30[16]==1'd1)
begin
VAR18[8:15]=1+~VAR30[16:23];
if(VAR5[16]==1'd1)
begin
VAR29[8:15]=1+~VAR5[16:23];
end
else
begin
VAR29[8:15]=VAR5[16:23];
end
end
else
begin
VAR18[8:15]=VAR30[16:23];
end
VAR18[0:7]=8'd0;
if(VAR29[15]==1'd1)
begin
VAR4[16:31]=VAR4[16:31] - VAR18[0:15];
end
else
begin
VAR4[16:31]=VAR4[16:31]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR29[VAR14]==1'b1) && (VAR29[VAR14+1]==1'b0))
begin
VAR4[16:31]=VAR4[16:31]-(VAR18<<(7-(VAR14%8)));
end
else if((VAR29[VAR14]==1'b0) && (VAR29[VAR14+1]==1'b1))
begin
VAR4[16:31]=VAR4[16:31]+(VAR18<<(7-(VAR14%8)));
end
else
begin
VAR4[16:31]=VAR4[16:31]+0;
end
end
if(VAR18[8]==1'd1)
begin
VAR37[16:31]<=1+~VAR4[16:31];
end
else
begin
VAR37[16:31]<=VAR4[16:31];
end
VAR15[8:15]=VAR5[32:39];
VAR15[0:7]=8'd0;
if(VAR30[32]==1'd1)
begin
VAR3[8:15]=1+~VAR30[32:39];
if(VAR5[32]==1'd1)
begin
VAR15[8:15]=1+~VAR5[32:39];
end
else
begin
VAR15[8:15]=VAR5[32:39];
end
end
else
begin
VAR3[8:15]=VAR30[32:39];
end
VAR3[0:7]=8'd0;
if(VAR15[15]==1'd1)
begin
VAR4[32:47]=VAR4[32:47] - VAR3[0:15];
end
else
begin
VAR4[32:47]=VAR4[32:47]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR15[VAR14]==1'b1) && (VAR15[VAR14+1]==1'b0))
begin
VAR4[32:47]=VAR4[32:47]-(VAR3<<(7-(VAR14%8)));
end
else if((VAR15[VAR14]==1'b0) && (VAR15[VAR14+1]==1'b1))
begin
VAR4[32:47]=VAR4[32:47]+(VAR3<<(7-(VAR14%8)));
end
else
begin
VAR4[32:47]=VAR4[32:47]+0;
end
end
if(VAR3[8]==1'd1)
begin
VAR37[32:47]<=1+~VAR4[32:47];
end
else
begin
VAR37[32:47]<=VAR4[32:47];
end
VAR36[8:15]=VAR5[48:55];
VAR36[0:7]=8'd0;
if(VAR30[48]==1'd1)
begin
VAR22[8:15]=1+~VAR30[48:55];
if(VAR5[48]==1'd1)
begin
VAR36[8:15]=1+~VAR5[48:55];
end
else
begin
VAR36[8:15]=VAR5[48:55];
end
end
else
begin
VAR22[8:15]=VAR30[48:55];
end
VAR22[0:7]=8'd0;
if(VAR36[15]==1'd1)
begin
VAR4[48:63]=VAR4[48:63] - VAR22[0:15];
end
else
begin
VAR4[48:63]=VAR4[48:63]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR36[VAR14]==1'b1) && (VAR36[VAR14+1]==1'b0))
begin
VAR4[48:63]=VAR4[48:63]-(VAR22<<(7-(VAR14%8)));
end
else if((VAR36[VAR14]==1'b0) && (VAR36[VAR14+1]==1'b1))
begin
VAR4[48:63]=VAR4[48:63]+(VAR22<<(7-(VAR14%8)));
end
else
begin
VAR4[48:63]=VAR4[48:63]+0;
end
end
if(VAR22[8]==1'd1)
begin
VAR37[48:63]<=1+~VAR4[48:63];
end
else
begin
VAR37[48:63]<=VAR4[48:63];
end
VAR6[8:15]=VAR5[64:71];
VAR6[0:7]=8'd0;
if(VAR30[64]==1'd1)
begin
VAR21[8:15]=1+~VAR30[64:71];
if(VAR5[64]==1'd1)
begin
VAR6[8:15]=1+~VAR5[64:71];
end
else
begin
VAR6[8:15]=VAR5[64:71];
end
end
else
begin
VAR21[8:15]=VAR30[64:71];
end
VAR21[0:7]=8'd0;
if(VAR6[15]==1'd1)
begin
VAR4[64:79]=VAR4[64:79] - VAR21[0:15];
end
else
begin
VAR4[64:79]=VAR4[64:79]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR6[VAR14]==1'b1) && (VAR6[VAR14+1]==1'b0))
begin
VAR4[64:79]=VAR4[64:79]-(VAR21<<(7-(VAR14%8)));
end
else if((VAR6[VAR14]==1'b0) && (VAR6[VAR14+1]==1'b1))
begin
VAR4[64:79]=VAR4[64:79]+(VAR21<<(7-(VAR14%8)));
end
else
begin
VAR4[64:79]=VAR4[64:79]+0;
end
end
if(VAR21[8]==1'd1)
begin
VAR37[64:79]<=1+~VAR4[64:79];
end
else
begin
VAR37[64:79]<=VAR4[64:79];
end
VAR7[8:15]=VAR5[80:87];
VAR7[0:7]=8'd0;
if(VAR30[80]==1'd1)
begin
VAR28[8:15]=1+~VAR30[80:87];
if(VAR5[80]==1'd1)
begin
VAR7[8:15]=1+~VAR5[80:87];
end
else
begin
VAR7[8:15]=VAR5[80:87];
end
end
else
begin
VAR28[8:15]=VAR30[80:87];
end
VAR28[0:7]=8'd0;
if(VAR7[15]==1'd1)
begin
VAR4[80:95]=VAR4[80:95] - VAR28[0:15];
end
else
begin
VAR4[80:95]=VAR4[80:95]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR7[VAR14]==1'b1) && (VAR7[VAR14+1]==1'b0))
begin
VAR4[80:95]=VAR4[80:95]-(VAR28<<(7-(VAR14%8)));
end
else if((VAR7[VAR14]==1'b0) && (VAR7[VAR14+1]==1'b1))
begin
VAR4[80:95]=VAR4[80:95]+(VAR28<<(7-(VAR14%8)));
end
else
begin
VAR4[80:95]=VAR4[80:95]+0;
end
end
if(VAR28[8]==1'd1)
begin
VAR37[80:95]<=1+~VAR4[80:95];
end
else
begin
VAR37[80:95]<=VAR4[80:95];
end
VAR31[8:15]=VAR5[96:103];
VAR31[0:7]=8'd0;
if(VAR30[96]==1'd1)
begin
VAR19[8:15]=1+~VAR30[96:103];
if(VAR5[96]==1'd1)
begin
VAR31[8:15]=1+~VAR5[96:103];
end
else
begin
VAR31[8:15]=VAR5[96:103];
end
end
else
begin
VAR19[8:15]=VAR30[96:103];
end
VAR19[0:7]=8'd0;
if(VAR31[15]==1'd1)
begin
VAR4[96:111]=VAR4[96:111] - VAR19[0:15];
end
else
begin
VAR4[96:111]=VAR4[96:111]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR31[VAR14]==1'b1) && (VAR31[VAR14+1]==1'b0))
begin
VAR4[96:111]=VAR4[96:111]-(VAR19<<(7-(VAR14%8)));
end
else if((VAR31[VAR14]==1'b0) && (VAR31[VAR14+1]==1'b1))
begin
VAR4[96:111]=VAR4[96:111]+(VAR19<<(7-(VAR14%8)));
end
else
begin
VAR4[96:111]=VAR4[96:111]+0;
end
end
if(VAR19[8]==1'd1)
begin
VAR37[96:111]<=1+~VAR4[96:111];
end
else
begin
VAR37[96:111]<=VAR4[96:111];
end
VAR12[8:15]=VAR5[112:119];
VAR12[0:7]=8'd0;
if(VAR30[112]==1'd1)
begin
VAR10[8:15]=1+~VAR30[112:119];
if(VAR5[112]==1'd1)
begin
VAR12[8:15]=1+~VAR5[112:119];
end
else
begin
VAR12[8:15]=VAR5[112:119];
end
end
else
begin
VAR10[8:15]=VAR30[112:119];
end
VAR10[0:7]=8'd0;
if(VAR12[15]==1'd1)
begin
VAR4[112:127]=VAR4[112:127] - VAR10[0:15];
end
else
begin
VAR4[112:127]=VAR4[112:127]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR12[VAR14]==1'b1) && (VAR12[VAR14+1]==1'b0))
begin
VAR4[112:127]=VAR4[112:127]-(VAR10<<(7-(VAR14%8)));
end
else if((VAR12[VAR14]==1'b0) && (VAR12[VAR14+1]==1'b1))
begin
VAR4[112:127]=VAR4[112:127]+(VAR10<<(7-(VAR14%8)));
end
else
begin
VAR4[112:127]=VAR4[112:127]+0;
end
end
if(VAR10[8]==1'd1)
begin
VAR37[112:127]<=1+~VAR4[112:127];
end
else
begin
VAR37[112:127]<=VAR4[112:127];
end
end
(VAR34+2'b1): begin
VAR26[16:31]=VAR5[0:15];
VAR26[0:15]=16'd0;
if(VAR30[0]==1'd1)
begin
VAR11[16:31]=1+~VAR30[0:15];
if(VAR5[0]==1'd1)
begin
VAR26[16:31]=1+~VAR5[0:15];
end
else
begin
VAR26[16:31]=VAR5[0:15];
end
end
else
begin
VAR11[16:31]=VAR30[0:15];
end
VAR11[0:15]=16'd0;
if(VAR26[31]==1'd1)
begin
VAR4[0:31]=VAR4[0:31] - VAR11[0:31];
end
else
begin
VAR4[0:31]=VAR4[0:31]+0;
end
for(VAR14=30; VAR14>=16; VAR14=VAR14-1)
begin
if((VAR26[VAR14]==1'b1) && (VAR26[VAR14+1]==1'b0))
begin
VAR4[0:31]=VAR4[0:31]-(VAR11<<(15-(VAR14%16)));
end
else if((VAR26[VAR14]==1'b0) && (VAR26[VAR14+1]==1'b1))
begin
VAR4[0:31]=VAR4[0:31]+(VAR11<<(15-(VAR14%16)));
end
else
begin
VAR4[0:31]=VAR4[0:31]+0;
end
end
if(VAR11[16]==1'd1)
begin
VAR37[0:31]<=1+~VAR4[0:31];
end
else
begin
VAR37[0:31]<=VAR4[0:31];
end
VAR33[16:31]=VAR5[32:47];
VAR33[0:15]=16'd0;
if(VAR30[32]==1'd1)
begin
VAR13[16:31]=1+~VAR30[32:47];
if(VAR5[32]==1'd1)
begin
VAR33[16:31]=1+~VAR5[32:47];
end
else
begin
VAR33[16:31]=VAR5[32:47];
end
end
else
begin
VAR13[16:31]=VAR30[0:15];
end
VAR13[0:15]=16'd0;
if(VAR33[31]==1'd1)
begin
VAR4[32:63]=VAR4[32:63] - VAR13[0:31];
end
else
begin
VAR4[32:63]=VAR4[32:63]+0;
end
for(VAR14=30; VAR14>=16; VAR14=VAR14-1)
begin
if((VAR33[VAR14]==1'b1) && (VAR33[VAR14+1]==1'b0))
begin
VAR4[32:63]=VAR4[32:63]-(VAR13<<(15-(VAR14%16)));
end
else if((VAR33[VAR14]==1'b0) && (VAR33[VAR14+1]==1'b1))
begin
VAR4[32:63]=VAR4[32:63]+(VAR13<<(15-(VAR14%16)));
end
else
begin
VAR4[32:63]=VAR4[32:63]+0;
end
end
if(VAR13[16]==1'd1)
begin
VAR37[32:63]<=1+~VAR4[32:63];
end
else
begin
VAR37[32:63]<=VAR4[32:63];
end
VAR17[16:31]=VAR5[64:79];
VAR17[0:15]=16'd0;
if(VAR30[64]==1'd1)
begin
VAR32[16:31]=1+~VAR30[64:79];
if(VAR5[64]==1'd1)
begin
VAR17[16:31]=1+~VAR5[64:79];
end
else
begin
VAR17[16:31]=VAR5[64:79];
end
end
else
begin
VAR32[16:31]=VAR30[64:79];
end
VAR32[0:15]=16'd0;
if(VAR17[31]==1'd1)
begin
VAR4[64:95]=VAR4[64:95] - VAR32[0:31];
end
else
begin
VAR4[64:95]=VAR4[64:95]+0;
end
for(VAR14=30; VAR14>=16; VAR14=VAR14-1)
begin
if((VAR17[VAR14]==1'b1) && (VAR17[VAR14+1]==1'b0))
begin
VAR4[64:95]=VAR4[64:95]-(VAR32<<(15-(VAR14%16)));
end
else if((VAR17[VAR14]==1'b0) && (VAR17[VAR14+1]==1'b1))
begin
VAR4[64:95]=VAR4[64:95]+(VAR32<<(15-(VAR14%16)));
end
else
begin
VAR4[64:95]=VAR4[64:95]+0;
end
end
if(VAR32[16]==1'd1)
begin
VAR37[64:95]<=1+~VAR4[64:95];
end
else
begin
VAR37[64:95]<=VAR4[64:95];
end
VAR35[16:31]=VAR5[96:111];
VAR35[0:15]=16'd0;
if(VAR30[96]==1'd1)
begin
VAR8[16:31]=1+~VAR30[96:111];
if(VAR5[96]==1'd1)
begin
VAR35[16:31]=1+~VAR5[96:111];
end
else
begin
VAR35[16:31]=VAR5[96:111];
end
end
else
begin
VAR8[16:31]=VAR30[96:111];
end
VAR8[0:15]=16'd0;
if(VAR35[31]==1'd1)
begin
VAR4[96:127]=VAR4[96:127] - VAR8[0:31];
end
else
begin
VAR4[96:127]=VAR4[96:127]+0;
end
for(VAR14=30; VAR14>=16; VAR14=VAR14-1)
begin
if((VAR35[VAR14]==1'b1) && (VAR35[VAR14+1]==1'b0))
begin
VAR4[96:127]=VAR4[96:127]-(VAR8<<(15-(VAR14%16)));
end
else if((VAR35[VAR14]==1'b0) && (VAR35[VAR14+1]==1'b1))
begin
VAR4[96:127]=VAR4[96:127]+(VAR8<<(15-(VAR14%16)));
end
else
begin
VAR4[96:127]=VAR4[96:127]+0;
end
end
if(VAR8[16]==1'd1)
begin
VAR37[96:127]<=1+~VAR4[96:127];
end
else
begin
VAR37[96:127]<=VAR4[96:127];
end
end
default: begin
VAR37<=128'd0;
end
endcase
end
begin
case(VAR1)
(VAR2+2'b1): begin
VAR20[8:15]=VAR5[8:15];
VAR20[0:7]=8'd0;
if(VAR30[8]==1'd1)
begin
VAR27[8:15]=1+~VAR30[8:15];
if(VAR5[8]==1'd1)
begin
VAR20[8:15]=1+~VAR5[8:15];
end
else
begin
VAR20[8:15]=VAR5[8:15];
end
end
else
begin
VAR27[8:15]=VAR30[8:15];
end
VAR27[0:7]=8'd0;
if(VAR20[15]==1'd1)
begin
VAR4[0:15]=VAR4[0:15] - VAR27[0:15];
end
else
begin
VAR4[0:15]=VAR4[0:15]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR20[VAR14]==1'b1) && (VAR20[VAR14+1]==1'b0))
begin
VAR4[0:15]=VAR4[0:15]-(VAR27<<(7-(VAR14%8)));
end
else if((VAR20[VAR14]==1'b0) && (VAR20[VAR14+1]==1'b1))
begin
VAR4[0:15]=VAR4[0:15]+(VAR27<<(7-(VAR14%8)));
end
else
begin
VAR4[0:15]=VAR4[0:15]+0;
end
end
if(VAR27[8]==1'd1)
begin
VAR37[0:15]<=1+~VAR4[0:15];
end
else
begin
VAR37[0:15]<=VAR4[0:15];
end
VAR29[8:15]=VAR5[24:31];
VAR29[0:7]=8'd0;
if(VAR30[24]==1'd1)
begin
VAR18[8:15]=1+~VAR30[24:31];
if(VAR5[24]==1'd1)
begin
VAR29[8:15]=1+~VAR5[24:31];
end
else
begin
VAR29[8:15]=VAR5[24:31];
end
end
else
begin
VAR18[8:15]=VAR30[24:31];
end
VAR18[0:7]=8'd0;
if(VAR29[15]==1'd1)
begin
VAR4[16:31]=VAR4[16:31] - VAR18[0:15];
end
else
begin
VAR4[16:31]=VAR4[16:31]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR29[VAR14]==1'b1) && (VAR29[VAR14+1]==1'b0))
begin
VAR4[16:31]=VAR4[16:31]-(VAR18<<(7-(VAR14%8)));
end
else if((VAR29[VAR14]==1'b0) && (VAR29[VAR14+1]==1'b1))
begin
VAR4[16:31]=VAR4[16:31]+(VAR18<<(7-(VAR14%8)));
end
else
begin
VAR4[16:31]=VAR4[16:31]+0;
end
end
if(VAR18[8]==1'd1)
begin
VAR37[16:31]<=1+~VAR4[16:31];
end
else
begin
VAR37[16:31]<=VAR4[16:31];
end
VAR15[8:15]=VAR5[40:47];
VAR15[0:7]=8'd0;
if(VAR30[40]==1'd1)
begin
VAR3[8:15]=1+~VAR30[40:47];
if(VAR5[40]==1'd1)
begin
VAR15[8:15]=1+~VAR5[40:47];
end
else
begin
VAR15[8:15]=VAR5[40:47];
end
end
else
begin
VAR3[8:15]=VAR30[40:47];
end
VAR3[0:7]=8'd0;
if(VAR15[15]==1'd1)
begin
VAR4[32:47]=VAR4[32:47] - VAR3[0:15];
end
else
begin
VAR4[32:47]=VAR4[32:47]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR15[VAR14]==1'b1) && (VAR15[VAR14+1]==1'b0))
begin
VAR4[32:47]=VAR4[32:47]-(VAR3<<(7-(VAR14%8)));
end
else if((VAR15[VAR14]==1'b0) && (VAR15[VAR14+1]==1'b1))
begin
VAR4[32:47]=VAR4[32:47]+(VAR3<<(7-(VAR14%8)));
end
else
begin
VAR4[32:47]=VAR4[32:47]+0;
end
end
if(VAR3[8]==1'd1)
begin
VAR37[32:47]<=1+~VAR4[32:47];
end
else
begin
VAR37[32:47]<=VAR4[32:47];
end
VAR36[8:15]=VAR5[56:63];
VAR36[0:7]=8'd0;
if(VAR30[56]==1'd1)
begin
VAR22[8:15]=1+~VAR30[56:63];
if(VAR5[56]==1'd1)
begin
VAR36[8:15]=1+~VAR5[56:63];
end
else
begin
VAR36[8:15]=VAR5[56:63];
end
end
else
begin
VAR22[8:15]=VAR30[56:63];
end
VAR22[0:7]=8'd0;
if(VAR36[15]==1'd1)
begin
VAR4[48:63]=VAR4[48:63] - VAR22[0:15];
end
else
begin
VAR4[48:63]=VAR4[48:63]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR36[VAR14]==1'b1) && (VAR36[VAR14+1]==1'b0))
begin
VAR4[48:63]=VAR4[48:63]-(VAR22<<(7-(VAR14%8)));
end
else if((VAR36[VAR14]==1'b0) && (VAR36[VAR14+1]==1'b1))
begin
VAR4[48:63]=VAR4[48:63]+(VAR22<<(7-(VAR14%8)));
end
else
begin
VAR4[48:63]=VAR4[48:63]+0;
end
end
if(VAR22[8]==1'd1)
begin
VAR37[48:63]<=1+~VAR4[48:63];
end
else
begin
VAR37[48:63]<=VAR4[48:63];
end
VAR6[8:15]=VAR5[72:79];
VAR6[0:7]=8'd0;
if(VAR30[72]==1'd1)
begin
VAR21[8:15]=1+~VAR30[72:79];
if(VAR5[72]==1'd1)
begin
VAR6[8:15]=1+~VAR5[72:79];
end
else
begin
VAR6[8:15]=VAR5[72:79];
end
end
else
begin
VAR21[8:15]=VAR30[72:79];
end
VAR21[0:7]=8'd0;
if(VAR6[15]==1'd1)
begin
VAR4[64:79]=VAR4[64:79] - VAR21[0:15];
end
else
begin
VAR4[64:79]=VAR4[64:79]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR6[VAR14]==1'b1) && (VAR6[VAR14+1]==1'b0))
begin
VAR4[64:79]=VAR4[64:79]-(VAR21<<(7-(VAR14%8)));
end
else if((VAR6[VAR14]==1'b0) && (VAR6[VAR14+1]==1'b1))
begin
VAR4[64:79]=VAR4[64:79]+(VAR21<<(7-(VAR14%8)));
end
else
begin
VAR4[64:79]=VAR4[64:79]+0;
end
end
if(VAR21[8]==1'd1)
begin
VAR37[64:79]<=1+~VAR4[64:79];
end
else
begin
VAR37[64:79]<=VAR4[64:79];
end
VAR7[8:15]=VAR5[88:95];
VAR7[0:7]=8'd0;
if(VAR30[88]==1'd1)
begin
VAR28[8:15]=1+~VAR30[88:95];
if(VAR5[88]==1'd1)
begin
VAR7[8:15]=1+~VAR5[88:95];
end
else
begin
VAR7[8:15]=VAR5[88:95];
end
end
else
begin
VAR28[8:15]=VAR30[88:95];
end
VAR28[0:7]=8'd0;
if(VAR7[15]==1'd1)
begin
VAR4[80:95]=VAR4[80:95] - VAR28[0:15];
end
else
begin
VAR4[80:95]=VAR4[80:95]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR7[VAR14]==1'b1) && (VAR7[VAR14+1]==1'b0))
begin
VAR4[80:95]=VAR4[80:95]-(VAR28<<(7-(VAR14%8)));
end
else if((VAR7[VAR14]==1'b0) && (VAR7[VAR14+1]==1'b1))
begin
VAR4[80:95]=VAR4[80:95]+(VAR28<<(7-(VAR14%8)));
end
else
begin
VAR4[80:95]=VAR4[80:95]+0;
end
end
if(VAR28[8]==1'd1)
begin
VAR37[80:95]<=1+~VAR4[80:95];
end
else
begin
VAR37[80:95]<=VAR4[80:95];
end
VAR31[8:15]=VAR5[104:111];
VAR31[0:7]=8'd0;
if(VAR30[104]==1'd1)
begin
VAR19[8:15]=1+~VAR30[104:111];
if(VAR5[104]==1'd1)
begin
VAR31[8:15]=1+~VAR5[104:111];
end
else
begin
VAR31[8:15]=VAR5[104:111];
end
end
else
begin
VAR19[8:15]=VAR30[104:111];
end
VAR19[0:7]=8'd0;
if(VAR31[15]==1'd1)
begin
VAR4[96:111]=VAR4[96:111] - VAR19[0:15];
end
else
begin
VAR4[96:111]=VAR4[96:111]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR31[VAR14]==1'b1) && (VAR31[VAR14+1]==1'b0))
begin
VAR4[96:111]=VAR4[96:111]-(VAR19<<(7-(VAR14%8)));
end
else if((VAR31[VAR14]==1'b0) && (VAR31[VAR14+1]==1'b1))
begin
VAR4[96:111]=VAR4[96:111]+(VAR19<<(7-(VAR14%8)));
end
else
begin
VAR4[96:111]=VAR4[96:111]+0;
end
end
if(VAR19[8]==1'd1)
begin
VAR37[96:111]<=1+~VAR4[96:111];
end
else
begin
VAR37[96:111]<=VAR4[96:111];
end
VAR12[8:15]=VAR5[120:127];
VAR12[0:7]=8'd0;
if(VAR30[120]==1'd1)
begin
VAR10[8:15]=1+~VAR30[120:127];
if(VAR5[120]==1'd1)
begin
VAR12[8:15]=1+~VAR5[120:127];
end
else
begin
VAR12[8:15]=VAR5[120:127];
end
end
else
begin
VAR10[8:15]=VAR30[120:127];
end
VAR10[0:7]=8'd0;
if(VAR12[15]==1'd1)
begin
VAR4[112:127]=VAR4[112:127] - VAR10[0:15];
end
else
begin
VAR4[112:127]=VAR4[112:127]+0;
end
for(VAR14=14; VAR14>=8; VAR14=VAR14-1)
begin
if((VAR12[VAR14]==1'b1) && (VAR12[VAR14+1]==1'b0))
begin
VAR4[112:127]=VAR4[112:127]-(VAR10<<(7-(VAR14%8)));
end
else if((VAR12[VAR14]==1'b0) && (VAR12[VAR14+1]==1'b1))
begin
VAR4[112:127]=VAR4[112:127]+(VAR10<<(7-(VAR14%8)));
end
else
begin
VAR4[112:127]=VAR4[112:127]+0;
end
end
if(VAR10[8]==1'd1)
begin
VAR37[112:127]<=1+~VAR4[112:127];
end
else
begin
VAR37[112:127]<=VAR4[112:127];
end
end
(VAR34+2'b1): begin
VAR26[16:31]=VAR5[16:31];
VAR26[0:15]=16'd0;
if(VAR30[16]==1'd1)
begin
VAR11[16:31]=1+~VAR30[16:31];
if(VAR5[16]==1'd1)
begin
VAR26[16:31]=1+~VAR5[16:31];
end
else
begin
VAR26[16:31]=VAR5[16:31];
end
end
else
begin
VAR11[16:31]=VAR30[16:31];
end
VAR11[0:15]=16'd0;
if(VAR26[31]==1'd1)
begin
VAR4[0:31]=VAR4[0:31] - VAR11[0:31];
end
else
begin
VAR4[0:31]=VAR4[0:31]+0;
end
for(VAR14=30; VAR14>=16; VAR14=VAR14-1)
begin
if((VAR26[VAR14]==1'b1) && (VAR26[VAR14+1]==1'b0))
begin
VAR4[0:31]=VAR4[0:31]-(VAR11<<(15-(VAR14%16)));
end
else if((VAR26[VAR14]==1'b0) && (VAR26[VAR14+1]==1'b1))
begin
VAR4[0:31]=VAR4[0:31]+(VAR11<<(15-(VAR14%16)));
end
else
begin
VAR4[0:31]=VAR4[0:31]+0;
end
end
if(VAR11[16]==1'd1)
begin
VAR37[0:31]<=1+~VAR4[0:31];
end
else
begin
VAR37[0:31]<=VAR4[0:31];
end
VAR33[16:31]=VAR5[48:63];
VAR33[0:15]=16'd0;
if(VAR30[48]==1'd1)
begin
VAR13[16:31]=1+~VAR30[48:63];
if(VAR5[48]==1'd1)
begin
VAR33[16:31]=1+~VAR5[48:63];
end
else
begin
VAR33[16:31]=VAR5[48:63];
end
end
else
begin
VAR13[16:31]=VAR30[48:63];
end
VAR13[0:15]=16'd0;
if(VAR33[31]==1'd1)
begin
VAR4[32:63]=VAR4[32:63] - VAR13[0:31];
end
else
begin
VAR4[32:63]=VAR4[32:63]+0;
end
for(VAR14=30; VAR14>=16; VAR14=VAR14-1)
begin
if((VAR33[VAR14]==1'b1) && (VAR33[VAR14+1]==1'b0))
begin
VAR4[32:63]=VAR4[32:63]-(VAR13<<(15-(VAR14%16)));
end
else if((VAR33[VAR14]==1'b0) && (VAR33[VAR14+1]==1'b1))
begin
VAR4[32:63]=VAR4[32:63]+(VAR13<<(15-(VAR14%16)));
end
else
begin
VAR4[32:63]=VAR4[32:63]+0;
end
end
if(VAR13[16]==1'd1)
begin
VAR37[32:63]<=1+~VAR4[32:63];
end
else
begin
VAR37[32:63]<=VAR4[32:63];
end
VAR17[16:31]=VAR5[80:95];
VAR17[0:15]=16'd0;
if(VAR30[80]==1'd1)
begin
VAR32[16:31]=1+~VAR30[80:95];
if(VAR5[80]==1'd1)
begin
VAR17[16:31]=1+~VAR5[80:95];
end
else
begin
VAR17[16:31]=VAR5[80:95];
end
end
else
begin
VAR32[16:31]=VAR30[80:95];
end
VAR32[0:15]=16'd0;
if(VAR17[31]==1'd1)
begin
VAR4[64:95]=VAR4[64:95] - VAR32[0:31];
end
else
begin
VAR4[64:95]=VAR4[64:95]+0;
end
for(VAR14=30; VAR14>=16; VAR14=VAR14-1)
begin
if((VAR17[VAR14]==1'b1) && (VAR17[VAR14+1]==1'b0))
begin
VAR4[64:95]=VAR4[64:95]-(VAR32<<(15-(VAR14%16)));
end
else if((VAR17[VAR14]==1'b0) && (VAR17[VAR14+1]==1'b1))
begin
VAR4[64:95]=VAR4[64:95]+(VAR32<<(15-(VAR14%16)));
end
else
begin
VAR4[64:95]=VAR4[64:95]+0;
end
end
if(VAR32[16]==1'd1)
begin
VAR37[64:95]<=1+~VAR4[64:95];
end
else
begin
VAR37[64:95]<=VAR4[64:95];
end
VAR35[16:31]=VAR5[112:127];
VAR35[0:15]=16'd0;
if(VAR30[112]==1'd1)
begin
VAR8[16:31]=1+~VAR30[112:127];
if(VAR5[112]==1'd1)
begin
VAR35[16:31]=1+~VAR5[112:127];
end
else
begin
VAR35[16:31]=VAR5[112:127];
end
end
else
begin
VAR8[16:31]=VAR30[112:127];
end
VAR8[0:15]=16'd0;
if(VAR35[31]==1'd1)
begin
VAR4[96:127]=VAR4[96:127] - VAR8[0:31];
end
else
begin
VAR4[96:127]=VAR4[96:127]+0;
end
for(VAR14=30; VAR14>=16; VAR14=VAR14-1)
begin
if((VAR35[VAR14]==1'b1) && (VAR35[VAR14+1]==1'b0))
begin
VAR4[96:127]=VAR4[96:127]-(VAR8<<(15-(VAR14%16)));
end
else if((VAR35[VAR14]==1'b0) && (VAR35[VAR14+1]==1'b1))
begin
VAR4[96:127]=VAR4[96:127]+(VAR8<<(15-(VAR14%16)));
end
else
begin
VAR4[96:127]=VAR4[96:127]+0;
end
end
if(VAR8[16]==1'd1)
begin
VAR37[96:127]<=1+~VAR4[96:127];
end
else
begin
VAR37[96:127]<=VAR4[96:127];
end
end
default: begin
VAR37<=128'd0;
end
endcase
end
begin
case(VAR1)
(VAR2+2'b1):
begin
VAR20={{8{1'b0}},VAR5[0+(16*0):7+(16*0)]};
VAR27={{8{1'b0}},VAR30[0+(16*0):7+(16*0)]};
for (VAR24=15; VAR24>7; VAR24=VAR24-1)
VAR4[0+(16*0):15+(16*0)]=VAR4[0+(16*0):15+(16*0)]
+ (VAR27[VAR24]?(VAR20<<(8'd15-VAR24)):16'b0);
VAR29={{8{1'b0}},VAR5[0+(16*1):7+(16*1)]};
VAR18={{8{1'b0}},VAR30[0+(16*1):7+(16*1)]};
for (VAR24=15; VAR24>7; VAR24=VAR24-1)
VAR4[0+(16*1):15+(16*1)]=VAR4[0+(16*1):15+(16*1)]
+ (VAR18[VAR24]?(VAR29<<(8'd15-VAR24)):16'b0);
VAR15={{8{1'b0}},VAR5[0+(16*2):7+(16*2)]};
VAR3={{8{1'b0}},VAR30[0+(16*2):7+(16*2)]};
for (VAR24=15; VAR24>7; VAR24=VAR24-1)
VAR4[0+(16*2):15+(16*2)]=VAR4[0+(16*2):15+(16*2)]
+ (VAR3[VAR24]?(VAR15<<(8'd15-VAR24)):16'b0);
VAR36={{8{1'b0}},VAR5[0+(16*3):7+(16*3)]};
VAR22={{8{1'b0}},VAR30[0+(16*3):7+(16*3)]};
for (VAR24=15; VAR24>7; VAR24=VAR24-1)
VAR4[0+(16*3):15+(16*3)]=VAR4[0+(16*3):15+(16*3)]
+ (VAR22[VAR24]?(VAR36<<(8'd15-VAR24)):16'b0);
VAR6={{8{1'b0}},VAR5[0+(16*4):7+(16*4)]};
VAR21={{8{1'b0}},VAR30[0+(16*4):7+(16*4)]};
for (VAR24=15; VAR24>7; VAR24=VAR24-1)
VAR4[0+(16*4):15+(16*4)]=VAR4[0+(16*4):15+(16*4)]
+ (VAR21[VAR24]?(VAR6<<(8'd15-VAR24)):16'b0);
VAR7={{8{1'b0}},VAR5[0+(16*5):7+(16*5)]};
VAR28={{8{1'b0}},VAR30[0+(16*5):7+(16*5)]};
for (VAR24=15; VAR24>7; VAR24=VAR24-1)
VAR4[0+(16*5):15+(16*5)]=VAR4[0+(16*5):15+(16*5)]
+ (VAR28[VAR24]?(VAR7<<(8'd15-VAR24)):16'b0);
VAR31={{8{1'b0}},VAR5[0+(16*6):7+(16*6)]};
VAR19={{8{1'b0}},VAR30[0+(16*6):7+(16*6)]};
for (VAR24=15; VAR24>7; VAR24=VAR24-1)
VAR4[0+(16*6):15+(16*6)]=VAR4[0+(16*6):15+(16*6)]
+ (VAR19[VAR24]?(VAR31<<(8'd15-VAR24)):16'b0);
VAR12={{8{1'b0}},VAR5[0+(16*7):7+(16*7)]};
VAR10={{8{1'b0}},VAR30[0+(16*7):7+(16*7)]};
for (VAR24=15; VAR24>7; VAR24=VAR24-1)
VAR4[0+(16*7):15+(16*7)]=VAR4[0+(16*7):15+(16*7)]
+ (VAR10[VAR24]?(VAR12<<(8'd15-VAR24)):16'b0);
VAR37<=VAR4;
end
(VAR34+2'b1):
begin
VAR26={{16{1'b0}},VAR5[0+(32*0):15+(32*0)]};
VAR11={{16{1'b0}},VAR30[0+(32*0):15+(32*0)]};
for (VAR24=31; VAR24>15; VAR24=VAR24-1)
VAR4[0+(32*0):31+(32*0)]=VAR4[0+(32*0):31+(32*0)]
+ (VAR11[VAR24]?(VAR26<<(8'd31-VAR24)):32'b0);
VAR33={{16{1'b0}},VAR5[0+(32*1):15+(32*1)]};
VAR13={{16{1'b0}},VAR30[0+(32*1):15+(32*1)]};
for (VAR24=31; VAR24>15; VAR24=VAR24-1)
VAR4[0+(32*1):31+(32*1)]=VAR4[0+(32*1):31+(32*1)]
+ (VAR13[VAR24]?(VAR33<<(8'd31-VAR24)):32'b0);
VAR17={{16{1'b0}},VAR5[0+(32*2):15+(32*2)]};
VAR32={{16{1'b0}},VAR30[0+(32*2):15+(32*2)]};
for (VAR24=31; VAR24>15; VAR24=VAR24-1)
VAR4[0+(32*2):31+(32*2)]=VAR4[0+(32*2):31+(32*2)]
+ (VAR32[VAR24]?(VAR17<<(8'd31-VAR24)):32'b0);
VAR35={{16{1'b0}},VAR5[0+(32*3):15+(32*3)]};
VAR8={{16{1'b0}},VAR30[0+(32*3):15+(32*3)]};
for (VAR24=31; VAR24>15; VAR24=VAR24-1)
VAR4[0+(32*3):31+(32*3)]=VAR4[0+(32*3):31+(32*3)]
+ (VAR8[VAR24]?(VAR35<<(8'd31-VAR24)):32'b0);
VAR37<=VAR4;
end
default:
begin
VAR37<=128'd0;
end
endcase end
begin
case(VAR1)
(VAR2+2'd1): begin
VAR27[8:15]=VAR30[8:15];
VAR27[0:7]=8'd0;
VAR20[0:15]={{8{1'b0}},VAR5[8:15]};
for(VAR14=15; VAR14>=8; VAR14=VAR14-1)
begin
VAR4[0:15]=VAR4[0:15]+((VAR27[VAR14]==1'd1)?(VAR20<<(8'd15-VAR14)):16'b0);
end
VAR18[8:15]=VAR30[24:31];
VAR18[0:7]=8'd0;
VAR29[0:15]={{8{1'b0}},VAR5[24:31]};
for(VAR14=15; VAR14>=8; VAR14=VAR14-1)
begin
VAR4[16:31]=VAR4[16:31]+((VAR18[VAR14]==1'd1)?(VAR29<<(8'd15-VAR14)):16'b0);
end
VAR3[8:15]=VAR30[40:47];
VAR3[0:7]=8'd0;
VAR15[0:15]={{8{1'b0}},VAR5[40:47]};
for(VAR14=15; VAR14>=8; VAR14=VAR14-1)
begin
VAR4[32:47]=VAR4[32:47]+((VAR3[VAR14]==1'd1)?(VAR15<<(8'd15-VAR14)):16'b0);
end
VAR22[8:15]=VAR30[56:63];
VAR22[0:7]=8'd0;
VAR36[0:15]={{8{1'b0}},VAR5[56:63]};
for(VAR14=15; VAR14>=8; VAR14=VAR14-1)
begin
VAR4[48:63]=VAR4[48:63]+((VAR22[VAR14]==1'd1)?(VAR36<<(8'd15-VAR14)):16'b0);
end
VAR21[8:15]=VAR30[72:79];
VAR21[0:7]=8'd0;
VAR6[0:15]={{8{1'b0}},VAR5[72:79]};
for(VAR14=15; VAR14>=8; VAR14=VAR14-1)
begin
VAR4[64:79]=VAR4[64:79]+((VAR21[VAR14]==1'd1)?(VAR6<<(8'd15-VAR14)):16'b0);
end
VAR28[8:15]=VAR30[88:95];
VAR28[0:7]=8'd0;
VAR7[0:15]={{8{1'b0}},VAR5[88:95]};
for(VAR14=15; VAR14>=8; VAR14=VAR14-1)
begin
VAR4[80:95]=VAR4[80:95]+((VAR28[VAR14]==1'd1)?(VAR7<<(8'd15-VAR14)):16'b0);
end
VAR19[8:15]=VAR30[104:111];
VAR19[0:7]=8'd0;
VAR31[0:15]={{8{1'b0}},VAR5[104:111]};
for(VAR14=15; VAR14>=8; VAR14=VAR14-1)
begin
VAR4[96:111]=VAR4[96:111]+((VAR19[VAR14]==1'd1)?(VAR31<<(8'd15-VAR14)):16'b0);
end
VAR10[8:15]=VAR30[120:127];
VAR10[0:7]=8'd0;
VAR12[0:15]={{8{1'b0}},VAR5[120:127]};
for(VAR14=15; VAR14>=8; VAR14=VAR14-1)
begin
VAR4[112:127]=VAR4[112:127]+((VAR10[VAR14]==1'd1)?(VAR12<<(8'd15-VAR14)):16'b0);
end
VAR37<=VAR4;
end
(VAR34+2'b01): begin
VAR11[0:31]={{16{1'b0}},VAR5[16:31]};
VAR26[0:31]={{16{1'b0}},VAR30[16:31]};
VAR13[0:31]={{16{1'b0}},VAR5[48:63]};
VAR33[0:31]={{16{1'b0}},VAR30[48:63]};
VAR32[0:31]={{16{1'b0}},VAR5[80:95]};
VAR17[0:31]={{16{1'b0}},VAR30[80:95]};
VAR8[0:31]={{16{1'b0}},VAR5[112:127]};
VAR35[0:31]={{16{1'b0}},VAR30[112:127]};
for(VAR14=31; VAR14>=16; VAR14=VAR14-1)
begin
VAR4[0:31]=VAR4[0:31]+((VAR11[VAR14]==1'd1)?(VAR26<<(16'd31-VAR14)):32'd0);
VAR4[32:63]=VAR4[32:63]+((VAR13[VAR14]==1'd1)?(VAR33<<(16'd31-VAR14)):32'd0);
VAR4[64:95]=VAR4[64:95]+((VAR32[VAR14]==1'd1)?(VAR17<<(16'd31-VAR14)):32'd0);
VAR4[96:127]=VAR4[96:127]+((VAR8[VAR14]==1'd1)?(VAR35<<(16'd31-VAR14)):32'd0);
end
VAR37<=VAR4;
end
default: begin
VAR37<=128'd0;
end
endcase
end
default:
begin
VAR37<=128'd0;
end
endcase
end
endmodule | mit |
UGent-HES/ConnectionRouter | vtr_flow/benchmarks/arithmetic/generated_circuits/FIR_filters/verilog/fir_nopipe_36.v | 24,362 | module MODULE2 (
clk,
reset,
VAR44,
VAR29,
VAR196,
VAR200,
VAR68
);
parameter VAR70 = 18;
parameter VAR183 = 36;
parameter VAR13 = 18;
localparam VAR76 = 37;
input clk;
input reset;
input VAR44;
input VAR29;
input [VAR70-1:0] VAR196; output VAR200;
output [VAR70-1:0] VAR68;
localparam VAR137 = 18; localparam VAR143 = 36; localparam VAR64 = 17;
localparam VAR204 = 36;
reg [VAR70-1:0] VAR125;
reg [VAR70-1:0] VAR85;
reg [VAR70-1:0] VAR205;
reg [VAR70-1:0] VAR16;
reg [VAR70-1:0] VAR23;
reg [VAR70-1:0] VAR18;
reg [VAR70-1:0] VAR37;
reg [VAR70-1:0] VAR144;
reg [VAR70-1:0] VAR140;
reg [VAR70-1:0] VAR134;
reg [VAR70-1:0] VAR166;
reg [VAR70-1:0] VAR148;
reg [VAR70-1:0] VAR58;
reg [VAR70-1:0] VAR17;
reg [VAR70-1:0] VAR136;
reg [VAR70-1:0] VAR40;
reg [VAR70-1:0] VAR167;
reg [VAR70-1:0] VAR139;
always@(posedge clk) begin
VAR125 <= 18'd88;
VAR85 <= 18'd0;
VAR205 <= -18'd97;
VAR16 <= -18'd197;
VAR23 <= -18'd294;
VAR18 <= -18'd380;
VAR37 <= -18'd447;
VAR144 <= -18'd490;
VAR140 <= -18'd504;
VAR134 <= -18'd481;
VAR166 <= -18'd420;
VAR148 <= -18'd319;
VAR58 <= -18'd178;
VAR17 <= 18'd0;
VAR136 <= 18'd212;
VAR40 <= 18'd451;
VAR167 <= 18'd710;
VAR139 <= 18'd980;
end
reg [VAR76-1:0] VAR36;
always@(posedge clk or posedge reset) begin
if(reset) begin
VAR36 <= 0;
end else begin
if(VAR44) begin
VAR36 <= {VAR36[VAR76-2:0], VAR29};
end else begin
VAR36 <= VAR36;
end
end
end
wire [VAR70-1:0] VAR131;
wire [VAR70-1:0] VAR168;
wire [VAR70-1:0] VAR33;
wire [VAR70-1:0] VAR30;
wire [VAR70-1:0] VAR24;
wire [VAR70-1:0] VAR217;
wire [VAR70-1:0] VAR212;
wire [VAR70-1:0] VAR72;
wire [VAR70-1:0] VAR213;
wire [VAR70-1:0] VAR22;
wire [VAR70-1:0] VAR211;
wire [VAR70-1:0] VAR184;
wire [VAR70-1:0] VAR9;
wire [VAR70-1:0] VAR152;
wire [VAR70-1:0] VAR182;
wire [VAR70-1:0] VAR163;
wire [VAR70-1:0] VAR46;
wire [VAR70-1:0] VAR199;
wire [VAR70-1:0] VAR95;
wire [VAR70-1:0] VAR90;
wire [VAR70-1:0] VAR124;
wire [VAR70-1:0] VAR130;
wire [VAR70-1:0] VAR156;
wire [VAR70-1:0] VAR32;
wire [VAR70-1:0] VAR69;
wire [VAR70-1:0] VAR8;
wire [VAR70-1:0] VAR141;
wire [VAR70-1:0] VAR157;
wire [VAR70-1:0] VAR159;
wire [VAR70-1:0] VAR92;
wire [VAR70-1:0] VAR21;
wire [VAR70-1:0] VAR52;
wire [VAR70-1:0] VAR102;
wire [VAR70-1:0] VAR161;
wire [VAR70-1:0] VAR160;
wire [VAR70-1:0] VAR11;
MODULE3 MODULE28(
.clk(clk), .VAR44(VAR44),
.VAR172(VAR196),
.VAR77(VAR131),
.VAR39(VAR168),
.VAR154(VAR33),
.VAR83(VAR30),
.VAR162(VAR24),
.VAR203(VAR217),
.VAR171(VAR212),
.VAR214(VAR72),
.VAR216(VAR213),
.VAR10(VAR22),
.VAR48(VAR211),
.VAR207(VAR184),
.VAR210(VAR9),
.VAR220(VAR152),
.VAR87(VAR182),
.VAR88(VAR163),
.VAR34(VAR46),
.VAR133(VAR199),
.VAR201(VAR95),
.VAR57(VAR90),
.VAR116(VAR124),
.VAR71(VAR130),
.VAR31(VAR156),
.VAR151(VAR32),
.VAR138(VAR69),
.VAR149(VAR8),
.VAR53(VAR141),
.VAR135(VAR157),
.VAR158(VAR159),
.VAR178(VAR92),
.VAR56(VAR21),
.VAR61(VAR52),
.VAR94(VAR102),
.VAR79(VAR161),
.VAR208(VAR160),
.VAR105(VAR11),
.reset(reset) );
wire [VAR70-1:0] VAR60;
wire [VAR70-1:0] VAR96;
wire [VAR70-1:0] VAR91;
wire [VAR70-1:0] VAR117;
wire [VAR70-1:0] VAR99;
wire [VAR70-1:0] VAR198;
wire [VAR70-1:0] VAR66;
wire [VAR70-1:0] VAR175;
wire [VAR70-1:0] VAR45;
wire [VAR70-1:0] VAR145;
wire [VAR70-1:0] VAR118;
wire [VAR70-1:0] VAR181;
wire [VAR70-1:0] VAR5;
wire [VAR70-1:0] VAR147;
wire [VAR70-1:0] VAR12;
wire [VAR70-1:0] VAR126;
wire [VAR70-1:0] VAR98;
wire [VAR70-1:0] VAR113;
MODULE1 VAR74(
.VAR170 (VAR131),
.VAR189 (VAR11),
.VAR101(VAR60)
);
MODULE1 VAR122(
.VAR170 (VAR168),
.VAR189 (VAR160),
.VAR101(VAR96)
);
MODULE1 VAR202(
.VAR170 (VAR33),
.VAR189 (VAR161),
.VAR101(VAR91)
);
MODULE1 VAR80(
.VAR170 (VAR30),
.VAR189 (VAR102),
.VAR101(VAR117)
);
MODULE1 VAR19(
.VAR170 (VAR24),
.VAR189 (VAR52),
.VAR101(VAR99)
);
MODULE1 VAR42(
.VAR170 (VAR217),
.VAR189 (VAR21),
.VAR101(VAR198)
);
MODULE1 VAR75(
.VAR170 (VAR212),
.VAR189 (VAR92),
.VAR101(VAR66)
);
MODULE1 VAR27(
.VAR170 (VAR72),
.VAR189 (VAR159),
.VAR101(VAR175)
);
MODULE1 VAR25(
.VAR170 (VAR213),
.VAR189 (VAR157),
.VAR101(VAR45)
);
MODULE1 VAR107(
.VAR170 (VAR22),
.VAR189 (VAR141),
.VAR101(VAR145)
);
MODULE1 VAR51(
.VAR170 (VAR211),
.VAR189 (VAR8),
.VAR101(VAR118)
);
MODULE1 VAR176(
.VAR170 (VAR184),
.VAR189 (VAR69),
.VAR101(VAR181)
);
MODULE1 VAR193(
.VAR170 (VAR9),
.VAR189 (VAR32),
.VAR101(VAR5)
);
MODULE1 VAR185(
.VAR170 (VAR152),
.VAR189 (VAR156),
.VAR101(VAR147)
);
MODULE1 VAR129(
.VAR170 (VAR182),
.VAR189 (VAR130),
.VAR101(VAR12)
);
MODULE1 VAR81(
.VAR170 (VAR163),
.VAR189 (VAR124),
.VAR101(VAR126)
);
MODULE1 VAR119(
.VAR170 (VAR46),
.VAR189 (VAR90),
.VAR101(VAR98)
);
MODULE1 VAR123(
.VAR170 (VAR199),
.VAR189 (VAR95),
.VAR101(VAR113)
);
wire [VAR70-1:0] VAR106;
wire [VAR70-1:0] VAR150;
wire [VAR70-1:0] VAR43;
wire [VAR70-1:0] VAR120;
wire [VAR70-1:0] VAR35;
wire [VAR70-1:0] VAR191;
wire [VAR70-1:0] VAR127;
wire [VAR70-1:0] VAR188;
wire [VAR70-1:0] VAR177;
wire [VAR70-1:0] VAR190;
wire [VAR70-1:0] VAR84;
wire [VAR70-1:0] VAR41;
wire [VAR70-1:0] VAR1;
wire [VAR70-1:0] VAR93;
wire [VAR70-1:0] VAR26;
wire [VAR70-1:0] VAR73;
wire [VAR70-1:0] VAR65;
wire [VAR70-1:0] VAR153;
MODULE5 VAR195(
.VAR170 (VAR60),
.VAR189 (VAR125),
.VAR101(VAR106)
);
MODULE5 VAR173(
.VAR170 (VAR96),
.VAR189 (VAR85),
.VAR101(VAR150)
);
MODULE5 VAR114(
.VAR170 (VAR91),
.VAR189 (VAR205),
.VAR101(VAR43)
);
MODULE5 VAR194(
.VAR170 (VAR117),
.VAR189 (VAR16),
.VAR101(VAR120)
);
MODULE5 VAR54(
.VAR170 (VAR99),
.VAR189 (VAR23),
.VAR101(VAR35)
);
MODULE5 VAR50(
.VAR170 (VAR198),
.VAR189 (VAR18),
.VAR101(VAR191)
);
MODULE5 VAR187(
.VAR170 (VAR66),
.VAR189 (VAR37),
.VAR101(VAR127)
);
MODULE5 VAR108(
.VAR170 (VAR175),
.VAR189 (VAR144),
.VAR101(VAR188)
);
MODULE5 VAR103(
.VAR170 (VAR45),
.VAR189 (VAR140),
.VAR101(VAR177)
);
MODULE5 VAR28(
.VAR170 (VAR145),
.VAR189 (VAR134),
.VAR101(VAR190)
);
MODULE5 VAR128(
.VAR170 (VAR118),
.VAR189 (VAR166),
.VAR101(VAR84)
);
MODULE5 VAR55(
.VAR170 (VAR181),
.VAR189 (VAR148),
.VAR101(VAR41)
);
MODULE5 VAR4(
.VAR170 (VAR5),
.VAR189 (VAR58),
.VAR101(VAR1)
);
MODULE5 VAR142(
.VAR170 (VAR147),
.VAR189 (VAR17),
.VAR101(VAR93)
);
MODULE5 VAR2(
.VAR170 (VAR12),
.VAR189 (VAR136),
.VAR101(VAR26)
);
MODULE5 VAR62(
.VAR170 (VAR126),
.VAR189 (VAR40),
.VAR101(VAR73)
);
MODULE5 VAR86(
.VAR170 (VAR98),
.VAR189 (VAR167),
.VAR101(VAR65)
);
MODULE5 VAR215(
.VAR170 (VAR113),
.VAR189 (VAR139),
.VAR101(VAR153)
);
wire [VAR70-1:0] VAR47;
wire [VAR70-1:0] VAR63;
wire [VAR70-1:0] VAR146;
wire [VAR70-1:0] VAR197;
wire [VAR70-1:0] VAR219;
wire [VAR70-1:0] VAR192;
wire [VAR70-1:0] VAR209;
wire [VAR70-1:0] VAR174;
wire [VAR70-1:0] VAR206;
MODULE1 VAR164(
.VAR170 (VAR106),
.VAR189 (VAR150),
.VAR101(VAR47)
);
MODULE1 VAR218(
.VAR170 (VAR43),
.VAR189 (VAR120),
.VAR101(VAR63)
);
MODULE1 VAR49(
.VAR170 (VAR35),
.VAR189 (VAR191),
.VAR101(VAR146)
);
MODULE1 VAR15(
.VAR170 (VAR127),
.VAR189 (VAR188),
.VAR101(VAR197)
);
MODULE1 VAR89(
.VAR170 (VAR177),
.VAR189 (VAR190),
.VAR101(VAR219)
);
MODULE1 VAR115(
.VAR170 (VAR84),
.VAR189 (VAR41),
.VAR101(VAR192)
);
MODULE1 VAR111(
.VAR170 (VAR1),
.VAR189 (VAR93),
.VAR101(VAR209)
);
MODULE1 VAR180(
.VAR170 (VAR26),
.VAR189 (VAR73),
.VAR101(VAR174)
);
MODULE1 VAR100(
.VAR170 (VAR65),
.VAR189 (VAR153),
.VAR101(VAR206)
);
wire [VAR70-1:0] VAR104;
wire [VAR70-1:0] VAR7;
wire [VAR70-1:0] VAR221;
wire [VAR70-1:0] VAR38;
wire [VAR70-1:0] VAR97;
MODULE1 VAR67(
.VAR170 (VAR47),
.VAR189 (VAR63),
.VAR101(VAR104)
);
MODULE1 VAR109(
.VAR170 (VAR146),
.VAR189 (VAR197),
.VAR101(VAR7)
);
MODULE1 VAR14(
.VAR170 (VAR219),
.VAR189 (VAR192),
.VAR101(VAR221)
);
MODULE1 VAR59(
.VAR170 (VAR209),
.VAR189 (VAR174),
.VAR101(VAR38)
);
MODULE4 VAR155(
.VAR170 (VAR206),
.VAR101(VAR97)
);
wire [VAR70-1:0] VAR121;
wire [VAR70-1:0] VAR165;
wire [VAR70-1:0] VAR82;
MODULE1 VAR222(
.VAR170 (VAR104),
.VAR189 (VAR7),
.VAR101(VAR121)
);
MODULE1 VAR6(
.VAR170 (VAR221),
.VAR189 (VAR38),
.VAR101(VAR165)
);
MODULE4 VAR110(
.VAR170 (VAR97),
.VAR101(VAR82)
);
wire [VAR70-1:0] VAR3;
wire [VAR70-1:0] VAR112;
MODULE1 VAR78(
.VAR170 (VAR121),
.VAR189 (VAR165),
.VAR101(VAR3)
);
MODULE4 VAR179(
.VAR170 (VAR82),
.VAR101(VAR112)
);
wire [VAR70-1:0] VAR169;
MODULE1 VAR132(
.VAR170 (VAR3),
.VAR189 (VAR112),
.VAR101(VAR169)
);
reg [17:0] VAR68;
always @(posedge clk) begin
if(VAR44) begin
VAR68 <= VAR169;
end
end
assign VAR200 = VAR36[VAR76-1];
endmodule
module MODULE3 (
clk,
VAR44,
VAR172,
VAR77,
VAR39,
VAR154,
VAR83,
VAR162,
VAR203,
VAR171,
VAR214,
VAR216,
VAR10,
VAR48,
VAR207,
VAR210,
VAR220,
VAR87,
VAR88,
VAR34,
VAR133,
VAR201,
VAR57,
VAR116,
VAR71,
VAR31,
VAR151,
VAR138,
VAR149,
VAR53,
VAR135,
VAR158,
VAR178,
VAR56,
VAR61,
VAR94,
VAR79,
VAR208,
VAR105,
reset);
parameter VAR186 = 1;
input clk;
input VAR44;
input [VAR186-1:0] VAR172;
output [VAR186-1:0] VAR77;
output [VAR186-1:0] VAR39;
output [VAR186-1:0] VAR154;
output [VAR186-1:0] VAR83;
output [VAR186-1:0] VAR162;
output [VAR186-1:0] VAR203;
output [VAR186-1:0] VAR171;
output [VAR186-1:0] VAR214;
output [VAR186-1:0] VAR216;
output [VAR186-1:0] VAR10;
output [VAR186-1:0] VAR48;
output [VAR186-1:0] VAR207;
output [VAR186-1:0] VAR210;
output [VAR186-1:0] VAR220;
output [VAR186-1:0] VAR87;
output [VAR186-1:0] VAR88;
output [VAR186-1:0] VAR34;
output [VAR186-1:0] VAR133;
output [VAR186-1:0] VAR201;
output [VAR186-1:0] VAR57;
output [VAR186-1:0] VAR116;
output [VAR186-1:0] VAR71;
output [VAR186-1:0] VAR31;
output [VAR186-1:0] VAR151;
output [VAR186-1:0] VAR138;
output [VAR186-1:0] VAR149;
output [VAR186-1:0] VAR53;
output [VAR186-1:0] VAR135;
output [VAR186-1:0] VAR158;
output [VAR186-1:0] VAR178;
output [VAR186-1:0] VAR56;
output [VAR186-1:0] VAR61;
output [VAR186-1:0] VAR94;
output [VAR186-1:0] VAR79;
output [VAR186-1:0] VAR208;
output [VAR186-1:0] VAR105;
reg [VAR186-1:0] VAR77;
reg [VAR186-1:0] VAR39;
reg [VAR186-1:0] VAR154;
reg [VAR186-1:0] VAR83;
reg [VAR186-1:0] VAR162;
reg [VAR186-1:0] VAR203;
reg [VAR186-1:0] VAR171;
reg [VAR186-1:0] VAR214;
reg [VAR186-1:0] VAR216;
reg [VAR186-1:0] VAR10;
reg [VAR186-1:0] VAR48;
reg [VAR186-1:0] VAR207;
reg [VAR186-1:0] VAR210;
reg [VAR186-1:0] VAR220;
reg [VAR186-1:0] VAR87;
reg [VAR186-1:0] VAR88;
reg [VAR186-1:0] VAR34;
reg [VAR186-1:0] VAR133;
reg [VAR186-1:0] VAR201;
reg [VAR186-1:0] VAR57;
reg [VAR186-1:0] VAR116;
reg [VAR186-1:0] VAR71;
reg [VAR186-1:0] VAR31;
reg [VAR186-1:0] VAR151;
reg [VAR186-1:0] VAR138;
reg [VAR186-1:0] VAR149;
reg [VAR186-1:0] VAR53;
reg [VAR186-1:0] VAR135;
reg [VAR186-1:0] VAR158;
reg [VAR186-1:0] VAR178;
reg [VAR186-1:0] VAR56;
reg [VAR186-1:0] VAR61;
reg [VAR186-1:0] VAR94;
reg [VAR186-1:0] VAR79;
reg [VAR186-1:0] VAR208;
reg [VAR186-1:0] VAR105;
input reset;
always@(posedge clk or posedge reset) begin
if(reset) begin
VAR77 <= 0;
VAR39 <= 0;
VAR154 <= 0;
VAR83 <= 0;
VAR162 <= 0;
VAR203 <= 0;
VAR171 <= 0;
VAR214 <= 0;
VAR216 <= 0;
VAR10 <= 0;
VAR48 <= 0;
VAR207 <= 0;
VAR210 <= 0;
VAR220 <= 0;
VAR87 <= 0;
VAR88 <= 0;
VAR34 <= 0;
VAR133 <= 0;
VAR201 <= 0;
VAR57 <= 0;
VAR116 <= 0;
VAR71 <= 0;
VAR31 <= 0;
VAR151 <= 0;
VAR138 <= 0;
VAR149 <= 0;
VAR53 <= 0;
VAR135 <= 0;
VAR158 <= 0;
VAR178 <= 0;
VAR56 <= 0;
VAR61 <= 0;
VAR94 <= 0;
VAR79 <= 0;
VAR208 <= 0;
VAR105 <= 0;
end else begin
if(VAR44) begin
VAR77 <= VAR172;
VAR39 <= VAR77;
VAR154 <= VAR39;
VAR83 <= VAR154;
VAR162 <= VAR83;
VAR203 <= VAR162;
VAR171 <= VAR203;
VAR214 <= VAR171;
VAR216 <= VAR214;
VAR10 <= VAR216;
VAR48 <= VAR10;
VAR207 <= VAR48;
VAR210 <= VAR207;
VAR220 <= VAR210;
VAR87 <= VAR220;
VAR88 <= VAR87;
VAR34 <= VAR88;
VAR133 <= VAR34;
VAR201 <= VAR133;
VAR57 <= VAR201;
VAR116 <= VAR57;
VAR71 <= VAR116;
VAR31 <= VAR71;
VAR151 <= VAR31;
VAR138 <= VAR151;
VAR149 <= VAR138;
VAR53 <= VAR149;
VAR135 <= VAR53;
VAR158 <= VAR135;
VAR178 <= VAR158;
VAR56 <= VAR178;
VAR61 <= VAR56;
VAR94 <= VAR61;
VAR79 <= VAR94;
VAR208 <= VAR79;
VAR105 <= VAR208;
end end
end
endmodule
module MODULE1 (
VAR170,
VAR189,
VAR101);
input clk;
input VAR44;
input [17:0] VAR170;
input [17:0] VAR189;
output [17:0] VAR101;
assign VAR101 = VAR170 + VAR189;
endmodule
module MODULE5 (
VAR170,
VAR189,
VAR101);
input clk;
input VAR44;
input [17:0] VAR170;
input [17:0] VAR189;
output [17:0] VAR101;
assign VAR101 = VAR170 * VAR189;
endmodule
module MODULE4 (
VAR170,
VAR101);
input clk;
input VAR44;
input [17:0] VAR170;
output [17:0] VAR101;
assign VAR101 = VAR170;
endmodule | mit |
bunnie/novena-sd-fpga | novena-sd.srcs/sources_1/ip/mig_v3_91_0/ddr3_if/user_design/rtl/infrastructure.v | 10,226 | module MODULE1 #
(
parameter VAR71 = 2500,
parameter VAR13 = 1,
parameter VAR111 = "VAR75",
parameter VAR115 = 1,
parameter VAR8 = 1,
parameter VAR1 = 16,
parameter VAR38 = 8,
parameter VAR6 = 2,
parameter VAR59 = 1
)
(
input VAR63,
input VAR47,
input VAR93,
input VAR110,
output VAR21,
output VAR45,
output VAR57,
output VAR7,
output VAR86,
output VAR61,
output VAR17,
output VAR14,
output VAR101
);
localparam VAR65 = 25;
localparam VAR39 = VAR71 / 1000.0;
localparam VAR2 = VAR71/1000;
wire VAR95;
wire VAR84;
wire VAR58;
wire VAR22;
wire VAR83;
wire VAR27;
wire VAR25;
reg [VAR65-1:0] VAR96 ;
wire VAR62;
reg VAR52;
reg VAR56;
wire VAR30;
wire VAR11;
wire VAR19;
assign VAR30 = VAR13 ? ~VAR110: VAR110;
assign VAR21 = VAR58;
assign VAR101 = VAR11;
assign VAR19 = VAR93;
VAR97 #
(
.VAR53 ("VAR16"),
.VAR35 (VAR39),
.VAR29 (VAR39),
.VAR28 (VAR115),
.VAR32 (VAR8),
.VAR72 (VAR1),
.VAR36 (VAR38),
.VAR41 (1),
.VAR98 (1),
.VAR88 (0.000),
.VAR9 (180.000),
.VAR44 (0.000),
.VAR31 (0.000),
.VAR82 (0.000),
.VAR73 (0.000),
.VAR87 (0.500),
.VAR107 (0.500),
.VAR76 (0.500),
.VAR105 (0.500),
.VAR77 (0.500),
.VAR94 (0.500),
.VAR103 ("VAR64"),
.VAR66 ("VAR89"),
.VAR116 (VAR59),
.VAR85 (VAR6),
.VAR24 (0.0),
.VAR68 (0.005000)
)
VAR12
(
.VAR5 (VAR27),
.VAR67 (1'b1),
.VAR60 (VAR19),
.VAR92 (1'b0),
.VAR106 (5'b0),
.VAR42 (1'b0),
.VAR70 (1'b0),
.VAR99 (16'b0),
.VAR54 (1'b0),
.VAR81 (1'b0),
.VAR109 (VAR30),
.VAR55 (),
.VAR49 (VAR27),
.VAR90 (),
.VAR78 (),
.VAR18 (),
.VAR100 (),
.VAR104 (),
.VAR3 (),
.VAR69 (VAR95),
.VAR33 (VAR84),
.VAR112 (VAR22),
.VAR20 (VAR83),
.VAR43 (),
.VAR26 (),
.VAR34 (),
.VAR117 (),
.VAR23 (VAR25)
);
VAR50 VAR48
(
.VAR74 (VAR58),
.VAR40 (VAR22)
);
VAR10 VAR113
(
.VAR74 (VAR61),
.VAR40 (VAR83),
.VAR108 (VAR25)
);
always @(posedge VAR61 , posedge VAR30)
if(VAR30)
VAR52 <= 1'b0;
else if (VAR11)
VAR52 <= 1'b1;
always @(posedge VAR58 , posedge VAR30)
if(VAR30)
VAR56 <= 1'b0;
else if (VAR11)
VAR56 <= 1'b1;
assign VAR57 = VAR30 | ~VAR52;
assign VAR62 = VAR30 | ~VAR56;
always @(posedge VAR58 or posedge VAR62)
if (VAR62)
VAR96 <= {VAR65{1'b1}};
else
VAR96 <= VAR96 << 1;
assign VAR45 = VAR96[VAR65-1];
VAR102 VAR114
( .VAR15 (VAR7),
.VAR51 (VAR86),
.VAR23 (VAR25),
.VAR80 (VAR61),
.VAR37 (VAR17),
.VAR4 (VAR14),
.VAR79 (VAR95),
.VAR91 (VAR84),
.VAR46 (VAR11)
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/clkinv/sky130_fd_sc_hs__clkinv_4.v | 1,909 | module MODULE2 (
VAR4 ,
VAR2 ,
VAR6,
VAR3
);
output VAR4 ;
input VAR2 ;
input VAR6;
input VAR3;
VAR5 VAR1 (
.VAR4(VAR4),
.VAR2(VAR2),
.VAR6(VAR6),
.VAR3(VAR3)
);
endmodule
module MODULE2 (
VAR4,
VAR2
);
output VAR4;
input VAR2;
supply1 VAR6;
supply0 VAR3;
VAR5 VAR1 (
.VAR4(VAR4),
.VAR2(VAR2)
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/and3b/sky130_fd_sc_hdll__and3b_4.v | 2,234 | module MODULE2 (
VAR10 ,
VAR7 ,
VAR6 ,
VAR2 ,
VAR1,
VAR3,
VAR4 ,
VAR9
);
output VAR10 ;
input VAR7 ;
input VAR6 ;
input VAR2 ;
input VAR1;
input VAR3;
input VAR4 ;
input VAR9 ;
VAR5 VAR8 (
.VAR10(VAR10),
.VAR7(VAR7),
.VAR6(VAR6),
.VAR2(VAR2),
.VAR1(VAR1),
.VAR3(VAR3),
.VAR4(VAR4),
.VAR9(VAR9)
);
endmodule
module MODULE2 (
VAR10 ,
VAR7,
VAR6 ,
VAR2
);
output VAR10 ;
input VAR7;
input VAR6 ;
input VAR2 ;
supply1 VAR1;
supply0 VAR3;
supply1 VAR4 ;
supply0 VAR9 ;
VAR5 VAR8 (
.VAR10(VAR10),
.VAR7(VAR7),
.VAR6(VAR6),
.VAR2(VAR2)
);
endmodule | apache-2.0 |
Cognoscan/BoostDSP | verilog/src/math/CordicRectToPolar.v | 6,492 | module MODULE1 #(
parameter VAR5 = 1, parameter VAR2 = 16, parameter VAR27 = 16, parameter VAR16 = 0, parameter VAR19 = 16 )
(
input clk, input rst, input VAR9, input signed [VAR2-1:0] VAR7, input signed [VAR2-1:0] VAR15, output reg [VAR27-1:0] VAR26, output reg [VAR2:0] VAR11, output reg VAR25 );
parameter VAR28 = (VAR2 > (VAR27-1)) ? (VAR27-1) : VAR2;
parameter VAR13 = VAR12(VAR28);
parameter VAR14 = VAR22(-1.0);
localparam VAR23 = (VAR28 > VAR5) ? VAR5 : VAR28;
reg [VAR19-1:0] VAR21; reg [VAR27-1:0] VAR3 [VAR28-1:0];
reg [VAR13-1:0] VAR6; reg [VAR27-1:0] VAR17; reg signed [VAR2:0] VAR4; reg signed [VAR2-1:0] VAR18; reg VAR20;
wire signed [VAR2+VAR19:0] VAR10;
wire VAR8;
integer VAR24;
real VAR1; | apache-2.0 |
Monash-2015-Ultrasonic/Logs | Final System Code/SYSTEMV3/Source/IP/ADDSUBWIDE/ADDSUBWIDE.v | 4,728 | module MODULE1 (
VAR5,
VAR17,
VAR9,
VAR8);
input VAR5;
input [25:0] VAR17;
input [25:0] VAR9;
output [25:0] VAR8;
wire [25:0] VAR6;
wire [25:0] VAR8 = VAR6[25:0];
VAR19 VAR15 (
.VAR5 (VAR5),
.VAR17 (VAR17),
.VAR9 (VAR9),
.VAR8 (VAR6)
,
.VAR7 (),
.VAR13 (),
.VAR18 (),
.VAR1 (),
.VAR10 (),
.VAR11 ()
);
VAR15.VAR22 = "VAR14",
VAR15.VAR21 = "VAR3=VAR20,VAR16=VAR20",
VAR15.VAR4 = "VAR2",
VAR15.VAR23 = "VAR12",
VAR15.VAR24 = 26;
endmodule | gpl-2.0 |
monotone-RK/FACE | IEICE-Trans/16-way/src/riffa/tx_port_channel_gate_64.v | 7,022 | module MODULE1 #(
parameter VAR30 = 9'd64,
parameter VAR7 = 8,
parameter VAR16 = VAR30+1
)
(
input VAR20,
input VAR25, output [VAR16-1:0] VAR29, output VAR10, input VAR14,
input VAR24, input VAR28, output VAR26, input VAR27, input [31:0] VAR9, input [30:0] VAR17, input [VAR30-1:0] VAR11, input VAR18, output VAR12 );
reg [1:0] VAR1=VAR2, VAR1=VAR2;
reg VAR35=0, VAR35=0;
reg [VAR16-1:0] VAR6=0, VAR6=0;
wire VAR40;
reg VAR21=0, VAR21=0;
reg VAR19=0, VAR19=0;
reg [31:0] VAR3=0, VAR3=0;
reg [30:0] VAR15=0, VAR15=0;
reg VAR36=0, VAR36=0;
reg VAR8=0, VAR8=0;
reg VAR13=0, VAR13=0;
assign VAR26 = VAR36;
assign VAR12 = (VAR1[1] & !VAR1[0] & !VAR40);
always @ (posedge VAR24) begin
VAR21 <= (VAR20 ? 1'd0 : VAR21);
VAR19 <= VAR19;
VAR3 <= VAR3;
VAR15 <= VAR15;
end
always @
VAR34 #(.VAR4(VAR16), .VAR23(VAR7)) VAR38 (
.VAR37(VAR24),
.VAR22(VAR20),
.VAR42(VAR35),
.VAR41(VAR6),
.VAR5(VAR40),
.VAR25(VAR25),
.VAR39(VAR20),
.VAR14(VAR14),
.VAR29(VAR29),
.VAR10(VAR10)
);
always @ (posedge VAR24) begin
VAR1 <= (VAR20 ? VAR2 : VAR1);
VAR35 <= (VAR20 ? 1'd0 : VAR35);
VAR6 <= VAR6;
VAR36 <= (VAR20 ? 1'd0 : VAR36);
VAR8 <= (VAR20 ? 1'd0 : VAR8);
VAR13 <= (VAR20 ? 1'd0 : VAR13);
end
always @ (*) begin
VAR1 = VAR1;
VAR35 = VAR35;
VAR6 = VAR6;
VAR8 = VAR8;
VAR36 = VAR36;
VAR13 = VAR13;
case (VAR1)
VAR13 = 0;
if (!VAR40) begin
VAR36 = VAR21;
VAR35 = VAR21;
VAR6 = {1'd1, VAR3, VAR15, VAR19};
if (VAR21)
VAR1 = VAR33;
end
end
VAR13 = (VAR13 | !VAR21);
if (!VAR40) begin
if (VAR13 | !VAR21)
VAR1 = VAR32;
end
else
VAR1 = VAR31;
end
end
VAR35 = VAR18; VAR6 = {1'd0, VAR11}; end
if (!VAR21)
VAR1 = VAR32;
end
VAR8 = 1;
VAR35 = 1;
VAR6 = {1'd1, {VAR30{1'd0}}};
if (VAR8)
VAR1 = VAR2;
end
end
endcase
end
endmodule | mit |
r2t2sdr/r2t2 | fpga/modules/adi_hdl/library/axi_ad9122/axi_ad9122_if.v | 7,457 | module MODULE1 (
VAR21,
VAR44,
VAR71,
VAR38,
VAR64,
VAR24,
VAR34,
VAR54,
VAR26,
VAR46,
VAR32,
VAR1,
VAR20,
VAR23,
VAR36,
VAR66,
VAR62,
VAR60,
VAR22,
VAR39,
VAR50,
VAR53,
VAR58,
VAR55,
VAR10,
VAR45,
VAR13,
VAR28,
VAR70,
VAR51,
VAR11,
VAR63,
VAR7,
VAR31,
VAR41,
VAR56,
VAR6,
VAR72);
parameter VAR69 = 0;
parameter VAR37 = 1;
parameter VAR48 = 1;
parameter VAR12 = "VAR14";
input VAR21;
input VAR44;
output VAR71;
output VAR38;
output VAR64;
output VAR24;
output [15:0] VAR34;
output [15:0] VAR54;
input VAR26;
output VAR46;
output VAR32;
output VAR1;
input VAR20;
input [15:0] VAR23;
input VAR36;
input [15:0] VAR66;
input VAR62;
input [15:0] VAR60;
input VAR22;
input [15:0] VAR39;
input VAR50;
input [15:0] VAR53;
input VAR58;
input [15:0] VAR55;
input VAR10;
input [15:0] VAR45;
input VAR13;
input [15:0] VAR28;
input VAR70;
input VAR51;
input VAR11;
input VAR63;
input VAR7;
input [11:0] VAR31;
input [15:0] VAR41;
output [15:0] VAR56;
output VAR6;
output VAR72;
reg VAR27 = 'd0;
reg VAR1 = 'd0;
always @(posedge VAR32) begin
if (VAR26 == 1'b1) begin
VAR27 <= 1'd0;
VAR1 <= 1'd0;
end else begin
VAR27 <= VAR72;
VAR1 <= VAR27;
end
end
VAR29 #(
.VAR68 (VAR69),
.VAR42(VAR37),
.VAR18(16))
VAR4 (
.rst (VAR26),
.clk (VAR46),
.VAR30 (VAR32),
.VAR49 (VAR23),
.VAR73 (VAR53),
.VAR16 (VAR66),
.VAR33 (VAR55),
.VAR61 (VAR60),
.VAR59 (VAR45),
.VAR43 (VAR39),
.VAR52 (VAR28),
.VAR17 (VAR34),
.VAR8 (VAR54));
VAR29 #(
.VAR68 (VAR69),
.VAR42(VAR37),
.VAR18(1))
VAR3 (
.rst (VAR26),
.clk (VAR46),
.VAR30 (VAR32),
.VAR49 (VAR20),
.VAR73 (VAR50),
.VAR16 (VAR36),
.VAR33 (VAR58),
.VAR61 (VAR62),
.VAR59 (VAR10),
.VAR43 (VAR22),
.VAR52 (VAR13),
.VAR17 (VAR64),
.VAR8 (VAR24));
VAR29 #(
.VAR68 (VAR69),
.VAR42(VAR37),
.VAR18(1))
VAR5 (
.rst (VAR26),
.clk (VAR46),
.VAR30 (VAR32),
.VAR49 (1'b1),
.VAR73 (1'b0),
.VAR16 (1'b1),
.VAR33 (1'b0),
.VAR61 (1'b1),
.VAR59 (1'b0),
.VAR43 (1'b1),
.VAR52 (1'b0),
.VAR17 (VAR71),
.VAR8 (VAR38));
VAR9 #(
.VAR42 (VAR37),
.VAR65 (VAR48),
.VAR25 (VAR69),
.VAR47 (1.667),
.VAR35 (6),
.VAR67 (12),
.VAR57 (2),
.VAR2 (8))
VAR40 (
.VAR70 (VAR70),
.VAR15 (VAR21),
.VAR19 (VAR44),
.clk (VAR46),
.VAR30 (VAR32),
.VAR51 (VAR51),
.VAR11 (VAR11),
.VAR63 (VAR63),
.VAR7 (VAR7),
.VAR31 (VAR31),
.VAR41 (VAR41),
.VAR56 (VAR56),
.VAR6 (VAR6),
.VAR72 (VAR72));
endmodule | gpl-3.0 |
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0 | cells/aoi222/gf180mcu_fd_sc_mcu9t5v0__aoi222_1.functional.v | 3,002 | module MODULE1( VAR26, VAR36, VAR1, VAR19, VAR21, VAR7, VAR8 );
input VAR8, VAR7, VAR1, VAR21, VAR36, VAR26;
output VAR19;
wire VAR32;
not VAR10( VAR32, VAR8 );
wire VAR3;
not VAR16( VAR3, VAR1 );
wire VAR27;
not VAR9( VAR27, VAR36 );
wire VAR4;
and VAR5( VAR4, VAR32, VAR3, VAR27 );
wire VAR18;
not VAR17( VAR18, VAR26 );
wire VAR20;
and VAR29( VAR20, VAR32, VAR3, VAR18 );
wire VAR30;
not VAR15( VAR30, VAR21 );
wire VAR35;
and VAR25( VAR35, VAR32, VAR30, VAR27 );
wire VAR13;
and VAR34( VAR13, VAR32, VAR30, VAR18 );
wire VAR33;
not VAR31( VAR33, VAR7 );
wire VAR12;
and VAR6( VAR12, VAR33, VAR3, VAR27 );
wire VAR23;
and VAR14( VAR23, VAR33, VAR3, VAR18 );
wire VAR11;
and VAR2( VAR11, VAR33, VAR30, VAR27 );
wire VAR28;
and VAR22( VAR28, VAR33, VAR30, VAR18 );
or VAR24( VAR19, VAR4, VAR20, VAR35, VAR13, VAR12, VAR23, VAR11, VAR28 );
endmodule | apache-2.0 |
ECE492-Team5/Platform | soc-platform-quartusii/soc_system/synthesis/submodules/soc_system_jtag_uart.v | 16,904 | module MODULE2 (
clk,
VAR20,
VAR10,
VAR30,
VAR49,
VAR11,
VAR57
)
;
output VAR30;
output [ 7: 0] VAR49;
output VAR11;
output [ 5: 0] VAR57;
input clk;
input [ 7: 0] VAR20;
input VAR10;
wire VAR30;
wire [ 7: 0] VAR49;
wire VAR11;
wire [ 5: 0] VAR57;
always @(posedge clk)
begin
if (VAR10)
("%VAR43", VAR20);
end
assign VAR57 = {6{1'b0}};
assign VAR49 = {8{1'b0}};
assign VAR30 = 1'b0;
assign VAR11 = 1'b1;
endmodule
module MODULE1 (
clk,
VAR23,
VAR20,
VAR10,
VAR39,
VAR30,
VAR49,
VAR11,
VAR57
)
;
output VAR30;
output [ 7: 0] VAR49;
output VAR11;
output [ 5: 0] VAR57;
input clk;
input VAR23;
input [ 7: 0] VAR20;
input VAR10;
input VAR39;
wire VAR30;
wire [ 7: 0] VAR49;
wire VAR11;
wire [ 5: 0] VAR57;
MODULE2 MODULE4
(
.clk (clk),
.VAR30 (VAR30),
.VAR20 (VAR20),
.VAR10 (VAR10),
.VAR49 (VAR49),
.VAR11 (VAR11),
.VAR57 (VAR57)
);
endmodule
module MODULE4 (
clk,
VAR27,
VAR7,
VAR16,
VAR46,
VAR35,
VAR31
)
;
output VAR16;
output [ 7: 0] VAR46;
output VAR35;
output [ 5: 0] VAR31;
input clk;
input VAR27;
input VAR7;
reg [ 31: 0] VAR22;
wire VAR16;
reg VAR12;
wire [ 7: 0] VAR46;
wire VAR33;
wire [ 31: 0] VAR44;
wire [ 6: 0] VAR25;
wire VAR35;
wire [ 5: 0] VAR31;
always @(posedge clk or negedge VAR7)
begin
if (VAR7 == 0)
begin
VAR22 <= 32'h0;
VAR12 <= 1'b0;
end
else
begin
VAR12 <= VAR27;
if (VAR12)
VAR22 <= VAR22 - 1'b1;
if (VAR33)
VAR22 <= VAR44;
end
end
assign VAR16 = VAR22 == 32'b0;
assign VAR35 = VAR22 > 7'h40;
assign VAR25 = (VAR35) ? 7'h40 : VAR22;
assign VAR31 = VAR25[5 : 0];
assign VAR33 = 1'b0;
assign VAR44 = 32'b0;
assign VAR46 = 8'b0;
endmodule
module MODULE3 (
clk,
VAR23,
VAR27,
VAR7,
VAR47,
VAR36,
VAR16,
VAR46,
VAR35,
VAR31
)
;
output VAR16;
output [ 7: 0] VAR46;
output VAR35;
output [ 5: 0] VAR31;
input clk;
input VAR23;
input VAR27;
input VAR7;
input [ 7: 0] VAR47;
input VAR36;
wire VAR16;
wire [ 7: 0] VAR46;
wire VAR35;
wire [ 5: 0] VAR31;
MODULE4 MODULE2
(
.clk (clk),
.VAR16 (VAR16),
.VAR27 (VAR27),
.VAR46 (VAR46),
.VAR35 (VAR35),
.VAR31 (VAR31),
.VAR7 (VAR7)
);
endmodule
module MODULE5 (
VAR42,
VAR19,
VAR9,
VAR1,
VAR26,
clk,
VAR7,
VAR56,
VAR8,
VAR14,
VAR2,
VAR48
)
;
output VAR56;
output [ 31: 0] VAR8;
output VAR14;
output VAR2;
output VAR48;
input VAR42;
input VAR19;
input VAR9;
input VAR1;
input [ 31: 0] VAR26;
input clk;
input VAR7;
reg VAR37;
wire VAR3;
wire VAR56;
wire [ 31: 0] VAR8;
reg VAR14;
reg VAR2;
reg VAR6;
reg VAR45;
wire VAR16;
wire VAR30;
wire VAR23;
wire VAR27;
wire [ 7: 0] VAR46;
wire [ 7: 0] VAR20;
reg VAR10;
reg VAR17;
reg VAR29;
wire VAR34;
wire VAR54;
reg VAR51;
wire [ 7: 0] VAR49;
wire VAR50;
reg VAR41;
wire VAR39;
reg VAR52;
reg VAR48;
wire VAR35;
wire [ 5: 0] VAR31;
reg VAR32;
reg VAR40;
reg VAR21;
reg VAR28;
reg VAR13;
wire [ 7: 0] VAR47;
reg VAR53;
wire VAR5;
wire VAR18;
wire VAR11;
wire [ 5: 0] VAR57;
reg VAR55;
wire VAR36;
assign VAR39 = VAR50 & ~VAR11;
assign VAR36 = VAR5 & ~VAR35;
assign VAR23 = ~VAR7;
MODULE1 MODULE3
(
.clk (clk),
.VAR30 (VAR30),
.VAR23 (VAR23),
.VAR20 (VAR20),
.VAR10 (VAR10),
.VAR49 (VAR49),
.VAR39 (VAR39),
.VAR11 (VAR11),
.VAR57 (VAR57)
);
MODULE3 MODULE1
(
.clk (clk),
.VAR16 (VAR16),
.VAR23 (VAR23),
.VAR27 (VAR27),
.VAR46 (VAR46),
.VAR35 (VAR35),
.VAR31 (VAR31),
.VAR7 (VAR7),
.VAR47 (VAR47),
.VAR36 (VAR36)
);
assign VAR34 = VAR17 & VAR6;
assign VAR54 = VAR29 & (VAR51 | VAR45);
assign VAR56 = VAR34 | VAR54;
assign VAR3 = VAR18 | VAR5;
always @(posedge clk or negedge VAR7)
begin
if (VAR7 == 0)
VAR51 <= 1'b0;
end
else if (VAR18 & ~VAR16)
VAR51 <= 1'b1;
else if (VAR52)
VAR51 <= 1'b0;
end
always @(posedge clk or negedge VAR7)
begin
if (VAR7 == 0)
begin
VAR41 <= 1'b0;
VAR53 <= 1'b1;
end
else
begin
VAR41 <= VAR50 & ~VAR11;
VAR53 <= ~VAR35;
end
end
always @(posedge clk or negedge VAR7)
begin
if (VAR7 == 0)
begin
VAR6 <= 1'b0;
VAR45 <= 1'b0;
VAR10 <= 1'b0;
VAR32 <= 1'b0;
VAR52 <= 1'b0;
VAR17 <= 1'b0;
VAR29 <= 1'b0;
VAR37 <= 1'b0;
VAR55 <= 1'b0;
VAR14 <= 1'b1;
end
else
begin
VAR6 <= {VAR30,VAR57} <= 8;
VAR45 <= (7'h40 - {VAR35,VAR31}) <= 8;
VAR10 <= 1'b0;
VAR52 <= 1'b0;
VAR14 <= ~(VAR19 & (~VAR1 | ~VAR9) & VAR14);
if (VAR3)
VAR37 <= 1'b1;
if (VAR19 & ~VAR1 & VAR14)
if (VAR42)
begin
VAR29 <= VAR26[0];
VAR17 <= VAR26[1];
if (VAR26[10] & ~VAR3)
VAR37 <= 1'b0;
end
else
begin
VAR10 <= ~VAR30;
VAR55 <= VAR30;
end
if (VAR19 & ~VAR9 & VAR14)
begin
if (~VAR42)
VAR32 <= ~VAR16;
VAR52 <= ~VAR42;
end
end
end
assign VAR20 = VAR26[7 : 0];
assign VAR27 = (VAR19 & ~VAR9 & VAR14 & ~VAR42) ? ~VAR16 : 1'b0;
assign VAR8 = VAR52 ? { {9{1'b0}},VAR35,VAR31,VAR32,VAR55,~VAR30,~VAR16,1'b0,VAR37,VAR34,VAR54,VAR46 } : { {9{1'b0}},(7'h40 - {VAR30,VAR57}),VAR32,VAR55,~VAR30,~VAR16,1'b0,VAR37,VAR34,VAR54,{6{1'b0}},VAR17,VAR29 };
always @(posedge clk or negedge VAR7)
begin
if (VAR7 == 0)
VAR48 <= 0;
end
else
VAR48 <= ~VAR30;
end
always @(posedge clk)
begin
VAR13 <= 1'b0;
VAR28 <= 1'b0;
VAR21 <= VAR53 ? VAR49 : {8{VAR41}};
VAR40 <= 1'b0;
end
assign VAR50 = VAR40;
assign VAR5 = VAR28;
assign VAR47 = VAR21;
assign VAR18 = VAR13;
always @(VAR16)
begin
VAR2 = ~VAR16;
end
endmodule | gpl-3.0 |
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu9t5v0 | cells/nor4/gf180mcu_fd_sc_mcu9t5v0__nor4_4.behavioral.pp.v | 1,402 | module MODULE1( VAR10, VAR1, VAR4, VAR6, VAR2, VAR7, VAR5 );
input VAR2, VAR6, VAR10, VAR4;
inout VAR7, VAR5;
output VAR1;
VAR8 VAR3(.VAR10(VAR10),.VAR1(VAR1),.VAR4(VAR4),.VAR6(VAR6),.VAR2(VAR2),.VAR7(VAR7),.VAR5(VAR5));
VAR8 VAR9(.VAR10(VAR10),.VAR1(VAR1),.VAR4(VAR4),.VAR6(VAR6),.VAR2(VAR2),.VAR7(VAR7),.VAR5(VAR5)); | apache-2.0 |
chadharrington/all_spark_cube | fpga/usb_controller.v | 5,445 | module MODULE1
(
input clk,
input VAR37,
input [15:0] VAR43,
input VAR4,
input VAR24,
input [7:0] VAR5,
output [7:0] VAR44,
output VAR14,
output VAR12,
output VAR28,
output [31:0] VAR22,
output [3:0] VAR36,
output VAR2,
output [3:0] VAR29,
output [1:0] VAR38,
output [4:0] VAR3,
output VAR30
);
wire VAR18, VAR42;
wire VAR39, VAR13;
wire [15:0] VAR7;
wire [7:0] VAR19;
wire [15:0] VAR46;
assign VAR2 = VAR46[13] & VAR39;
VAR26 #(.VAR17(16)) VAR1
(.clk(clk), .in(VAR43), .out(VAR7));
VAR26 #(.VAR17(8)) VAR23
(.clk(clk), .in(VAR5), .out(VAR19));
VAR26 #(.VAR17(2)) VAR41
(.clk(clk), .in({VAR4, VAR24}), .out({VAR18, VAR42}));
VAR32 VAR35
(.clk(clk),
.VAR37(VAR37),
.VAR18(VAR18),
.VAR42(VAR42),
.VAR30(VAR30),
.VAR7(VAR7),
.VAR21(VAR44),
.VAR14(VAR14),
.VAR12(VAR12),
.VAR28(VAR28),
.VAR39(VAR39),
.VAR13(VAR13),
.VAR3(VAR3));
decoder #(.VAR17(4)) VAR15
(.addr(VAR19[7:4]), .VAR20(VAR46));
VAR45 VAR16
(.clk(clk),
.VAR37(VAR37),
.VAR6(VAR46[1] & VAR39),
.VAR8(VAR13),
.VAR11(VAR30));
VAR34 #(.VAR17(2)) VAR33
(.clk(clk),
.VAR37(VAR37),
.VAR40(VAR46[2] & VAR39),
.VAR47(VAR19[1:0]),
.VAR11(VAR38));
VAR34 #(.VAR17(4)) VAR31
(.clk(clk),
.VAR37(VAR37),
.VAR40(VAR46[3] & VAR39),
.VAR47(VAR19[3:0]),
.VAR11(VAR29));
VAR34 #(.VAR17(4)) VAR9
(.clk(clk),
.VAR37(VAR37),
.VAR40(VAR46[4] & VAR39),
.VAR47(VAR19[3:0]),
.VAR11(VAR36));
genvar VAR25;
generate
for (VAR25=0; VAR25<8; VAR25=VAR25+1)
begin : VAR27
VAR34 #(.VAR17(4)) VAR10
(.clk(clk),
.VAR37(VAR37),
.VAR40(VAR46[VAR25+5] & VAR39),
.VAR47(VAR19[3:0]),
.VAR11(VAR22[4*VAR25+3:4*VAR25]));
end
endgenerate
endmodule | mit |
karatekid/ultrasonic-fountain | hardware/src/spi_slave.v | 2,021 | module MODULE1(
input clk,
input rst,
input VAR15,
input VAR24,
output VAR14,
input VAR23,
output VAR8,
input [7:0] din,
output [7:0] dout,
output reg VAR16,
output reg VAR13
);
reg VAR11, VAR20;
reg VAR22, VAR19;
reg VAR21, VAR3;
reg VAR27, VAR1;
reg [7:0] VAR6, VAR9;
reg VAR2, VAR5;
reg [2:0] VAR12, VAR18;
reg [7:0] VAR25, VAR10;
reg VAR7, VAR26;
reg VAR17, VAR4;
assign VAR14 = VAR26;
assign VAR8 = VAR5;
assign dout = VAR10;
always @(*) begin
VAR22 = VAR15;
VAR11 = VAR24;
VAR7 = VAR26;
VAR21 = VAR23;
VAR27 = VAR3;
VAR6 = VAR9;
VAR2 = 1'b0;
VAR12 = VAR18;
VAR25 = VAR10;
VAR17 = VAR19;
VAR16 = 1'b0;
VAR13 = 1'b0;
if (VAR4 == 1'b1 && VAR19 == 1'b0)
VAR16 = 1'b1;
if (VAR4 == 1'b0 && VAR19 == 1'b1)
VAR13 = 1'b1;
if (VAR19) begin
VAR12 = 3'b0;
VAR6 = din;
VAR7 = VAR9[7];
end else begin
if (!VAR1 && VAR3) begin VAR6 = {VAR9[6:0], VAR20};
VAR12 = VAR18 + 1'b1;
if (VAR18 == 3'b111) begin
VAR25 = {VAR9[6:0], VAR20};
VAR2 = 1'b1;
end
end else if (VAR1 && !VAR3) begin VAR7 = VAR9[7];
end else if (!VAR3) begin
if (VAR18 == 3'd0) begin
VAR7 = din[7];
VAR6 = din;
end
end
end
end
always @(posedge clk) begin
if (rst) begin
VAR5 <= 1'b0;
VAR18 <= 3'b0;
VAR10 <= 8'b0;
VAR26 <= 1'b1;
end else begin
VAR5 <= VAR2;
VAR18 <= VAR12;
VAR10 <= VAR25;
VAR26 <= VAR7;
end
VAR3 <= VAR21;
VAR20 <= VAR11;
VAR19 <= VAR22;
VAR9 <= VAR6;
VAR1 <= VAR27;
VAR4 <= VAR17;
end
endmodule | gpl-3.0 |
timtian090/Playground | UVM/UVMPlayground/Lab4/Lab4-Project/TF_BCD_Binary_Encoder.v | 4,777 | module MODULE1();
localparam VAR5 = 17;
localparam VAR1 = 5;
reg [VAR5-1:0] VAR6;
localparam VAR4 = 500000000; localparam VAR3 = ((1.0 / VAR4) * 1000000000.0) / 2.0;
reg VAR2;
begin
begin
begin
begin
end
begin | mit |
TokiSeven/schoolMIPS | board/marsohod_3/marsohod_3.v | 1,297 | module MODULE1(
input VAR20,
input VAR16,
input VAR19,
output [7:0] VAR18,
output [12:1] VAR14
);
wire clk;
wire VAR8 = VAR20;
wire VAR10 = VAR16;
wire VAR7 = ~VAR19;
wire [ 31:0 ] VAR13;
VAR2 VAR2
(
.VAR8 ( VAR8 ),
.VAR10 ( VAR10 ),
.VAR17 ( 4'b1000 ),
.VAR7 ( VAR7 ),
.clk ( clk ),
.VAR5 ( 4'b0010 ),
.VAR13 ( VAR13 )
);
assign VAR18[0] = clk;
assign VAR18[7:1] = VAR13[6:0];
wire [11:0] VAR9;
assign VAR14[12:1] = VAR9;
VAR6 VAR6
(
.VAR4 (VAR4),
.VAR1 (VAR1),
.VAR21 (VAR21),
.VAR8 (VAR8),
.VAR9 (VAR9)
);
wire [6:0] VAR21;
wire [6:0] VAR1;
wire [6:0] VAR4;
VAR3 VAR11 (VAR13 [3:0], VAR21 [6:0]);
VAR3 VAR12 (VAR13 [7:4], VAR1 [6:0]);
VAR3 VAR15 (VAR13 [11:8], VAR4 [6:0]);
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/dlxtn/sky130_fd_sc_ms__dlxtn.functional.pp.v | 1,777 | module MODULE1 (
VAR3 ,
VAR13 ,
VAR10,
VAR1 ,
VAR7 ,
VAR9 ,
VAR4
);
output VAR3 ;
input VAR13 ;
input VAR10;
input VAR1 ;
input VAR7 ;
input VAR9 ;
input VAR4 ;
wire VAR2 ;
wire VAR5;
not VAR8 (VAR2 , VAR10 );
VAR6 VAR11 (VAR5 , VAR13, VAR2, , VAR1, VAR7);
buf VAR12 (VAR3 , VAR5 );
endmodule | apache-2.0 |
keith-epidev/VHDL-lib | top/lab_7/part_3/ip/xfft/xfft_stub.v | 2,436 | module MODULE1(VAR15, VAR1, VAR4, VAR19, VAR17, VAR16, VAR9, VAR5, VAR10, VAR14, VAR11, VAR7, VAR12, VAR6, VAR18, VAR3, VAR13, VAR8, VAR2)
;
input VAR15;
input [7:0]VAR1;
input VAR4;
output VAR19;
input [31:0]VAR17;
input VAR16;
output VAR9;
input VAR5;
output [63:0]VAR10;
output [15:0]VAR14;
output VAR11;
input VAR7;
output VAR12;
output VAR6;
output VAR18;
output VAR3;
output VAR13;
output VAR8;
output VAR2;
endmodule | gpl-2.0 |
JeremySavonet/Eurobot-2017-Moon-Village | software/custom_leds/fpga/soc_system/synthesis/submodules/altera_jtag_streaming.v | 26,252 | module MODULE1 #(
parameter VAR34 = 0,
parameter VAR38 = 0,
parameter VAR65 = 0,
parameter VAR52 = -1
) (
input wire VAR33,
input wire VAR109,
output reg VAR94,
input wire [2:0] VAR24,
input wire VAR103,
input wire VAR30,
input wire VAR49,
input wire VAR70,
output wire [7:0] VAR71,
output wire VAR92,
input wire [7:0] VAR5,
input wire VAR91,
output wire VAR55,
input wire VAR80,
input wire VAR111,
output reg VAR90,
output wire VAR95,
output reg VAR32,
output reg [(VAR52>0?VAR52:1)-1:0] VAR7,
output reg VAR62
);
function integer VAR18;
input [31:0] VAR106;
integer VAR61;
begin
VAR61 = VAR106;
if ( VAR61 <= 0 ) VAR18 = 0;
end
else begin
for(VAR18 = -1; VAR61 > 0; VAR18 = VAR18 + 1)
VAR61 = VAR61 >> 1;
end
end
endfunction
localparam VAR69 = VAR18(VAR38);
localparam VAR6 = VAR18(VAR65);
localparam VAR20 = 8;
localparam VAR118 = 3;
localparam VAR76 = 0;
localparam VAR59 = 1;
localparam VAR1 = 2;
localparam VAR79 = 3;
localparam VAR3 = 4;
localparam VAR36 = 5;
localparam VAR78 = 3;
localparam VAR28 = 'h0;
localparam VAR88 = 'h1;
localparam VAR41 = 'h2;
localparam VAR93 = 'h3;
localparam VAR47 = 'h0;
localparam VAR2 = 'h1;
localparam VAR89 = 'h2;
reg [1:0] VAR27 = VAR28;
reg [1:0] VAR23 = VAR47;
reg [ 7:0] VAR14 = 'b0;
reg [ 7:0] VAR17 = 'b0;
reg VAR25 = 'b0;
reg [ 2:0] VAR46 = 'b0;
reg [10:0] VAR82 = 'b0;
reg [ 8:0] VAR73 = 'b0;
reg [VAR52+2:0] VAR72 = 'b0;
reg [ 8:0] VAR100 = 'b0;
reg [ 7:0] VAR45 = 'b0;
reg [ 2:0] VAR67 = 'b0;
reg [ 2:0] VAR98 = 'b0;
reg [ 3:0] VAR54 = 'b0;
reg [ 3:0] VAR75 = 'b0;
reg [18:0] VAR8 = 'b0;
reg [18:0] VAR44 = 'b0;
reg VAR31 = 'b0;
reg VAR13 = 'b0;
reg VAR35 = 'b0;
reg VAR68 = 'b0;
reg VAR99 = 'b0;
wire VAR114;
wire VAR16;
wire VAR11;
wire VAR101;
assign VAR114 = (VAR67 == 1);
assign VAR16 = (VAR98 == 1);
assign VAR11 = (VAR100[2:0] == 'b0);
assign VAR101 = (VAR8 == 'b0);
reg [ 7:0] VAR40 = 'b0;
reg [15:0] VAR116 = 'b0;
reg [9:0] VAR108 = 'b0;
reg [2:0] VAR21 = 'b0;
reg [2:0] VAR15 = 'b0;
wire [7:0] VAR81;
wire VAR105;
wire VAR110;
wire [7:0] VAR96;
reg VAR85 = 'b0;
reg [7:0] VAR48 = 'b0;
reg VAR9 = 'b0;
wire [7:0] VAR39;
wire VAR119;
assign VAR71 = VAR39;
assign VAR92 = VAR119;
assign VAR55 = VAR110;
assign VAR81 = VAR5;
assign VAR105 = VAR91;
reg VAR120 = 'b0;
reg VAR104 = 'b0;
reg VAR74 = 'b1;
wire VAR19;
assign VAR19 = VAR91;
wire [18:0] VAR87;
wire [18:0] VAR42;
wire [18:0] VAR57;
assign VAR87 = { VAR108, {8{1'b1}} };
assign VAR42 = (VAR15 == 0) ? 19'h0 : (19'h00080 << VAR15);
assign VAR57 = (VAR21 == 0) ? 19'h0 : (19'h00080 << VAR21);
wire VAR26;
wire VAR115;
wire VAR4;
wire VAR107;
VAR63 #(.VAR50(VAR118)) VAR64 (
.clk(VAR33),
.VAR70(1'b1),
.din(VAR120),
.dout(VAR26));
VAR63 #(.VAR50(VAR118)) VAR97 (
.clk(VAR33),
.VAR70(1'b1),
.din(VAR111),
.dout(VAR115));
VAR63 #(.VAR50(VAR118)) VAR66 (
.clk(VAR33),
.VAR70(1'b1),
.din(VAR104),
.dout(VAR4));
VAR63 #(.VAR50(VAR20)) VAR53 (
.clk(VAR80),
.VAR70(VAR74),
.din(1'b1),
.dout(VAR107));
always @ (posedge VAR80 or negedge VAR107) begin
if (~VAR107) begin
VAR120 <= 1'b0;
end else begin
VAR120 <= 1'b1;
end
end
always @ (posedge VAR80) begin
VAR104 <= ~VAR104;
end
always @ (posedge VAR33) begin
VAR9 <= 1'b0;
VAR85 <= 1'b0;
if (VAR24 == VAR76) begin
if (VAR103) begin
if (VAR40 == 'b0) begin
VAR27 <= VAR88;
end else begin
VAR27 <= VAR28;
end
VAR45 <= VAR40;
VAR54 <= 15;
VAR67 <= 0;
VAR68 <= 1'b0;
VAR99 <= 1'b0;
VAR35 <= 1'b0;
VAR44 <= 0;
end
if (VAR30) begin
case (VAR27)
VAR28: begin
VAR45 <= VAR45 - 1'b1;
if (VAR45 == 1) begin
VAR27 <= VAR88;
end
end
VAR88: begin
VAR116 <= {VAR109, VAR116[15:1]};
VAR54 <= VAR54 - 1'b1;
if (VAR54 == 3) begin
VAR21 <= {VAR109, VAR116[15:14]};
VAR108 <= VAR116[13:4];
VAR27 <= VAR41;
VAR68 <= 1'b1;
end
end
VAR41: begin
VAR116 <= {VAR109, VAR116[15:1]};
VAR54 <= VAR54 - 1'b1;
if (VAR68) begin
VAR68 <= 1'b0;
if (VAR21 == 3'b111) begin
VAR35 <= 1'b1;
end
VAR8 <= VAR87;
end
if (VAR54 == 0) begin
VAR15 <= {VAR109, VAR116[15:14]};
VAR27 <= VAR93;
VAR99 <= 1'b1;
end
end
VAR93: begin
VAR14 <= {VAR109, VAR14[7:1]};
if (VAR99) begin
VAR99 <= 1'b0;
case (VAR15)
3'b111: VAR44 <= VAR87 + 1'b1;
3'b000: VAR44 <= 'b0;
default: VAR44 <= VAR42;
endcase
end
VAR67 <= VAR67 - 1'b1;
VAR31 <= (VAR44 != 0);
if (VAR114 && VAR31) begin
VAR44 <= VAR44 - 1'b1;
VAR9 <= 1'b1;
VAR48 <= {VAR109, VAR14[7:1]};
end
end
endcase
end
end
if (VAR24 == VAR76) begin
if (VAR103) begin
VAR23 <= VAR47;
if (|VAR40[2:0]) begin
VAR100[8:3] <= VAR40[7:3] + 1'b1;
VAR100[2:0] <= 3'b0;
end else begin
VAR100 <= {1'b0, VAR40};
end
VAR75 <= 0;
VAR98 <= 0;
VAR17 <= {{7{1'b0}}, VAR19};
VAR13 <= 0;
end
if (VAR30) begin
VAR17 <= {1'b0, VAR17[7:1]};
case (VAR23)
VAR47: begin
VAR75 <= VAR75 - 1'b1;
if (VAR75 == 2) begin
if (VAR100 == 0) begin
VAR85 <= VAR35;
end
end
if (VAR75 == 1) begin
if (VAR100 == 0) begin
VAR23 <= VAR89;
VAR13 <= VAR35 || (VAR8<=VAR57+1);
VAR17 <= VAR35 ? VAR96 : 8'h4a;
end else begin
VAR23 <= VAR2;
VAR100 <= VAR100 - 1'b1;
VAR85 <= 1'b0;
VAR17 <= 8'h4a;
end
end
end
VAR2: begin
VAR100 <= VAR100 - 1'b1;
if (VAR11) begin
VAR17 <= 8'h4a;
end
if (VAR100 == 1) begin
VAR85 <= VAR35;
end
if (VAR100 == 0) begin VAR23 <= VAR89;
VAR13 <= VAR35 || (VAR8<=VAR57+1);
VAR17 <= VAR35 ? VAR96 : 8'h4a;
end
end
VAR89: begin
VAR98 <= VAR98 - 1'b1;
if (VAR98 == 2) begin
VAR85 <= VAR101 ? 1'b0 : VAR13;
end
if (VAR16) begin
if (~VAR101) begin
VAR8 <= VAR8 - 1'b1;
end
VAR13 <= VAR35 || (VAR8<=VAR57+1);
VAR17 <= (VAR13 & ~VAR101) ? VAR96 : 8'h4a;
end
end
endcase
end
end
if (VAR24 == VAR59) begin
if (VAR103) begin
VAR25 <= 1'b0; end
if (VAR30) begin
VAR25 <= VAR109;
end
end
if (VAR24 == VAR1) begin
if (VAR103) begin
VAR46 <= {VAR26, VAR4, VAR115};
end
if (VAR30) begin
VAR46 <= {1'b0, VAR46[2:1]}; end
if (VAR49) begin
VAR74 <= 1'b0;
end else begin
VAR74 <= 1'b1;
end
end
if (VAR24 == VAR79) begin
if (VAR103) begin
VAR82 <= {VAR34[2:0], VAR69[3:0], VAR6[3:0]};
end
if (VAR30) begin
VAR82 <= {1'b0, VAR82[10:1]}; end
end
if (VAR24 == VAR3) begin
if (VAR103) begin
VAR73 <= 'b0; end
if (VAR30) begin
VAR73 <= {VAR109, VAR73[8:1]};
end
if (VAR49) begin
{VAR90, VAR40} <= VAR73;
end
end
end
always @ * begin
if (VAR30) begin
case (VAR24)
VAR76: VAR94 <= VAR17[0];
VAR59: VAR94 <= VAR25;
VAR1: VAR94 <= VAR46[0];
VAR79: VAR94 <= VAR82[0];
VAR3: VAR94 <= VAR73[0];
VAR36: VAR94 <= VAR72[0];
default: VAR94 <= 1'b0;
endcase
end else begin
VAR94 <= 1'b0;
end
end
VAR22 VAR86 (
.clk (VAR33),
.VAR70 (VAR70),
.VAR60 (), .VAR84 (VAR9),
.VAR113 (VAR48),
.VAR37 (1'b1), .VAR77 (VAR119),
.VAR29 (VAR39)
);
VAR58 VAR112 (
.clk (VAR33),
.VAR70 (VAR70),
.VAR60 (VAR110),
.VAR84 (VAR105),
.VAR113 (VAR81),
.VAR37 (VAR85),
.VAR77 (),
.VAR29 (VAR96)
);
generate
if (VAR52 > 0)
begin : VAR51
reg [VAR52+2:0] VAR10 = 'b0;
reg VAR56 = 1'b0;
wire VAR83;
reg VAR43;
always @ (posedge VAR33) begin
if (VAR24 == VAR36) begin
if (VAR103) begin
VAR72 <= 'b0;
VAR72[VAR52+2] <= 1'b1;
end
if (VAR30) begin
VAR72 <= {VAR109, VAR72[VAR52+2:1]};
end
if (VAR49) begin
VAR10 <= VAR72;
VAR56 <= VAR10[VAR52+2] ? 1'b0 : ~VAR56;
end
end
end
VAR63 #(.VAR50(VAR20)) VAR117 (
.clk(VAR80),
.VAR70(1'b1),
.din(VAR10[VAR52+2]),
.dout(VAR95));
VAR63 #(.VAR50(VAR20)) VAR12 (
.clk(VAR80),
.VAR70(1'b1),
.din(VAR56),
.dout(VAR83));
always @ (posedge VAR80 or posedge VAR95) begin
if (VAR95) begin
VAR32 <= 1'b0;
VAR43 <= 1'b0;
end else begin
if ((VAR83 ^ VAR43) && VAR10[VAR52+1]) begin
VAR32 <= 1'b1;
VAR7 <= VAR10[VAR52:1];
VAR62 <= VAR10[0];
end else begin
VAR32 <= 1'b0;
end
VAR43 <= VAR83;
end
end
end
else
begin : VAR102
always @ (posedge VAR33) begin
VAR72[0] <= 1'b0;
end
assign VAR95 = 1'b0;
always @ (posedge VAR80) begin
VAR32 <= 1'b0;
VAR62 <= 'b0;
VAR7 <= 'b0;
end
end
endgenerate
endmodule | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/and4b/sky130_fd_sc_hs__and4b.symbol.v | 1,287 | module MODULE1 (
input VAR7,
input VAR1 ,
input VAR4 ,
input VAR2 ,
output VAR3
);
supply1 VAR5;
supply0 VAR6;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/clkinv/sky130_fd_sc_lp__clkinv_8.v | 2,036 | module MODULE2 (
VAR5 ,
VAR1 ,
VAR3,
VAR2,
VAR6 ,
VAR8
);
output VAR5 ;
input VAR1 ;
input VAR3;
input VAR2;
input VAR6 ;
input VAR8 ;
VAR7 VAR4 (
.VAR5(VAR5),
.VAR1(VAR1),
.VAR3(VAR3),
.VAR2(VAR2),
.VAR6(VAR6),
.VAR8(VAR8)
);
endmodule
module MODULE2 (
VAR5,
VAR1
);
output VAR5;
input VAR1;
supply1 VAR3;
supply0 VAR2;
supply1 VAR6 ;
supply0 VAR8 ;
VAR7 VAR4 (
.VAR5(VAR5),
.VAR1(VAR1)
);
endmodule | apache-2.0 |
ptracton/wb_soc_template | rtl/ZIP/rtl/pfcache.v | 9,666 | module MODULE1(VAR33, VAR12, VAR27, VAR13,
VAR53, VAR51, VAR34, VAR26, VAR11,
VAR7, VAR52, VAR35, VAR19, VAR56,
VAR18, VAR23, VAR44, VAR31,
VAR43);
parameter VAR15 = 8, VAR6=24,
VAR4=5; localparam VAR49=(1<<VAR15); localparam VAR20=VAR15; localparam VAR39=VAR15-VAR4; localparam VAR55 = 32; localparam VAR22=VAR6; input wire VAR33, VAR12, VAR27;
input wire VAR13;
input wire VAR53;
input wire [(VAR22-1):0] VAR51;
output wire [(VAR55-1):0] VAR34;
output wire [(VAR22-1):0] VAR26;
output wire VAR11;
output reg VAR7, VAR52;
output wire VAR35;
output reg [(VAR22-1):0] VAR19;
output wire [(VAR55-1):0] VAR56;
input wire VAR18, VAR23, VAR44;
input wire [(VAR55-1):0] VAR31;
output reg VAR43;
assign VAR35 = 1'b0;
assign VAR56 = 0;
wire VAR24;
reg [(VAR55-1):0] VAR46 [0:((1<<VAR20)-1)];
reg [(VAR22-VAR20-1):0] VAR21 [0:((1<<(VAR4))-1)];
reg [((1<<(VAR4))-1):0] VAR14;
reg [(VAR22-1):0] VAR40;
reg [(VAR20-1):0] VAR28;
reg [(VAR22-1):VAR20] VAR47, VAR54;
wire [(VAR22-1):VAR20] VAR48;
wire [(VAR22-1):VAR39] VAR1;
reg VAR17;
reg [(VAR22-1):VAR39] VAR8;
reg [(VAR55-1):0] VAR30, VAR16;
reg [(VAR22-1):0] VAR9, VAR32;
reg VAR29;
always @(posedge VAR33)
begin
VAR29 <= ((VAR24)&&(VAR53))||(VAR27);
VAR30 <= VAR46[VAR51[(VAR20-1):0]];
VAR16 <= VAR46[VAR40[(VAR20-1):0]];
VAR9 <= VAR51;
VAR32 <= VAR40;
end
assign VAR26 = (VAR29) ? VAR9 : VAR32;
assign VAR34 = (VAR29) ? VAR30 : VAR16;
reg VAR25;
always @(posedge VAR33)
if (((VAR24)&&(VAR53))||(VAR13)||(VAR27))
VAR25 <= 1'b1;
else
VAR25 <= 1'b0;
VAR38 VAR47 = 0;
always @(posedge VAR33)
VAR47 <= VAR21[VAR51[(VAR20-1):VAR39]];
VAR38 VAR54 = 0;
always @(posedge VAR33)
VAR54 <= VAR21[VAR40[(VAR20-1):VAR39]];
assign VAR48 = (VAR25)?VAR47 : VAR54;
VAR38 VAR40 = 0;
always @(posedge VAR33)
if (((VAR24)&&(VAR53))||(VAR13)||(VAR27))
VAR40 <= VAR51;
assign VAR1 = VAR40[(VAR22-1):VAR39];
wire VAR37, VAR5;
assign VAR37 = ((VAR51[(VAR22-1):VAR39] == VAR1)
&&(VAR47 == VAR51[(VAR22-1):VAR20])
&&(VAR14[VAR51[(VAR20-1):VAR39]]));
assign VAR5 = (
(VAR48 == VAR40[(VAR22-1):VAR20])
&&(VAR14[VAR40[(VAR20-1):VAR39]]));
reg [1:0] delay;
VAR38 delay = 2'h3;
reg VAR3;
always @(posedge VAR33)
if ((VAR12)||(VAR13)||(VAR27)||((VAR24)&&(VAR53)))
begin
VAR3 <= 1'b1;
delay <= 2'h2;
end else if (~VAR24) begin VAR3 <= 1'b0;
if (VAR7)
delay <= 2'h2;
end
else if (delay != 0)
delay <= delay + 2'b11; end
reg VAR45, VAR10;
always @(posedge VAR33)
VAR45 <= VAR37;
always @(posedge VAR33)
VAR10 <= VAR5;
assign VAR24 = ((VAR3)?(VAR45):(VAR10));
assign VAR11 = (((VAR3)?(VAR45):(VAR10))
||((VAR43)&&(~VAR7)))
&&(~VAR27)&&(~VAR12);
reg VAR42;
VAR38 VAR42 = 1'b0;
always @(posedge VAR33)
VAR42 <= (VAR7)&&(
(VAR28[(VAR39-1):1]=={(VAR39-1){1'b1}})
&&((VAR28[0])||(VAR18)));
reg VAR50;
VAR38 VAR50 = 1'b0;
always @(posedge VAR33)
VAR50 <= ((~VAR24)&&(delay==0)
&&((VAR54 != VAR40[(VAR22-1):VAR20])
||(~VAR14[VAR40[(VAR20-1):VAR39]]))
&&((~VAR17)
||(VAR40[(VAR22-1):VAR39] != VAR8)));
reg VAR36;
VAR38 VAR36 = 1'b0;
always @(posedge VAR33)
VAR36 <= (VAR7)&&(VAR19[(VAR39-1):1] == {(VAR39-1){1'b1}})
&&((~VAR23)|(VAR19[0]));
VAR38 VAR7 = 1'b0;
VAR38 VAR52 = 1'b0;
VAR38 VAR19 = {(VAR22){1'b0}};
VAR38 VAR28 = 0;
always @(posedge VAR33)
if ((VAR12)||(VAR13))
begin
VAR7 <= 1'b0;
VAR52 <= 1'b0;
end else if (VAR7)
begin
if (VAR44)
VAR52 <= 1'b0;
end
else if ((VAR52)&&(~VAR23)&&(VAR36))
VAR52 <= 1'b0;
if (((VAR18)&&(VAR42))||(VAR44))
VAR7 <= 1'b0;
end else if (VAR50)
begin
VAR7 <= 1'b1;
VAR52 <= 1'b1;
end
always @(posedge VAR33)
if (VAR7) VAR21[VAR19[(VAR20-1):VAR39]] <= VAR19[(VAR22-1):VAR20];
always @(posedge VAR33)
if ((VAR7)&&(VAR18))
VAR28 <= VAR28 + 1;
end
else if (~VAR7)
VAR28 <= { VAR40[(VAR20-1):VAR39], {(VAR39){1'b0}} };
always @(posedge VAR33)
if ((VAR52)&&(~VAR23)&&(~VAR36))
VAR19[(VAR39-1):0] <= VAR19[(VAR39-1):0]+1;
else if (~VAR7)
VAR19 <= { VAR40[(VAR22-1):VAR39], {(VAR39){1'b0}} };
always @(posedge VAR33)
if (VAR7) VAR46[VAR28] <= VAR31;
reg VAR41;
VAR38 VAR14 = 0;
VAR38 VAR41 = 1'b0;
reg [(VAR4-1):0] VAR2;
always @(posedge VAR33)
if ((VAR12)||(VAR13))
begin
VAR14 <= 0;
VAR41<= 1'b0;
end
else begin
VAR41 <= ((VAR7)&&(VAR18)&&(VAR42));
if (VAR41)
VAR14[VAR2] <= 1'b1;
if ((~VAR7)&&(VAR50))
VAR14[VAR40[(VAR20-1):VAR39]] <= 1'b0;
end
always @(posedge VAR33)
if ((VAR7)&&(VAR18))
VAR2 <= VAR28[(VAR20-1):VAR39];
VAR38 VAR8 = 0;
VAR38 VAR17 = 0;
always @(posedge VAR33)
if ((VAR12)||(VAR13))
begin
VAR8 <= 0;
VAR17 <= 0;
end else if ((VAR7)&&(VAR44))
begin
VAR8 <= VAR19[(VAR22-1):VAR39];
VAR17 <= 1'b1;
end
VAR38 VAR43 = 1'b0;
always @(posedge VAR33)
if ((VAR12)||(VAR13)||(VAR7))
VAR43 <= 1'b0;
end
else
VAR43 <= (VAR17)
&&(VAR8 == VAR51[(VAR22-1):VAR39]);
endmodule | mit |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/dlygate4sd3/sky130_fd_sc_ms__dlygate4sd3.functional.v | 1,309 | module MODULE1 (
VAR1,
VAR2
);
output VAR1;
input VAR2;
wire VAR5;
buf VAR4 (VAR5, VAR2 );
buf VAR3 (VAR1 , VAR5 );
endmodule | apache-2.0 |
mindrobots/P8X32A_Emulation | P8X32A_Nexys4/src/cog_vid.v | 5,096 | module MODULE1
(
input VAR29,
input VAR11,
input VAR10,
input VAR1,
input VAR15,
input [31:0] VAR18,
input [31:0] VAR34,
input [31:0] VAR27,
input [7:0] VAR17,
input VAR8,
output ack,
output [31:0] VAR32
);
reg [31:0] VAR31;
reg [31:0] VAR30;
always @(posedge VAR29 or negedge VAR10)
if (!VAR10)
VAR31 <= 32'b0;
else if (VAR1)
VAR31 <= VAR18;
always @(posedge VAR29)
if (VAR15)
VAR30 <= VAR18;
reg [7:0] VAR35;
reg [7:0] VAR19;
reg [11:0] VAR4;
reg [31:0] VAR23;
reg [31:0] VAR2;
wire enable = |VAR31[30:29];
wire VAR28;
VAR9 VAR13 (.VAR6(VAR11),.VAR7(enable),.VAR22(VAR28));
wire VAR37 = VAR4 == 1'b1;
wire VAR5 = VAR19 == 1'b1;
always @(posedge VAR28)
if (VAR37)
VAR35 <= VAR30[19:12];
always @(posedge VAR28)
VAR19 <= VAR37 ? VAR30[19:12]
: VAR5 ? VAR35
: VAR19 - 1'b1;
always @(posedge VAR28)
VAR4 <= VAR37 ? VAR30[11:0]
: VAR4 - 1'b1;
always @(posedge VAR28)
if (VAR37 || VAR5)
VAR23 <= VAR37 ? VAR34
: VAR31[28] ? {VAR23[31:30], VAR23[31:2]}
: {VAR23[31], VAR23[31:1]};
always @(posedge VAR28)
if (VAR37)
VAR2 <= VAR27;
reg VAR16;
reg [1:0] VAR3;
always @(posedge VAR28 or posedge VAR3[1])
if (VAR3[1])
VAR16 <= 1'b0;
else if (VAR37)
VAR16 <= 1'b1;
always @(posedge VAR29)
if (enable)
VAR3 <= {VAR3[0], VAR16};
assign ack = VAR3[0];
reg [7:0] VAR36;
wire [31:0] VAR12 = VAR2 >> {VAR31[28] && VAR23[1], VAR23[0], 3'b000};
always @(posedge VAR28)
VAR36 <= VAR12[7:0];
reg [3:0] VAR24;
reg [3:0] VAR20;
always @(posedge VAR28)
VAR24 <= VAR24 + 1'b1;
wire [3:0] VAR21 = VAR36[7:4] + VAR24;
wire [2:0] VAR26 = VAR36[2:0] + { VAR36[3] && VAR21[3],
VAR36[3] && VAR21[3],
VAR36[3] };
always @(posedge VAR28)
VAR20 <= {VAR36[3] && VAR21[3], VAR31[26] ? VAR26 : VAR36[2:0]};
reg [2:0] VAR38;
always @(posedge VAR28)
VAR38 <= VAR31[27] ? VAR26 : VAR36[2:0];
wire [63:0] VAR14 = 64'b0011010001000101010101100110011100110011001000100001000100000000;
wire [3:0] VAR33 = {VAR8 ^ VAR17[VAR31[25:23]], VAR14[{VAR8, VAR38}*4 +: 3]};
wire [7:0] VAR25 = VAR31[30] ? VAR31[29] ? {VAR20, VAR33}
: {VAR33, VAR20}
: VAR36;
assign VAR32 = enable ? {24'b0, VAR25 & VAR31[7:0]} << {VAR31[10:9], 3'b000} : 32'b0;
endmodule | gpl-3.0 |
neale/CS-program | 474-VLSI/Lab_ADC/ADC_ROM.v | 6,400 | module MODULE1 (
address,
VAR44,
VAR50);
input [10:0] address;
input VAR44;
output [11:0] VAR50;
tri1 VAR44;
wire [11:0] VAR2;
wire [11:0] VAR50 = VAR2[11:0];
VAR33 VAR3 (
.VAR41 (address),
.VAR22 (VAR44),
.VAR38 (VAR2),
.VAR53 (1'b0),
.VAR49 (1'b0),
.VAR14 (1'b1),
.VAR24 (1'b0),
.VAR43 (1'b0),
.VAR28 (1'b1),
.VAR36 (1'b1),
.VAR52 (1'b1),
.VAR13 (1'b1),
.VAR9 (1'b1),
.VAR23 (1'b1),
.VAR17 (1'b1),
.VAR29 ({12{1'b1}}),
.VAR32 (1'b1),
.VAR15 (),
.VAR20 (),
.VAR37 (1'b1),
.VAR25 (1'b1),
.VAR51 (1'b0),
.VAR18 (1'b0));
VAR3.VAR1 = "VAR12",
VAR3.VAR34 = "VAR35",
VAR3.VAR16 = "VAR35",
VAR3.VAR47 = "VAR45.VAR30",
VAR3.VAR19 = "VAR5 VAR11 VAR31",
VAR3.VAR39 = "VAR27=VAR10",
VAR3.VAR8 = "VAR33",
VAR3.VAR48 = 2048,
VAR3.VAR46 = "VAR21",
VAR3.VAR6 = "VAR12",
VAR3.VAR7 = "VAR4",
VAR3.VAR40 = 11,
VAR3.VAR26 = 12,
VAR3.VAR42 = 1;
endmodule | unlicense |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/dlrbp/sky130_fd_sc_hs__dlrbp_1.v | 2,334 | module MODULE2 (
VAR4,
VAR5 ,
VAR6 ,
VAR9 ,
VAR3 ,
VAR1 ,
VAR8
);
input VAR4;
input VAR5 ;
input VAR6 ;
output VAR9 ;
output VAR3 ;
input VAR1 ;
input VAR8 ;
VAR2 VAR7 (
.VAR4(VAR4),
.VAR5(VAR5),
.VAR6(VAR6),
.VAR9(VAR9),
.VAR3(VAR3),
.VAR1(VAR1),
.VAR8(VAR8)
);
endmodule
module MODULE2 (
VAR4,
VAR5 ,
VAR6 ,
VAR9 ,
VAR3
);
input VAR4;
input VAR5 ;
input VAR6 ;
output VAR9 ;
output VAR3 ;
supply1 VAR1;
supply0 VAR8;
VAR2 VAR7 (
.VAR4(VAR4),
.VAR5(VAR5),
.VAR6(VAR6),
.VAR9(VAR9),
.VAR3(VAR3)
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/sdfstp/sky130_fd_sc_hdll__sdfstp.symbol.v | 1,506 | module MODULE1 (
input VAR9 ,
output VAR1 ,
input VAR7,
input VAR2 ,
input VAR8 ,
input VAR10
);
supply1 VAR5;
supply0 VAR4;
supply1 VAR3 ;
supply0 VAR6 ;
endmodule | apache-2.0 |
merckhung/zet | cores/vdu/rtl/vdu_ram_2k_attr.v | 1,248 | module MODULE1 (
input clk,
input rst,
input VAR3,
input [10:0] addr,
output [ 7:0] VAR4,
input [ 7:0] VAR5
);
reg [ 7:0] VAR1[0:2047];
reg [10:0] VAR2;
always @(posedge clk)
begin
if (VAR3) VAR1[addr] <= VAR5;
VAR2 <= addr;
end
assign VAR4 = VAR1[VAR2]; | gpl-3.0 |
borti4938/sd2snes | verilog/sd2snes_gsu/dcm.v | 3,266 | module MODULE1 (
input VAR8,
output VAR33,
output VAR39,
input VAR41,
output[7:0] VAR6
);
VAR30 #(
.VAR21("VAR17"), .VAR1(2.0), .VAR4(7), .VAR25(25), .VAR18("VAR40"), .VAR22(41.667), .VAR7("VAR2"), .VAR23("VAR2"), .VAR19("VAR37"), .VAR11("VAR32"), .VAR10("VAR32"), .VAR14("VAR26"), .VAR36(16'hFFFF), .VAR15(0), .VAR34("VAR26") ) VAR16 (
.VAR9(VAR9), .VAR27(VAR27), .VAR35(VAR35), .VAR28(VAR28), .VAR31(VAR31), .VAR20(VAR20), .VAR3(VAR3), .VAR33(VAR33), .VAR24(VAR24), .VAR39(VAR39), .VAR12(VAR12), .VAR6(VAR6), .VAR38(VAR38), .VAR8(VAR8), .VAR13(VAR13), .VAR5(VAR5), .VAR29(VAR29), .VAR41(VAR41) );
endmodule | gpl-2.0 |
End of preview. Expand
in Dataset Viewer.
README.md exists but content is empty.
Use the Edit dataset card button to edit it.
- Downloads last month
- 0