Source: https://patents.google.com/patent/JP5556490B2/en
Timestamp: 2018-11-14 08:11:06
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JP5556490B2 - A method of manufacturing a semiconductor device - Google Patents
JP5556490B2
JP5556490B2 JP2010177463A JP2010177463A JP5556490B2 JP 5556490 B2 JP5556490 B2 JP 5556490B2 JP 2010177463 A JP2010177463 A JP 2010177463A JP 2010177463 A JP2010177463 A JP 2010177463A JP 5556490 B2 JP5556490 B2 JP 5556490B2
JP2010177463A
JP2012038905A (en )
潤一 有吉
泰示 江間
徹 姉崎
本発明は、半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device.
電源を切っても記憶を保持できるフラッシュメモリは、メモリーカードのような記憶媒体としての用途の他に、ロジック回路が混載されたロジック混載メモリとして使用されることがある。 Flash memory storing the data even after the power is turned off, in addition to the use as a storage medium such as a memory card, a logic circuit may be used as a logic embedded memory that is embedded.
そのようにフラッシュメモリをロジック回路と混載する場合には、フラッシュメモリとロジック回路のそれぞれの製造プロセスの特徴を互いにうまく利用し、製品として出荷するロジック混載メモリの小型化を図るのが好ましい。 If so that mixed with the flash memory logic circuit, characterized by each other good use of the respective manufacturing processes of the flash memory and a logic circuit, preferably to reduce the size of the logic embedded memory to be shipped as a product.
特開２００９−４４０５３号公報 JP 2009-44053 JP 特開２００６−１２８５０８号公報 JP 2006-128508 JP 特開２００７−３３５５５９号公報 JP 2007-335559 JP
半導体装置の製造方法において、半導体装置の小型化を図ることを目的とする。 The method of manufacturing a semiconductor device, which aims to reduce the size of the semiconductor device.
以下の開示の一観点によれば、半導体基板の第１の領域、第２の領域、及び第３の領域に第１の絶縁膜を形成する工程と、前記第１の領域の前記第１の絶縁膜の上に、フローティングゲート、第２の絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、前記第２の領域の前記第１の絶縁膜の上に、キャパシタの第１の電極を形成する工程と、前記第１の電極の上と前記第３の領域の前記第１の絶縁膜の上に、前記第２の絶縁膜として第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜をこの順に形成する工程と、前記第１の電極の一部領域における前記第２の絶縁膜を選択的にドライエッチングして、前記第１の酸化シリコン膜を残しつつ、前記窒化シリコン膜と前記第２の酸化シリコン膜と According to one aspect discussed herein, the semiconductor substrate and the first region, forming a first insulating film in the second region, and third region, the first of said first region on the insulating film, a floating gate, a second insulating film, and a step of forming a flash memory cell having a control gate, on the first insulating film in the second region, the first capacitor 1 forming an electrode, the first on the first insulating film over the said third region of the electrode, the second insulating film as a first silicon oxide film, a silicon nitride film, and forming a second silicon oxide film in this order, and selectively dry etching the second insulating film in a partial region of the first electrode, while leaving said first silicon oxide film , and the silicon nitride film and the second silicon oxide film 除去する工程と、前記第３の領域における前記第１の絶縁膜と前記第２の絶縁膜とをウエットエッチングにより選択的に除去する工程と、前記第１の絶縁膜と前記第２の絶縁膜とを除去した後、前記第３の領域の前記半導体基板の表面を熱酸化することにより第３の絶縁膜を形成する工程と、前記第３の絶縁膜の上に第１のゲート電極を形成する工程と、前記第１の電極の上の前記第２の絶縁膜の上であって前記一部領域を除く領域に、前記キャパシタの第２の電極を形成する工程と、前記第２の電極を形成した後、前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程と、前記第２の電極と前記第１のゲート電極を形成した後、前記第１の領域、前記第２の領域、及び前記第３の領域に第４の絶縁膜を形成する Removing, the third the in the region of the first insulating film and said second insulating film and the step of selectively removed by wet etching, the first insulating film and the second insulating film after removal of the door, forming a step of forming a third insulating film by the surface of the semiconductor substrate of the third region is thermally oxidized, a first gate electrode on the third insulating film a step of, in the region except for the said partial region there is on the second insulating film on the first electrode, and forming a second electrode of the capacitor, the second electrode after the formation of the removing by etching the first silicon oxide film in a partial region, after forming the first gate electrode and the second electrode, the first region, the a second region, and a fourth insulating film on the third region 程と、前記一部領域における前記第４の絶縁膜にホールを形成する工程と、前記ホール内に導電性プラグを形成する工程とを有する半導体装置の製造方法が提供される。 A degree, forming a hole in the fourth insulating film in the partial region, a method of manufacturing a semiconductor device having a step of forming a conductive plug in said hole is provided.
また、その開示の他の観点によれば、半導体基板の第１の領域、第２の領域、及び第３の領域に第１の絶縁膜を形成する工程と、前記の第１の領域、前記第２の領域、及び前記第３の領域における前記第１の絶縁膜の上に第１の導電膜を形成する工程と、前記第１の導電膜をパターニングすることにより、前記第１の領域に前記第１の導電膜を残しながら、前記第２の領域にキャパシタの第１の電極を形成し、かつ、前記第３の領域から前記第１の導電膜を除去する工程と、前記第１の領域の前記第１の導電膜の上、前記第２の領域の前記第１の電極の上、及び第３の領域の前記第１の絶縁膜の上に、第２の絶縁膜として第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜をこの順に形成する工程と、前記第１の電極の一部 According to another aspect of the disclosure, the first region of the semiconductor substrate, forming a first insulating film in the second region, and third region, said first region of said the second region, and forming a first conductive film on the first insulating film in the third region, by patterning the first conductive film, the first region while leaving the first conductive film, wherein the forming a first electrode of the capacitor in the second region, and removing the first conductive film from said third region, said first on the first conductive film in a region, on the first electrode of the second region, and on the first insulating film of the third region, the first as the second insulating film silicon oxide film, a step of forming a silicon nitride film, and a second silicon oxide film in this order, a portion of the first electrode 域と前記第３の領域における前記第２の絶縁膜を選択的にドライエッチングして、前記第１の酸化シリコン膜を残しつつ、前記窒化シリコン膜と前記第２の酸化シリコン膜とを除去する工程と、前記第３の領域における前記第１の絶縁膜と前記第１の酸化シリコン膜を選択的に除去する工程と、前記第１の絶縁膜と前記第１の酸化シリコン膜とを除去後、前記第３の領域の前記半導体基板の表面を熱酸化することにより第３の絶縁膜を形成する工程と、前記第１の領域における前記第２の絶縁膜の上、前記第２の領域における前記第２の絶縁膜の上、及び前記第３の領域における前記第３の絶縁膜の上に第２の導電膜を形成する工程と、前記第１の領域において、前記第１の導電膜、前記第２の絶縁膜、及び前記第２の導電膜をパターニン Said second insulating film in-band and the third region selectively dry-etched, while leaving the first silicon oxide film, removing said second silicon oxide film and the silicon nitride film step and a step of selectively removing said first insulating film and the first silicon oxide film in the third region, after removing said first insulating film and the first silicon oxide film and forming a third insulating film by the surface of the semiconductor substrate of the third region is thermally oxidized, on the second insulating film in the first region, in the second region wherein on the second insulating film, and forming a second conductive film on the third insulating film in the third region, in the first region, the first conductive film, the second insulating film, and the second conductive film Patanin することにより、フローティングゲート、前記第２の絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、前記第２の領域と前記第３の領域において前記第２の導電膜をパターニングすることにより、前記一部領域を除く前記第２の領域に前記キャパシタの第２の電極を形成し、かつ、前記第３の領域に第１のゲート電極を形成する工程と、前記第２の電極と前記第１のゲート電極を形成した後、前記一部領域における前記第１の酸化シリコン膜をウエットエッチングして除去する工程と、前記第２の電極と前記第１のゲート電極を形成した後、前記第１の領域、前記第２の領域、及び前記第３の領域に第４の絶縁膜を形成する工程と、前記一部領域における前記第４の絶縁膜にホールを形成する工程と、前記 By floating gate, patterning the second insulating film, and a step of forming a flash memory cell having a control gate, wherein the second region and the in the third section second conductive film by the forming a second electrode of the capacitor in the second region except for the partial region, and forming a first gate electrode on the third region, the second electrode and after forming the first gate electrode, and removing the in the partial region first silicon oxide film by wet etching, after forming the first gate electrode and the second electrode It said first region, and forming the second region, and the fourth insulating film on the third region, and forming a hole in the fourth insulating film in the partial region, said ホール内に導電性プラグを形成する工程とを有する半導体装置の製造方法が提供される。 The method of manufacturing a semiconductor device having a step of forming a conductive plug in the hole is provided.
以下の開示によれば、第２の電極を形成する時点では、第２の絶縁膜の第１の酸化シリコン膜はウエットエッチングされておらず、第１の電極の一部領域に残存している。 According to the following disclosure, at the time of forming the second electrode, the first silicon oxide film of the second insulating film has not been wet-etched, remaining in the partial region of the first electrode . よって、第２の電極の形成前に第１の酸化シリコン膜をウエットエッチングする場合のように、横方向に進行したウエットエッチングによって第２の絶縁膜に薄厚部が形成されない。 Therefore, the first oxide silicon film before the formation of the second electrode as in the case of wet etching, thin part in the second insulating film by wet etching proceeds in the horizontal direction is not formed.
そのため、キャパシタの耐圧が低下する薄厚部を避けて第２の絶縁膜上に第２の電極を形成する必要がなくなり、半導体装置の小型化を実現することができる。 Therefore, it is not necessary to form the second electrode on the second insulating film to avoid the thin part the breakdown voltage of the capacitor is reduced, it is possible to realize the miniaturization of the semiconductor device.
図１は、調査に使用したサンプルの製造途中の断面図（その１）である。 Figure 1 is a cross-sectional view of the course of manufacturing the samples used in the study (1). 図２は、調査に使用したサンプルの製造途中の断面図（その２）である。 Figure 2 is a cross-sectional view of the course of manufacturing the samples used in the study (2). 図３は、調査に使用したサンプルの製造途中の断面図（その３）である。 Figure 3 is a cross-sectional view of the course of manufacturing the samples used in the study (Part 3). 図４は、調査に使用したサンプルの製造途中の断面図（その４）である。 Figure 4 is a cross-sectional view of the course of manufacturing the samples used in the study (Part 4). 図５は、調査に使用したサンプルの製造途中の断面図（その５）である。 Figure 5 is a cross-sectional view of the course of manufacturing the samples used in the study (Part 5). 図６は、調査に使用したサンプルの製造途中の断面図（その６）である。 Figure 6 is a cross-sectional view of the course of manufacturing the samples used in the study (Part 6). 図７は、調査に使用したサンプルの製造途中の断面図（その７）である。 Figure 7 is a cross-sectional view of the course of manufacturing the samples used in the study (Part 7). 図８は、調査に使用したサンプルの製造途中の断面図（その８）である。 Figure 8 is a cross-sectional view of the course of manufacturing the samples used in the study (Part 8). 図９は、調査に使用したサンプルの製造途中の断面図（その９）である。 Figure 9 is a cross-sectional view of the course of manufacturing the samples used in the study (Part 9). 図１０は、調査に使用したサンプルの製造途中の断面図（その１０）である。 Figure 10 is a cross-sectional view of the course of manufacturing the samples used in the study (the 10). 図１１は、調査に使用したサンプルの製造途中の断面図（その１１）である。 Figure 11 is a cross-sectional view of the course of manufacturing the samples used in the study (the 11). 図１２は、調査に使用したサンプルの製造途中の断面図（その１２）である。 Figure 12 is a cross-sectional view of the course of manufacturing the samples used in the study (the 12). 図１３は、調査に使用したサンプルの製造途中の断面図（その１３）である。 Figure 13 is a cross-sectional view of the course of manufacturing the samples used in the study (the 13). 図１４は、調査に使用したサンプルの製造途中の断面図（その１４）である。 Figure 14 is a cross-sectional view of the course of manufacturing the samples used in the study (the 14). 図１５は、調査に使用したサンプルの製造途中の断面図（その１５）である。 Figure 15 is a cross-sectional view of the course of manufacturing the samples used in the study (the 15). 図１６は、調査に使用したサンプルの製造途中の断面図（その１６）である。 Figure 16 is a cross-sectional view of the course of manufacturing the samples used in the study (the 16). 図１７は、調査に使用したサンプルの製造途中の断面図（その１７）である。 Figure 17 is a cross-sectional view of the course of manufacturing the samples used in the study (the 17). 図１８は、調査に使用したサンプルの製造途中の断面図（その１８）である。 Figure 18 is a cross-sectional view of the course of manufacturing the samples used in the study (the 18). 図１９は、調査に使用したサンプルの製造途中の断面図（その１９）である。 Figure 19 is a cross-sectional view of the course of manufacturing the samples used in the study (the 19). 図２０は、調査に使用したサンプルの製造途中の断面図（その２０）である。 Figure 20 is a cross-sectional view of the course of manufacturing the samples used in the study (the 20). 図２１は、調査に使用したサンプルの製造途中の断面図（その２１）である。 Figure 21 is a cross-sectional view of the course of manufacturing the samples used in the study (the 21). 図２２は、調査に使用したサンプルの製造途中の断面図（その２２）である。 Figure 22 is a cross-sectional view of the course of manufacturing the samples used in the study (the 22). 図２３は、調査に使用したサンプルの製造途中の断面図（その２３）である。 Figure 23 is a cross-sectional view of the course of manufacturing the samples used in the study (the 23). 図２４は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。 Figure 24 is a cross-sectional view of a process of producing a semiconductor device according to this embodiment (Part 1). 図２５は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。 Figure 25 is a cross-sectional view of a process of producing a semiconductor device according to the embodiment (Part 2). 図２６は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。 Figure 26 is a cross-sectional view of a process of producing a semiconductor device according to this embodiment (Part 3). 図２７は、本実施形態に係る半導体装置の製造途中の断面図（その４）である。 Figure 27 is a cross-sectional view of a process of producing a semiconductor device according to this embodiment (Part 4). 図２８は、本実施形態に係る半導体装置の製造途中の断面図（その５）である。 Figure 28 is a cross-sectional view of a process of producing a semiconductor device according to the present embodiment (part 5). 図２９は、本実施形態に係る半導体装置の製造途中の断面図（その６）である。 Figure 29 is a cross-sectional view of a process of producing a semiconductor device according to this embodiment (Part 6). 図３０は、本実施形態に係る半導体装置の製造途中の断面図（その７）である。 Figure 30 is a cross-sectional view of a process of producing a semiconductor device according to the present embodiment (Part 7). 図３１は、本実施形態に係る半導体装置の製造途中の断面図（その８）である。 Figure 31 is a cross-sectional view of a process of producing a semiconductor device according to this embodiment (Part 8). 図３２は、本実施形態に係る半導体装置の製造途中の断面図（その９）である。 Figure 32 is a cross-sectional view of a process of producing a semiconductor device according to this embodiment (Part 9). 図３３は、本実施形態に係る半導体装置の製造途中の断面図（その１０）である。 Figure 33 is a cross-sectional view of a process of producing a semiconductor device according to this embodiment (Part 10). 図３４は、本実施形態に係る半導体装置の製造途中の断面図（その１１）である。 Figure 34 is a cross-sectional view of a process of producing a semiconductor device according to this embodiment (Part 11).
本実施形態の説明に先立ち、本願発明者が行った調査について説明する。 Prior to the description of this embodiment will be described investigation by the present inventors went.
図１〜図２３は、調査に使用したサンプルの製造途中の断面図である。 1 to 23 are cross-sectional views of a process of producing a sample used in the study.
このサンプルは、フラッシュメモリとロジック回路とを混載してなるロジック混載メモリであって、以下のようにして作製される。 This sample is a logic embedded memory formed by mixed a flash memory and a logic circuit, are manufactured as follows.
まず、図１に示すように、シリコン基板１に素子分離用の溝１ａを形成し、その溝１ａ内に素子分離絶縁膜２としてCVD法により酸化シリコン膜を埋め込む。 First, as shown in FIG. 1, a groove 1a for element isolation in the silicon substrate 1, buried silicon oxide film by the CVD method as an element isolation insulating film 2 in the groove 1a. このような素子分離構造はSTI(Shallow Trench Isolation)とも呼ばれるが、STIに代えてLOCOS(Local Oxidation of Silicon)法により素子分離を行ってもよい。 Such element isolation structure is also referred to as STI (Shallow Trench Isolation), may be performed isolated by LOCOS (Local Oxidation of Silicon) method instead of STI.
その後に、シリコン基板１の表面を熱酸化することにより、犠牲絶縁膜３として厚さが約１０nmの熱酸化膜を形成する。 Thereafter, by the surface of the silicon substrate 1 is thermally oxidized, thickness to form a thermal oxide film of about 10nm as a sacrificial insulating film 3.
上記のシリコン基板１には、後でフラッシュメモリセルが形成されるセル領域Iが画定される。 The silicon substrate 1 above the cell region I is defined later flash memory cells are formed.
更に、そのシリコン基板１には、上記のセル領域Iの他に、キャパシタ形成領域II、高電圧トランジスタ形成領域III H 、中電圧トランジスタ形成領域III M 、及び低電圧トランジスタ形成領域III Lが画定される。 Furthermore, its silicon substrate 1, in addition to the above cell region I, the capacitor formation region II, the high-voltage transistor formation region III H, the middle-voltage transistor formation region III M, and the low-voltage transistor formation region III L is defined that.
このうち、キャパシタ形成領域IIには後でキャパシタが形成される。 Among later capacitor is formed in the capacitor formation region II. そのキャパシタは昇圧回路の一部として供せられ、昇圧回路で生成した高電圧がフラッシュメモリの書き込みや消去に使用される。 Its capacitors are subjected as part of the step-up circuit, the high voltage generated by the booster circuit is used to write and erase the flash memory.
そして、各トランジスタ形成領域III H 〜III Lには、後の工程において、ロジック回路の一部として供せられるMOSトランジスタが形成される。 To each transistor formation region III H to III L, in a later step, MOS transistors to be subjected as part of the logic circuit is formed.
次に、図２に示すように、犠牲絶縁膜３をスルー膜に使用しながらシリコン基板１にn型不純物としてP +イオンをイオン注入し、セル領域Iとキャパシタ形成領域IIに深いnウェル（deep n well）７を形成する。 Next, as shown in FIG. 2, the P + ions are implanted as n-type impurities into the silicon substrate 1 while using the sacrificial insulating film 3 through film, the cell region I and the capacitor formation region II to the deep n-well ( forming a deep n well) 7.
その後、シリコン基板１にp型不純物をイオン注入することにより、セル領域I、キャパシタ形成領域II、及び高電圧トランジスタ形成領域III Hの各々に第１のpウェル８を形成する。 Then, by ion-implanting p-type impurities into the silicon substrate 1, to form a first p-well 8 in each cell region I, the capacitor formation region II, and the high-voltage transistor formation region III H.
第１のpウェル８は、シリコン基板１においてnウェル７よりも浅い部位に形成され、そのp型不純物としては例えばB +イオンが採用される。 The first p-well 8 is formed in a shallower region than the n-well 7 in the silicon substrate 1, as its p-type impurity for example, B + ions are employed.
なお、各ウェル７、８の打ち分けは不図示のレジストパターンを用いて行われ、各ウェル７、８の形成後にそのレジストパターンは除去される。 Incidentally, out divided in each well 7,8 is carried out using a resist pattern (not illustrated), the resist pattern after formation of each well 7,8 will be removed.
次に、図３に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、イオン注入のスルー膜として使用した犠牲絶縁膜３をフッ酸溶液によって除去してシリコン基板１の清浄面を露出させる。 First, to expose a clean surface of the silicon substrate 1 a sacrificial insulating film 3 used as a through film for ion implantation is removed by hydrofluoric acid solution.
次いで、ArとO 2との混合雰囲気中において基板温度を９００℃〜１０５０℃とする条件でシリコン基板１の清浄面を熱酸化することにより厚さが約１０nmの熱酸化膜を形成し、その熱酸化膜を第１の絶縁膜１０とする。 Then, the clean surface of the silicon substrate 1 to form a thermal oxide film of about 10nm thickness by thermal oxidation under conditions of a substrate temperature of 900 ° C. to 1050 ° C. in a mixed atmosphere of Ar and O 2, the a thermal oxide film and the first insulating film 10.
更に、SiH 4とPH 3とを反応ガスとして使用する減圧CVD(Chemical Vapor Deposition)法により、各領域I、II、III H 〜III Lにおける第１の絶縁膜１０の上に第１の導電膜１１として厚さが約９０nmのポリシリコン膜を形成する。 Furthermore, the SiH 4 and PH 3 pressure CVD used as a reaction gas and (Chemical Vapor Deposition) method, the regions I, II, the first conductive film on the first insulating film 10 in the III H to III L thick as 11 to form a polysilicon film of about 90 nm. このように反応ガス中にPH 3を添加したことで、その第１の導電膜１１にはin-situでリンがドープされる。 By the addition of PH 3 Thus in the reaction gas, phosphorus is doped into the first conductive film 11 that in in-situ.
続いて、図４に示すように、第１の導電膜１１の上にフォトレジストを塗布し、それを露光、現像することにより、第１のマスクパターン１３を形成する。 Subsequently, as shown in FIG. 4, a photoresist is applied onto the first conductive film 11, then exposed and developed to form a first mask pattern 13.
そして、第１のマスクパターン１３をマスクにして第１の導電膜１１をドライエッチングする。 Then, the first conductive film 11 by the first mask pattern 13 as a mask dry etching. これにより、セル領域Iに第１の導電膜１１を残しながら、キャパシタ形成領域IIにキャパシタの下部電極（第１の電極）１１ａが形成されると共に、各トランジスタ形成領域III H 〜III Lの第１の導電膜１１が除去される。 Thus, while leaving the first conductive film 11 in the cell region I, together with the lower electrode (first electrode) 11a of the capacitor is formed in the capacitor formation region II, the second of the transistor formation region III H to III L first conductive film 11 is removed.
本工程で使用するエッチングガスは特に限定されない。 Etching gas used in this step is not particularly limited. 本例では、そのエッチングガスとしてCl 2 、HBr、及びCF 4の混合ガスを使用する。 In this example, using a mixed gas of Cl 2, HBr, and CF 4 as an etching gas.
このエッチングを終了後、第１のマスクパターン１３を除去する。 After completion of the etching, removing the first mask pattern 13.
次に、図５に示すように、各領域I、II、III H 〜III Lに減圧CVD法を用いて第１の酸化シリコン膜１４ａと窒化シリコン膜１４ｂとをこの順にそれぞれ厚さ約５nm、１０nmに形成する。 Next, as shown in FIG. 5, the regions I, II, III H ~III L in the low pressure CVD method first silicon oxide film 14a and the respective thickness of about 5nm and the silicon nitride film 14b in this order using, formed to 10nm. 更に、O 2雰囲気中において、基板温度約９５０℃、加熱時間約９０分の条件で窒化シリコン膜１４ｂの表面を熱酸化して、窒化シリコン膜１４ｂの上に約３０nmの第２の酸化シリコン膜１４ｃを形成する。 Further, in an O 2 atmosphere, the substrate temperature of about 950 ° C., the surface of the silicon nitride film 14b under a condition of about 90 minutes heating time by thermally oxidizing the second silicon oxide film of about 30nm on top of the silicon nitride film 14b 14c to the formation.
これにより、各膜１４ａ〜１４ｃを積層してなるONO膜が第２の絶縁膜１４として各領域I、II、III H 〜III Lに形成されることになる。 This will lead to the ONO film formed by laminating the films 14a~14c each region I as the second insulating film 14, II, is formed on the III H to III L.
そのONO膜は、単層の酸化シリコン膜と比較してリーク電流が小さい。 Its ONO film, the leak current is small compared to the silicon oxide film of a single layer. そのため、フラッシュメモリセルのフローティングとコントロールゲート間の中間絶縁膜としてこのONO膜を使用することで、フローティングゲートに蓄積された電荷がコントロールゲートに逃げるのを抑制することができる。 Therefore, the ONO film By using, can charge accumulated in the floating gate is prevented from escaping to the control gate as the intermediate insulating film between the floating and control gates of flash memory cells.
次いで、図６に示すように、各トランジスタ形成領域III M 、III Lにおける第１の絶縁膜１０と第２の絶縁膜１４とをスルー膜に使用しながら、これらの領域III M 、III Lにおけるシリコン基板１に第２のpウェル１８を形成する。 Then, as shown in FIG. 6, while using the transistor formation region III M, a first insulating film 10 in the III L and the second insulating film 14 through film, these regions III M, in III L the silicon substrate 1 to form the second p-well 18. そのイオン注入では、p型不純物としてB +イオンが使用される。 In that ion implantation, B + ions are used as the p-type impurity.
次に、図７に示すように、第２の絶縁膜１４の上にフォトレジストを塗布し、それを露光、現像することにより、第２のマスクパターン２０を形成する。 Next, as shown in FIG. 7, a photoresist is applied onto the second insulating film 14, then exposed and developed to form a second mask pattern 20.
その第２のマスクパターン２０は、セル領域Iを覆うように形成され、下部電極１１ａのコンタクト領域CR上に窓２０ａを備える。 Its second mask pattern 20 is formed to cover the cell area I, comprises a window 20a on the contact region CR of the lower electrode 11a.
なお、各トランジスタ形成領域III H 〜III Lにおける第２の絶縁膜１４は、第２のマスクパターン２０に覆われずに露出する。 Note that the second insulating film 14 in each transistor formation region III H to III L is exposed without being covered by the second mask pattern 20.
次に、図８に示すように、第２のマスクパターン２０をマスクにしながら、下部電極１１ａのコンタクト領域CRと各トランジスタ形成領域III H 〜III Lにおける第２の絶縁膜１４をドライエッチングする。 Next, as shown in FIG. 8, while the second mask pattern 20 as a mask, the second insulating film 14 in the contact region CR and the transistor formation region III H to III L of the lower electrode 11a is dry-etched.
そのドライエッチングは２ステップで行われる。 Its dry etching is performed in two steps.
第１のステップでは、エッチングガスとしてC 4 F 8とArとの混合ガスを使用することにより、第２の絶縁膜１４の最上層の第２の酸化シリコン膜１４ｃをエッチングする。 In a first step, by using a mixed gas of C 4 F 8 and Ar as an etching gas, the uppermost layer of the second silicon oxide film 14c of the second insulating film 14 are etched.
第２のステップでは、エッチングガスをCH 3 FとO 2との混合ガスに切り替えることにより窒化シリコン膜１４ｂをエッチングする。 In the second step, etching the silicon nitride film 14b by switching the etching gas to a mixed gas of CH 3 F and O 2. そのエッチングガスに対し、第１の酸化シリコン膜１４ａのエッチング速度は窒化シリコン膜１４ｂのそれよりも遅いので、このエッチングでは第１の酸化シリコン膜１４ａがエッチングストッパとなり、第１の酸化シリコン膜１４ａの上面でエッチングは停止する。 For that the etching gas, the etching rate of the first silicon oxide film 14a is slower than that of the silicon nitride film 14b, the first silicon oxide film 14a serves as an etching stopper in this etching, the first silicon oxide film 14a in the upper surface etching stops.
このように第１の酸化シリコン膜１４ａを残すことで、各トランジスタ形成領域III H 〜III Lのシリコン基板１の表面がプラズマ化したエッチングガスに曝されるのが防止され、その表面がプラズマでダメージを受けるのを抑制することができる。 By thus leaving the first silicon oxide film 14a, the transistor formation region III H to III L surface of the silicon substrate 1 is prevented from being exposed to the plasma and etching gas, the surface in plasma it is possible to prevent the damage.
次に、図９に示すように、フッ酸溶液を用いたウエットエッチングにより、第２のマスクパターン２０で覆われていない部分の第１の酸化シリコン膜１４ａを除去する。 Next, as shown in FIG. 9, by wet etching using a hydrofluoric acid solution, removing the first silicon oxide film 14a which is not covered by the second mask pattern 20.
これにより、コンタクト領域CRに下部電極１１ａの表面が露出すると共に、各トランジスタ形成領域III H 〜III Lにおいてシリコン基板１の表面が露出することになる。 Thus, the exposed surface of the lower electrode 11a in the contact region CR, the surface of the silicon substrate 1 will be exposed in the transistor formation region III H to III L.
また、このようにウエットエッチングでシリコン基板１の表面を露出させることで、ドライエッチングの場合のようにシリコン基板１の表面がエッチングガスのプラズマによってダメージを受けるのを防止することができる。 Further, by thus expose the surface of the silicon substrate 1 by wet etching, it is possible to the surface of the silicon substrate 1 as in the case of dry etching can be prevented from being damaged by the plasma of the etching gas.
但し、ウエットエッチングでは、図９の点線円内のように、第２の絶縁膜１４と第２のマスクパターン２０との界面Sにフッ酸溶液がしみ込むことがあり、そのフッ酸溶液で第２の絶縁膜１４の最上層の第１の酸化シリコン膜１４ｃがエッチングされる危険性がある。 However, in the wet etching, as in the dotted circle in Figure 9, it may penetrate hydrofluoric acid solution at the interface S between the second insulating film 14 and the second mask pattern 20, in the hydrofluoric acid solution second the first silicon oxide film 14c in the uppermost layer is at risk of being etched in the insulating film 14.
このように第１の酸化シリコン膜がエッチングされると、第２の絶縁膜１４の膜厚がコンタクト領域CR寄りの部分で薄くなり、当該部分に第２の絶縁膜１４の薄厚部１４ｘが形成されることになる。 When the first oxide silicon film is etched to the thickness of the second insulating film 14 becomes thin at the portion of the contact region CR closer, thin portion 14x of the second insulating film 14 in this portion forms It is is will be.
その後に、図１０に示すように、第２のマスクパターン２０を除去する。 Then, as shown in FIG. 10, removing the second mask pattern 20.
これ以降は、トランジスタ形成領域III H 〜III Lの各々に、ゲート絶縁膜として供せられる膜厚の異なる絶縁膜を形成する工程に移る。 After which, in each of the transistor formation regions III H to III L, proceeds to the step of forming the thickness of different insulating film is subjected as a gate insulating film.
そのゲート絶縁膜を形成するために、まず、図１１に示すように、各トランジスタ形成領域III H 〜III Lにおけるシリコン基板１の表面を熱酸化することにより、第３の絶縁膜２１として熱酸化膜を形成する。 To form the gate insulating film, first, as shown in FIG. 11, by the respective transistor formation region III H surface of the silicon substrate 1 in to III L is thermally oxidized, the thermal oxidation as the third insulating film 21 to form a film.
第３の絶縁膜２１の膜厚は限定されない。 Thickness of the third insulating film 21 is not limited. 本例では、約９．５nmの厚さに第３の絶縁膜２１を形成する。 In this example, a third insulating film 21 to a thickness of about 9.5 nm. また、酸化条件も特に限定されず、本例ではO 2雰囲気中で基板温度を約８５０℃とする条件で熱酸化を行う。 Also, oxidation conditions are not particularly limited, thermal oxidation is performed under conditions to about 850 ° C. The substrate temperature in an O 2 atmosphere in this embodiment.
なお、この熱酸化の際、コンタクト領域CRにおける下部電極１１ａの表面も酸化され、熱酸化膜２１ａが形成される。 At this time of thermal oxidation, the surface of the lower electrode 11a in the contact region CR is also oxidized, the thermal oxide film 21a is formed.
次に、図１２に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、各領域I、II、III Hを覆う第３のマスクパターン２３を形成する。 Next, as shown in FIG. 12, a photoresist is coated on the entire upper surface of the silicon substrate 1, then exposed and developed, the regions I, II, the third mask pattern 23 covering a III H form to.
なお、中電圧トランジスタ形成領域III Mと低電圧トランジスタ形成領域III Lにおける第３の絶縁膜２１は、第３のマスクパターン２３で覆われずに露出する。 The third insulating film 21 in the medium-voltage transistor formation region III M and the low-voltage transistor formation region III L is exposed without being covered with the third mask pattern 23.
そして、第３のマスクパターン２３をマスクにしながら、エッチング液としてフッ酸溶液を使用するウエットエッチングにより、各領域III M 、III Lにおける第３の絶縁膜２１を除去し、これらの領域III M 、III Lにシリコン基板１の表面を露出させる。 Then, while the third mask pattern 23 as a mask, by wet etching using a hydrofluoric acid solution as an etchant, the areas III M, the third insulating film 21 in the III L is removed, these regions III M, III to expose the surface of the silicon substrate 1 to L.
その後、第３のマスクパターン２３は除去される。 Thereafter, the third mask pattern 23 is removed.
続いて、図１３に示すように、O 2雰囲気中で基板温度を約８５０℃とする酸化条件を採用して、各領域III M 、III Lにおけるシリコン基板１の表面を熱酸化し、これらの領域III M 、III Lに第４の絶縁膜２５として厚さが約６．０nmの熱酸化膜を形成する。 Subsequently, as shown in FIG. 13, employs an oxidizing condition at a substrate temperature of about 850 ° C. in an O 2 atmosphere, the regions III M, the surface of the silicon substrate 1 in the III L is thermally oxidized, these region III M, thickness as the fourth insulating film 25 to form a thermal oxide film of about 6.0nm to III L.
次に、図１４に示すように、シリコン基板１の上側全面にフォトレジストを塗布する。 Next, as shown in FIG. 14, a photoresist on the entire upper surface of the silicon substrate 1. そして、そのフォトレジストを露光、現像することにより、各領域I、II、III H 、III Mを覆い、かつ、低電圧トランジスタ形成領域III Lが露出する第４のマスクパターン２７を形成する。 Then, exposing the photoresist by developing, the regions I, II, III H, a III M covers and forming a fourth mask pattern 27 where the low-voltage transistor formation region III L is exposed.
その後、第４のマスクパターン２７をマスクにしながら、エッチング液としてフッ酸溶液を用い、低電圧トランジスタ形成領域III Lにおける第４の絶縁膜２５をウエットエッチングにより除去する。 Thereafter, while the fourth mask pattern 27 as a mask, using a hydrofluoric acid solution as an etching solution to remove the fourth insulating film 25 in the low-voltage transistor formation region III L by wet etching.
このエッチングを終了後、第４のマスクパターン２７は除去される。 After completion of the etching, the fourth mask pattern 27 is removed.
次いで、図１５に示すように、低電圧トランジスタ形成領域III Lに露出しているシリコン基板１の表面に熱酸化膜を形成し、その熱酸化膜を第５の絶縁膜２８とする。 Then, as shown in FIG. 15, the surface of the silicon substrate 1 exposed to the low-voltage transistor formation region III L to form a thermal oxide film, a thermal oxide film and the fifth insulating film 28.
本工程での酸化条件は特に限定されない。 Oxidation conditions in this step is not particularly limited. 本例では、O 2雰囲気中において基板温度を約８５０℃とする酸化条件を採用し、厚さが約１．８nmの第５の絶縁膜２８を形成する。 In this example, it employs oxidizing conditions of a substrate temperature of about 850 ° C. in an O 2 atmosphere, thickness to form a fifth insulating film 28 of about 1.8 nm.
ここまでの工程により、シリコン基板１の各トランジスタ形成領域III H 〜III Lに、厚さが順に薄くなる各絶縁膜２１、２５、２８が形成されたことになる。 By the steps up to this, in the transistor formation region III H to III L of the silicon substrate 1, so that the insulating film 21,25,28 which thickness is sequentially thinned is formed.
後述のように、これらの絶縁膜２１、２５、２８はトランジスタのゲート絶縁膜としての役割を担い、各絶縁膜の厚さは各領域III H 〜III Lにおけるトランジスタの駆動電圧に対応した厚さに設定される。 As described below, these insulating films 21,25,28 is responsible as a gate insulating film of the transistor, the thickness and the thickness of the insulating films corresponding to the driving voltage of the transistor in each region III H to III L is It is set to.
続いて、図１６に示すように、SiH 4を反応ガスとする減圧CVD法により厚さ約１８０nmのノンドープのポリシリコン膜を第２の導電膜３０としてシリコン基板１の上側全面に形成する。 Subsequently, as shown in FIG. 16, it is formed on the entire upper surface of the silicon substrate 1 a non-doped polysilicon film having a thickness of about 180nm by a low pressure CVD method using SiH 4 as a reaction gas as the second conductive film 30.
更に、その第２の導電膜３０の上にハードマスク３１を形成する。 Further, a hard mask 31 on top of the second conductive film 30. そのハードマスク３１として、例えば、TEOSガスを反応ガスとして使用するCVD法で酸化シリコン膜を形成する。 As a hard mask 31, for example, a silicon oxide film by the CVD method using TEOS gas as a reaction gas.
次に、図１７に示すように、ハードマスク３１の上に第５のマスクパターン３３としてレジストパターンを形成する。 Next, as shown in FIG. 17, a resist pattern as a fifth mask pattern 33 on the hard mask 31.
そして、第５のマスクパターン３３をマスクにし、セル領域Iにおけるハードマスク３１をコントロールゲートに対応した帯状の平面形状にドライエッチングする。 Then, a fifth mask pattern 33 as a mask, dry etching of the hard mask 31 in the cell region I in a strip of the planar shape corresponding to the control gate.
更に、そのハードマスク３１と第５のマスクパターン３３とをマスクにして第１の導電膜１１、第２の絶縁膜１４、及び第２の導電膜３０をドライエッチングすることにより、セル領域Iにフローティングゲート１１ｂとコントロールゲート３０ｂを形成する。 Further, the first conductive film 11 and the and the hard mask 31 and the fifth mask pattern 33 as a mask, the second insulating film 14, and the second conductive film 30 by dry etching, the cell region I forming a floating gate 11b and the control gate 30b.
そのドライエッチングでは、ポリシリコンを含む第１及び第２の導電膜１１、３０のエッチングガスとしてCl 2とO 2との混合ガスが使用される。 In that dry etching, a mixed gas of Cl 2 and O 2 as an etching gas in the first and second conductive films 11 and 30 including the polysilicon is used. また、第２の絶縁膜１４であるONO膜のエッチングガスとしてはCH 3とO 2との混合ガスが使用される。 Further, a mixed gas as an etching gas of the ONO film as the second insulating film 14 and the CH 3 and O 2 are used.
この後に、第５のマスクパターン３３は除去される。 After this, the fifth mask pattern 33 is removed.
次に、図１８に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG. 18.
まず、シリコン基板１の上側全面に反射防止膜３５を形成する。 First, an antireflection film 35 on the entire upper surface of the silicon substrate 1. 反射防止膜３５は、BARC(Bottom Anti Reflection Coating)とも呼ばれ、スピンコート法によりシリコン基板１の上側全面に有機材料を塗布することで形成され得る。 Antireflection film 35, BARC also called (Bottom Anti Reflection Coating), may be formed by applying an organic material on the entire upper surface of the silicon substrate 1 by spin coating.
次いで、この反射防止膜３５の上にフォトレジストを塗布し、それを露光、現像して第６のマスクパターン３６を形成する。 Then, a photoresist is applied on the antireflective film 35, is then exposed to form a mask pattern 36 of the sixth and developed. このようにフォトレジストを露光する際、予め下地に反射防止膜３５を形成したことで、ハードマスク３１や第２の導電膜３０での露光光の反射が抑えられ、第６のマスクパターン３６を精度良く形成することができる。 When thus expose the photoresist, pre-ground anti-reflection film 35 that was formed, the reflection of exposure light in the hard mask 31 and the second conductive film 30 is suppressed, a mask pattern 36 of the sixth it can be formed with high accuracy.
次に、第６のマスクパターン３６をマスクにしてハードマスク３１をドライエッチングする。 Next, dry etching of the hard mask 31 and the mask pattern 36 of the sixth to mask.
そのドライエッチングにより、ハードマスク３１は、各トランジスタ形成領域III H 〜III Lではゲート電極形状にパターニングされ、キャパシタ形成領域IIではキャパシタの上部電極形状にパターニングされる。 As the dry etching, the hard mask 31 is patterned in each of the transistor formation regions III H to III L in the gate electrode shape is patterned on the upper electrode shape of the capacitor in the capacitor formation region II.
その後、第６のマスクパターン３６とハードマスク３１を共にマスクに使用しながら、エッチングガスとしてCl 2とO 2との混合ガスを使用し、各領域II、III H 〜III Lにおける第２の導電膜３０をドライエッチングする。 Thereafter, while using the mask pattern 36 and the hard mask 31 of the sixth to both masks, using a mixed gas of Cl 2 and O 2 as an etching gas, each region II, the second conductive in III H to III L the film 30 is dry-etched.
そのようなドライエッチングにより、各トランジスタ形成領域III H 〜III Lにゲート電極３０ｇが形成される。 Such dry etching, the gate electrode 30g is formed on the transistor formation region III H to III L.
一方、キャパシタ形成領域IIには上部電極（第２の電極）３０ａが形成される。 On the other hand, in the capacitor formation region II and an upper electrode (second electrode) 30a is formed. これにより、上部電極３０ａ、第２の絶縁膜１４、下部電極１１ａ、第１の絶縁膜１０、及び第１のpウェル８を備えたキャパシタQの基本構造が完成する。 Thus, the upper electrode 30a, the second insulating film 14, the lower electrode 11a, the basic structure of the capacitor Q having a first insulating film 10 and the first p-well 8, is completed.
そのキャパシタQにおいては、電極１１、３０ａと第１のpウェル８がキャパシタ電極として機能し、これらの間の第１の絶縁膜１０と第２の絶縁膜１４が容量絶縁膜として機能する。 In that capacitor Q, the first p-well 8 and the electrode 11,30a functions as a capacitor electrode, the first insulating film 10 and the second insulating film 14 between them functions as a capacitor insulating film. このようなキャパシタQは、スタックドゲートキャパシタとも呼ばれる。 Such a capacitor Q is also referred to as a stacked gate capacitor.
なお、電極１１、３０ａとこれらの間の第２の絶縁膜１４のみでキャパシタを形成するようにしてもよい。 Incidentally, only the second insulating film 14 between and electrodes 11,30a may be formed a capacitor.
既述のように、上記のキャパシタQは、フラッシュメモリセルで使用する高電圧を発生するための昇圧回路の一部を担う。 As described above, the above capacitors Q is responsible for part of the step-up circuit for generating a high voltage used in the flash memory cell.
また、コンタクト領域CRにおける上部電極３０ａには開口３０ｃが形成され、当該開口３０ｃから熱酸化膜２１ａが露出する。 An opening 30c is formed in the upper electrode 30a in the contact region CR, the thermal oxide film 21a is exposed from the opening 30c.
後述のように、下部電極１１ａのコンタクト領域CRには導電性プラグが接続されるが、上記の開口３０ｃは、その導電性プラグと上部電極３０ａとが接触するのを防止するために形成される。 As described below, although the contact region CR of the lower electrode 11a conductive plug is connected, it said opening 30c is formed in order to prevent the its conductive plug and the upper electrode 30a are in contact .
その開口３０ｃの直径Dは、各電極１１ａ、３０ａ同士の対向面積を増やしてキャパシタQの容量を増大させるとうい観点からすると、なるべく小さいのが好ましい。 The diameter D of the opening 30c, each electrode 11a, when the firstlings viewpoint increasing the capacitance of the capacitor Q by increasing the opposing area 30a between, preferably as small as possible.
但し、直径Dを小さくすると、第６のマスクパターン３６と第２の絶縁膜１４との間に矢印で示すような位置ずれが生じたときに、点線円内のように開口３０ｃの内面が第２の絶縁膜１４の薄厚部１４ｘ上に位置するようになる。 However, reducing the diameter D, and when the positional deviation as shown by the arrows between the mask pattern 36 of the first 6 and the second insulating film 14 occurs, the inner surface of the opening 30c as in the dotted circle first It will be located on the thin portion 14x of the second insulating film 14.
こうなると、第２の絶縁膜１４の中でも耐圧の弱い薄厚部１４ｘにおいて、下部電極１１ａと上部電極３０ａとの間にリーク電流Pが生じ、半導体装置の信頼性が低下する。 When this occurs, the weak thin portions 14x withstand voltage even in the second insulating film 14, the leakage current P is generated between the lower electrode 11a and the upper electrode 30a, the reliability of the semiconductor device is lowered.
そのため、本例では、上記のように位置ずれが発生した場合でも薄厚部１４ｘ上に開口３０ｃの内面が位置しないように直径Dを増大させなければならない。 Therefore, in this example, it must be increased diameter D as the inner surface of the opening 30c misalignment on thin portions 14x even when generated as described above is not located. 更に、直径Dの増大により減少する電極１１ａ、３０ａの対向面積を補うために、これらの電極１１ａ、３０ａの平面サイズを広げる必要が生じ、キャパシタ形成領域IIを広めざるを得ない。 Moreover, the electrodes 11a to reduce the increase in diameter D, and to compensate the opposing area 30a, the electrodes 11a, is necessary to extend the planar size of 30a occurs, inevitably spread capacitor formation region II.
この後に、図１９に示すように、ハードマスク３１と第６のマスクパターン３６とを除去する。 After this, as shown in FIG. 19, to remove the hard mask 31 and the mask pattern 36 of the sixth.
次いで、図２０に示すように、フローティングゲート１１ｂとゲート電極３０ｇとをマスクにしながら、各領域I、III H 〜III Lのシリコン基板１にAs +イオン等のn型不純物をイオン注入し、第１〜第４のソースドレインエクステンション４１〜４４を形成する。 Then, as shown in FIG. 20, while the floating gate 11b and the gate electrode 30g as a mask, an n-type impurity As + ions are ion-implanted into the silicon substrate 1 in each of the regions I, III H to III L, the 1 to form a fourth source drain extension 41 to 44.
次に、図２１に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG. 21.
まず、シリコン基板１の上側全面に絶縁膜を形成し、それをエッチバックしてフローティングゲート１１ｂとゲート電極３０ｇの各々の横に絶縁性サイドウォール４５として残す。 First, a entire upper surface insulating film of the silicon substrate 1, leaving it is etched back next to each of the floating gate 11b and the gate electrode 30g as insulating sidewalls 45. その絶縁膜として、例えば、TEOSガスを使用するCVD法で酸化シリコン膜を形成する。 As the insulating film, for example, a silicon oxide film by the CVD method using the TEOS gas.
なお、シリコン基板１を熱酸化して形成された各絶縁膜１０、２１、２５、２８は、TEOSガスを使用して形成された絶縁性サイドウォール４５と比較して密度が高いので、上記のエッチバックでは完全には除去されず、シリコン基板１の上に残存する。 Each insulating film 10,21,25,28 of the silicon substrate 1 is formed by thermal oxidation, the density is high as compared to that of the insulating sidewall 45 formed by using the TEOS gas, the It not completely removed in the etch-back, remaining on the silicon substrate 1.
次いで、絶縁性サイドウォール４５、フローティングゲート１１ｂ、及び各ゲート電極３０ｇをマスクにするイオン注入によりシリコン基板１にp型不純物を導入する。 Then introduced p-type impurity into the silicon substrate 1 by ion implantation using the insulating side walls 45, the floating gates 11b, and the gate electrode 30g as a mask. これにより、フローティングゲート１１ｂと各ゲート電極３０の横のシリコン基板１に、第１〜第４のソースドレイン領域４６〜４９が形成される。 Thus, the silicon substrate 1 beside the floating gate 11b and the gate electrode 30, the first to fourth source drain regions 46 to 49 are formed.
更に、キャパシタ形成領域IIの第１及び第２のウェルコンタクト領域R 1 、R 2に、それぞれp型不純物とn型不純物とをイオン注入し、p型不純物拡散領域５１とn型不純物拡散領域５２とを形成する。 Further, first and second in the well contact region R 1, R 2, and a p-type impurity and the n-type impurity ions are implanted, respectively, p-type impurity diffusion region 51 and the n-type impurity diffusion regions 52 in the capacitor formation region II to form the door.
なお、n型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われ、イオン注入を終了後にそのレジストパターンは除去される。 Incidentally, out divided in n-type impurity and the p-type impurity is performed by using a resist pattern (not shown), the resist pattern after completion of the ion implantation is removed.
ここまでの工程により、セル領域Iには、フローティングゲート１１ｂ、第２の絶縁膜１４、及びコントロールゲート３０ｂを備えたフラッシュメモリセルFLの基本構造が完成する。 By the steps up to this, in the cell region I, the floating gate 11b, the basic structure of a flash memory cell FL provided with a second insulating film 14, and the control gate 30b is completed.
そのフラッシュメモリセルFLにおいては、第１の絶縁膜１０がトンネル絶縁膜としての役割を担うと共に、その第１の絶縁膜１０を介して第１のソースドレイン領域４６からフローティングゲート１１ｂに電子を供給することで情報の書き込みが行われる。 In the flash memory cell FL, together with the first insulating film 10 serves as a tunnel insulating film, supplying electrons from a first source drain region 46 through the first insulating film 10 that the floating gate 11b information is written by.
一方、各トランジスタ形成領域III H 〜III Lの各々には、ゲート電極３０ｇ等を備えた高電圧MOSトランジスタTR H 、中電圧MOSトランジスタTR M 、及び低電圧MOSトランジスタTR Lの基本構造が完成する。 On the other hand, each of the transistor formation region III H to III L, the high-voltage MOS transistors TR H having a gate electrode 30g and the like, the basic structure of the medium voltage MOS transistors TR M, and the low-voltage MOS transistor TR L is completed .
各トランジスタTR H 、TR M 、TR Lは、ゲート絶縁膜として機能する各絶縁膜２１、２５、２８の膜厚に応じ、この順に駆動電圧が低くなる。 Each transistor TR H, TR M, TR L, in response to the thickness of the insulating film 21,25,28 which functions as a gate insulating film, the drive voltage is lowered in this order.
次に、図２２に示すように、シリコン基板１の上側全面をフッ酸溶液に曝し、各ソースドレイン領域４６〜４９上の絶縁膜１０、２１、２５、２８を除去し、シリコン基板１の清浄面を露出させる。 Next, as shown in FIG. 22, exposing the entire upper surface of the silicon substrate 1 in a hydrofluoric acid solution, to remove the insulating film 10,21,25,28 on the source drain regions 46 to 49, the cleaning of the silicon substrate 1 to expose the surface.
このとき、下部電極１１ａのコンタクト領域CRもフッ酸溶液に曝され、熱酸化膜２１ａが除去される。 In this case, the contact region CR of the lower electrode 11a is also exposed to hydrofluoric acid solution, thermal oxidation film 21a is removed.
次いで、シリコン基板１の上側全面にスパッタ法でコバルト膜等の高融点金属膜を形成した後、その高融点金属膜をアニールしてシリコンと反応させ、各ソースドレイン領域４６〜４９の上に高融点金属シリサイド層５４を形成する。 Then, after forming a refractory metal film cobalt film or the like by sputtering on the entire upper surface of the silicon substrate 1, and annealing the refractory metal film is reacted with silicon, high on each source drain regions 46 to 49 forming a refractory metal silicide layer 54.
その後に、素子分離絶縁膜２や絶縁性サイドウォール４５の上で未反応となっている高融点金属膜をウエットエッチングして除去する。 Thereafter, the refractory metal film which is left unreacted on the device isolation insulating film 2 and the insulating sidewall 45 is removed by wet etching.
その高融点金属シリサイド層５４は、コントロールゲート３０ｂや各ゲート電極３０ｇの上面にも形成され、これらのゲート電極が低抵抗化される。 As the refractory metal silicide layer 54 is also formed on the upper surface of the control gate 30b and the gate electrode 30g, the gate electrodes are low resistance.
更に、下部電極１１ａのコンタクト領域CRにも高融点金属シリサイド層５４が形成される。 Further, a refractory metal silicide layer 54 is also formed on the contact region CR of the lower electrode 11a.
次に、図２３に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG. 23.
まず、シリコン基板１の上側全面にCVD法で第６の絶縁膜５７として酸化シリコン膜を形成した後、その第６の絶縁膜５７の上面をCMP法で研磨して平坦化する。 First, after forming a silicon oxide film as a sixth insulating film 57 by the CVD method on the entire upper surface of the silicon substrate 1 is planarized by polishing the upper surface of the sixth insulating film 57 by the CMP method.
そして、フォトリソグラフィとエッチングにより第６の絶縁膜５７をパターニングし、下部電極１１ａのコンタクト領域CRの上と上部電極３０ａの上に、それぞれ第１のホール５７ａと第２のホール５７ｂを形成する。 Then, an insulating film 57 of the sixth patterned by photolithography and etching, on the upper and the upper electrode 30a of the contact region CR of the lower electrode 11a, to form a first hole 57a and a second hole 57b, respectively.
更に、このパターニングでは、セル領域Iと各トランジスタ形成領域III H 〜III Lにおける第６の絶縁膜５７に第３のホール５７ｃを形成すると共に、不純物拡散領域５１、５２の上の第６の絶縁膜５７に第４のホール５７ｄを形成する。 Further, in this patterning, the insulating film 57 of the sixth in the transistor forming region and the cell region I III H to III L to form a third hole 57c, sixth insulation above the impurity diffusion regions 51 and 52 forming a fourth hole 57d to the membrane 57.
その後、各ホール５７ａ〜５７ｄの各々の中に第１〜第４の導電性プラグ５８ａ〜５８ｄを形成する。 Thereafter, a first to fourth conductive plugs 58a~58d in each of the holes 57 a to 57 d.
導電性プラグ５８ａ〜５８ｄの形成にあたっては、まず、各ホール５７ａ〜５７ｄの内面と第６の絶縁膜５７の上面にグルー膜としてスパッタ法でチタン膜と窒化チタン膜とをこの順に形成する。 In the formation of the conductive plugs 58a-58d, first, a titanium film and a titanium nitride film in this order by sputtering as the inner surface and the upper surface glue film of the sixth insulating film 57 of each hole 57 a to 57 d. そして、そのグルー膜の上にCVD法でタングステン膜を形成し、そのタングステン膜により各ホール５７ａ〜５７ｄを完全に埋め込む。 Then, a tungsten film formed by a CVD method on the glue film are completely filled each hole 57a~57d by the tungsten film. その後に、第６の絶縁膜５７の上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を各ホール５７ａ〜５７ｄ内のみに第１〜第４の導電性プラグ５８ａ〜５８ｄとして残す。 Thereafter, the excessive glue film and tungsten film on the sixth insulating film 57 are polished and removed by the CMP method, the first to fourth conductive these films only inside each hole 57a~57d leave as a plug 58a~58d.
これらの導電性プラグのうち、第１の導電性プラグ５８ａによりキャパシタQの下部電極１１ａの電位が制御され、第２の導電性プラグ５８ｂにより上部電極３０ａの電位が制御される。 Among these conductive plugs, the potential of the lower electrode 11a of the capacitor Q by the first conductive plug 58a is controlled, the potential of the upper electrode 30a is controlled by the second conductive plug 58b. また、p型不純物拡散領域５１の上の第４の導電性プラグ５８ｄにより、キャパシタQの電極として機能する第１のpウェル８の電位が制御される。 Further, the fourth conductive plug 58d on the p-type impurity diffusion region 51, the potential of the first p-well 8 which functions as an electrode of the capacitor Q is controlled.
そして、各導電性プラグ５８ａ〜５８ｄと第６の絶縁膜５７の上にスパッタ法でアルミニウム膜を含む金属積層膜を形成し、それをパターニングして金属配線５９を形成する。 Then, a metal laminate film including an aluminum film formed by sputtering on the respective conductive plugs 58a~58d and sixth insulating film 57, to form the metal wiring 59 by patterning it.
以上により、このサンプルの基本構造が完成した。 Thus, the basic structure of the sample was completed.
上記の例では、図９を参照して説明したように、各トランジスタ形成領域III H 〜III Lに露出するシリコン基板１の表面がダメージを受けないように、第１の酸化シリコン膜１４ａのエッチング方法として、ドライエッチングではなくウエットエッチングを採用する。 In the above example, as described with reference to FIG. 9, so that the surface of the silicon substrate 1 exposed in the transistor formation region III H to III L is not damaged, etching of the first silicon oxide film 14a the method employs a wet etching instead of dry etching.
但し、ウエットエッチングを採用したことで、図９の点線円内のように第２の絶縁膜１４に薄厚部１４ｘが形成される。 However, by adopting the wet etching, the thin portion 14x is formed on the second insulating film 14 as in the dotted circle in FIG.
そして、図１８の点線円内に示したように、薄厚部１４ｘにおいて上下の電極１１ａ、３０ａ間でリーク電流Pが発生するのを防止すべく、上部電極３０ａの開口３０ｃの直径Dを広げる必要が生じ、これにより半導体装置の小型化が阻まれてしまう。 Then, as shown in the dotted circle in FIG. 18, upper and lower electrodes 11a in the thin portion 14x, in order to prevent the leakage current P occurs between 30a, necessary to widen the diameter D of the opening 30c of the upper electrode 30a , thereby causing the miniaturization of the semiconductor device will be blocked.
このように、上記のプロセスでは、各トランジスタ形成領域III H 〜III Lにおけるシリコン基板１の表面が受けるダメージを低減しつつ半導体装置の小型化を図ることができず、これらを両立できるように改善の余地がある。 Thus, in the above process, it is impossible to reduce the size of the semiconductor device while reducing the damage that each transistor formation region III H surface of the silicon substrate 1 in to III L receives, improved to be compatible with these there is room for.
本願発明者は、上記の知見に鑑み、以下に説明するような本実施形態に想到した。 The present inventors, in view of the above findings, and conceived the present embodiment as described below.
（本実施形態） (The present embodiment)
図２４〜図３４は、本実施形態に係る半導体装置の製造途中の断面図である。 FIGS. 24 34 are cross-sectional views of a process of producing a semiconductor device according to the present embodiment.
なお、図２４〜図３４において、上記で説明したのと同じ要素には上記と同じ符号を付し、以下ではその説明を省略する。 Incidentally, in FIG. 24 to FIG. 34, above the same reference numerals as above are the same elements as those described, and that the description thereof will be omitted.
本実施形態では、半導体装置としてフラッシュメモリセルとロジック回路とを混載してなるロジック混載メモリを作製する。 In this embodiment, to produce a logic embedded memory formed by mixed the flash memory cell and the logic circuit as a semiconductor device.
その半導体装置を作製するには、まず、既述の図１〜図８の工程を行うことにより、図２４に示す断面構造を得る。 To produce the semiconductor device, first, by performing the process described above in FIGS. 1-8, a sectional structure shown in FIG. 24.
図２４の点線円内に示すように、これらの工程を終了した段階では、第２のマスクパターン２０をマスクにしたドライエッチングにより、コンタクト領域CRにおける窒化シリコン膜１４ｂと第２の酸化シリコン膜１４ｃが除去された状態となる。 As shown in the dotted circle in Figure 24, these steps process has been completed, by dry etching using the second mask pattern 20 as a mask, the silicon nitride in the contact region CR film 14b and the second silicon oxide film 14c There becomes a state of being removed.
この段階では各トランジスタ形成領域III H 〜III Lに第１の酸化シリコン膜１４ａと第１の絶縁膜１０が残存しているため、プラズマ化したエッチングガスによりシリコン基板１の表面にダメージが入るのをこれらの膜１０、１４ａで防止することができる。 Since the first silicon oxide film 14a and the first insulating film 10 of each transistor formation region III H to III L is left at this stage, damage to enter the surface of the silicon substrate 1 by plasma state etching gas the can be prevented by these films 10,14A.
ここで、本実施形態では、第２のマスクパターン２０は、本工程のドライエッチングのマスクとしてのみ使用する。 In the present embodiment, the second mask pattern 20 is only used as a mask for dry etching in this step. そして、第２のマスクパターン２０の窓２０ａの下に残る第１の酸化シリコン膜１４ａをウエットエッチングするときは、後述のように、第２のマスクパターン２０とは別のマスクを使用する。 When the first silicon oxide film 14a which remain under the window 20a of the second mask pattern 20 is wet-etched, as described below, and the second mask pattern 20 using another mask.
そのため、ウエットエッチング時のエッチング液が第２のマスクパターン２０と第２の酸化シリコン膜１４ｃとの界面にしみ込むことがなく、図９の点線円内に示したような薄厚部１４ｘが第２の絶縁膜１４に形成されるのを防止できる。 Therefore, without permeating to the interface of the etchant during the wet etching and the second mask pattern 20 and the second silicon oxide film 14c, a thin thickness portion 14x as shown in the dotted circle in FIG. 9 of the second It is prevented from being formed in the insulating film 14.
しかも、本工程のドライエッチングは異方性エッチングであり、ウエットエッチングのようにエッチングが基板横方向に進行し難い。 Moreover, the dry etching in this step is anisotropic etching, the etching hardly proceeds in the substrate transverse direction as wet etching. そのため、本工程において第２の酸化シリコン膜１４ｃや窒化シリコン膜１４ｂが基板横方向にエッチングされてコンタクト領域CRの周囲の第２の絶縁膜１４に薄厚部１４ｘ（図９参照）が形成されるのを防止できる。 Therefore, the thin portion in the second insulating film 14 around the second silicon oxide film 14c and the silicon nitride film 14b is etched in the substrate laterally contact region CR 14x (see FIG. 9) is formed in this process that the can be prevented.
この後に、第２のマスクパターン２０は除去される。 Thereafter, the second mask pattern 20 is removed.
そのゲート絶縁膜の形成にあたっては、まず、図２５に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、各領域I、II、III Lを覆う第７のマスクパターン６０を形成する。 In forming the gate insulating film, first, as shown in FIG. 25, a photoresist is coated on the entire upper surface of the silicon substrate 1, then exposed and developed, to cover the regions I, II, and III L forming a mask pattern 60 of the seventh.
なお、高電圧トランジスタ形成領域III Hと中電圧トランジスタ形成領域III Mにおける第１の酸化シリコン膜１４ａは、その第７のマスクパターン６０で覆われずに露出する。 The first silicon oxide film 14a in the high-voltage transistor formation region III H and middle-voltage transistor formation region III M is exposed without being covered with the mask pattern 60 of the seventh.
そして、第７のマスクパターン６０をマスクにしながら、エッチング液としてフッ酸溶液を用い、各領域III H 、III Mにおける第１の絶縁膜１０と第１の酸化シリコン膜１４ａを上とウエットエッチングにより除去し、各領域III H 、III Mにシリコン基板１の表面を露出させる。 Then, while the mask pattern 60 of the seventh mask, using hydrofluoric acid solution as an etchant, the areas III H, by the upper and wet etching the first insulating film 10 in III M the first silicon oxide film 14a removed, the regions III H, to expose the surface of the silicon substrate 1 to III M.
このように本工程をウエットエッチングで行うことで、ドライエッチングで各膜１０、１４ａを除去する場合のようにプラズマ化したエッチングガスでシリコン基板１の表面がダメージを受けるのを防止できる。 By thus performing the present process by wet etching, it is possible to prevent the surface of the silicon substrate 1 by plasma and etching gas as in the case of removing the film 10,14a by dry etching damage.
また、本工程では、図９の工程と異なり、各トランジスタ形成領域III H 〜III Lのうち、低電圧トランジスタ形成領域III Lを第７のマスクパターン６０で覆った状態とする。 Further, in this step, unlike the process of FIG. 9, among the transistor formation region III H to III L, the state of covering the low-voltage transistor formation region III L in the mask pattern 60 of the seventh.
このようにすると、低電圧トランジスタ形成領域III Lにおける素子分離絶縁膜２がフッ酸溶液に曝されなくなり、素子分離絶縁膜２がエッチングされてその上面の高さが低下することがない。 In this way, not be the element isolation insulating film 2 in the low-voltage transistor formation region III L are no longer exposed to the hydrofluoric acid solution, the element isolation insulating film 2 is the height of the upper surface is etched is reduced.
この後に、第７のマスクパターン６０は除去される。 Thereafter, the mask pattern 60 of the seventh is removed.
次いで、図２６に示すように、高電圧トランジスタ形成領域III Hと中電圧トランジスタ形成領域III Mにおけるシリコン基板１の表面を熱酸化することにより、第３の絶縁膜２１として熱酸化膜を約９．５nmの厚さに形成する。 Then, as shown in FIG. 26, by the high-voltage transistor formation region III H and middle-voltage transistor formation region III the surface of the silicon substrate 1 in M is thermally oxidized, the thermal oxide film as the third insulating film 21 of about 9 It is formed to a thickness of .5nm.
その酸化条件は特に限定されない。 The oxidation conditions are not particularly limited. 本実施形態では、O 2雰囲気中で基板温度を約８５０℃とする条件でこの熱酸化を行う。 In the present embodiment, the thermal oxidation under conditions of a substrate temperature of about 850 ° C. in an O 2 atmosphere.
また、このようにO 2雰囲気に曝された結果、コンタクト領域CRにおける下部電極１１ａも酸化され、コンタクト領域CRに残存する第１の酸化シリコン膜１４ａの膜厚が増大する。 As a result of thus exposed to an O 2 atmosphere, the lower electrode 11a in the contact region CR is also oxidized, the thickness of the first silicon oxide film 14a remaining in the contact region CR is increased.
続いて、図２７に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第８のマスクパターン６１を形成する。 Subsequently, as shown in FIG. 27, a photoresist is coated on the entire upper surface of the silicon substrate 1, is then exposed to form a mask pattern 61 of the eighth and developed.
その第８のレジストパターン６１により、中電圧トランジスタ形成領域III Mを除く各領域I、II、III H 、III Lは覆われる。 The resist pattern 61 of the eighth, the regions I, except the middle-voltage transistor formation region III M, II, III H, III L is covered.
そして、第８のマスクパターン６１をマスクにしながら、エッチング液としてフッ酸溶液を用い、中電圧トランジスタ形成領域III Mにおける第３の絶縁膜２１を除去してシリコン基板１の表面を露出させる。 Then, while the mask pattern 61 of the eighth to mask, using hydrofluoric acid solution as an etchant to remove the third insulating film 21 in the medium-voltage transistor formation region III M to expose the surface of the silicon substrate 1.
また、図２５のエッチング工程と同様に、本工程でも低電圧トランジスタ形成領域III Lを第８のレジストパターン６１で覆うので、当該領域III Lにおける素子分離絶縁膜２がエッチングされてその上面の高さが低下することがない。 Also, as with the etching process in FIG. 25, since the low-voltage transistor formation region III L in this step is covered with a resist pattern 61 of the eighth, high in its upper surface the element isolation insulating film 2 in the region III L is etched there is no reduction of.
この後に、第８のマスクパターン６１は除去される。 Thereafter, the mask pattern 61 of the eighth is removed.
次いで、図２８に示すように、O 2雰囲気中で基板温度を約８５０℃とする酸化条件を採用して、中電圧トランジスタ形成領域III Mにおけるシリコン基板１の表面を熱酸化し、第４の絶縁膜２５として厚さが約６．０nmの熱酸化膜を形成する。 Then, as shown in FIG. 28, employs an oxidizing condition at a substrate temperature of about 850 ° C. in an O 2 atmosphere, the surface of the silicon substrate 1 in the medium-voltage transistor formation region III M is thermally oxidized, the fourth the thickness as the insulating film 25 to form a thermal oxide film of about 6.0 nm.
次に、図２９に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG. 29.
まず、シリコン基板１の上側全面にフォトレジストを塗布する。 First, a photoresist on the entire upper surface of the silicon substrate 1. そして、そのフォトレジストを露光、現像することにより、各領域I、II、III H 、III Mを覆う第９のマスクパターン６２を形成する。 Then, exposing the photoresist by developing, the regions I, II, III H, to form a mask pattern 62 of the ninth covering the III M.
なお、低電圧トランジスタ形成領域III Lにおける第１の酸化シリコン膜１４ａは、第９のマスクパターン６２で覆われずに露出する。 The first silicon oxide film 14a in the low-voltage transistor formation region III L is exposed without being covered with the mask pattern 62 of the ninth.
その後に、第９のマスクパターン６２をマスクにしながら、エッチング液としてフッ酸溶液を用いて、低電圧トランジスタ形成領域III Lの第１の酸化シリコン膜１４ａと第１の絶縁膜１０をウエットエッチングして除去する。 Then, while the mask pattern 62 of the ninth to the mask, using a hydrofluoric acid solution as an etchant, the first silicon oxide film 14a and the first insulating film 10 of the low-voltage transistor formation region III L wet etching to remove Te.
そして、このエッチングが終了した後に、第９のマスクパターン９を除去する。 After the etching is completed, the mask pattern is removed 9 ninth.
続いて、図３０に示すように、低電圧トランジスタ形成領域III Lに露出したシリコン基板１の表面を熱酸化することにより厚さが約１．８nmの熱酸化膜を形成し、その熱酸化膜を第５の絶縁膜２８とする。 Subsequently, as shown in FIG. 30, the low-voltage transistor formation region III L exposed surface of the silicon substrate 1 in thickness to form a thermal oxide film of about 1.8nm by thermal oxidation, the thermal oxide film a a fifth insulating film 28.
その第５の絶縁膜２８は、例えば、O 2雰囲気中において基板温度を約８５０℃とする酸化条件で形成され得る。 Its fifth insulating film 28 may be formed, for example, in an O 2 atmosphere at oxidizing conditions at a substrate temperature of about 850 ° C..
ここまでの工程により、各領域III H 〜III Lには、MOSトランジスタのゲート絶縁膜として使用される膜厚の異なる絶縁膜２１、２５、２８が形成されたことになる。 By the steps up to this, in the respective regions III H to III L, so that the thickness of different insulating films 21,25,28 which are used as a gate insulating film of the MOS transistor is formed.
これらの絶縁膜２１、２５、２８は、図２４のドライエッチング雰囲気に曝されずにダメージを受けていないシリコン基板１の表面に形成されるので、ゲート絶縁膜としての使用に耐えうる高品位な膜質を有する。 These insulating films 21,25,28 Since being formed on the surface of the silicon substrate 1 which is not damaged without being exposed to a dry etching atmosphere of 24, high-quality to withstand use as a gate insulating film with the film quality.
ここで、膜厚の異なる絶縁膜２１、２５、２８を形成するために、各領域III H 〜III Lにおいては熱酸化とウエットエッチングとが上記のように繰り返し行われ、これらのプロセスを反映して素子分離絶縁膜２には段差２ｘが形成される。 In order to form different thicknesses insulating film 21,25,28, and thermal oxidation and wet etching in the regions III H to III L is repeated as described above, to reflect these processes step 2x is formed in the element isolation insulating film 2 Te.
その段差２ｘの高さΔHは、熱酸化やウエットエッチングの回数が増えるほど高くなる。 Height ΔH of the step 2x increases as the number of thermal oxidation or wet etching increases.
本実施形態では、低電圧トランジスタ形成領域III Lをマスクパターン６０、６１で覆うことで、当該領域III Lにおける素子分離絶縁膜２がウエットエッチングされる回数を減らすことができ、領域III Lの段差２ｘの高さΔHを最小限に留めることができる。 In the present embodiment, the low-voltage transistor formation region III L by covering with a mask pattern 60 and 61, it is possible to reduce the number of times the element isolation insulating film 2 in the region III L is wet-etched, the step region III L the height ΔH of 2x can be kept to a minimum.
次に、図３１に示すように、既述の図１６〜図１８の工程を行うことで、第２の導電膜３０をパターニングし、キャパシタQの上部電極３０ａとトランジスタのゲート電極３０ｇとを形成する。 Next, as shown in FIG. 31, by performing the process described above in FIGS. 16 to 18, the second conductive film 30 is patterned, forming the gate electrode 30g of the upper electrode 30a and the transistor of the capacitor Q to.
既述のように、そのパターニングは、第６のマスクパターン３６をマスクにして第２の導電膜３０をドライエッチングすることで行われる。 As described above, the patterning the second conductive film 30 is performed by dry etching using the mask pattern 36 of the sixth to mask.
そして、このようにして形成された上部電極３０ａには、下部電極１１ａのコンタクト領域CRが露出する開口３０ｃが形成される。 Then, the upper electrode 30a formed in this manner, the opening 30c of the contact region CR of the lower electrode 11a is exposed is formed.
その開口３０ｃの内面は第２の絶縁膜１４の上に位置するが、第２の絶縁膜１４には図１８のような薄厚部１４ｘが形成されていないので、本実施形態では薄厚部１４ｘが原因で各電極１１ａ、３０ａ間にリーク電流が発生することがない。 The inner surface of the opening 30c is positioned on the second insulating film 14, since the second insulating film 14 is not formed with the thin portion 14x as shown in FIG. 18, the thin portion 14x in this embodiment each electrode 11a because the leakage current is not generated between 30a.
そのため、薄厚部１４ｘ（図１８参照）が開口３０ｃに重なるのを防止する目的で開口３０ｃの直径Dを広くする必要がなくなり、直径Dを図１８におけるよりも小さくできる。 Therefore, there is no need to thin portions 14x (see FIG. 18) is wider diameter D of the opening 30c for the purpose of preventing the overlap in the opening 30c, it can be made smaller than in FIG. 18 the diameter D.
これにより、開口３０ｃの周囲での各電極１１ａ、３０ａの対向面積が増大するため、各電極１１ａ、３０ａの外形サイズを縮小してもキャパシタQの容量を維持することができ、キャパシタ形成領域IIの面積を小さくすることが可能となる。 Thus, since the respective electrodes 11a in the periphery of the opening 30c, is opposed areas 30a increases, it is possible to each electrode 11a, even by reducing the external size of 30a to maintain the capacity of the capacitor Q, the capacitor formation region II it is possible to reduce the area.
また、低電圧トランジスタ形成領域III Lでは、上記のように素子分離絶縁膜２の段差２ｘの高さΔHが低く抑えられているので、スピンコート法で塗布される反射防止膜３５の膜厚のばらつきが抑制される。 Further, in the low-voltage transistor formation region III L, the height ΔH of the step 2x of the device isolation insulating film 2 as described above is kept low, the thickness of the antireflection film 35 is applied by spin coating variation is suppressed.
これにより、反射防止膜３５による露光光の反射防止の効果が場所によりばらつき難くなり、低電圧トランジスタ形成領域III Lにおいて高精度に第２の導電膜３０をパターニングしてゲート電極３０ｇを形成することが可能となる。 It Thereby, the effect of the anti-reflection of the exposure light due to the reflection preventing film 35 is hardly variation by location, forming a second conductive film 30 is patterned gate electrode 30g with high accuracy in the low-voltage transistor formation region III L it is possible.
次に、図３２に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG. 32.
まず、既述の図１９〜図２１の工程を行うことにより、セル領域IにフラッシュメモリセルFLを形成すると共に、各トランジスタ形成領域III H 〜III LにMOSトランジスタTR H 〜TR Lを形成する。 First, by performing the process described above in FIGS. 19 to 21, to form a flash memory cell FL in the cell region I, to form a MOS transistor TR H to Tr L each transistor formation region III H to III L .
次いで、シリコン基板１の上側全面をフッ酸溶液に曝し、各ソースドレイン領域４６〜４９上の絶縁膜１０、２１、２５、２８をウエットエッチングにより除去して、フローティングゲート１１ｂと各ゲート電極３０ｇの横にシリコン基板１の表面を露出させる。 Then, exposing the entire upper surface of the silicon substrate 1 in a hydrofluoric acid solution, an insulating film 10,21,25,28 on the source drain regions 46 to 49 is removed by wet etching, the floating gate 11b and the gate electrode 30g laterally to expose the surface of the silicon substrate 1.
このとき、下部電極１１ａのコンタクト領域CRにおいては、上部電極３０ａの側面に形成されている絶縁性サイドウォール４５がマスクとなって、第１の酸化シリコン膜１４ａがウエットエッチングにより除去される。 At this time, in the contact region CR of the lower electrode 11a, insulating sidewalls 45 formed on the side surface of the upper electrode 30a becomes a mask, the first silicon oxide film 14a is removed by wet etching.
続いて、図３３に示すように、シリコン基板１の上側全面にスパッタ法でコバルト膜等の高融点金属膜を形成した後、その高融点金属膜をアニールしてシリコンと反応させ、各ソースドレイン領域４６〜４９の上に高融点金属シリサイド層５４を形成する。 Subsequently, as shown in FIG. 33, after forming a refractory metal film cobalt film or the like by sputtering on the entire upper surface of the silicon substrate 1, it is reacted with the silicon and annealing the refractory metal film, each source drain forming a refractory metal silicide layer 54 over the region 46 to 49.
この後は、既述の図２３の工程を行うことで、図３４に示すような本実施形態に係る半導体装置の基本構造を完成させる。 Thereafter, by performing the process described above in Figure 23, to complete the basic structure of the semiconductor device according to the present embodiment as shown in FIG. 34.
以上説明した本実施形態によれば、図３１に示したように、上部電極３０ａを形成する時点では、下部電極１１ａのコンタクト領域CR上の第１の酸化シリコン膜１４ａはウエットエッチングされずに残存している。 According to the embodiment described above, as shown in FIG. 31, at the time of forming the upper electrode 30a, the first silicon oxide film 14a on the contact region CR of the lower electrode 11a is left without being wet-etched are doing.
よって、この時点では、ウエットエッチングが原因の薄厚部１４ｘ（図９参照）が第２の絶縁膜１４に形成されていない。 Therefore, at this time, thin portions 14x of the causes wet etching (see FIG. 9) is not formed on the second insulating film 14.
そのため、上部電極３０ａの開口３０ｃ（図３１参照）が薄厚部１４ｘに重なることが原因でキャパシタQの耐圧が低下するのを気にする必要がなくなり、開口３０ｃの直径Dを図１８におけるよりも小さくでき、ひいては半導体装置の小型化を図ることができる。 Therefore, it is unnecessary to withstand the capacitor Q is because the opening 30c of the upper electrode 30a (see FIG. 31) overlaps the thin section 14x to mind to decrease, than in FIG. 18 the diameter D of the opening 30c can be reduced, it is possible to reduce the size of the semiconductor device thus.
しかも、低電圧トランジスタ形成領域III Lをマスクパターン６０、６１（図２５、図２７参照）で覆ったことで、当該領域III Lの素子分離絶縁膜２に形成される段差２ｘの高さΔHを低く抑えることができる。 Moreover, the low-voltage transistor formation region III L a mask pattern 60 and 61 (FIG. 25, see FIG. 27) that is covered with, the step 2x, which is formed in the element isolation insulating film 2 of the region III L height ΔH it can be kept low. その結果、図３１を参照して説明したように、段差２ｘが原因で反射防止膜３５の膜厚がばらつくのを抑制でき、領域III Lにおけるゲート電極３０ｇのパターニング精度が向上する。 As a result, as described with reference to FIG. 31, step 2x can be inhibited from thickness of the antireflection film 35 due varies, thereby improving patterning precision of the gate electrode 30g in the region III L.
以上説明した本実施形態に関し、更に以下の付記を開示する。 TECHNICAL FIELD The present embodiment described above, the following additional statements are further disclosed.
（付記１） 半導体基板の第１の領域、第２の領域、及び第３の領域に第１の絶縁膜を形成する工程と、 And (Supplementary Note 1) a first region of a semiconductor substrate, forming a first insulating film in the second region, and third region,
前記第１の領域の前記第１の絶縁膜の上に、フローティングゲート、第２の絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、 On the first insulating film of said first region, forming a flash memory cell having a floating gate, a second insulating film, and a control gate,
前記第２の領域の前記第１の絶縁膜の上に、キャパシタの第１の電極を形成する工程と、 On the first insulating film in the second region, forming a first electrode of the capacitor,
前記第１の電極の上と前記第３の領域の前記第１の絶縁膜の上に、前記第２の絶縁膜として第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜をこの順に形成する工程と、 On the first insulating film on said third region of said first electrode, said second insulating film as a first silicon oxide film, a silicon nitride film, and a second silicon oxide film a step of forming in this order,
前記第１の電極の一部領域における前記第２の絶縁膜を選択的にドライエッチングして、前記第１の酸化シリコン膜を残しつつ、前記窒化シリコン膜と前記第２の酸化シリコン膜とを除去する工程と、 The second insulating film are selectively dry-etched in a partial region of the first electrode, while leaving said first silicon oxide film, and said and said silicon nitride film a second silicon oxide film and removing,
前記第３の領域における前記第１の絶縁膜と前記第２の絶縁膜とをウエットエッチングにより選択的に除去する工程と、 Selectively removing by wet etching said first insulating film and the second insulating film in the third region,
前記第１の絶縁膜と前記第２の絶縁膜とを除去した後、前記第３の領域の前記半導体基板の表面を熱酸化することにより第３の絶縁膜を形成する工程と、 After removal of the second insulating film and the first insulating film, forming a third insulating film by the surface of the semiconductor substrate of the third region is thermally oxidized,
前記第３の絶縁膜の上に第１のゲート電極を形成する工程と、 Forming a first gate electrode on the third insulating film,
前記第１の電極の上の前記第２の絶縁膜の上であって前記一部領域を除く領域に、前記キャパシタの第２の電極を形成する工程と、 A region excluding said partial region on the A and the second insulating film on the first electrode, and forming a second electrode of the capacitor,
前記第２の電極を形成した後、前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程と、 After forming the second electrode, a step of removing by etching said first silicon oxide film in the partial region,
前記第２の電極と前記第１のゲート電極を形成した後、前記第１の領域、前記第２の領域、及び前記第３の領域に第４の絶縁膜を形成する工程と、 After forming the first gate electrode and the second electrode, and forming a fourth insulating film said first region, said second region, and said third region,
前記一部領域における前記第４の絶縁膜にホールを形成する工程と、 Forming a hole in the fourth insulating film in the partial region,
前記ホール内に導電性プラグを形成する工程と、 Forming a conductive plug in said hole,
（付記２） 前記第２の領域の前記半導体基板に、前記キャパシタの電極として機能するウェルを形成する工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。 (Supplementary Note 2) on said semiconductor substrate of said second region, a method of manufacturing a semiconductor device according to Note 1, further comprising a step of forming a well functioning as electrodes of the capacitor.
（付記３） 前記第１の絶縁膜を形成する工程において、前記半導体基板の第４の領域に前記第１の絶縁膜を形成し、 (Supplementary Note 3) In the step of forming the first insulating film, said first insulating film is formed on the fourth region of the semiconductor substrate,
前記第２の絶縁膜を形成する工程において、前記第４の領域の前記第１の絶縁膜の上に前記第２の絶縁膜を形成し、 In the step of forming the second insulating film, said second insulating film is formed on the first insulating film in the fourth region,
前記第１の絶縁膜と前記第２の絶縁膜とを選択的に除去する工程において、前記第２の領域と前記第４の領域の各々の前記第２の絶縁膜を第１のマスクパターンで覆いながら、前記第３の領域の前記第１の絶縁膜と前記第２の絶縁膜とをエッチングして除去し、 In the step of selectively removing said second insulating film and the first insulating film, said second insulating film of each of the second region and the fourth region in the first mask pattern covered with, and the third the area of ​​the first insulating film and the second insulating film is removed by etching,
前記第１のマスクパターンを除去し、かつ、前記第３の絶縁膜を形成した後に、前記第３の絶縁膜を第２のマスクパターンで覆いながら、前記第４の領域の前記第１の絶縁膜と前記第２の絶縁膜とをウエットエッチングにより選択的にエッチングして除去し、 Removing said first mask pattern, and, after forming the third insulating film, while covering the third insulating film in the second mask pattern, said first insulating said fourth region and said membrane second insulating film is selectively etched to remove by wet etching,
前記第４の領域の前記第１の絶縁膜と前記第２の絶縁膜とを除去した後、前記４の領域の前記半導体基板の表面を熱酸化することにより、前記第３の絶縁膜よりも薄い第５の絶縁膜を形成し、 After removal of the first insulating film and the second insulating film in the fourth region, by a surface of the semiconductor substrate of the fourth region is thermally oxidized, than the third insulating film thin fifth insulating film is formed,
前記第５の絶縁膜の上に第２のゲート電極を形成することを特徴とする付記１に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to Note 1, wherein the forming a second gate electrode on the fifth insulating film.
（付記４） 前記第１の絶縁膜を形成する工程の前に、前記第４の領域における前記半導体基板に素子分離絶縁膜を形成する工程と、 And (Supplementary Note 4) before said first step of forming an insulating film, forming an element isolation insulating film on the semiconductor substrate in the fourth region,
前記第５の絶縁膜の上に第２の導電膜を形成する工程と、 Forming a second conductive film on the fifth insulating film,
前記第２の導電膜の上に塗布法により反射防止膜を形成する工程と、 Forming an anti-reflection film by a coating method on the second conductive film,
前記反射防止膜の上に第３のマスクパターンを形成する工程と、 Forming a third mask pattern on the antireflective film,
前記第３のマスクパターンをマスクにして前記第２の導電膜をエッチングすることにより前記第２のゲート電極を形成する工程とを更に有することを特徴とする付記３に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to note 3, further comprising the step of forming the second gate electrode by etching the third said mask pattern as a mask of the second conductive film .
（付記５） 前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程はウエットエッチングにより行われることを特徴とする付記１に記載の半導体装置の製造方法。 (Supplementary Note 5) The method of manufacturing a semiconductor device according to Note 1, removing by etching said first silicon oxide film in the partial region is characterized by being carried out by wet etching.
（付記６） 前記第２の電極の側面に絶縁性サイドウォールを形成する工程を更に有し、 (Supplementary Note 6) further comprising a step of forming the insulating sidewall on the side surface of the second electrode,
前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程は、前記絶縁性サイドウォールをマスクにして行われることを特徴とする付記５に記載の半導体装置の製造方法。 The first step of removing the silicon oxide film is etched in the manufacturing method of a semiconductor device according to Note 5, characterized in that it is carried by the insulating sidewall as a mask in the partial region.
（付記７） 前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程において、前記第１のゲート電極の横の前記第３の絶縁膜をエッチングし、該第１のゲート電極の横に前記半導体基板の表面を露出させることを特徴とする付記６に記載の半導体装置の製造方法。 (Supplementary Note 7) in the step of removing by etching said first silicon oxide film in the partial region, by etching the side of the third insulating film of the first gate electrode, the gate electrode of the first the method of manufacturing a semiconductor device according to note 6, wherein the laterally to expose the surface of the semiconductor substrate.
（付記８） 前記キャパシタの前記第１の電極を形成する工程は、 (Supplementary Note 8) forming said first electrode of said capacitor,
前記第１の領域、前記第２の領域、及び前記第３の領域における前記第１の絶縁膜の上に第１の導電膜を形成する工程と、 It said first region, and forming the second region, and the first conductive film on the first insulating film in the third region,
前記第１の導電膜をパターニングすることにより、前記第１の領域に前記第１の導電膜を残しながら、前記第２の領域に前記第１の電極を形成し、かつ、前記第３の領域から前記第１の導電膜を除去する工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。 By patterning the first conductive film, wherein while leaving a first of said the region first conductive film, forming the first electrode on the second region and the third region the method of manufacturing a semiconductor device according to note 1, characterized in that a step of removing the first conductive film from.
（付記９） 前記第１の領域に残された前記第１の導電膜をパターニングして前記フローティングゲートにする工程を更に有することを特徴とする付記８に記載の半導体装置の製造方法。 (Supplementary Note 9) A method of manufacturing a semiconductor device according to Note 8, wherein the first patterning the first conductive film remained in the region further comprising a step of said floating gate.
（付記１０） 前記第２の電極を形成する工程と、前記第１のゲート電極を形成する工程とを同一工程で行うことを特徴とする付記１に記載の半導体装置の製造方法。 (Supplementary Note 10) The forming a second electrode, a method of manufacturing a semiconductor device according to Note 1, wherein the performing the step of forming the first gate electrode in the same process.
（付記１１） 前記一部領域における前記第２の絶縁膜を選択的にエッチングする工程の後、前記第２の領域における前記第２の絶縁膜の上と、前記第３の領域における前記第３の絶縁膜の上に、第２の導電膜を形成する工程と、 (Supplementary Note 11) after the step of selectively etching the second insulating film in the partial region, and the upper of the second insulating film in the second region, the third in the third region on the insulating film, forming a second conductive film,
前記第２の導電膜をパターニングして、前記第２の領域に前記第２の電極を形成し、かつ、前記第３の領域に前記第１のゲート電極を形成する工程とを更に有することを特徴とする付記１０に記載の半導体装置の製造方法。 Patterning the second conductive film, the second to form the second electrode region, and further comprising the step of forming the first gate electrode in the third region the method of manufacturing a semiconductor device according to note 10, wherein.
（付記１２） 前記第２の電極を形成する工程において、前記一部領域における前記第２の電極に開口を形成することを特徴とする付記１に記載の半導体装置の製造方法。 (Supplementary Note 12) In the step of forming the second electrode, the method of manufacturing a semiconductor device according to Note 1, wherein the forming an opening in the second electrode in the partial region.
（付記１３） 前記第１の絶縁膜を形成する工程は、前記第１の領域、前記第２の領域、及び前記第３の領域における前記半導体基板の表面を熱酸化することにより行われることを特徴とする付記１に記載の半導体装置の製造方法。 (Supplementary Note 13) forming said first insulating film, said first region, said second region, and that is performed by thermally oxidizing the surface of the semiconductor substrate in the third region the method of manufacturing a semiconductor device according to note 1, wherein.
（付記１４） 半導体基板の第１の領域、第２の領域、及び第３の領域に第１の絶縁膜を形成する工程と、 Forming a first insulating film (Supplementary Note 14) a first region of a semiconductor substrate, a second region, and third region,
前記の第１の領域、前記第２の領域、及び前記第３の領域における前記第１の絶縁膜の上に第１の導電膜を形成する工程と、 A first region of the, and forming the second region, and the first conductive film on the first insulating film in the third region,
前記第１の導電膜をパターニングすることにより、前記第１の領域に前記第１の導電膜を残しながら、前記第２の領域にキャパシタの第１の電極を形成し、かつ、前記第３の領域から前記第１の導電膜を除去する工程と、 By patterning the first conductive film, wherein while leaving a first of said the region first conductive film, wherein the forming a first electrode of the capacitor in the second region, and said third removing the first conductive film from a region,
前記第１の領域の前記第１の導電膜の上、前記第２の領域の前記第１の電極の上、及び第３の領域の前記第１の絶縁膜の上に、第２の絶縁膜として第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜をこの順に形成する工程と、 The first on the first conductive film in a region, the top of the first electrode of the second region, and on the first insulating film of the third region, the second insulating film a step first silicon oxide film, a silicon nitride film, and a second silicon oxide film are formed in this order as,
前記第１の電極の一部領域と前記第３の領域における前記第２の絶縁膜を選択的にドライエッチングして、前記第１の酸化シリコン膜を残しつつ、前記窒化シリコン膜と前記第２の酸化シリコン膜とを除去する工程と、 Wherein said in the third region and a partial region of the first electrode and the second insulating film is selectively dry-etched, while leaving the first silicon oxide film, wherein the silicon nitride film second and removing the silicon oxide film,
前記第３の領域における前記第１の絶縁膜と前記第１の酸化シリコン膜を選択的に除去する工程と、 Selectively removing said first insulating film and the first silicon oxide film in the third region,
前記第１の絶縁膜と前記第１の酸化シリコン膜とを除去後、前記第３の領域の前記半導体基板の表面を熱酸化することにより第３の絶縁膜を形成する工程と、 Forming a third insulating film by later removing and wherein the first insulating film first silicon oxide film, the surface of the semiconductor substrate of the third region is thermally oxidized,
前記第１の領域における前記第２の絶縁膜の上、前記第２の領域における前記第２の絶縁膜の上、及び前記第３の領域における前記第３の絶縁膜の上に第２の導電膜を形成する工程と、 On the second insulating film in the first region, on the second insulating film in the second region, and the second conductive over the third insulating film in the third region forming a film,
前記第１の領域において、前記第１の導電膜、前記第２の絶縁膜、及び前記第２の導電膜をパターニングすることにより、フローティングゲート、前記第２の絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、 In the first region, the first conductive film, said second insulating film, and by patterning the second conductive film, a floating gate, said second insulating film, and having a control gate forming a flash memory cell,
前記第２の領域と前記第３の領域において前記第２の導電膜をパターニングすることにより、前記一部領域を除く前記第２の領域に前記キャパシタの第２の電極を形成し、かつ、前記第３の領域に第１のゲート電極を形成する工程と、 By patterning the second conductive film in the third region and the second region, the forming a second electrode of the capacitor in the second region except for the partial region, and the forming a first gate electrode in the third region,
前記第２の電極と前記第１のゲート電極を形成した後、前記一部領域における前記第１の酸化シリコン膜をウエットエッチングして除去する工程と、 After forming the first gate electrode and the second electrode, and removing the in the partial region first silicon oxide film by wet etching,
前記第２の電極と前記ゲート電極を形成した後、前記第１の領域、前記第２の領域、及び前記第３の領域に第４の絶縁膜を形成する工程と、 After forming the gate electrode and the second electrode, and forming a fourth insulating film said first region, said second region, and said third region,
（付記１５） 前記第２の領域の前記半導体基板に、前記キャパシタの電極として機能するウェルを形成する工程を更に有することを特徴とする付記１４に記載の半導体装置の製造方法。 (Supplementary Note 15) on said semiconductor substrate of said second region, a method of manufacturing a semiconductor device according to Note 14, further comprising the step of forming a well functioning as electrodes of the capacitor.
（付記１６） 前記第１の絶縁膜を形成する工程において、前記シリコン基板の第４の領域に前記第１の絶縁膜を形成し、 (Supplementary Note 16) In the step of forming the first insulating film, said first insulating film is formed on the fourth region of the silicon substrate,
前記第５の絶縁膜の上に第２のゲート電極を形成することを特徴とする付記１４に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to Appendix 14, wherein the forming a second gate electrode on the fifth insulating film.
（付記１７） 前記第１の絶縁膜を形成する工程の前に、前記第４の領域における前記半導体基板に素子分離絶縁膜を形成する工程と、 Forming prior to the step of forming a (Supplementary Note 17) the first insulating film, the fourth the semiconductor substrate in the element isolation insulating film in the region of,
前記第３のマスクパターンをマスクにして前記第２の導電膜をエッチングすることにより前記第２のゲート電極を形成する工程とを更に有することを特徴とする付記１６に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to Note 16, further comprising the step of forming the second gate electrode by etching the third said mask pattern as a mask of the second conductive film .
（付記１８） 前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程はウエットエッチングにより行われることを特徴とする付記１４に記載の半導体装置の製造方法。 (Supplementary Note 18) A method of manufacturing a semiconductor device according to Note 14 removing by etching the first silicon oxide film in the partial region is characterized by being carried out by wet etching.
（付記１９） 前記第２の電極の側面に絶縁性サイドウォールを形成する工程を更に有し、 (Supplementary Note 19) further comprising a step of forming the insulating sidewall on the side surface of the second electrode,
前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程は、前記絶縁性サイドウォールをマスクにして行われることを特徴とする付記１８に記載の半導体装置の製造方法。 The first step of removing the silicon oxide film is etched in the manufacturing method of a semiconductor device according to Note 18, characterized in that it is performed by the insulating sidewall as a mask in the partial region.
（付記２０） 前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程において、前記第１のゲート電極の横の前記第３の絶縁膜をエッチングし、該第１のゲート電極の横に前記半導体基板の表面を露出させることを特徴とする付記１９に記載の半導体装置の製造方法。 (Supplementary Note 20) In the above step of removing by etching said first silicon oxide film in a partial region, by etching the side of the third insulating film of the first gate electrode, the gate electrode of the first the method of manufacturing a semiconductor device according to note 19, wherein the laterally to expose the surface of the semiconductor substrate.
１…シリコン基板、１ａ…素子分離溝、２…素子分離絶縁膜、２ｘ…段差、３…犠牲絶縁膜、１０…第１の絶縁膜、１１…第１の導電膜、１１ａ…下部電極、１１ｂ…フローティングゲート、１３…第１のマスクパターン、１４…第２の絶縁膜、１４ａ…第１の酸化シリコン膜、１４ｂ…窒化シリコン膜、１４ｃ…第２の酸化シリコン膜、１４ｘ…薄厚部、２０…第２のマスクパターン、２０ａ…窓、２１…第３の絶縁膜、２１ａ…熱酸化膜、２３…第３のマスクパターン、２５…第４の絶縁膜、２７…第４のマスクパターン、２８…第５の絶縁膜、３０…第２の導電膜、３０ａ…上部電極、３０ｂ…コントロールゲート、３０ｃ…開口、３０ｇ…ゲート電極、３１…ハードマスク、３３…第５のマスクパターン、３５…反射防止膜、３６… 1 ... silicon substrate, 1a ... isolation trench, 2 ... isolation insulating film, 2x ... step, 3 ... sacrificial insulating film, 10 ... first insulating film, 11 ... first conductive film, 11a ... lower electrode, 11b ... floating gate, 13 ... first mask pattern, 14 ... second insulating film, 14a ... first silicon oxide film, 14b ... silicon nitride film, 14c ... second silicon oxide film, 14x ... thin part, 20 ... second mask pattern, 20a ... window, 21 ... third insulating film, 21a ... thermal oxide film, 23 ... third mask pattern, 25 ... fourth insulating film, 27 ... fourth mask pattern, 28 ... fifth insulating film, 30 ... second conductive film, 30a ... upper electrode, 30b ... control gate, 30c ... opening, 30 g ... gate electrode, 31 ... hard mask, 33 ... fifth mask pattern, 35 ... reflection preventing film, 36 ... ６のマスクパターン、４１〜４４…第１〜第４のソースドレインエクステンション、４５…絶縁性サイドウォール、４６〜４９…第１〜第４のソースドレイン領域、５１…p型不純物拡散領域、５２…n型不純物拡散領域、５４…高融点金属シリサイド層、５７…第６の絶縁膜、５７ａ〜５７ｄ…第１〜第４のホール、５８ａ〜５８ｄ…第１〜第４の導電性プラグ、５９…金属配線、６０…第７のマスクパターン、６１…第８のマスクパターン、６２…第９のマスクパターン。 Mask pattern 6, 41 to 44 ... first to fourth source drain extensions, 45 ... insulating sidewall, 46-49 ... first to fourth source drain regions of, 51 ... p-type impurity diffusion region, 52 ... n-type impurity diffusion region, 54 ... refractory metal silicide layer, 57 ... sixth insulating film, 57 a to 57 d ... first to fourth holes, 58a-58d ... first to fourth conductive plugs, 59 ... metal wire, 60 ... seventh mask pattern, 61 ... mask pattern eighth, 62 ... mask pattern ninth.
半導体基板の第１の領域、第２の領域、及び第３の領域に第１の絶縁膜を形成する工程と、 A first region of a semiconductor substrate, forming a first insulating film in the second region, and third region,
前記第２の領域の前記半導体基板に、前記キャパシタの電極として機能するウェルを形成する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。 Wherein said semiconductor substrate in the second region, a method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a well functioning as electrodes of the capacitor.
前記第１の絶縁膜を形成する工程において、前記半導体基板の第４の領域に前記第１の絶縁膜を形成し、 In the step of forming the first insulating film, said first insulating film is formed on the fourth region of the semiconductor substrate,
前記第５の絶縁膜の上に第２のゲート電極を形成することを特徴とする請求項１に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 1, wherein the forming a second gate electrode on the fifth insulating film.
前記第１の絶縁膜を形成する工程の前に、前記第４の領域における前記半導体基板に素子分離絶縁膜を形成する工程と、 Before the step of forming the first insulating film, forming a fourth element isolation insulating film on the semiconductor substrate in the region of,
前記第３のマスクパターンをマスクにして前記第２の導電膜をエッチングすることにより前記第２のゲート電極を形成する工程とを更に有することを特徴とする請求項３に記載の半導体装置の製造方法。 Manufacturing a semiconductor device according to claim 3, characterized by further comprising the step of forming the second gate electrode by etching the third said mask pattern as a mask of the second conductive film Method.
前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程はウエットエッチングにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 1, the step of removing by etching said first silicon oxide film in the partial region is characterized by being carried out by wet etching.
前記第２の電極の側面に絶縁性サイドウォールを形成する工程を更に有し、 Further comprising a step of forming an insulating sidewall on the side surface of the second electrode,
前記一部領域における前記第１の酸化シリコン膜をエッチングして除去する工程は、前記絶縁性サイドウォールをマスクにして行われることを特徴とする請求項５に記載の半導体装置の製造方法。 The first step of removing the silicon oxide film is etched in the manufacturing method of a semiconductor device according to claim 5, characterized in that it is performed by the insulating sidewall as a mask in the partial region.
前記第２の電極を形成する工程において、前記一部領域における前記第２の電極に開口を形成することを特徴とする請求項１に記載の半導体装置の製造方法。 Wherein in the step of forming a second electrode, a method of manufacturing a semiconductor device according to claim 1, characterized in that to form an opening in the second electrode in the partial region.
前記第１の絶縁膜を形成する工程は、前記第１の領域、前記第２の領域、及び前記第３の領域における前記半導体基板の表面を熱酸化することにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。 The step of forming the first insulating film, said first region, said second region, and wherein, characterized in that it is performed by the surface of the semiconductor substrate in the third region is thermally oxidized the method of manufacturing a semiconductor device according to claim 1.
前記第１の絶縁膜を形成する工程において、前記シリコン基板の第４の領域に前記第１の絶縁膜を形成し、 In the step of forming the first insulating film, said first insulating film is formed on the fourth region of the silicon substrate,
前記第４の領域の前記第１の絶縁膜と前記第２の絶縁膜とを除去した後、前記第 ４の領域の前記半導体基板の表面を熱酸化することにより、前記第３の絶縁膜よりも薄い第５の絶縁膜を形成し、 After removal of the first insulating film and the second insulating film in the fourth region, the surface of the semiconductor substrate of the fourth region is thermally oxidized from the third insulating film forming a well thin fifth insulating film,
前記第５の絶縁膜の上に第２のゲート電極を形成することを特徴とする請求項９に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 9, wherein the forming a second gate electrode on the fifth insulating film.
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