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Timestamp: 2019-04-19 09:39:45
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JP3445495B2 - Semiconductor device - Google Patents
JP3445495B2
JP3445495B2 JP19204298A JP19204298A JP3445495B2 JP 3445495 B2 JP3445495 B2 JP 3445495B2 JP 19204298 A JP19204298 A JP 19204298A JP 19204298 A JP19204298 A JP 19204298A JP 3445495 B2 JP3445495 B2 JP 3445495B2
JP19204298A
JPH1197651A (en
忠 山本
滋 長坂
1997-07-23 Priority to JP19749797 priority Critical
1997-07-23 Priority to JP9-197497 priority
1998-07-07 Priority to JP19204298A priority patent/JP3445495B2/en
1999-04-09 Publication of JPH1197651A publication Critical patent/JPH1197651A/en
2003-09-08 Publication of JP3445495B2 publication Critical patent/JP3445495B2/en
【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明はアスペクト比の大きな接続孔を有した半導体装置に関わり、特にギガビットレベルのダイナミックＲＡＭ(ＤＲＡＭ)等の表面配線が高密度に形成された半導体集積回路及びその製造方法を提供するものである。 DETAILED DESCRIPTION OF THE INVENTION [0001] The present invention relates relates to a semiconductor device having a large connection hole aspect ratio, in particular the surface wirings such as gigabit dynamic RAM (DRAM) is a high density there is provided a semiconductor integrated circuit and a manufacturing method thereof formed. 【０００２】 【従来の技術】近年半導体集積回路は高集積密度化が進み、特にＤＲＡＭに於いてはギガビットレベルの高集積密度が要求されている。 [0002] Recently semiconductor integrated circuit is high integration density has progressed, is particularly required high integration density of gigabit level is at the DRAM. このような半導体集積回路の高集積密度化に伴い、表面配線や、表面配線に対する接続孔のパターンの微細化が必須技術となってきている。 Along with high integration density of the semiconductor integrated circuit, and surface wiring, miniaturization of a pattern of connection holes for surface wiring has become an essential technology. 中でも、層間絶縁膜中に接続孔（コンタクトホール）を開孔し、半導体基板の表面に形成されたソース／ドレイン領域等の半導体領域と金属配線とを接続する技術、あるいは多層配線の相互を接続孔（バイアホール）で互いに接続する技術、およびこれに必要なプロセス等は、最小寸法が微細化されるに従い、多くの工夫が要求されるようになってきている。 Among them, the opening of the connection hole (contact hole) in the interlayer insulating film, the semiconductor region and the metal wiring and connection technology of the source / drain regions or the like formed on the surface of the semiconductor substrate or the connection of mutual multilayer wiring, hole (via hole) connected to each other by techniques, and processes necessary for this, in accordance with the minimum size is miniaturized, has come to many contrivances are required. 【０００３】以下に従来のＤＲＡＭの配線技術の問題点を述べる。 [0003] described the problems of wiring technology of the conventional DRAM below. ここでは、従来例としてビット線と選択トランジスタのドレイン領域を接続する場合について述べる。 Here, we describe the case of connecting the drain region of the select transistor and the bit line as a conventional example. 図４８は、ＤＲＡＭのメモリセル部の一部の表面図で、３本のビット線１０９−１，２，３及びビット線１ Figure 48 is a part of the surface view of a memory cell portion of the DRAM, 3 bit lines 109-1,2,3 and bit line 1
０９−２に接続されるコンタクトホールを示している。 It indicates a contact hole to be connected to 09-2.
図４９（ａ）は、図４８のＩ−Ｉ線即ち、ビット線１０ Figure 49 (a) is, I-I line i.e., the bit line 10 in FIG. 48
９−２の方向に沿った断面図であり、図４９（ｂ）は、 A cross-sectional view taken along the direction 9-2, Fig. 49 (b) is
図４８のII−II線即ち、ビット線１０９ー２に垂直な方向に沿った断面図である。 II-II line in FIG. 48 That is a sectional view taken along a direction perpendicular to the bit lines 109 - 2. ｐ型のシリコン基板１０１中に形成されたｎ +ドレイン領域１０６ｄとｎ +ソース領域１０６ｓ及びゲート電極１０５等からなる選択トランジスタ（ｎＭＯＳＦＥＴ）が示されている。 p-type silicon substrate 101 formed n + drain region 106d and the n + source region 106s and a selection transistor comprising a gate electrode 105 and the like in (nMOSFET) are shown. ゲート電極１ The gate electrode 1
０５はワード線を兼ねている。 05 also serves as a word line. ｎ +ソース領域１０６ｓ n + source region 106s
に接続される蓄積容量部は、図示を省略しているが、ｎ Storage capacitor portion connected to, although not shown, n
+ドレイン領域１０６ｄとビット線１０９−２とがコンタクトプラグ１１２によって互いに接続されている。 + Drain region 106d and the bit line 109-2 are connected to each other by a contact plug 112. 【０００４】図４８及び図４９に示すＤＲＡＭのメモリセルは以下のような製造工程で製造される。 The memory cell of the DRAM shown in FIGS. 48 and 49 is manufactured by the following manufacturing process. 【０００５】（ａ）まず、図５０（ａ）に示すように、 [0005] (a) First, as shown in FIG. 50 (a),
ｐ型のシリコン基板１０１に素子分離領域１０２を形成する。 Forming an element isolation region 102 in the silicon substrate 101 of p-type. 続いてゲート絶縁膜１０３、リンをドープした多結晶シリコン膜１０５及びシリコン窒化膜１０４を堆積する。 Then the gate insulating film 103, a polycrystalline silicon film 105 and the silicon nitride film 104 doped with phosphorus. その後、フォトレジスト（以下において「レジスト」と略記する）をマスクにシリコン窒化膜１０４及び多結晶シリコン膜１０５をドライエッチングしてゲート電極１０５を形成する。 Thereafter, a photoresist gate electrode 105 by dry-etching the silicon nitride film 104 and the polycrystalline silicon film 105 (abbreviated as "resist" hereinafter) as a mask. 【０００６】（ｂ）次にゲート電極１０５／シリコン窒化膜１０４をマスクに、例えばリン（ 31 Ｐ + ）をイオン注入し、熱工程を通すことによりゲート電極１０５の側壁にシリコン酸化膜１０７と、ｎＭＯＳＦＥＴのｎ +ソース領域１０６ｓおよびｎ +ドレイン領域１０６ｄを形成する。 [0006] (b) then a gate electrode 105 / the silicon nitride film 104 as a mask, for example, phosphorus (31 P +) is ion-implanted, a silicon oxide film 107 on the side wall of the gate electrode 105 by passing through a thermal process, forming an n + source region 106s and a n + drain region 106d of the nMOSFET. 【０００７】（ｃ）続いて図５０（ｂ）に示すようにＢ [0007] (c) Next, as shown in FIG. 50 (b) B
ＰＳＧ等の層間絶縁膜１０８を堆積し、所定の厚さになるよう、その表面を平坦化する。 Depositing an interlayer insulating film 108 of PSG or the like, so that a predetermined thickness to planarize the surface thereof. 【０００８】（ｄ）次に図５０（ｃ）、および図５１ [0008 (d) The following Figure 50 (c), and 51
（ｄ）に示すようにフォトリソグラフィー技術を用いて、レジストのパターニングをする。 By photolithography as shown in (d), the patterning of the resist. そして、このレジストをマスクにエッチングして、ビット線を形成するための溝１０９ａ，１０９ｂ，１０９ｃを形成する。 Then, by etching the resist as a mask, a groove 109a for forming the bit line, 109b, to form the 109c. エッチング後、このレジストを剥離する。 After etching, stripping the resist. 図５１（ｄ）は図４８のII−II方向に対応した断面図である。 Figure 51 (d) is a sectional view corresponding to II-II direction of FIG. 48. 【０００９】（ｅ）次に図５１（ｅ）に示すように、フォトリソグラフィー技術を用いて、新たなレジスト１２ [0009] (e) Next, as shown in FIG. 51 (e), by photolithography, a new resist 12
１のパターニングをする。 For one of the patterning. このレジスト１２１をマスクにドライエッチングし所定の位置に接続孔（コンタクトホール）１１０ｂを開口する。 The resist 121 is dry-etched to mask a connection hole (contact hole) 110b in place. コンタクトホール開口後、レジストを剥離する。 After contact holes, the resist is removed. 【００１０】（ｆ）次に図５１（ｆ）に示すように、例えばＴｉ／ＴｉＮの積層膜に代表されるバリヤメタル膜１１１を堆積する。 [0010] (f) Next, as shown in FIG. 51 (f), for example, is deposited barrier metal film 111 represented by a laminated film of Ti / TiN. その後タングステン膜１１２を堆積してＣＭＰ（化学的機械研磨）で平坦化すれば図４８及び図４９に示すＤＲＡＭのビット線の配線が完成する。 Then if planarized by depositing a tungsten film 112 by CMP (chemical mechanical polishing) wiring of the bit lines of the DRAM shown in FIGS. 48 and 49 is completed. 【００１１】こうしてビット線、コンタクトホール共にバリヤメタル膜１１１とタングステン膜からなるコンタクトプラグ１１２で埋め込まれる。 [0011] Thus the bit lines, are filled with a contact plug 112 made of a barrier metal film 111 and the tungsten film in the contact hole both. 尚、バリヤメタル膜１１１は、タングステンがシリコンを侵食し、リークの原因となるのを防止する目的で設けられているが、スパッタリングで形成される為、カバレージは余り良くない。 Note that the barrier metal film 111, tungsten erode silicon, but is provided for the purpose of preventing the cause of the leak, because it is formed by sputtering, coverage is not so good. 【００１２】 【発明が解決しようとする課題】以上のような従来の半導体装置及びその製造方法では、以下の問題点が生じる。 [0012] In THE INVENTION It is an object of the above-described conventional semiconductor device and manufacturing method, the following problem arises. 【００１３】（１）現在のＤＲＡＭのコンタクトホール１１０ｂのアスペクト比は、１．５から３程度になってきており、更に４以上の高アスペクト比が要求される傾向にある。 [0013] (1) the aspect ratio of the current DRAM of contact holes 110b are becoming 3 about 1.5, they tend to be required more 4 or more high aspect ratio. ＤＲＡＭのコンタクトホール１１０ｂにタングステンプラグ１１２の充填の際、コンタクトホール１ During filling of the tungsten plug 112 in the contact hole 110b of the DRAM, a contact hole 1
１０ｂのアスペクト比が高くなると、コンタクトホール１１０ｂの奥にタングステン膜の十分な充填ができなくなってくる。 If the aspect ratio of 10b becomes higher, it becomes impossible sufficient filling of the tungsten film at the back of the contact hole 110b. これは、図５１（ｅ），（ｆ）において示されている基板表面とコンタクトホール側面のなす角θ This FIG. 51 (e), the angle between the indicated substrate surface and the contact hole side at (f) theta
６（以下テーパ角と称す）が垂直に近いからである。 6 (hereinafter referred to as the taper angle) is because nearly perpendicular. 従って、コンタクトホール１１０ｂ内に均一にタングステンプラグ１１２を充填させにくい。 Accordingly, uniformly less likely to fill the tungsten plug 112 in the contact hole 110b. 【００１４】（２）仮に図５２で示したように、アスペクト比を小さくしたとしても、コンタクトホール１１０ [0014] (2) If, as shown in FIG. 52, even though a smaller aspect ratio, the contact hole 110
ａの側面とビット線１０９の底面がなす角θ７（以下「肩」と称す）が垂直に近い（θ７＞８７゜〜８９゜） Bottom angle of a side and the bit line 109 .theta.7 (hereinafter referred to as "shoulder") is nearly perpendicular (.theta.7> 87 ° to 89 °)
という状態は改善されないので、バリヤメタル膜１１１ Since the state is not improved that, the barrier metal film 111
が均一に堆積されにくく、バリヤメタル膜１１１の切断の可能性がある。 Difficult to uniformly deposit, there is a possibility of cleavage of the barrier metal film 111. 即ち、図５３で示したように、開口部上端の肩の部分のバリヤメタル１１１が厚くなり、その分その底面の角Ｘ部分の膜厚が極端に小さくなり、このＸ部分において基板１０１へのタングステンプラグ１１ That is, as shown in FIG. 53, the barrier metal 111 in the shoulder of the opening upper end becomes thick, the thickness of the corner portion X of the correspondingly its bottom becomes extremely small, tungsten to the substrate 101 in the X-moiety plug 11
２の侵食の恐れが有る。 Fear of 2 of erosion there. 【００１５】（３）上記（２）の問題を回避するために、図５４（ａ）及び図５４（ｂ）に示すような、コンタクトホール１１０ｂの下部接続面の孔経を一定に保ったまま、上部接続面の孔径のみを大きくする技術が提案されている。 [0015] (3) To avoid the above (2) issues, while maintaining as shown in FIG. 54 (a) and FIG. 54 (b), the hole through the lower connection surface of the contact hole 110b to be constant , techniques to increase only the diameter of the upper connecting surface has been proposed. しかし、この場合、ビット線間隔が狭くなってくると、隣接するビット線とのショートが生じる可能性がある。 However, in this case, the bit line spacing becomes narrower, there is a possibility that short circuit between adjacent bit lines occurs. 【００１６】即ち、図５４（ａ）で示したように、予め絶縁膜１０８に等方性エッチングを行って、上部接続面の孔径のみを大きくすることも試みられている。 [0016] That is, as shown in FIG. 54 (a), by performing in advance the insulating film 108 isotropic etching, attempts have been made to increase only the diameter of the upper connecting surface. これによれば、上記コンタクトホール１１０ｂの上部孔径が大きくなるので上記バリヤメタル膜１１１がほぼ均一に堆積される。 According to this, the barrier metal film 111 is substantially uniformly deposited because upper pore size of the contact hole 110b is increased. 【００１７】しかし、この場合には、図５４（ｂ）で示したように、ＤＲＡＭの如くに配線（ビット線）１０９ [0017] However, in this case, as shown in FIG. 54 (b), wiring as a DRAM (bit line) 109
ａ，１０９ｂ間が狭い場合、コンタクトホール１１０ａ If a, is between 109b narrow, the contact hole 110a
の上部の孔径が隣の配線溝１０９ｂに、コンタクトホール１１０ｂの上部孔径が隣の配線溝１０９ａに接触するので、隣接する配線溝１０９ａ，１０９ｂの距離を狭めようとした場合の大きな制約となってしまう。 Of the upper portion of the pore size of the adjacent wiring groove 109b, since the upper pore size of the contact hole 110b is in contact next to the wiring groove 109a, adjacent wiring groove 109a, a major constraint when trying to narrow the distance 109b put away. 特に、隣接する配線のコンタクトの位置が接近しているとコンタクト間の直接干渉の恐れも有り、この制約は更に大きなものとなる。 In particular, the position of the contact of the adjacent wiring is approaching there is also risk of direct interference between the contacts, this constraint becomes more larger. 【００１８】本発明の目的は、このような従来技術の問題点を解決することを目的とする。 An object of the present invention is directed to solving the problems of the prior art. 【００１９】特に、本発明は、製造工程を複雑にすることなく、表面配線相互の間隔を短縮し、これにより高集積密度半導体装置を提供することにある。 [0019] In particular, the present invention is, without complicating the manufacturing process, to shorten the distance of the surface wiring cross, thereby to provide a high integration density semiconductor device. 【００２０】本発明の他の目的は、表面配線と半導体基板中に配置された主電極領域間の断線や、接合リークの不良等が少ない高集積密度半導体集積回路等の半導体装置を提供することにある。 Another object of the present invention is to provide a semiconductor device such as a surface wiring and disconnection and between the main electrode region disposed in a semiconductor substrate, defects such as junction leakage is less high integration density semiconductor integrated circuit It is in. 【００２１】本発明のさらに他の目的は、バリヤメタルの膜厚均一性を改善し、半導体基板中の主電極領域に対する良好なオーミックコンタクトを得ることが出来る半導体装置を提供することにある。 Still another object of the present invention to improve the film thickness uniformity of the barrier metal, is to provide a semiconductor device capable of obtaining a good ohmic contact with respect to the main electrode region in the semiconductor substrate. 【００２２】本発明のさらに他の目的は、アスペクト比の大きなコンタクトホールを有した場合であっても断線や接合リークの不良等が少ない半導体装置を提供することにある。 [0022] Still another object of the present invention is to provide a semiconductor device failure or the like is small for the a even disconnection and junction leakage if having a large contact hole aspect ratio. 【００２３】本発明のさらに他の目的は、製造工程が簡単で、ビット線相互の間隔が短縮された高集積密度半導体装置を提供することにある。 [0023] Still another object of the present invention is easy to manufacture process, to provide a high integration density semiconductor device interval of the bit lines cross is shortened. 【００２４】本発明のさらに他の目的は、ビット線と選択トランジスタのソース領域／ドレイン領域間の断線や、接合リークの不良等が少ない半導体装置を提供することにある。 A further object of the present invention is to provide disconnection and between the source / drain regions of the select transistors and bit line, the semiconductor device is small defects such as junction leakage. 【００２５】本発明のさらに他の目的は、バリヤメタルの膜厚均一性を改善し、選択トランジスタのソース領域／ドレイン領域等に対する良好なオーミックコンタクトを得ることが出来る半導体装置を提供することにある。 [0025] Still another object of the present invention to improve the film thickness uniformity of the barrier metal, is to provide a semiconductor device capable of obtaining a good ohmic contact to the source region / drain region and the like of the select transistor. 【００２６】本発明のさらに他の目的は、アスペクト比の大きなコンタクトホールを有した場合であっても断線や接合リークの不良等が少ない半導体装置を提供することにある。 [0026] Still another object of the present invention is to provide a semiconductor device failure or the like is small for the a even disconnection and junction leakage if having a large contact hole aspect ratio. 【００２７】本発明のさらに他の目的は、断線・接合リーク等の不良等が少なく、かつ高集積密度化が可能な半導体装置を簡単に製造できる半導体装置の製造方法を提供することにある。 [0027] Still another object of the present invention is that the defects such as disconnection or junction leakage is low, and to provide a manufacturing method of a semiconductor device can be easily manufactured a semiconductor device capable of high integration density. 【００２８】 【課題を解決するための手段】上記目的を達成するために、本発明は、半導体領域；半導体領域中に配置された主電極領域；半導体領域上に配置された層間絶縁膜；層間絶縁膜の上部に設けられた配線；及び主電極領域と配線とを接続する特定形状のコンタクトプラグを有する半導体装置であることであることを第１の特徴とする。 [0028] To achieve the above object, according to an aspect of the present invention, the semiconductor region; the main electrode region disposed in the semiconductor region; disposed on the semiconductor region interlayer insulating film; interlayer a first feature in that it is a semiconductor device having a contact plug of a specific shape for connecting the wiring and the main electrode region; wiring provided on the insulating film.
「特定形状のコンタクトプラグ」とは、配線との接続面となるコンタクトプラグ上部の端面、及びこの端面近傍の形状が、コンタクトプラグの中心軸に関して異方的であるということである。 The "contact plug of a specific shape", the end face of the contact plug top to which the connection surfaces of the wiring, and the shape of the end face neighborhood is that it is anisotropic with respect to the central axis of the contact plug. 「コンタクトプラグの中心軸」 "The central axis of the contact plug"
とは、円柱、四角柱等の柱状形状のコンタクトプラグの軸、即ち半導体基板の表面に垂直方向の軸を意味する。 And it is cylindrical, meaning the vertical axis of the columnar axis of the shape of the contact plug, that is, the semiconductor substrate surface, such as a quadrangular prism.
「異方的」とは、コンタクトプラグの接続面（上部の端面）の形状が、コンタクトプラグの中心軸と直交する一軸方向にのみ伸延した形状の意である。 The "anisotropic", the shape of the connecting surface of the contact plug (the end face of the upper) is the meaning of distraction shape only in the uniaxial direction orthogonal to the central axis of the contact plug. たとえば、配線と平行方向の長軸と、配線の垂直方向の短軸を有する楕円や長方形等の異方性形状を意味し、真円、正多角形等の等方的な形状と区別する意である。 For example, the long axis of the wire and parallel, means an anisotropic shape such as ellipse or rectangle having a short axis in the vertical direction of the wiring, meaning distinguish isotropic shape such as a true circle, a regular polygon it is. また、「主電極領域」とは、ＦＥＴのソース領域やドレイン領域、あるいはバイポーラトランジスタのコレクタ領域やエミッタ領域の意である。 In addition, the "main electrode region", is the meaning of the collector region and the emitter region of the source region and a drain region or bipolar transistor, of the FET. さらに、「半導体領域」とは、具体的には支持基板となる半導体基板上のｐウェルやｎウェルでも、半導体基板自身でもかまわない。 Furthermore, the "semiconductor region", in particular in p-well and n-well on a semiconductor substrate serving as a supporting substrate, may be a semiconductor substrate itself. また、ＳＯＩ基板のような埋め込み絶縁膜の上に形成された半導体層でもかまわない。 Further, it may be a semiconductor layer formed on such buried insulating film as an SOI substrate. 【００２９】本発明の第１の特徴によれば、複雑な工程を増やすことなく、隣接する配線とコンタクトプラグとのショートを防ぎながら、配線とコンタクトプラグ及び半導体領域中に配置された主電極領域とを確実に接続できる。 According to a first feature of the invention, without increasing complicated steps, while preventing a short circuit between adjacent wires and the contact plugs, wirings and contact plugs and the main electrode region disposed in a semiconductor region preparative can be reliably connected. このため、信頼性の高い半導体装置を提供できる。 Therefore, it is possible to provide a highly reliable semiconductor device. 【００３０】本発明は、高い集積度を要求する様なＤＲ [0030] The present invention is such as to require a high degree of integration DR
ＡＭ、スタティックＲＡＭ(ＳＲＡＭ)、強誘電体メモリ AM, static RAM (SRAM), ferroelectric memory
(ＦＲＡＭ)、ロジックＬＳＩ等の半導体集積回路への応用が特に効果的である。 (FRAM), application to a semiconductor integrated circuit such as a logic LSI is particularly effective. 例えば、６４Ｍビットや２５６ For example, 64M bits or 256
Ｍビット、さらには１Ｇビット以上の大容量のＤＲＡＭ M bits, and further a large volume of more than 1G bit DRAM
では、ビット線間隔が非常に狭まってきている。 In the bit line spacing it has been very narrowed. 本発明の第２の特徴は、このようなビット線間隔が狭まったＤ D A second aspect of the present invention, such a bit line interval is narrowed
ＲＡＭ等の半導体装置に係る。 A semiconductor device according to the RAM, and the like. 即ち、本発明の第２の特徴は、半導体領域；半導体領域中に設けられた第１および第２の主電極領域；第１の主電極領域に接続された電荷蓄積容量部；第１および第２の主電極領域の間の上部に設けられたワード線；半導体領域およびワード線の上部に設けられた層間絶縁膜；層間絶縁膜の上部に設けられたビット線；and第２の主電極領域とビット線とを接続する特定形状のコンタクトプラグを少なくとも有するメモリセルからなる半導体装置であることである。 That is, the second feature of the present invention, the semiconductor region; the first and second main electrode regions provided in the semiconductor region; the charge accumulation capacitor section connected to the first main electrode region; first and second word lines provided in the upper portion between the second main electrode region; semiconductor region and the interlayer insulating film provided above the word lines; bit lines provided in the upper portion of the interlayer insulating film; and a second main electrode region a contact plug of a specific shape for connecting the bit lines and that it is a semiconductor device comprising a memory cell having at least. ここで、「特定形状のコンタクトプラグ」とは、コンタクトプラグのビット線との接続面の形状が、コンタクトプラグの中心軸に関して異方的であるという意である。 Here, the "contact plug of a specific shape", the shape of the connecting surface of the bit line contact plugs, a meaning that is anisotropic with respect to the central axis of the contact plug. 「コンタクトプラグの中心軸」とは、円柱、四角柱等のコンタクトプラグの軸、即ち半導体基板の表面に垂直方向の軸を意味する。 The "center axis of the contact plug", cylinder, means a vertical axis to the axis of the contact plug, such as a quadrangular prism, that is, the semiconductor substrate surface. 「異方的」とは、コンタクトプラグの接続面の形状が、コンタクトプラグの中心軸と直交する一軸方向にのみ伸延した形状の意である。 The "anisotropic", the shape of the connecting surface of the contact plug, a meaning of a distraction shape only in the uniaxial direction orthogonal to the central axis of the contact plug. たとえば、ビット線と平行方向の長軸と、ワード線方向の短軸を有する楕円や長方形等の異方性形状を意味する。 For example, it means the long axis of the bit lines and parallel to the direction, an anisotropic shape such as ellipse or rectangle having a short axis in the word line direction. また、「主電極領域」とは、メモリセルの選択トランジスタを構成するＦＥＴのソース領域／ドレイン領域、あるいはバイポーラトランジスタのコレクタ領域／エミッタ領域の意である。 Further, the "main electrode region", the source region / drain region of the FET constituting the selection transistor of the memory cell, or a meaning of the collector region / emitter region of the bipolar transistor. また、「半導体領域」とは、ｐウェルやｎウェルでも、半導体基板自身でもかまわない。 In addition, the "semiconductor region", also in the p-well and n-well, it may be a semiconductor substrate itself. また、ＳＯＩ基板のような埋め込み絶縁膜の上に形成された半導体層でもかまわない。 Further, it may be a semiconductor layer formed on such buried insulating film as an SOI substrate. 【００３１】本発明の第２の特徴によれば、コンタクトプラグとビット線をなだらかな角度で接続し、その接続部が余分なスペースを費やすことも無い。 According to a second feature of the invention, to connect the contact plug and the bit line at gentle angle, it is also not spend the connection portions extra space. したがって、 Therefore,
断線の危険を回避しながら、ビット線同士を、より接近させ、集積密度を向上させることが容易である。 While avoiding the risk of breaking, the bit lines together, more moved closer, it is easy to improve the integration density. 【００３２】本発明の第３の特徴は半導体装置の製造方法に係る。 The third feature of the present invention relates to a method of manufacturing a semiconductor device. すなわち、本発明の第３の特徴は、半導体領域中に主電極領域を形成する工程；半導体領域の上部に制御電極領域を形成する工程；半導体領域および制御電極領域の上部に層間絶縁膜を堆積する工程；層間絶縁膜を貫通して、主電極領域に達するコンタクトホールを開孔する工程；コンタクトホールの内壁および層間絶縁膜の上部に補助膜を形成する工程；コンタクトホールの上端開口部近傍の補助膜を選択的に除去する工程；上端開口部近傍の層間絶縁膜を選択的に除去し、上端開口部にテーパ部を設ける工程；コンタクトホール中に導電性材料を充填する工程を少なくとも含む半導体装置の製造方法であることである。 That is, the third feature of the present invention comprises the steps of forming a main electrode region in the semiconductor region; depositing an interlayer insulating film on the semiconductor region and the control electrode region; step of forming the upper to the control electrode region of the semiconductor region to process; through the interlayer insulating film, the main steps of a contact hole to the electrode reaches the area; the contact hole inner wall and the interlayer insulating film upper auxiliary film forming step of; the upper opening near the contact hole a step of selectively removing the auxiliary layer; a semiconductor comprising at least the step of filling a conductive material in the contact hole; top opening to selectively remove the interlayer insulating film in the vicinity of, the step of providing a tapered portion at an upper end opening it is that it is a manufacturing method of the device. ここで、「補助膜」としては、スピンコートで形成する有機膜等が好ましい。 Here, as the "primary film", organic film or the like formed by spin coating is preferred. また、「主電極領域」とは、ＦＥＴのソース領域やドレイン領域、 In addition, the "main electrode region", a source region and a drain region of the FET,
「制御電極領域」とは、ゲート領域等の主電極領域間を流れる主電流を制御するための領域の意である。 The "control electrode region", a meaning of area for controlling the main current flowing between the main electrode regions such as the gate region. 【００３３】本発明の第３の特徴によれば、コンタクトホールの上端開口部近傍に異方性形状のテーパ部を設けることが出来るので、コンタクトプラグと金属配線とをなだらかな角度で接続し、その接続部が余分なスペースを費やすことも無い。 According to a third feature of the invention, it is possible to provide a tapered portion of the anisotropic shape in the vicinity of the top opening of the contact hole to connect the contact plug and the metal wire along a gentle angle, it is also not that the connection part is spend the extra space. したがって、断線の危険は回避しながら、金属配線同士を、より接近させることが可能であるので、集積密度を向上させることが容易である。 Thus, the risk of breakage while avoiding the metal wiring lines, since it is possible to more closely, it is easy to improve the integration density. 【００３４】本発明の第４の特徴も半導体装置の製造方法に係る。 The fourth aspect of the present invention also relates to a method of manufacturing a semiconductor device. すなわち、本発明の第４の特徴は、半導体領域中に主電極領域を形成する工程；半導体領域の上部に制御電極領域を形成する工程；半導体領域および制御電極領域の上部に第１の層間絶縁膜を堆積する工程；第１ That is, the fourth aspect of the present invention comprises the steps of forming a main electrode region in the semiconductor region; the first interlayer insulating the upper portion of the semiconductor region and the control electrode region; step of forming the upper to the control electrode region of the semiconductor region step of depositing the film; first
の層間絶縁膜の上部に第２の層間絶縁膜を堆積する工程；第１及び第２の層間絶縁膜を貫通して、主電極領域に達するコンタクトホールを開孔する工程；コンタクトホールの内壁をエッチングして、コンタクトホールの内壁に第１のテーパ部を形成する工程；コンタクトホールの内壁および第２の層間絶縁膜の上部に補助膜を形成する工程；コンタクトホールの上端開口部近傍の補助膜を選択的に除去する工程；上端開口部近傍の第２の層間絶縁膜を選択的に除去し、上端開口部に第２のテーパ部を設ける工程；コンタクトホール中に導電性材料を充填する工程を少なくとも含む半導体装置の製造方法であることである。 The step of depositing a second interlayer insulation film on the interlayer insulating film; the inner wall of the contact hole; through the first and second interlayer insulating film, the step of opening a contact hole reaching the main electrode region by etching, the first to form a tapered portion step on the inner wall of the contact hole; contact holes of the inner wall and the second to form the upper auxiliary layer of the interlayer insulating film process; contact hole upper opening near the auxiliary layer of step of selectively removing; filling a conductive material in the contact hole; an upper opening second interlayer insulating film in the vicinity is selectively removed, providing a second tapered portion in the top opening the is that it is a manufacturing method of including at least a semiconductor device. ここで、「補助膜」としては、スピンコートで形成する有機膜等が好ましい。 Here, as the "primary film", organic film or the like formed by spin coating is preferred. また、「主電極領域」 In addition, "the main electrode region"
とは、ＦＥＴのソース領域やドレイン領域、「制御電極領域」とは、ゲート領域等の主電極領域間を流れる主電流を制御するための領域の意である。 The source region and the drain region of the FET, the "control electrode region" is a meaning of area for controlling the main current flowing between the main electrode regions such as the gate region. 【００３５】本発明の第４の特徴によれば、コンタクトホールの上端開口部近傍に異方性形状のテーパ部を設けることが出来るので、コンタクトプラグと金属配線とをなだらかな角度で接続し、その接続部が余分なスペースを費やすことも無い。 According to a fourth aspect of [0035] the present invention, it is possible to provide a tapered portion of the anisotropic shape in the vicinity of the top opening of the contact hole to connect the contact plug and the metal wire along a gentle angle, it is also not that the connection part is spend the extra space. したがって、断線の危険は回避しながら、金属配線同士を、より接近させることが可能であるので、集積密度を向上させることが容易である。 Thus, the risk of breakage while avoiding the metal wiring lines, since it is possible to more closely, it is easy to improve the integration density. 【００３６】 【発明の実施の形態】次に、図面を参照して、本発明の実施の形態を説明する。 [0036] PREFERRED EMBODIMENTS Next, with reference to the drawings, an embodiment of the present invention. 以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。 In the drawings, the same or similar parts are denoted by the same or similar reference numerals. ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。 The drawings are schematic, and the relation between thickness and planar dimensions, ratios of thicknesses of respective layers should be noted the difference from the actual ones. したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。 Therefore, specific thicknesses and dimensions should be determined in consideration of the following description.
また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 Also the dimensional relationships and ratios are different are included also in mutually drawings is a matter of course. 【００３７】（第１の実施の形態）図１及び図２は本発明の第１の実施の形態に係るＤＲＡＭの平面図である。 [0037] (First Embodiment) FIG. 1 and FIG. 2 is a plan view of a DRAM according to a first embodiment of the present invention.
図２は、上層に位置するビット線を除去し、その下部のコンタクトプラグ１２の形状及び活性領域（デバイス領域）６６を示している図である。 Figure 2 removes the bit line located on the upper layer is a diagram showing the shape and the active region (device region) 66 of the lower portion of the contact plug 12. また、図３は図１のＩ Further, I in FIG. 3 FIG. 1
−Ｉ方向の断面図で、図４は図１のII−II方向の断面図である。 In cross-sectional view of -I direction, FIG. 4 is a sectional view of II-II direction of FIG. 【００３８】本発明の第１の実施の形態に係るＤＲＡＭ DRAM according to a first embodiment of the [0038] present invention
は、多数の記憶素子要素（メモリセル）をＸ−Ｙマトリクス状に配置して構成される。 It is constituted by arranging a large number of storage elements elements (memory cells) onto the X-Y matrix. そして、それぞれの記憶素子要素（メモリセル）は、１つの選択トランジスタと１つの電荷蓄積容量部（キャパシタ部）からなっている。 Then, each of the memory device element (memory cell) is composed of one selection transistor and one charge accumulation capacitor section (capacitor unit). 図１及び図２は、その内の数個のメモリセルを示す部分図である。 1 and FIG. 2 is a partial view illustrating several memory cells of them. 図３は、ワード線８２及び８３に接続される２つの記憶素子要素近傍を示す。 Figure 3 shows two storage device elements vicinity connected to the word lines 82 and 83. この２つの記憶素子要素の中央に配置されたコンタクトプラグ１２が左右に延長しているビット線９２と接続している。 Contact plug 12 arranged in the center of the two storage elements elements are connected to a bit line 92 that extends to the left and right. そして、 And,
中央のコンタクトプラグ１２の両側に、ｎ +ソース領域６１およびｎ +ドレイン領域６２からなる選択トランジスタが配置されている。 On either side of the central contact plug 12, the selection transistor is arranged consisting of n + source region 61 and n + drain region 62. コンタクトプラグ１２の右側の選択トランジスタのｎ +ソース領域６１は、図示を省略している。 N + source region 61 to the right of the select transistor of the contact plugs 12 are not shown. 更に、ｎ +ソース領域６１の外側には、電荷蓄積容量部（トレンチキャパシタ）６が位置し、埋め込みコンタクト６９により互いに接続されている。 Further, on the outer side of the n + source region 61, the charge accumulation capacitor section (trench capacitor) 6 is positioned, they are connected to one another by buried contact 69. 【００３９】図３に示すように、本発明の第１の実施の形態に係るＤＲＡＭは、図示を省略したｐ型（１００） As shown in FIG. 3, DRAM according to a first embodiment of the present invention, p-type which is not shown (100)
シリコン基板上に形成されたｎ -埋め込み層５１をプレート層としている。 N is formed on a silicon substrate - is set to the buried layer 51 plate layer. そして、このプレート層の上にｐ - Then, p on the plate layer -
ウェル５２を配置し、ｐ -ウェル５２の表面に、ＤＲＡ The wells 52 are arranged, p - the surface of the well 52, DRA
Ｍのユニットセルの選択トランジスタを構成している。 Constitute a selection transistor of the unit cell of the M.
ｐ -ウェル５２は、ＳＴＩ（Shallow Trench Isolatio p - well 52, STI (Shallow Trench Isolatio
n）法等により形成された、素子分離用のシリコン酸化膜等の絶縁膜２により周辺を囲まれ、その内部を活性領域としている。 n) method is formed by such, Surrounded by the insulating film 2 such as a silicon oxide film for element isolation, and its internal active region. 図２には活性領域の範囲を矩形６６で示している（図３は、特定の活性領域６６の一部の断面ということになる）。 The Figure 2 shows the range of the active region with a rectangular 66 (Fig. 3, it comes to a portion of the cross-section of a particular active region 66). この活性領域６６中のｐ -ウェル５ P in the active region 66 - well 5
２の表面に、選択トランジスタのｎ +ソース領域６１およびｎ +ドレイン領域６２が配置されている。 The second surface, the n + source region 61 and n + drain region 62 of the select transistor is disposed. 選択トランジスタｎ +ソース領域６１およびｎ +ドレイン領域６２ Select transistor n + source region 61 and n + drain region 62
の間のｐ -ウェル５２がチャンネル領域６５となる。 Well 52 is a channel region 65 - p between the. このチャンネル領域６５の上部にはゲート酸化膜３を介して、ポリシリコン等のゲート電極８１，８２，８３が形成されている。 The upper portion of the channel region 65 via a gate oxide film 3, gate electrodes 81, 82 and 83 of polysilicon or the like is formed. 図１に示すように、ポリシリコンゲート電極８１，８２，８３はワード線を兼ねており、ビット線９１，９２，９３と直交する方向に伸延している。 As shown in FIG. 1, the polysilicon gate electrode 81, 82 and 83 also serves as a word line, and extending in a direction orthogonal to the bit lines 91, 92 and 93. ゲート電極８１，８２，８３の上には、ゲート電極８１， On the gate electrode 81, 82 and 83, the gate electrode 81,
８２，８３とほぼ同一寸法のシリコン窒化膜（Ｓｉ 82, 83 and of substantially the same size silicon nitride film (Si
3 Ｎ 4 ）４が形成され、ゲート電極８１，８２，８３の側壁には薄いシリコン酸化膜７が形成されている。 3 N 4) 4 is formed, a thin silicon oxide film 7 is formed on the side wall of the gate electrode 81, 82 and 83. そして、ゲート電極８１，８２，８３／シリコン窒化膜（Ｓ Then, the gate electrode 81, 82 and 83 / a silicon nitride film (S
ｉ 3 Ｎ 4 ）４の上には、ＢＰＳＧ等の層間絶縁膜８が形成されている。 on the i 3 N 4) 4, an interlayer insulating film 8 of BPSG or the like is formed. そして、層間絶縁膜８の上には、図１に示すように、ビット線９１，９２、９３が配置されている。 Then, on the interlayer insulating film 8, as shown in FIG. 1, the bit line 91, 92 and 93 are arranged. 【００４０】図３に示すように、ｎ +ドレイン領域６２ As shown in FIG. 3, n + drain region 62
の上部には、テーパ角θ２のテーパ部を有するコンタクトプラグ１２が接続され、さらにコンタクトプラグ１２ The upper contact plug 12 having a tapered portion of the taper angle θ2 is connected, further contact plug 12
はビット線９２に接続されている。 It is connected to the bit line 92. コンタクトプラグ１ Contact plug 1
２は、層間絶縁膜８中に形成されたコンタクトホールに埋め込まれている。 2 is buried in the contact hole formed in the interlayer insulating film 8. このテーパ部は、コンタクトプラグ１２の軸方向に関して、異方的な形状をしている。 The tapered portion, with respect to the axial direction of the contact plug 12, and the anisotropic shape. つまり、コンタクトホールは、ビット線方向のみに、その上部がテーパ角θ２で面トリされている。 In other words, the contact hole is only the bit line direction, the upper is plane bird taper angle .theta.2. この結果、コンタクトホール開口部断面形状、即ち、コンタクトプラグ１２のビット線９２との接続面の形状が、コンタクトプラグ１２の中心軸に関して異方的となっている。 As a result, the contact hole opening cross-section, i.e., the shape of the connecting surface between the bit lines 92 of the contact plugs 12, and has a anisotropic with respect to the central axis of the contact plug 12. 「異方的」とは、図２に示すように、コンタクトプラグ１２の中心軸と直交する一軸方向、即ち、ここではビット線方向にのみ伸延し、ビット線と垂直方向は相対的に短いという意である。 By "anisotropically", as shown in FIG. 2, the uniaxial direction orthogonal to the central axis of the contact plug 12, i.e., where the cast extension only in the bit line direction, the bit line and the vertical that relatively short is a meaning. 言い換えれば、コンタクトプラグ１２の接続面の形状は、ビット線９２と平行方向の長軸と、ビット線９２の垂直方向の短軸を有する異方性形状である。 In other words, the shape of the connecting surface of the contact plug 12 is a anisotropic shape having parallel direction of the long axis and the bit line 92, the minor axis in the vertical direction of the bit line 92. コンタクトホール開口部断面形状は、左右対称に伸延している。 A contact hole opening cross section is distracted symmetrically. 【００４１】図３に示すように、コンタクトホール（即ちコンタクトプラグ１２）のテーパ角θ２がθ１より十分小さくなっているので、コンタクトホール側壁とコンタクトプラグ１２間のバリヤメタル膜１１の膜厚の均一性が良好である。 As shown in FIG. 3, the taper angle θ2 of the contact holes (i.e. the contact plug 12) is sufficiently smaller than .theta.1, uniformity of the film thickness of the barrier metal film 11 between the side wall of the contact hole and the contact plug 12 it is good. この結果、コンタクトプラグ１２とビット線９１，９２，９３との接続は、なだらかな角度で形成され、断線の危険は回避されている。 As a result, connection between the contact plug 12 and the bit lines 91, 92 and 93 are formed in a gentle angle, the risk of breakage is avoided. また、テーパ角θ２は異方的であるので、テーパ角θ２によるゲート配線方向のコンタクトプラグ１２の直径の増大は起こらない。 Further, since the taper angle θ2 is anisotropic, the increase in the diameter of the gate wiring direction of the contact plug 12 by the taper angle θ2 does not occur. このため、テーパ角θ２を設けても、隣接するビット線とコンタクトプラグ１２とのショートの防止が容易である。 Therefore, be provided with a taper angle .theta.2, it is easy to prevent the short circuit between the bit line and the contact plug 12 adjacent. 【００４２】なお、ｎ +ソース領域６１の近傍にはｐ -ウェル５２を貫通して、ｎ -プレート層５１中をさらに掘り込んだトレンチが形成され、トレンチ内壁には容量絶縁膜５７となる厚さ３乃至８ｎｍのＮＯ膜が形成されている。 [0042] Incidentally, in the vicinity of the n + source region 61 p - through the well 52, n - further digging trenches medium plate layer 51 is formed, the thickness becomes the capacitive insulating film 57 on the inner wall of the trench 3 to 8nm of NO film is formed. この容量絶縁膜５７の表面には、トレンチを埋め込むように蓄積電極５３となる第１のｎ +ドープドポリシリコン（ｎ + ＤＯＰＯＳ）が形成されている。 The capacity on the surface of the insulating film 57, the first n + doped polysilicon as a storage electrode 53 so as to fill the trench (n + DOPOS) is formed. 第１のｎ + ＤＯＰＯＳのかわりにＷ，Ｔｉ，Ｍｏ等の高融点金属やこれらのシリサイド(ＷＳｉ 2 ，ＴｉＳｉ 2 ，ＭｏＳ The first n + W instead of DOPOS, Ti, refractory metals and these silicides such as Mo (WSi 2, TiSi 2, MoS
ｉ 2 ）等を用いてもよい。 i 2) or the like may be used. トレンチ底部の近傍にはｎ +拡散層５９が形成されている。 In the vicinity of the trench bottom n + diffusion layer 59 is formed. 第１のｎ + ＤＯＰＯＳからなる蓄積電極５５と容量絶縁膜５７とｎ +拡散層５９ The first storage electrode 55 made of n + DOPOS a capacitive insulating film 57 and the n + diffusion layer 59
（ｎ +拡散層５９は、ｎ -プレート電極５１の一部と解することが出来る）とによって、本発明の第１の実施の形態に係るＤＲＡＭの電荷蓄積容量部（トレンチキャパシタ部）６が構成されている。 (N + diffusion layer 59, n - the plate portion of the electrode 51 and interpreted it is possible) by the charge storage capacitor of a DRAM according to a first embodiment of the present invention (the trench capacitor portion) 6 It is configured. このトレンチキャパシタ部の蓄積電極５５と、選択トランジスタのｎ +ソース領域６１とが、第２及び第３のｎ + ＤＯＰＯＳ５５，５６及び埋め込みコンタクト６９により接続されている。 The storage electrode 55 of the trench capacitor unit, and the n + source region 61 of the selection transistor is connected by the second and third n + DOPOS55,56 and buried contact 69. 第２ The second
のｎ + ＤＯＰＯＳ５５とｐ -ウェル５２との間には、「カラー酸化膜（collar oxide）」と称される厚いシリコン酸化膜５４が形成されている。 N + DOPOS55 and p - between the well 52, a thick silicon oxide film 54 called "collar oxide (collar Oxide)" is formed. カラー酸化膜５４は、ｎ Collar oxide film 54, n
+ソース領域６１とｎ +拡散層５９／ｎ -プレート電極５ + Source region 61 and the n + diffusion layer 59 / n - plate electrode 5
１間に形成される寄生トランジスタによるリーク電流を抑えるためのシリコン酸化膜である。 A silicon oxide film for suppressing the leakage current due to a parasitic transistor formed between 1. 【００４３】次に、図１のII−II方向に沿った断面図である図４について簡単に説明する。 Next, briefly described FIG 4 is a sectional view taken along the II-II direction of FIG. 図４に示すように、 As shown in FIG. 4,
プレート層５１の上にはｐ -ウェル５２が配置され、ｐ - On top of the plate layer 51 p - well 52 is disposed, p -
ウェル５２は、ＳＴＩ素子分離絶縁膜２により周辺を囲まれている。 Well 52 is surrounded the periphery by an STI element isolation insulating film 2. ＳＴＩ素子分離絶縁膜２に挟まれて、ｎ + Sandwiched STI element isolation insulating film 2, n +
ドレイン領域６２が形成されている。 Drain region 62 are formed. このｎ +ドレイン領域６２及びＳＴＩ素子分離絶縁膜２の上には、ゲート酸化膜３を介してＢＰＳＧ等の層間絶縁膜８が形成されている。 The n + drain region 62 and over the STI element isolation insulating film 2, an interlayer insulating film 8 of BPSG or the like through the gate oxide film 3 is formed. そして、層間絶縁膜８の上には、ビット線９ Then, on the interlayer insulating film 8, the bit line 9
１，９２が配置されている。 1,92 is located. 図４に示すように、ビット線９２とｎ +ドレイン領域６２とは、コンタクトプラグ１２で接続されている。 As shown in FIG. 4, the bit line 92 and the n + drain region 62 is connected with the contact plug 12. 先に述べたように、コンタクトプラグ１２のビット線９２との接続面の形状は、コンタクトプラグ１２の中心軸に関して異方的となっているので、図３とは異なる断面形状である。 As mentioned earlier, the shape of the connecting surface between the bit lines 92 of the contact plug 12, since become anisotropic with respect to the central axis of the contact plug 12, a different cross-sectional shape as in FIG. 即ち、図３においては、コンタクトプラグ１２は、ビット線方向に、その上部がテーパ角θ２で面トリされていたが、図４の断面図上では面取りされていない点に留意すべきである。 That is, in FIG. 3, the contact plug 12, the bit line direction, but the upper part has been surface bird taper angle .theta.2, on the diagram cross section of Figure 4 it should be noted that not chamfered. つまり、ビット線と垂直方向のコンタクトプラグ１２の上部端面の幅は、ビット線と平行方向に比し、相対的に短い。 In other words, the width of the upper end face of the bit lines and the vertical direction of the contact plug 12 is compared to the bit line and parallel, relatively short. 言い換えれば、図３に示したテーパ角θ２は異方的であるので、テーパ角θ２によるゲート配線方向のコンタクトプラグ１２の直径の増大は認められない。 In other words, since the taper angle θ2 shown in FIG. 3 is a anisotropic, increases the diameter of the gate wiring direction of the contact plug 12 by the taper angle θ2 is not observed. このため、ビット線方向にテーパ角θ２を設けても、隣接するビット線とコンタクトプラグ１２とのショートの問題は発生しない。 Therefore, even if the taper angle θ2 formed in the bit line direction, short circuit problems between the bit line and the contact plug 12 adjacent does not occur. 【００４４】図１の平面図に示すように、３本のビット線９１，９２，９３が左右に伸び、一定間隔毎にコンタクトプラグ１２が位置している。 [0044] As shown in the plan view of FIG. 1, three bit lines 91, 92 and 93 extend to the left and right, the contact plug 12 at regular intervals are located. コンタクトプラグ１２ Contact plug 12
のビット線接続部形状は、図２に示すような、ビット線の延びる方向のみに拡大された形状であるので、ビット線９１，９２，９３を可能な限り接近できる。 The bit line connection unit shape, as shown in FIG. 2, because it is expanded shape only in the direction of extension of the bit lines, it close as possible bit lines 91, 92 and 93. そして、 And,
ビット線９１，９２，９３を接近させても、断線の心配も生じない。 Also it is close to the bit lines 92 and 93, no fear of disconnection. 従って、本発明の第１の実施の形態に係るＤＲＡＭの構造によれば、メモリセルの集積度を向上させることが容易である。 Therefore, according to the structure of a DRAM according to a first embodiment of the present invention, it is easy to improve the integration degree of the memory cell. このように，本発明の第１の実施の形態によれば，ビット線間の隔たりＤが、ほぼそのままビット線同士の干渉に関するマージンとなっており、更にビット線間隔を狭め集積度を向上させることができる。 Thus, according to the first embodiment of the present invention, distance D between bit lines, it has a margin regarding almost as between the bit line interference, thereby further improving the degree of integration narrows the bit line spacing be able to. 【００４５】本発明の第１の実施の形態に係るＤＲＡＭ DRAM according to a first embodiment of the [0045] present invention
は以下のような製造工程で製造できる。 It can be prepared by the following manufacturing process. 【００４６】（ａ）まずｐ（１００）基板中に砒素（ 75 [0046] (a) First p (100) arsenic in the substrate (75
Ａｓ + ）を１乃至１０ＭｅＶでイオン注入し、その後アニールすることによりｎ -埋め込み層５１を形成する。 Forming a buried layer 51 - As +) is ion-implanted with 1 to 10 MeV, n by subsequent annealing.
ＭｅＶクラスの高エネルギーイオン注入法を使わないで拡散で形成しても良い。 High energy ion implantation of MeV class may be formed by diffusion without. この場合は、ｎ -埋め込み層５ In this case, n - buried layer 5
１の拡散層の表面に１上にｐ -層（ｐ -ウェル）５２を拡散する必要がある。 On 1 on the surface of the first diffusion layer p - layer (p - well) 52 has to be spread. あるいは、選択エピタキシャル成長で、ｎ -埋め込み層５１及びこの上のｐ -層５２を堆積しても良い。 Alternatively, selective epitaxial growth, n - may be deposited a layer 52 - buried layer 51 and the p on this. 次に、ｐ -ウェル５２の表面にシリコン酸化膜を形成する。 Then, p - to form a silicon oxide film on the surface of the well 52. そして、フォトリソグラフィーを用い、 Then, using a photo-lithography,
トレンチ（Ｕ溝）形成予定部分以外にフォトレジストを形成し、たとえばＣＦ 4 ，ＣＦ 4 ／Ｈ 2あるいはＣ 3 Ｆ 8等を用いたＥＣＲイオンエッチングあるいはＲＩＥでｐ - Trench (U groove) to be formed by forming a photoresist other than the portion, p, for example CF 4, CF 4 / H 2 or C 3 with F 8 etc. ECR ion etching or RIE -
ウェル５２の表面のシリコン酸化膜をエッチングする。 Etching the silicon oxide film on the surface of the well 52.
そして、このシリコン酸化膜をマスクとして、ＣＦ 4 ， Then, as a mask the silicon oxide film, CF 4,
ＳＦ 6 ，ＣＢｒＦ 3 ，ＳｉＣｌ 4 、あるいはＣＣｌ 4等によるＲＩＥ又はＥＣＲイオンエッチングにより、深さ５乃至１０μｍのキャパシタ部形成用のトレンチを形成する。 SF 6, CBrF 3, SiCl 4 , or by RIE or ECR ion etching with CCl 4 and the like, to form a trench for a capacitor portion formed of a depth of 5 to 10 [mu] m. トレンチエッチング時に基板を−１１０℃乃至−１ The substrate during trench etching -110 ° C. to -1
３０℃に冷却することも有効である。 It is also effective to cool to 30 ° C.. そして、このトレンチの底部から砒素（ 75 Ａｓ + ）をイオン注入し、トレンチ底部近傍にｎ +拡散層５９を形成する。 Then, the arsenic (75 As +) from the bottom of the trench by ion implantation to form an n + diffusion layer 59 in the vicinity of the trench bottom. 【００４７】（ｂ）そして、このトレンチ内に容量絶縁膜５７となる厚さ３乃至８ｎｍのＮＯ膜を形成する。 [0047] (b) Then, a thickness of 3 to 8nm of NO film becomes capacitive insulating film 57 in the trench. Ｎ N
Ｏ膜の形成に続いて、トレンチの内部に第１のｎ + ＤＯ Following the formation of the O film, the first n + DO in the trench
ＰＯＳ５３を埋め込む。 Embed the POS53. その後、ＲＩＥで第１のｎ + Ｄ Thereafter, the first n + D with RIE
ＯＰＯＳ５３を約１μｍエッチバックする。 The OPOS53 to about 1μm etch-back. そしてこのエッチバックしたトレンチの内壁を熱酸化して厚いカラー酸化膜５４を形成する。 And form a thick collar oxide 54 the inner walls of the etched back trench by thermal oxidation. その後、指向性の高いＲＩＥ Then, highly directional RIE
を用いて第１のｎ + ＤＯＰＯＳ５３の上部のカラー酸化膜５４のみを選択的に除去する。 Only the first n + DOPOS53 the top of the collar oxide film 54 is selectively removed by using the. そして第１のｎ + ＤＯ Then, the first of the n + DO
ＰＯＳ５３に続けて第２のｎ + ＤＯＰＯＳ５５を埋め込む。 Embedding a second n + DOPOS55 followed POS53. 第１及び第２のｎ + ＤＯＰＯＳ５３，５５の埋め込みは減圧ＣＶＤで行なえばよい。 Embedding the first and second n + DOPOS53,55 may be carried out under reduced CVD. その後、第２のｎ + Ｄ Then, the second n + D
ＯＰＯＳ５５の上部を埋め込みコンタクト６９の深さ分エッチバックする。 The depth of the top of OPOS55 buried contact 69 minute etched back. さらに、露出したカラー酸化膜５４ Further, collar oxide 54 exposed
を除去する。 It is removed. そして、第２のｎ + ＤＯＰＯＳ５５に続けて、第３のｎ + ＤＯＰＯＳ５６をＣＶＤで堆積し、図５ Then, following the second n + DOPOS55, depositing a third n + DOPOS56 in CVD, 5
に示すようにエッチバックする。 It is etched back as shown in FIG. 【００４８】（ｃ）さらにフォトリソグラフィー法およびＲＩＥ法を用いて活性領域の周囲のｐ -層５２をエッチング除去する。 [0048] p around the active region by using the (c) further photolithography and RIE - layer 52 is etched away. また、トレンチ上部の余分な第３のｎ The third n extra trench top
+ ＤＯＰＯＳ５６を除去する。 To remove the + DOPOS56. こうして形成したシャロートレンチ内にシリコン窒化膜（Ｓｉ 3 Ｎ 4 ）５８を形成し、更にシリコン酸化膜（ＳｉＯ 2 ）等の絶縁物２を埋め込み、図６に示すようなＳＴＩ領域を形成する。 Thus the silicon nitride film (Si 3 N 4) 58 is formed in the formed in the shallow trenches, further embedding the silicon oxide film (SiO 2) insulator 2 or the like to form an STI region as shown in FIG. 絶縁物２の埋め込みの際、及びその後の熱処理により、第３ During implantation of insulator 2, and the subsequent heat treatment, the third
のｎ + ＤＯＰＯＳ５６中のｎ型不純物がｐ -ウェル５２に拡散して、最終的な埋め込みコンタクト６９が完成する。 N-type impurities in n + DOPOS56 the p of - diffused into the well 52, the final buried contact 69 is completed. 【００４９】（ｄ）続いて、ゲート絶縁膜３、リンをドープした厚さ１００乃至３００ｎｍのｎ + ＤＯＰＯＳ膜８１，８２，８３及び厚さ１５０乃至２５０ｎｍのシリコン窒化膜（Ｓｉ 3 Ｎ 4 ）４を堆積し、レジストをマスクにシリコン窒化膜（Ｓｉ 3 Ｎ 4 ）４及びｎ + ＤＯＰＯＳ膜８１，８２，８３をドライエッチングして図７に示すようにゲート電極８１，８２，８３を形成する。 The (d) The Subsequently, the gate insulating film 3, n + DOPOS film 81, 82, 83 and the thickness 150 to 250nm of silicon nitride film of phosphorus-doped thickness 100 to 300nm was (Si 3 N 4) 4 deposited, the silicon nitride film (Si 3 n 4) 4 and n + DOPOS film 81, 82, 83 is dry etched to form a gate electrode 81, 82 and 83 as shown in FIG. 7 of the resist as a mask. この時ゲート電極８１，８２，８３はｎ + ＤＯＰＯＳに限定するものではなく、タングステン（Ｗ）、モリブデン（Ｍ In this case the gate electrode 81, 82 and 83 is not limited to n + DOPOS, tungsten (W), molybdenum (M
ｏ）、Ｔｉ（チタン）等の高融点金属、これらの高融点金属のシリサイド（ＷＳｉ 2 ，ＭｏＳｉ 2 ，ＴｉＳｉ 2 ） o), Ti (titanium) refractory metal such as silicides of refractory metals (WSi 2, MoSi 2, TiSi 2)
あるいは多結晶シリコンとシリサイド膜の積層膜（ポリサイド膜）であっても良い。 Or polycrystalline silicon and a silicide film laminated film of may be (polycide film). 次に、このゲート電極８ Next, the gate electrode 8
１，８２，８３／シリコン窒化膜（Ｓｉ 3 Ｎ 4 ）４をマスクに例えばリン（ 31 Ｐ + ）をイオン注入する。 1,82,83 / silicon nitride film (Si 3 N 4) 4 as a mask such as phosphorus (31 P +) is ion-implanted.
（ｅ）イオン注入後、所定の熱工程を施すことによりゲート電極８１，８２，８３の側壁にシリコン酸化膜７ After (e) ion implantation, the silicon oxide film on the side wall of the gate electrode 81, 82 and 83 by applying a predetermined thermal process 7
と、ｎＭＯＳＦＥＴのｎ +ソース領域６１、ｎ +ドレイン領域６２を形成する。 When, to form an n + source region 61, n + drain region 62 of the nMOSFET. これはＭＯＳＦＥＴのよく知られた製造工程と同様である。 This is similar to the well-known process of manufacturing the MOSFET. なお、図８に示す以外の他の構造や、多くの類似の方法を採用できる。 Incidentally, or other structure shown in FIG. 8 can be adopted a method most similar. 例えば、イオン注入を２回行ないＬＤＤ構造のＭＯＳＦＥＴを設けてもよい。 For example, there may be provided a MOSFET having an LDD structure is performed twice ion implantation. 【００５０】（ｆ）続いて図９に示すようにＢＰＳＧ等の層間絶縁膜８を堆積する。 [0050] (f) subsequently depositing an interlayer insulating film 8 of BPSG or the like as shown in FIG. 9. その後、所定の層間絶縁膜８の厚さ、例えば４００乃至６００ｎｍとなるように、 Thereafter, the thickness of a predetermined interlayer insulating film 8, for example, 400 or so that the 600 nm,
平坦化する。 To flatten. そして、層間絶縁膜８の上にレジストをスピンコートし、フォトリソグラフィー法を用いてこのレジストのパターニングを行う。 Then, resist is spin-coated on the interlayer insulating film 8 is patterned in the resist by photolithography. このレジストのパターンをマスクにして、ＲＩＥを行ない、図１０及び図１１に示すようなコンタクトホール１０を開口する。 And the pattern of this resist as a mask, subjected to RIE, the contact hole 10 as shown in FIGS. 10 and 11. コンタクトホール１０の直径は０．１５乃至０．５μｍとすればよい。 The diameter of the contact hole 10 may be set to 0.15 to 0.5 [mu] m. そして、その後レジストの剥離を行う。 Then, the peeling of subsequent resist. 図１１ Figure 11
（ａ）は図１０のＩ−Ｉ方向に沿った断面で、図１１ (A) is a cross section along the I-I direction of FIG. 10, FIG. 11
（ｂ）は図１０のII−II方向に沿った断面図である。 (B) is a sectional view taken along the II-II direction of FIG. 10. 【００５１】（ｇ）次に図１２に示すようにコンタクトホール１０の内壁および層間絶縁膜８の表面に補助膜１ The auxiliary on the surface of the inner wall and the interlayer insulating film 8 of the contact hole 10 as (g) shown below in Figure 12 membrane 1
３を形成する。 3 to form. この補助膜１３は、液状有機材料膜をコンタクトホール１０の内壁および層間絶縁膜８の表面にスピンコートして形成した有機膜が好ましい。 The auxiliary layer 13, the organic film and the liquid organic material film formed by spin coating on the surface of the inner wall and the interlayer insulating film 8 of the contact hole 10 is preferable. 液状有機材料膜のスピンコーティングは、レジストと同様にウエハの上に粘性のある液状有機材料を乗せ、基板を回転させて形成するものである。 Spin coating of the liquid organic material film is placed a liquid organic material with a viscosity above the wafer like the resist, and forms by rotating the substrate. このため、コンタクトホール１０内部に液状有機材料膜が流れ、その肩の部分Ｃは非常に薄くなる。 Thus, liquid organic material film flows inside the contact hole 10, part C of the shoulder is very thin. 液状有機材料膜の粘性は、例えば、３乃至１０ｍＰａ・ｓ程度に選び、１５００ないし４０００ Viscosity of the liquid organic material film, for example, select the order of 3 to 10 mPa · s, 1500 to 4000
ｒｐｍの回転数でスピンコートすればよい。 It can be spin-coated at a rotational speed of rpm. この液状有機材料膜の好ましい例として、例えば有機溶材，アクリルポリマー，吸光材からなる塗布型反射防止膜がある。 Preferred examples of the liquid organic material film, for example organic welding material, there is a coating-type antireflection film made of an acrylic polymer, light absorber.
ただし、アクリルポリマーに吸光成分があれば、吸光材はまぜる必要はない。 However, if there is absorption component acrylic polymer, light absorber need not mix. なお、図１２（ａ）は図１０のＩ Incidentally, I in FIG. 12 (a) 10
−Ｉ方向に対応した、図１２（ｂ）は図１０のII−II方向に対応した断面図である。 Corresponding to -I direction, FIG. 12 (b) is a sectional view corresponding to II-II direction of FIG. 10. 以下の図も同様な関係で、 In a same relationship following figures,
図１３（ａ），１４（ａ），１５（ａ），１６（ａ）， Figure 13 (a), 14 (a), 15 (a), 16 (a),
１７（ａ）は図１０のＩ−Ｉ方向に対応した断面図、図１３（ｂ），１４（ｂ），１５（ｂ），１６（ｂ），１ . 17 (a) cross-sectional view corresponding to I-I direction of FIG. 10, FIG. 13 (b), 14 (b), 15 (b), 16 (b), 1
７（ｂ）は図１０のII−II方向に対応した断面図である。 7 (b) is a sectional view corresponding to II-II direction of FIG. 10. 【００５２】（ｈ）続いてレジスト１４を全面にスピンコートし、所望の位置にビット線の溝を形成するように所定のマスクを用いて露光する。 [0052] (h) followed by spin coating the resist 14 over the entire surface, exposed to light using a predetermined mask to form a groove of the bit lines to a desired position. 露光後現像、リンス等を行なえば、図１３（ａ）および図１３（ｂ）に示すようなレジスト１４のマスクが出来る。 After exposure and development, by performing a rinsing and the like, FIG. 13 (a) and 13 resist 14 masks can be such as shown in (b). そして、このレジスト１４のマスクを用いて有機膜１３をドライエッチングする。 Then, the organic film 13 is dry-etched using the mask of the resist 14. この場合、ドライエッチングは、ＣＦ 4 ，Ｏ 2 ， In this case, dry etching, CF 4, O 2,
Ａｒの混合ガス等を用いて、絶縁膜表面の有機膜１３が全て除去されるまで行えばよい。 Using mixed gas of Ar, the organic film 13 of the insulating film surface may be performed until all removed. 通常は若干オーバーエッチングとなるまで行う。 Usually performed until slightly overetching. この時、図１４（ａ）に示すように有機膜１３の薄いコンタクトホール１０の肩Ｃのうち、ビット線方向の肩のみが先にエッチングされる。 In this case, among the shoulders C thin contact hole 10 of the organic film 13 as shown in FIG. 14 (a), only the bit line direction of the shoulder is etched first.
すなわち図１４（ａ）のＤの部分のみにおいて絶縁膜８ That insulating film 8 only in part of D shown in FIG. 14 (a)
の後退が生じる。 Resulting recession of. 通常、有機膜１３と絶縁膜８とのエッチングレートの比は１から２程度なので、上記コンタクトホール１０の肩Ｄが余計除去される。 Usually, the ratio of the etching rate of the organic film 13 and the insulating film 8 so 2 degrees from 1, shoulder D of the contact hole 10 is superfluous removed. これはθ１よりも小さいテーパ角θ２（たとえば、２５゜＜θ２＜４５ This small taper angle .theta.2 than .theta.1 (e.g., 25 ° <.theta.2 <45
゜）を持ち、且つ上部接続面の直径がビット線方向にのみ異方的に増大することを意味する。 °) has, and the diameter of the upper connecting surface means to increase only anisotropically in the bit line direction. 一方図１４（ｂ） While FIG. 14 (b)
に示すようにII−II方向（ゲート配線方向）のコンタクトホール１０の肩はレジスト１４で被覆されているのでエッチングされず、ゲート配線方向の孔径の増大は起こらない。 II-II direction (gate wiring direction) of the contact hole 10 shoulder because it is covered with the resist 14 not etched, increasing the pore size of the gate wiring direction does not occur as shown in FIG. これはビット線間が狭くても隣接するビット線とコンタクトホールとのショートを防ぐことを意味する。 This means that prevent a short circuit between the bit line and the contact hole adjacent even narrower between the bit lines. 【００５３】（ｉ）続いて図１５に示すようにレジスト１４をマスクにビット線９１，９２，９３の形成のため絶縁膜８をドライエッチングで所望の深さまでエッチングし、溝９１ａ，９２ａを形成する。 [0053] (i) Following the insulating film 8 for formation of the bit lines 91, 92 and 93 of the resist 14 as a mask as shown in FIG. 15 is etched to a desired depth by dry etching, grooves 91a, the 92a formed to. 「所望の深さ」とは、例えば、１５０乃至３５０ｎｍ程度である。 The "desired depth", for example, a 150 to 350nm approximately. その後レジスト１４及びコンタクトホール１０の中に残留した有機膜１３の剥離を行う。 Performing peeling of the organic film 13 remaining in the subsequent resist 14 and the contact hole 10. 又、必要に応じて再度不純物拡散を行い、半導体領域表面の不純物密度をあげてコンタクト抵抗を低くする。 Also, it performed again impurity diffusion as necessary, to reduce the contact resistance by increasing the impurity concentration of the semiconductor region surface. こうしてゲート配線８１，８ Thus gate wiring 81,8
２，８３方向には、上部の孔径を増大させることなく、 2,83 The direction, without increasing the upper portion of the pore size,
上記ビット線溝９２ａ方向には孔径を増大させたコンタクトホール１０が形成される。 Contact hole 10 having an increased pore size in the bit line groove 92a direction are formed. 【００５４】（ｊ）次に図１６に示すように、例えばＴ [0054] (j) Next, as shown in FIG. 16, for example T
ｉ／ＴｉＮの積層膜に代表されるバリヤメタル膜１１を１０乃至５０ｎｍ堆積する。 The barrier metal film 11 typified by a laminated film of i / TiN is 10 to 50nm is deposited. ここで、バリヤメタル膜１ Here, the barrier metal film 1
１はコンタクトホール１０の肩Ｄが絶縁膜の後退のため消滅しており、テーパ角θ２はθ１より十分小さくなっており、上記ビット線溝９２ａ方向に孔径が広くなっているので、ほぼ均一に堆積される。 1 is extinguished because the shoulder D of the contact hole 10 is retracted in the insulating film, the taper angle θ2 has become sufficiently smaller than .theta.1, since pore size is wide to the bit line groove 92a direction, substantially uniformly It is deposited. つづいて図１７に示すようにタングステン膜等の導電膜９を充填させる。 The conductive film 9 of a tungsten film or the like is filled as shown in Fig. 17 followed. この時も導電膜９はコンタクト１０の上部接続面形状ののビット線方向への異方的増大によってコンタクトホール内に均一に充填され得る。 In this case the conductive film 9 also can be uniformly filled in the contact hole by anisotropic increase in the bit line direction of the upper connecting surface shape of the contact 10. こうしてビット線、コンタクトホール共に同一膜の導電体で均一に充填される。 Thus the bit line is uniformly filled with a conductor of the same film in the contact hole both. 最後にＣＭＰ等による平坦化の処理を行えば、図１乃至図４ If finally performing the processing of planarization by CMP or the like, FIGS
に示した本発明の第１の実施の形態に係るＤＲＡＭの構造が完成となる。 Structure of DRAM is completed according to the first embodiment of the present invention shown in. 【００５５】なお本発明の第１の実施の形態に係るＤＲ [0055] Incidentally DR according to the first embodiment of the present invention
ＡＭに用いる導電膜９はタングステンに限るものでなく例えばＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕでもよい。 The conductive film 9 is used in AM, for example not limited to tungsten Al, Al-Si, may be Al-Si-Cu.
また、コンタクトプラグ１２とビット線９１，９２，９ The contact plug 12 and the bit line 91,92,9
３とは同一材料であっても、異種材料であってもかまわない。 Also 3 and are the same material, it may be a different material. 例えば、ＤＲＡＭメモリセル部は異種材料で構成し、周辺回路部は同一材料で構成しても良い。 Eg, DRAM memory cell section composed of different materials, the peripheral circuit portion may be formed of the same material. 【００５６】さらに、上記絶縁膜８はＢＰＳＧに限るものではなく、ＰＳＧや不純物のド−プされてないＳｉＯ [0056] Furthermore, the insulating film 8 is not limited to BPSG, de of PSG and impurities - SiO which is not up
2膜でもよい。 It may be two films. 【００５７】（第２の実施の形態）図１８及び図１９は本発明の第２の実施の形態に係るＤＲＡＭの平面図である。 [0057] (Second Embodiment) FIG. 18 and FIG. 19 is a plan view of a DRAM according to a second embodiment of the present invention. 図１９は、ビット線の下部のコンタクトプラグ１２ 19, the lower portion of the bit line contact plugs 12
の形状及び活性領域６６を示すため、上層のビット線の図示を省略した図である。 To indicate the shape and the active region 66 is a view which is not shown of the upper bit line. また、図２０は図１８のＩ− Further, FIG. 20 of FIG. 18 I-
Ｉ方向の断面図で、図２１は図１８のII−II方向の断面図である。 In cross-sectional view of the direction I, Fig. 21 is a sectional view of II-II direction of FIG. 18. 【００５８】図２０に示すように、本発明の第２の実施の形態に係るＤＲＡＭは、図示を省略したｐ型（１０ [0058] As shown in FIG. 20, DRAM according to a second embodiment of the present invention, p-type which is not shown (10
０）シリコン基板上に形成されたｎ -埋め込み層５１をプレート層とし、このプレート層の上のｐ -ウェル５２ 0) formed on a silicon substrate the n - buried layer 51 and plate layer, p on this plate layer - well 52
の表面に、ＤＲＡＭのユニットセルの選択トランジスタを構成している。 On the surface of, and constitutes the selection transistor of the unit cell of the DRAM. ｐ -ウェル５２は、ＳＴＩ法等により形成された、素子分離用のシリコン酸化膜等の絶縁膜２ p - well 52, formed by the STI method or the like, the insulating film 2 such as a silicon oxide film for element isolation
により周辺を囲まれ、その内部を活性領域６６としている（図１９には活性領域６６の範囲を矩形で示している）。 The Surrounded, and its internal active region 66 (which shows the range of the active region 66 by a rectangle in FIG. 19). この活性領域６６中のｐ -ウェル５２の表面に、 The surface of the well 52, - p in the active region 66
選択トランジスタのｎ +ソース領域６１およびｎ +ドレイン領域６２が配置されている。 N + source region 61 and n + drain region 62 of the selection transistors are arranged. 選択トランジスタのｎ + N of the selection transistor +
ソース領域６１およびｎ +ドレイン領域６２の間のｐ -ウェル５２がチャンネル領域６５となる。 P between the source region 61 and n + drain regions 62 - well 52 is a channel region 65. このチャンネル領域６５の上部にはゲート酸化膜３を介して、ポリシリコン等のゲート電極８１，８２，８３が形成されている。 The upper portion of the channel region 65 via a gate oxide film 3, gate electrodes 81, 82 and 83 of polysilicon or the like is formed. 図１８に示すように、ポリシリコンゲート電極８ As shown in FIG. 18, a polysilicon gate electrode 8
１，８２，８３はワード線を兼ねており、ビット線９ 1,82,83 also serves as a word line, bit line 9
１，９２，９３と直交する方向に伸延している。 It is extended in a direction perpendicular to 1,92,93. ゲート電極８１，８２，８３の上には、ゲート電極８１，８ On the gate electrode 81, 82 and 83, the gate electrode 81,8
２，８３とほぼ同一寸法のシリコン窒化膜（Ｓｉ 3 Ｎ 4 ） Silicon nitride film having substantially the same dimensions as 2,83 (Si 3 N 4)
４が形成され、ゲート電極８１，８２，８３の側壁には薄いシリコン酸化膜７が形成されている。 4 is formed, a thin silicon oxide film 7 on the side walls of the gate electrode 81, 82 and 83 are formed. そして、ゲート電極８１，８２，８３／シリコン窒化膜（Ｓｉ 3 Ｎ 4 ） Then, the gate electrode 81, 82 and 83 / a silicon nitride film (Si 3 N 4)
４の上には、ＢＰＳＧ等の第１の層間絶縁膜８、更にその上にＳｉＯ 2等の第２の層間絶縁膜１５が形成されている。 On the 4, the first interlayer insulating film 8 of BPSG or the like, or from a second interlayer insulating film 15 such as SiO 2 formed thereon. 第１の層間絶縁膜８の厚さは、３００乃至６００ The thickness of the first interlayer insulating film 8, 300-600
ｎｍ、好ましくは４８０ｎｍ程度である。 nm, preferably about 480 nm. 第２の層間絶縁膜１５の厚さは、例えば２００乃至３５０ｎｍ程度、 The thickness of the second interlayer insulating film 15 is, for example 200 to 350nm approximately,
好ましくは、２２０ｎｍ程度である。 Preferably, it is about 220nm. そして、第２の層間絶縁膜１５の上には、図１８に示すように、ビット線９１，９２、９３が配置されている。 Then, on the second interlayer insulating film 15, as shown in FIG. 18, the bit lines 91, 92 and 93 are arranged. 【００５９】図２０に示すように、ｎ +ドレイン領域６ As shown in FIG. 20, n + drain region 6
２の上部には、第１の層間絶縁膜８及び第２の層間絶縁膜１５との界面から開始されるテーパ角θ３の第１のテーパ部と、第２の層間絶縁膜１５の途中から開始されるテーパ角θ４の第２のテーパ部を有するコンタクトプラグ１２が設けられている。 The second top, a first tapered portion of the taper angle θ3 initiated from the interface between the first interlayer insulating film 8 and the second interlayer insulating film 15, starting from the middle of the second interlayer insulating film 15 contact plug 12 having a second tapered portion of the taper angle θ4 is provided that is. さらにコンタクトプラグ１２ Further contact plug 12
はビット線９２に接続されている。 It is connected to the bit line 92. コンタクトホール１ The contact hole 1
０の直径は底部において約０．１５乃至０．５μｍ程度、このましくは０．３μｍ程度とすればよい。 0 diameter of about 0.15 to 0.5μm about at the bottom, and preferably about 0.3 [mu] m. 第１のテーパ部は、コンタクトプラグ１２の軸方向に関して、 The first tapered portion, in the axial direction of the contact plug 12,
等方的な円形である。 Isotropic circular. 一方、第２のテーパ部は、コンタクトプラグ１２の軸方向に関して、異方的な形状である。 On the other hand, the second tapered portion, with respect to the axial direction of the contact plug 12, which is anisotropic shape. これに対応して、コンタクトホールは、その上部がテーパ角θ４で異方的に面トリされ、更に途中で、テーパ角θ３で等方的に面トリされている。 Correspondingly, the contact hole, an upper portion thereof is anisotropically surface bird taper angle .theta.4, are isotropically surface tri further on the way, with the taper angle .theta.3. このため、コンタクトプラグ１２のビット線９２との接続面の形状は、コンタクトプラグ１２の中心軸に関して異方的である。 Therefore, the shape of the connecting surface between the bit lines 92 of the contact plugs 12 are anisotropic with respect to the central axis of the contact plug 12. 異方的とは、コンタクトプラグ１２のビット線との接続面の形状が、コンタクトプラグ１２の中心軸と直交する一軸方向、即ちビット線方向にのみ、左右対称に伸延しているという意である。 The anisotropic, the shape of the connection surface of the bit line contact plug 12, the uniaxial direction orthogonal to the central axis of the contact plug 12, i.e. in the bit line direction only is the meaning of being distracted symmetrically . 言い換えれば、コンタクトプラグ１２の接続面の形状は、ビット線９２と平行方向の長軸と、ビット線９２の垂直方向の短軸を有する異方性形状である。 In other words, the shape of the connecting surface of the contact plug 12 is a anisotropic shape having parallel direction of the long axis and the bit line 92, the minor axis in the vertical direction of the bit line 92. 【００６０】このように、コンタクトホール、即ちコンタクトプラグ１２のテーパ角θ３，θ４が半導体基板とコンタクトホール下部側壁のなすテーパ角θ１より十分小さくなっているので、コンタクトホール側壁とコンタクトプラグ１２間のバリヤメタル膜１１の膜厚の均一性が良好である。 [0060] Thus, the taper angle θ3 of the contact hole, i.e. the contact plugs 12, .theta.4 because is sufficiently smaller than the formed taper angle θ1 of the semiconductor substrate and the contact hole lower sidewall, between the contact hole sidewall and the contact plugs 12 uniformity of the film thickness of the barrier metal film 11 is good. 異方的なテーパ角θ４によるゲート配線方向の孔径の増大は起こらないので、隣接するビット線とコンタクトホールとのショートの防止が容易である。 Does not occur increase of anisotropic pore size of the gate line direction by the taper angle .theta.4, it is easy to prevent the short circuit between adjacent bit lines and contact holes. 【００６１】さらに、ｎ +ソース領域６１の近傍にはトレンチが形成され、トレンチ内壁には容量絶縁膜５７となる厚さ３乃至８ｎｍのＮＯ膜が形成されている。 [0061] Further, in the vicinity of the n + source region 61 trenches are formed, on the inner wall of a trench capacitor thickness of 3 to 8nm of NO film to be the insulating film 57 is formed. この容量絶縁膜５４の表面には、トレンチを埋め込むように蓄積電極５５となる第１のｎ + ＤＯＰＯＳが形成されている。 The capacity on the surface of the insulating film 54, the first n + DOPOS as a storage electrode 55 so as to fill the trench is formed. 第１のｎ + ＤＯＰＯＳのかわりにＷ，Ｔｉ，Ｍｏ W in place of the first n + DOPOS, Ti, Mo
等の高融点金属やこれらのシリサイド(ＷＳｉ 2 ，ＴｉＳ A refractory metal or a silicide thereof etc. (WSi 2, TiS
ｉ 2 ，ＭｏＳｉ 2 ）等を用いてもよい。 i 2, MoSi 2) or the like may be used. トレンチ底部の近傍にはｎ +拡散層５９が形成されている。 In the vicinity of the trench bottom n + diffusion layer 59 is formed. 第１のｎ + ＤＯ The first of n + DO
ＰＯＳからなる蓄積電極５５と容量絶縁膜５７とｎ +拡散層５９／ｎ -プレート電極５１とによって、本発明の第２の実施の形態に係るＤＲＡＭの電荷蓄積容量部（トレンチキャパシタ部）６が構成されている。 The storage electrode 55 and the capacitor insulating film 57 and the n + diffusion layer 59 / n consisting POS - by a plate electrode 51, the charge storage capacitor of a DRAM according to a second embodiment of the present invention (the trench capacitor portion) 6 It is configured. このトレンチキャパシタ部の蓄積電極５５と、選択トランジスタのｎ +ソース領域６１とが、第２及び第３のｎ + ＤＯＰＯＳ The storage electrode 55 of the trench capacitor unit, and the n + source region 61 of the selection transistor, the second and third n + DOPOS
５５，５６及び埋め込みコンタクト６９により接続されている。 They are connected by 55, 56 and buried contact 69. 第２のｎ + ＤＯＰＯＳ５５とｐ -ウェル５２との間には，厚いシリコン酸化膜（カラー酸化膜）５４が形成されている。 The second n + DOPOS55 and p - between the well 52, a thick silicon oxide film (color oxide film) 54 is formed. カラー酸化膜５４は、ｎ +ソース領域６ Collar oxide 54, n + source region 6
１とｎ +拡散層５９／ｎ -プレート電極５１間に形成される寄生トランジスタによるリーク電流を抑えるためのシリコン酸化膜である。 1 and n + diffusion layer 59 / n - due to a parasitic transistor formed between the plate electrode 51 is a silicon oxide film for suppressing the leakage current. 【００６２】次に、図１８のII−II方向に沿った断面図である図２１について簡単に説明する。 Next, briefly described FIG 21 is a sectional view taken along the II-II direction of FIG. 18. 図２１に示すように、プレート層５１の上にはｐ -ウェル５２が配置され、ｐ -ウェル５２は、ＳＴＩ素子分離絶縁膜２により周辺を囲まれている。 As shown in FIG. 21, on top of the plate layer 51 p - well 52 is disposed, p - well 52 is surrounded the periphery by an STI element isolation insulating film 2. ＳＴＩ素子分離絶縁膜２に挟まれて、ｎ +ドレイン領域６２が形成されている。 Sandwiched STI element isolation insulating film 2, n + drain region 62 are formed. このｎ +ドレイン領域６２及びＳＴＩ素子分離絶縁膜２の上には、 On the n + drain region 62 and the STI element isolation insulating film 2,
ゲート酸化膜３を介してＢＰＳＧ等の第１の層間絶縁膜８、更にその上にＳｉＯ 2等の第２の層間絶縁膜１５が形成されている。 The first interlayer insulating film 8 of BPSG or the like through the gate oxide film 3, and further the second interlayer insulating film 15 such as SiO 2 formed thereon. そして、第２の層間絶縁膜１５の上には、配線（ビット線）９１，９２が配置されている。 Then, on the second interlayer insulating film 15, wiring (bit line) 91 and 92 are arranged. 図２１に示すように、ビット線９２とｎ +ドレイン領域６ As shown in FIG. 21, the bit line 92 and the n + drain region 6
２とは、コンタクトプラグ１２で接続されている。 2 and is connected with the contact plug 12. 先に述べたように、コンタクトプラグ１２のビット線９２との接続面の形状は、コンタクトプラグ１２の中心軸に関して異方的となっているので、図２０とは異なる断面形状である。 As mentioned earlier, the shape of the connecting surface between the bit lines 92 of the contact plug 12, since become anisotropic with respect to the central axis of the contact plug 12, a different cross-sectional shape as in FIG. 20. 即ち、図２０においては、コンタクトプラグ１２は、第１の層間絶縁膜８及び第２の層間絶縁膜１５ That is, in FIG. 20, contact plugs 12, the first interlayer insulating film 8 and the second interlayer insulating film 15
との界面から開始されるテーパ角θ３の第１のテーパ部と、第２の層間絶縁膜１５の途中から開始されるテーパ角θ４の第２のテーパ部を有するコンタクトプラグ１２ Contact plug 12 having a first tapered portion of the taper angle θ3 initiated from the interface, a second tapered portion of the taper angle θ4 initiated from the middle of the second interlayer insulating film 15 with
が設けられていたが、図２１の断面図上ではテーパ角θ While there has been provided, the taper angle in the diagram cross section of FIG. 21 theta
３の第１のテーパ部は存在するが、第２の層間絶縁膜１ First taper portion of 3 is present, a second interlayer insulating film 1
５の途中から開始されるテーパ角θ４の第２のテーパ部は存在しない点に留意すべきである。 Second tapered portions taper angle θ4 starting from the middle of the 5 It should be noted that absent. つまり、ビット線と垂直方向のコンタクトプラグ１２の上部端面の幅は、 That is, the width of the upper end face of the bit lines and vertical contact plug 12,
ビット線と平行方向に比し、相対的に短い。 Compared to the bit line and parallel, relatively short. 言い換えれば、図２０に示したテーパ角θ４は異方的であるので、 In other words, since the taper angle θ4 shown in FIG. 20 is a anisotropic,
テーパ角θ４によるゲート配線方向のコンタクトプラグ１２の直径の増大は認められない。 Increase in the diameter of the gate wiring direction of the contact plug 12 by the taper angle θ4 is not observed. このため、ビット線方向にテーパ角θ４を設けても、隣接するビット線とコンタクトプラグ１２とのショートの問題は発生しない。 Therefore, even if the taper angle θ4 formed in the bit line direction, short circuit problems between the bit line and the contact plug 12 adjacent does not occur. 【００６３】本発明の第２の実施の形態に係るＤＲＡＭ DRAM according to a second embodiment of the [0063] present invention
は以下のような製造工程で製造できる。 It can be prepared by the following manufacturing process. 【００６４】（ａ）ｐ型（１００）シリコン基板上に、 [0064] (a) in the p-type (100) silicon substrate,
ｎ -プレート層５１，ｐ -ウェル５２を形成し、素子分離領域（ＳＴＩ領域）２、選択トランジスタ（ｎＭＯＳＦ n - plate layer 51, p - well 52 is formed, the element isolation region (STI region) 2, select transistors (NMOSF
ＥＴ）、電荷蓄積容量部（トレンチ・キャパシタ部）等を形成する工程は、第１の実施の形態で説明した図５乃至１０と同様である。 ET), the charge accumulation capacitor section (forming a trench capacitor portion) and the like are the same as FIGS. 5 to 10 described in the first embodiment. 【００６５】（ｂ）続いて図２２に示すようにＢＰＳＧ [0065] (b) Subsequently, as shown in FIG. 22 BPSG
等の第１の層間絶縁膜８、更にその上にＳｉＯ 2等の第２の層間絶縁膜１５を堆積する。 The first interlayer insulating film 8 and the like, further depositing a second interlayer insulating film 15 of SiO 2 or the like thereon. 第１の層間絶縁膜８ The first interlayer insulating film 8
は、厚さ３００乃至６００ｎｍ、好ましくは４８０ｎｍ The thickness 300 to 600 nm, preferably 480nm
程度堆積する。 To the extent deposited. 第２の層間絶縁膜１５は、後に形成するビット線の溝の深さよりも高く堆積する必要があり、例えば２００乃至３５０ｎｍ堆積する。 The second interlayer insulating film 15, it is necessary to increase deposition than the depth of the groove of the bit lines after forming, for example 200 to 350nm is deposited. そして、第２の層間絶縁膜１５の表面を、所定の厚さになるよう平坦化する。 Then, the surface of the second interlayer insulating film 15 is flattened to a predetermined thickness. この結果、第２の層間絶縁膜１５の厚さは、例えば２２０ｎｍとなる。 As a result, the thickness of the second interlayer insulating film 15 is, for example, 220 nm. 【００６６】（ｃ）次に、レジスト２４をマスクとして用い、ＣＦ 4 ，Ｏ 2 ，Ａｒの混合ガス等をエッチングガスとして用いて、ＲＩＥ等のドライエッチングを行う。 Next (c), using the resist 24 as a mask, using a CF 4, O 2, a mixed gas of Ar or the like as an etching gas, dry etching such as RIE. このドライエッチングで図２３及び図２４に示すようなコンタクトホール１０を開孔する。 The contact hole 10 as shown in FIGS. 23 and 24 in the dry etching for opening. この時、第１の層間絶縁膜８及び第２の層間絶縁膜１５が違う膜種のため、エッチング特性の違いで、第１の層間絶縁膜８及び第２の層間絶縁膜１５界面から、テーパ角θ３を有した等方的な第１のテーパ部が生成される。 At this time, because of the kind of film first interlayer insulating film 8 and the second interlayer insulating film 15 is different, in difference in etching characteristics from the first interlayer insulating film 8 and the second interlayer insulating film 15 surface, tapered the first tapered portion of isotropic having corners θ3 is generated. テーパ角θ３と、基板表面に対するコンタクトホール１０の下部側面のなす角度θ１とは異なる（例えば、８７゜＜θ１＜８９゜、８ The taper angle .theta.3, different from the angle .theta.1 of the lower side surface of the contact hole 10 to the substrate surface (e.g., 87 ° <.theta.1 <89 °, 8
６゜＜θ３＜８８゜）。 6 ° <θ3 <88 °). ただし、θ１＞θ３となるような第１の層間絶縁膜８及び第２の層間絶縁膜１５の組み合わせを選ぶ。 However, choosing a combination of the first interlayer insulating film 8 and the second interlayer insulating film 15 such that .theta.1> .theta.3. その後レジスト２４を除去する。 Then the resist is removed 24. なお、 It should be noted that,
図２４（ａ）は図２３のＩ−Ｉ方向に沿った、図２４ Figure 24 (a) is taken along the I-I direction of FIG. 23, FIG. 24
（ｂ）は図２３のII−II方向に沿った断面図である。 (B) is a sectional view taken along the II-II direction of FIG. 23. 【００６７】（ｄ）次に図２５に示すように、コンタクトホール１０の内壁および第２の層間絶縁膜１５の表面に補助膜１３を形成する。 [0067 (d) The next step shown in FIG. 25, forming a surface on the auxiliary layer 13 of the inner wall and the second interlayer insulating film 15 of the contact hole 10. ここで、図２５（ａ）は図２ Here, FIG. 25 (a) is 2
３のＩ−Ｉ方向に対応した断面図、図２５（ｂ）は図２ Sectional view corresponding to I-I direction of 3, FIG. 25 (b) is 2
３のII−II方向に対応した断面図である。 3 of II-II direction is the cross-sectional view corresponding. この補助膜１ The auxiliary membrane 1
３は、液状有機材料膜をスピンコートした有機膜が好ましい。 3, the organic film and the liquid organic material film by spin coating is preferred. 液状有機材料膜の性質上、コンタクトホール１０ Due to the nature of the liquid organic material film, the contact hole 10
の肩の部分Ｃの厚さは非常に薄くなる。 Shoulder part thickness of the C of is very thin. 液状有機材料膜の粘性は、例えば、３乃至１０ｍＰａ・ｓ程度に選び、 Viscosity of the liquid organic material film, for example, select the order of 3 to 10 mPa · s,
１５００ないし４０００ｒｐｍの回転数でスピンコートすればよい。 1500 may be applied by spin coating at a rotational speed of 4000rpm. この液状有機材料膜の好ましい例として、 Preferred examples of the liquid organic material film,
例えば有機溶材，アクリルポリマー，吸光材からなる塗布型反射防止膜がある。 For example Organic welding material, there is a coating-type antireflection film made of an acrylic polymer, light absorber. 【００６８】（ｅ）続いて、レジスト１４を有機膜１３ [0068] (e) Subsequently, the resist 14 and the organic film 13
の上にスピンコートする。 Is spin-coated on top of the. そして、図２６及び図２７に示すように、所望の位置にビット線の溝を形成するように、フォトリソグラフィー法を用いテーパターニングする。 Then, as shown in FIGS. 26 and 27, so as to form a groove of the bit lines to a desired position, to tape patterned by photolithography. ここで、図２７（ａ）は図２６のＩ−Ｉ方向に沿った断面図、図２７（ｂ）は図２６のII−II方向に沿った断面図である（なお、以下の図も同様な関係で、図２８ Here, FIG. 27 (a) is a sectional view along the II direction of FIG. 26, FIG. 27 (b) is a sectional view taken along the II-II direction of FIG. 26 (the same applies to the following figures in Do relationship, as shown in FIG. 28
（ａ），２９（ａ），３０（ａ），３１（ａ）は図２６ (A), 29 (a), 30 (a), 31 (a) is 26
のＩ−Ｉ方向に対応した断面図、図２８（ｂ），２９ Sectional view corresponding to I-I direction of FIG. 28 (b), 29
（ｂ），３０（ｂ），３１（ｂ）は図２６のII−II方向に対応した断面図である）。 (B), 30 (b), 31 (b) is a sectional view corresponding to II-II direction of FIG. 26). こうして、レジスト１４中にストライプ状の窓部９１ｂ，９２ｂが形成される。 Thus, stripe-shaped window portion 91b, 92b is formed in the resist 14. 【００６９】（ｆ）レジスト１４をマスクに有機膜１３ [0069] (f) an organic film 13 using the resist 14 as a mask
をドライエッチングする。 The dry etching. エッチングガスとしては、Ｃ As an etching gas, C
Ｆ 4 ，Ｏ 2 ，Ａｒの混合ガス等を用いればよい。 F 4, O 2, may be used mixed gas of Ar. この時図２８（ａ）に示すように有機膜の薄い、コンタクトホール１０の肩のうち、ビット線方向の肩のみが先にエッチングされ、第２の層間絶縁膜１５の異方的後退が生じる第２のテーパ部が生成される（図２８（ａ）のＤに示す）。 At this time thin organic film as shown in FIG. 28 (a), of the shoulder of the contact hole 10, only the bit line direction shoulder is etched earlier, occurs anisotropic retraction of the second interlayer insulating film 15 second tapered portions is created (shown in D in FIG. 28 (a)). これは第１の実施の形態と同様に、新たに第３のテーパ角θ４（たとえば２５゜＜θ４＜４５゜程度）を持ち、コンタクトホール上部接続面の直径がビット線方向のみに異方的に増大することを意味する。 This, like the first embodiment, new third has a taper angle .theta.4 (e.g. 25 ° <.theta.4 <about 45 °), anisotropic diameter of the contact hole upper connecting surface only in the bit line direction It means to increase to. 一方、図２ On the other hand, FIG. 2
８（ｂ）に示すようにゲート配線方向のコンタクト１０ 8 contacts 10 of the gate line direction, as shown in (b)
の肩Ｃはレジストで被覆されているのでエッチングされず、ゲート配線方向の孔径の増大は起こらない。 Shoulder C is because it is covered with the resist etched, increasing the pore size of the gate wiring direction does not occur. これは隣接するビット線とコンタクトホールとのショートが防止されることを意味する。 This means that short-circuit between the bit line and the contact hole adjacent is prevented. 【００７０】（ｇ）続いて図２９に示すようにレジスト１４をマスクに第２の層間絶縁膜１５をドライエッチングして所望の深さの溝９１ａ，９２ａを形成する。 [0070] (g) followed by a second interlayer insulating film 15 by dry etching to a desired depth of the groove 91a as a mask a resist 14 as shown in FIG. 29, to form the 92a. 「所望の深さ」とは、例えば、１５０乃至３５０ｎｍである。 The "desired depth", for example, a 150 to 350 nm. 具体的には、第２の層間絶縁膜１５との相対的な関係を有するので、第２の層間絶縁膜１５の厚さを２２０ Specifically, because it has a relative relationship between the second interlayer insulating film 15, the thickness of the second interlayer insulating film 15 220
ｎｍとすれば、溝９１ａ，９２ａの深さは２１０ｎｍ程度が好ましい。 If nm, groove 91a, the depth of 92a about 210nm is preferable. その後レジスト１４及びコンタクトホール１０の中に残留した有機膜１３の剥離を行う。 Performing peeling of the organic film 13 remaining in the subsequent resist 14 and the contact hole 10. こうしてゲート配線方向にコンタクトホールの孔径を増大させることなく、ビット線方向のみに孔径を異方的に増大させたコンタクトホール１０が形成される。 Thus without increasing the hole diameter of the contact hole in the gate line direction, the contact hole 10 having an increased only a pore size anisotropically bit line direction are formed. 【００７１】（ｈ）次に、図３０に示すように、例えばＴｉ／ＴｉＮの積層膜に代表されるバリヤメタル膜１１ [0071] (h) Next, the barrier metal film 11 represented as shown in FIG. 30, for example, a laminated film of Ti / TiN
を堆積する。 Depositing a. コンタクトホール１０の肩が第２の層間絶縁膜１５の異方的後退のためなだらかになり、テーパ角θ３及びθ４がθ１より小さくなり、且つビット線溝９ Shoulder contact hole 10 becomes gentler for anisotropic retraction of the second interlayer insulating film 15, the taper angle θ3 and θ4 is smaller than .theta.1, and the bit line groove 9
２ａ方向のみに孔径が異方的に広くなっているので、バリヤメタル膜１１は、ほぼ均一に堆積できる。 Since pore size only to 2a direction is wider anisotropically, the barrier metal film 11 can substantially uniformly deposited. 【００７２】（ｉ）続いて、図３１に示すようにタングステン膜等の導電膜９を充填させる。 [0072] (i) Subsequently, to fill the conductive film 9 of a tungsten film or the like as shown in FIG. 31. この時も導電膜９ Conductive film 9 even when this
はコンタクトホール１０の上部接続部口径のビット線方向の異方的増大によってコンタクトホール１０内に均一に充填され得る。 It can be uniformly filled in the contact hole 10 by the upper connecting portion in the bit line direction of the anisotropic increase in diameter of the contact hole 10. こうしてビット線９２、コンタクトプラグ１２共に同一材料の導電体で均一に充填される（図２０及び図２１参照）。 Thus the bit line 92 is uniformly filled with a conductive material of the contact plugs 12 are both the same material (see FIGS. 20 and 21). 最後にＣＭＰによる平坦化を行えばプロセスの終了となる。 Finally, the end of the process be carried out planarization by CMP. なお上記導電膜はタングステンに限るものでなく例えばＡｌ，Ａｌ−Ｓｉ，Ａｌ− Note the conductive film is not limited to tungsten e.g. Al, Al-Si, Al-
Ｓｉ−Ｃｕでもよい。 It may be Si-Cu. 【００７３】ここで、コンタクトプラグ１２とビット線９１，９２，９３とは同一材料であっても、異種材料であってもかまわない。 [0073] Here, the contact plug 12 and the bit line 91, 92 and 93 may be the same material, it may be a different material. 例えば、ＤＲＡＭメモリセル部は異種材料で構成し、周辺回路部は同一材料で構成しても良い。 Eg, DRAM memory cell section composed of different materials, the peripheral circuit portion may be formed of the same material. 以下に、コンタクトプラグ１２とビット線９１， Hereinafter, the contact plug 12 and the bit line 91,
９２，９３とが異種材料である場合の製造方法の一例を示す。 And 92 and 93 show an example of a method for manufacturing the case of different materials. 【００７４】（ａ）第１及び第２の層間絶縁膜８，１５ [0074] (a) first and second interlayer insulating films 8 and 15
を堆積し、コンタクトホール１０を開孔し、等方的な第１のテーパ部を形成し、このコンタクトホール１０の内壁および第２の層間絶縁膜１５の表面に有機膜１３を形成するまでの工程は、前述の図２５までの工程と同様である。 Deposited, up to the contact hole 10 to form an isotropic first tapered portion, to form an organic film 13 on the surface of the inner wall and the second interlayer insulating film 15 in the contact hole 10 process is similar to the steps up to FIG. 25 described above. ただし、第２の層間絶縁膜１５は、ビット線の厚さ分薄く堆積してよいので、例えば５０乃至１５０ｎｍ However, the second interlayer insulating film 15, so may be the thickness of thin deposition of the bit lines, for example 50 to 150nm
堆積する。 accumulate. 【００７５】（ｂ）続いて、レジスト２５を有機膜１３ [0075] (b) Subsequently, the organic film 13 using the resist 25
の上にスピンコートする。 Is spin-coated on top of the. そして、図３２及び図３３に示すように、コンタクトホール１０近傍のみに、エッチング窓を開口する。 Then, as shown in FIGS. 32 and 33, only in the contact hole 10 near to opening the etching window. このエッチング窓は、ビット線方向に長手の辺を有した矩形パターンである。 The etching window is a rectangular pattern having a length of sides in the bit line direction. ここで、図３ Here, FIG. 3
３（ａ）は図３２のＩ−Ｉ方向に沿った断面図、図３３ . 3 (a) is a cross-sectional view taken along the I-I direction of FIG. 32, FIG. 33
（ｂ）は、図３２のII−II方向に沿った断面図である（なお、以下の図も同様な関係で、図３４（a），３５ (B) is a sectional view taken along the II-II direction of FIG. 32 (Note that in a same relationship following figures, FIG. 34 (a), 35
（a）は図３２のＩ−Ｉ方向に対応した断面図、図３４ (A) is a sectional view corresponding to I-I direction of FIG. 32, FIG. 34
（ｂ），３５（ｂ）は図３２のII−II方向に対応した断面図である）。 (B), 35 (b) is a sectional view corresponding to II-II direction of FIG. 32). 【００７６】（ｃ）次に、レジスト２５をマスクに有機膜１３をドライエッチングする。 [0076] (c) Next, dry etching of the organic film 13 using the resist 25 as a mask. この時図３４（a）に示すように、コンタクトホール１０の肩のうち、ビット線方向の肩のみが先にエッチングされ、第２の層間絶縁膜１５の異方的後退が生じ、第３のテーパ角θ４（たとえば２５゜＜θ４＜４５゜程度）を有した異方的な第２ As shown in this case FIG. 34 (a), the one shoulder of the contact hole 10, only the bit line direction shoulder is etched earlier, anisotropic retraction of the second interlayer insulating film 15 is caused, the third taper angle .theta.4 (e.g. 25 ° <.theta.4 <45 about degrees) anisotropic second having a
のテーパ部が生成される。 The tapered portion of is generated. この結果、コンタクトホール上部接続面の直径がビット線方向のみに異方的に増大する。 As a result, the diameter of the contact hole upper connecting surface is anisotropically increases only in the bit line direction. 図３４（ｂ）に示すようにゲート配線方向のコンタクト１０の肩Ｃはレジストで被覆されているのでエッチングされず、ゲート配線方向の孔径の増大は起こらない。 Shoulder C of the gate wiring direction of the contact 10 as shown in FIG. 34 (b) is because it is covered with the resist etched, increasing the pore size of the gate wiring direction does not occur. 【００７７】（ｄ）次に、図３５に示すように、Ｔｉ／ [0077] (d) Next, as shown in FIG. 35, Ti /
ＴｉＮの積層膜等に代表されるバリヤメタル膜１１を堆積する。 Depositing a barrier metal film 11 typified by a laminated film of TiN. ビット線方向のコンタクトホール１０の肩が、 Shoulder in the bit line direction of the contact hole 10,
第２の層間絶縁膜１５の異方的後退のためなだらかとなり、孔径が広くなっているので、バリヤメタル膜１１ Become smooth because of anisotropic retraction of the second interlayer insulating film 15, the hole diameter is wide, the barrier metal film 11
は、ほぼ均一に堆積できる。 It can substantially uniformly deposited. 続いて、タングステン膜２ Subsequently, the tungsten film 2
６を充填させる。 6 is filled. この時もタングステン膜２６はコンタクトホール１０の上部接続部口径のビット線方向の増大によってコンタクトホール１０内に均一に充填される。 At this time the tungsten film 26 is uniformly filled in the contact hole 10 by an increase in the bit line direction of the upper connecting portion diameter of the contact hole 10. 【００７８】（ｅ）次に、第２の層間絶縁膜１５が露出するまで、ＣＭＰによるタングステン膜２６の表面の平坦化を行う。 [0078] (e) Next, until the second interlayer insulating film 15 is exposed, is flattened on the surface of the tungsten film 26 by CMP. 第２の層間絶縁膜１５及びタングステン膜２６の表面のスライトエッチ、洗浄後、Ａｌ，Ａｌ−Ｓ Scan light etching of the surface of the second interlayer insulating film 15 and the tungsten film 26, after washing, Al, Al-S
ｉ，Ａｌ−Ｓｉ−Ｃｕ膜等の金属膜９２を、真空蒸着、 i, a metal film 92 such as Al-Si-Cu film, vacuum deposition,
スパッタリング法等により堆積する。 It is deposited by a sputtering method, or the like. 続いて、レジスト２８を金属膜９２の上にスピンコートする。 Subsequently, spin-coated resist 28 on the metal film 92. そして、図３６及び図３７に示すように、所望の位置にビット線のパターンに対応したレジストのパターンを形成する。 Then, as shown in FIGS. 36 and 37, to form a resist pattern corresponding to the pattern of the bit lines to a desired position. ここで、図３７（ａ）は図３６のＩ−Ｉ方向に沿った断面図、図３７（ｂ）は図３６のII−II方向に沿った断面図である。 Here, FIG. 37 (a) is a sectional view along the II direction of FIG. 36, FIG. 37 (b) is a sectional view taken along the II-II direction of FIG. 36. そして、このレジストのパターンをマスクとして用いて、ＲＩＥ法により金属膜９２をパターニングする。 Then, using the pattern of this resist as a mask, to pattern the metal film 92 by RIE. 【００７９】（ｆ）最後に、最終パッシベーション膜２ [0079] (f) Finally, the final passivation film 2
７を堆積し、ＣＭＰによる最終パッシベーション膜２７ 7 was deposited, final passivation film by CMP 27
の平坦化を行えば、図３８に示すようなコンタクトプラグ２６とビット線９１，９２とが異種材料である構造が完成する（図３８（ａ）は図３６のＩ−Ｉ方向に対応した断面図、図３８（ｂ）は図３６のII−II方向に対応した断面図である）。 By performing the planarization, the structure and the contact plug 26 and the bit line 91 and 92 as shown in FIG. 38 is a different material is completed (FIG. 38 (a) corresponded to I-I direction of FIG. 36 cross-section of the Figure, FIG. 38 (b) is a sectional view corresponding to II-II direction of FIG. 36). 【００８０】（第３の実施の形態）以上の説明では、コンタクトホールとビット線等の表面配線は、正確に位置あわせが行われるものとして説明を行った。 [0080] (Third Embodiment) above description, the surface wires such as a contact hole and the bit line has been described as being aligned correctly is performed. しかし、実際には、許容範囲内で若干の位置ずれが存在する。 However, in practice, there is a slight positional deviation within a tolerance. しかし、その様な場合でも、本発明は全く同様に、その目的を果たすことが可能であることは以下の第３の実施の形態の説明から理解されるであろう。 However, even if such, the present invention just as would be able to fulfill its purpose will be understood from the following description of the third embodiment. 【００８１】図３９は本発明の第３の実施の形態に係る半導体装置の平面図である。 [0081] Figure 39 is a plan view of a semiconductor device according to a third embodiment of the present invention. また、図４０（ａ）は図３ Further, FIG. 40 (a) is 3
９のＩ−Ｉ方向の断面図で、図４０（ｂ）は図３９のII In cross-sectional view of a II direction 9, II in FIG. 40 (b) is 39
−II方向の断面図である。 It is a cross-sectional view of -II direction. 図４０（ｂ）に示すように、 As shown in FIG. 40 (b),
表面配線９２の直交方向（II−II方向）において、コンタクトプラグ１２が非対称に飛び出している。 In the orthogonal direction of the surface wiring 92 (II-II direction), the contact plug 12 pops out asymmetrically. 本発明の第３の実施の形態に係る半導体装置は、図４０に示すように、ｐ型（１００）シリコン基板１上にトランジスタを構成している。 The semiconductor device according to a third embodiment of the present invention, as shown in FIG. 40 constitute a transistor in the p-type (100) on a silicon substrate 1. トランジスタは、ＳＴＩ法等により形成された、素子分離領域２により周辺を囲まれたｐ型（１００）シリコン基板１の表面に、トランジスタのｎ Transistors formed by STI method or the like, the isolation p-type surrounded the periphery by the region 2 (100) surface of the silicon substrate 1, n transistor
+ソース領域６１およびｎ +ドレイン領域６２が配置されている。 + Source region 61 and n + drain region 62 is disposed. トランジスタｎ +ソース領域６１およびｎ +ドレイン領域６２の間のｐ型（１００）シリコン基板１がチャンネル領域６５となる。 P-type between the transistor n + source region 61 and n + drain regions 62 (100) silicon substrate 1 becomes a channel region 65. このチャンネル領域６５の上部にはゲート酸化膜３を介して、ポリシリコン等のゲート電極５が形成されている。 The upper portion of the channel region 65 via a gate oxide film 3, the gate electrode 5 of polysilicon is formed. ゲート電極５の上には、ゲート電極５とほぼ同一寸法のシリコン窒化膜（Ｓｉ On the gate electrode 5, silicon nitride film having substantially the same dimensions as the gate electrode 5 (Si
3 Ｎ 4 ）４が形成され、ゲート電極５の側壁には薄いシリコン酸化膜７が形成されている。 3 N 4) 4 is formed, a thin silicon oxide film 7 is formed on the side wall of the gate electrode 5. そして、ゲート電極５ The gate electrode 5
／シリコン窒化膜（Ｓｉ 3 Ｎ 4 ）４の上には、ＢＰＳＧ等の層間絶縁膜８が形成されている。 / On the silicon nitride film (Si 3 N 4) 4, an interlayer insulating film 8 of BPSG or the like is formed. そして、層間絶縁膜８の上には、表面配線９１，９２が配置されている（図３９参照）。 Then, on the interlayer insulating film 8, the surface wires 91 and 92 are disposed (see FIG. 39). 表面配線９１，９２は、第１の実施の形態で説明したビット線でも良く、他の信号線や電源配線でもかまわない。 Surface wiring 91 and 92, may be a bit line described in the first embodiment may have another signal line or power supply wiring. 【００８２】図４０（ｂ）に示すように、ｎ +ドレイン領域６２の上部には、異方的且つ非対称形状のコンタクトプラグ１２が接続され、さらにコンタクトプラグ１２ [0082] As shown in FIG. 40 (b), the upper part of the n + drain region 62, a contact plug 12 of the anisotropic and asymmetrical shape is connected, further contact plug 12
は表面配線９２に接続されている。 It is connected to the surface wiring 92. コンタクトプラグ１ Contact plug 1
２は、層間絶縁膜８中に形成されたコンタクトホールに埋め込まれている。 2 is buried in the contact hole formed in the interlayer insulating film 8. 本発明の第３の実施の形態に係る半導体装置においては、図４０（ａ）に示すように、テーパ角θ２のテーパ部を有するコンタクトプラグ１２が設けられている。 In the semiconductor device according to a third embodiment of the present invention, as shown in FIG. 40 (a), the contact plug 12 having a tapered portion of the taper angle θ2 is provided. このテーパ部は、コンタクトプラグ１２ The tapered portion, the contact plug 12
の軸方向に関して、異方的な形状をしている。 With respect to the axial direction, and the anisotropic shape. つまり、 That is,
コンタクトホールは、図４０（ａ）に示すように、ビット線に平行な方向にのみ、その上部が対称にテーパ角θ Contact holes, as shown in FIG. 40 (a), only in a direction parallel to the bit lines, the upper taper angle symmetrically θ
２で面トリされ、図４０（ｂ）に示すように、表面配線の伸延する方向と直交する方向には非対称に伸延している。 2 in the plane bird, as shown in FIG. 40 (b), in the direction perpendicular to the direction of extending of the surface wiring is distracted asymmetrically. 図３９に明らかなように、コンタクトプラグ１２の接続面の形状は、ビット線９２と平行方向の長軸と、ビット線９２の垂直方向の短軸を有する異方性形状である。 As is apparent in FIG. 39, the shape of the connecting surface of the contact plug 12 is a anisotropic shape having parallel direction of the long axis and the bit line 92, the minor axis in the vertical direction of the bit line 92. 【００８３】このように、コンタクトホール、即ちコンタクトプラグ１２のテーパ角θ２がθ１より十分小さくなっているので、コンタクトホール側壁とコンタクトプラグ１２間のバリヤメタル膜１１の膜厚の均一性が良好である。 [0083] Thus, the contact holes, that is, the taper angle θ2 of the contact plug 12 is sufficiently smaller than .theta.1, is good uniformity of the film thickness of the barrier metal film 11 between the side wall of the contact hole and the contact plug 12 . このような非対称の断面形状により、ゲート配線方向のコンタクトプラグ接続部の孔径が、一部増大しているが、その最大値は一定範囲内に抑制されている。 Such asymmetric cross-sectional shape, pore size of the gate wiring direction of the contact plug connection is, although some increases, the maximum value is suppressed within a certain range.
従って、表面配線とコンタクトホールの合わせずれが生じた際でも、隣接する配線とコンタクトホールとのショートが防ぐことを容易にする。 Accordingly, even when the misalignment of the surface wiring and the contact holes occurs, to facilitate a short circuit between adjacent wires and the contact hole is prevented. 【００８４】次に、図４１乃至図４４を参照して、本発明の第３の実施の形態に係る半導体装置の製造方法を説明する。 [0084] Next, with reference to FIGS. 41 to 44, a method for manufacturing a semiconductor device according to a third embodiment of the present invention. 以下の説明においては、コンタクトホールと表面配線の形成に、若干の位置ずれが有った場合の説明となっているが、本発明はこのような場合に限られない。 In the following description, the formation of the contact hole and the surface wiring, but has a description of when there is a slight misalignment, the present invention is not limited to such a case.
むしろ、意図的にずらすことによって表面配線の位置をコンタクトホールを移動させずに調整したい場合等にも有効であることに留意すべきである。 Rather, it should be noted that it is also effective when such is desired to adjust the position of the surface wiring without moving the contact hole by shifting intentionally. 【００８５】（ａ）先ず、ｐ型のシリコン基板１の所定の部分に素子分離領域２を形成する。 [0085] (a) First, an element isolation region 2 is formed on a predetermined portion of the silicon substrate 1 of p-type. 続いてゲート絶縁膜３、ｎ + ＤＯＰＯＳ膜５、シリコン窒化膜（Ｓｉ Then the gate insulating film 3, n + DOPOS film 5, a silicon nitride film (Si
3 Ｎ 4 ）４を堆積し、ドライエッチング等によりパターニングして、ゲート電極５を形成する。 3 N 4) 4 was deposited, and patterned by dry etching or the like to form a gate electrode 5. 次にゲート電極５ Then the gate electrode 5
／シリコン窒化膜（Ｓｉ 3 Ｎ 4 ）４をマスクに、例えばリン（ 31 Ｐ + ）をイオン注入し、ｎＭＯＳＦＥＴのｎ +ソース領域６１、ｎ +ドレイン領域６２を形成する。 / Silicon nitride film (Si 3 N 4) 4 as a mask, for example, phosphorus (31 P +) ions are implanted to form the n + source region 61, n + drain region 62 of the nMOSFET. 続いてＢＰＳＧ等の層間絶縁膜８を堆積し、この層間絶縁膜８ Followed by depositing an interlayer insulating film 8 such as BPSG, the interlayer insulating film 8
中にコンタクトホール１０をドライエッチングで開孔する。 The contact hole 10 is opening by dry etching while. 次にこのコンタクトホール１０の内壁および層間絶縁膜８の表面に補助膜１３を形成する。 Then to form the auxiliary layer 13 on the surface of the inner wall and the interlayer insulating film 8 of the contact hole 10. この補助膜１３ The auxiliary layer 13
は、液状有機材料膜をスピンコートした有機膜が好ましい。 The organic film in which a liquid organic material film by spin coating is preferred. 第１の実施の形態と同様に、コンタクトホール１０ Like the first embodiment, the contact hole 10
上端部の肩の部分の有機膜１３の厚さは非常に薄くなる（図１２参照）。 The thickness of the organic film 13 of the shoulder portion of the upper portion is very thin (see Figure 12). 【００８６】（ｂ）続いてレジスト１４を塗布し、フォトリソグラフィー法を用いて、所望の位置に配線溝を形成するようパターニングする。 [0086] (b) followed by resist 14 is applied, by photolithography, patterning to form a wiring groove in the desired position. ここで図４１及び図４２ Here, FIG. 41 and FIG. 42
は配線溝９２ｂのパターンとコンタクトホール１０のパターンの位置合わせずれが起きた状態を表している（図４２（ａ）は図４１のＩ−Ｉ方向に沿った、図４２ It represents the state where the misalignment of the pattern of the pattern and the contact hole 10 of the wiring groove 92b has occurred (Fig. 42 (a) is taken along the I-I direction of FIG. 41, FIG. 42
（ａ）は図４１のII−II方向に沿った断面図である）。 (A) is a sectional view taken along the II-II direction of FIG. 41). 【００８７】（ｃ）次に、レジスト１４をマスクに有機膜１３をドライエッチングする。 [0087] (c) Next, dry etching of the organic film 13 using the resist 14 as a mask. この時、図４３（ａ） At this time, as shown in FIG. 43 (a)
に示すように配線溝９２ｂの長手の方向に沿った断面では、有機膜１３の薄いコンタクトホール１０の肩が先にエッチングされ、層間絶縁膜８の後退が生じる。 In the cross section along the longitudinal direction of the wiring groove 92b as shown in, the shoulder of a thin contact hole 10 of the organic film 13 is etched earlier, it occurs retraction of the interlayer insulating film 8. ここで、図４３（ａ）は、図４１のＩ−Ｉ方向に対応した断面図、図４３（ｂ）は図４１のII−II方向に対応した断面図である。 Here, FIG. 43 (a) is a cross-sectional view corresponding to II direction of FIG. 41, FIG. 43 (b) is a sectional view corresponding to II-II direction of FIG. 41. これはコンタクトホール１０の上部がテーパ角θ２で面トリされ、開口部が拡大されること、すなわち、上部接続面の直径が表面配線方向に増大することを意味する。 This upper portion of the contact hole 10 is surface bird taper angle .theta.2, the opening is enlarged, i.e., means that the diameter of the upper connecting surface increases the surface wiring direction. 一方図４３（ｂ）に示すようにゲート配線方向の断面図上では、エッチングは非対称に進行する。 Meanwhile the gate wiring direction of the cross-sectional diagram is as shown in FIG. 43 (b), the etching proceeds asymmetrically.
即ち、コンタクトホール１０の左側の肩ａ点はレジスト１４で被覆されているのでエッチングされないが、右側の肩ｂ１点はレジスト１４で被覆されていないのでエッチングされる。 That is, the left shoulder point a of the contact hole 10 is not etched because it is covered with the resist 14, the right shoulder point b1 is etched because it is not covered with the resist 14. こうして上部接続部におけるコンタクトホール１０の孔径はゲート配線方向にも増大するが、一定の制限がある。 Diameter of the contact hole 10 in the upper connecting portion thus increases also the gate line direction, there are certain limitations. つまり、ｂ２点からはレジスト１４に被覆されているためエッチングの進行が抑制され、コンタクトホール上部の孔径のゲート配線方向に沿った増大は止まる。 That is, from the point b2 is the progress of the etching because it is covered with the resist 14 is suppressed, increase along the gate wiring direction of the pore diameter of the contact hole upper stops. このように、ゲート配線方向の孔径も一部増大するが、その最大値は線分ａ−ｂ２の長さに抑制される。 Thus, although increased portion also pore size of the gate wiring direction, the maximum value thereof is suppressed to the length of the line segment a-b2. これは表面配線とコンタクトホールの合わせずれが生じた際でも、隣接する配線とコンタクトホールとのショートが防がれることを意味する。 This is even when the misalignment of the surface wiring and the contact holes occurs, which means that short-circuit between adjacent wires and the contact hole is prevented. 【００８８】（ｄ）続いて図４４に示すように、レジスト１４をマスクに配線溝９１ａ，９２ａの形成のため層間絶縁膜８をドライエッチングで所望の深さまでエッチングする（図４４（ａ）は、図４１のＩ−Ｉ方向に対応した断面図、図４４（ｂ）は図４１のII−II方向に対応した断面図である。）。 [0088 (d) The Subsequently, as shown in FIG. 44, resist 14 a wiring groove 91a as a mask, etched to the desired depth of the interlayer insulating film 8 by dry etching for formation of 92a (FIG. 44 (a) is , sectional view corresponding to II direction of FIG. 41, FIG. 44 (b) is a sectional view corresponding to II-II direction of FIG. 41.). この結果、図４４（ｂ）に示すようにゲート配線方向の断面図上では、層間絶縁膜８のエッチングは非対称に進行する。 As a result, on the diagram of the gate wiring cross section, as shown in FIG. 44 (b), the etching of the interlayer insulating film 8 proceeds asymmetrically. 即ち、コンタクトホール１０の左側の肩はレジスト１４で被覆されているのでエッチングされないが、右側の肩は、ほぼ所定の深さまでエッチングされる。 That is, the left shoulder of the contact hole 10 is not etched because it is covered with the resist 14, the right shoulder is etched to approximately a predetermined depth. こうしてゲート配線方向においては、右側のみ、上部接続面の孔径は増大する。 In this way the gate wiring direction, right only, the diameter of the upper connecting surface is increased. その後レジスト１４及びコンタクトホール１０の中に残留した有機膜１３の剥離を行う。 Performing peeling of the organic film 13 remaining in the subsequent resist 14 and the contact hole 10. 【００８９】（ｅ）以後の工程は、図３０及び図３１を参照されたい。 [0089] (e) subsequent step, see Figure 30 and Figure 31. すなわち、例えばＴｉ／ＴｉＮの積層膜に代表されるバリヤメタル膜１１を、コンタクトホール１０の内壁および層間絶縁膜８の表面に堆積する。 That is, for example, a barrier metal film 11 typified by a laminated film of Ti / TiN, deposited on the inner wall and the surface of the interlayer insulating film 8 of the contact hole 10. ここで、バリヤメタル膜１１はコンタクトホール１０の肩が層間絶縁膜８の後退のためなだらかになっているので、 Since the barrier metal film 11 is made gently for shoulder of the contact hole 10 is retracted in the interlayer insulating film 8,
ほぼ均一に堆積できる。 It can be substantially uniformly deposited. 図４０（ａ）に示すように、テーパ角θ２がθ１より十分小さくなっており、配線溝９ As shown in FIG. 40 (a), has become sufficiently smaller than the taper angle θ2 is .theta.1, wiring grooves 9
２ａ方向に孔径が広くなっているのでバリヤメタル膜１ Barrier metal film 1 because the pore size is larger in 2a direction
１の膜厚の均一性は良好である。 Uniformity of the film thickness of 1 is good. つづいてタングステン膜１２をコンタクトホール１０中に充填させる。 The tungsten film 12 is filled in the contact hole 10 followed. この時もタングステン膜１２はコンタクトホール１０の上部接続面の表面配線方向の孔径の増大によってコンタクトホール内に均一に充填され得る。 At this time the tungsten film 12 also can be uniformly filled in the contact hole by increasing the surface wiring direction of the pore size of the upper connecting surface of the contact hole 10. こうして表面配線、コンタクトホール共に同一膜の導電体で均一に充填され、最後にＣＭＰによる平坦化を行えばプロセスの終了となる。 Thus surface wiring is uniformly filled with a conductor of the same film in the contact hole both the end termination of the process by performing the planarization by CMP. 【００９０】なお上記導電膜はタングステンに限るものでなく例えばＡｌ，Ａｌ−Ｓｉ，ＡｌＳｉ−Ｃｕでもよい。 [0090] Note that the conductive film is not limited to tungsten for example Al, AlSi, may be AlSi-Cu. また、上記層間絶縁膜はＢＰＳＧに限るものではなく、不純物のドープされてないＳｉＯ2 膜でもよい。 Further, the interlayer insulating film is not limited to BPSG, it may be a SiO2 film not doped with impurities. 【００９１】（その他の実施の形態）上記のように、本発明は第１乃至第５の実施の形態によって記載したが、 [0091] As the (Other Embodiments) In the above, the present invention has been described by the embodiments of the first to fifth,
この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。 The description and drawings which constitute part of this disclosure should not be understood to limit this invention. この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。 Various alternative embodiments to those skilled in the art from this disclosure, will be apparent form and operational techniques of implementation. 【００９２】たとえば、既に述べた第１及び第２の実施の形態においては、トレンチ型ＤＲＡＭについて説明したが、これはあくまで例示であり、スタック型ＤＲＡ [0092] For example, in the first and second embodiments already mentioned, it has been described trench DRAM, which are illustrative only, stacked DRA
Ｍ、フィン型ＤＲＡＭ等の種々のＤＲＡＭに適用できることは勿論である。 M, can be applied to various DRAM such as fin-type DRAM is a matter of course. 【００９３】図４５は、ＳＯＩ構造を用いたスタック型ＤＲＡＭの模式的な断面図である。 [0093] Figure 45 is a schematic sectional view of a stacked DRAM using an SOI structure. 図４５においては、 In FIG. 45,
ｐ型（１００）シリコン基板２０１の表面に埋め込み酸化膜２０２を介して、ｐ型ＳＯＩ層２０３が構成されている。 Through the buried oxide film 202 on the surface of the p-type (100) silicon substrate 201, p-type SOI layer 203 is formed. ｐ型ＳＯＩ層２０３は、ＳＴＩ法等により形成された、素子分離領域２により周辺を囲まれ、その内部を活性領域としている。 p-type SOI layer 203 is formed by an STI method or the like, Surrounded by an element isolation region 2, and its internal active region. この活性領域中のｐ型ＳＯＩ層２ p-type SOI layer 2 in the active region
０３の表面に、選択トランジスタのｎ +ソース領域６１ 03 of the surface, of the select transistor n + source region 61
およびｎ +ドレイン領域６２が配置されている。 And n + drain region 62 is disposed. 選択トランジスタｎ +ソース領域６１およびｎ +ドレイン領域６ Select transistor n + source region 61 and n + drain region 6
２の間のｐ型ＳＯＩ層２０３がチャンネル領域となる。 p-type SOI layer 203 between the two becomes the channel region.
このチャンネル領域２０３の上部にはゲート酸化膜３を介して、ポリシリコン等のゲート電極８６，８７，８８ Via a gate oxide film 3 on the upper portion of the channel region 203, a gate electrode of polysilicon or the like 86, 87 and 88
が形成されている。 There has been formed. ポリシリコンゲート電極８６，８ Polysilicon gate electrode 86,8
７，８８はワード線を兼ねており、ビット線９２と直交する方向に伸延している。 7,88 also serves as a word line, and extending in a direction orthogonal to the bit line 92. ゲート電極８６，８７，８８ Gate electrode 86, 87 and 88
の上及び側壁には、シリコン酸化膜（ＳｉＯ 2 ）若しくはシリコン窒化膜（Ｓｉ 3 Ｎ 4 ）２９が形成されている。 The top and side walls of silicon oxide film (SiO 2) or silicon nitride film (Si 3 N 4) 29 is formed.
そして、このシリコン酸化膜（ＳｉＯ 2 ）若しくはシリコン窒化膜（Ｓｉ 3 Ｎ 4 ）２９の上には、ＢＰＳＧ等の第１の層間絶縁膜８、更にその上にＳｉＯ 2等の第２の層間絶縁膜１５が形成されている。 Then, on the silicon oxide film (SiO 2) or silicon nitride film (Si 3 N 4) 29, a first interlayer insulating film 8 such as BPSG, further a second interlayer insulation such as SiO 2 is formed thereon film 15 is formed. そして、第２の層間絶縁膜１５の上には、ビット線９２が配置されている。 Then, on the second interlayer insulating film 15, the bit line 92 is disposed. 【００９４】図４５に示すスタック型ＤＲＡＭの電荷蓄積容量部（キャパシタ部）は、蓄積電極４２５と容量絶縁膜４２６とプレート電極４２７とによって構成されている。 [0094] charge storage capacitor of the stack-type DRAM shown in FIG. 45 (capacitor unit) is composed of the storage electrode 425 and the capacitor insulating film 426 and the plate electrode 427. 蓄積電極４２５と、ｎ +ソース領域６１とは互いに接続されている。 The storage electrode 425, are connected to each other and the n + source region 61. また、ｎ +ドレイン領域６２の上部には、第１の層間絶縁膜８及び第２の層間絶縁膜１５との界面から開始される等方的なテーパ角θ３の第１のテーパ部と、第２の層間絶縁膜１５の途中から開始される異方的なテーパ角θ４の第２のテーパ部を有するコンタクトプラグ１２が設けられている。 Further, the upper portion of the n + drain region 62, a first taper portion of the first interlayer insulating film 8 and the isotropic taper angle θ3 initiated from the interface between the second interlayer insulating film 15, the contact plug 12 having a second tapered portion of the second interlayer insulating film anisotropic taper angle θ4 initiated from the middle of 15 are provided. さらにコンタクトプラグ１２はビット線９２に接続されている。 Further contact plug 12 is connected to the bit line 92. このため開口部断面形状がビット線方向のみに異方的に伸延している。 Thus the opening cross section is anisotropically extending only in the bit line direction. このように、コンタクトホール、即ちコンタクトプラグ１２のテーパ角θ３，θ４がθ１より十分小さくなっているので、コンタクトホール側壁とコンタクトプラグ１２間のバリヤメタル膜１１の膜厚の均一性が良好である。 Thus, contact holes, i.e. taper angle θ3 of the contact plug 12, since θ4 is sufficiently smaller than .theta.1, uniformity of the film thickness of the barrier metal film 11 between the side wall of the contact hole and the contact plug 12 is good. 異方的なテーパ角θ４によるゲート配線方向の孔径の増大は起こらないので、隣接するビット線とコンタクトホールとのショートの防止が容易である。 Does not occur increase of anisotropic pore size of the gate line direction by the taper angle .theta.4, it is easy to prevent the short circuit between adjacent bit lines and contact holes. 【００９５】容量絶縁膜４２６としては、シリコン酸化膜（ＳｉＯ 2 ）はもとより、シリコン窒化膜（Ｓｉ [0095] As the capacitor insulating film 426, a silicon oxide film (SiO 2) as well as a silicon nitride film (Si
3 Ｎ 4 ）、タンタル酸化膜（Ｔａ 2 Ｏ 5 ）、チタン酸ストロンチウウム膜（ＳｒＴｉＯ 3 ）、チタン酸バリウム膜（ＢａＴｉＯ 3 ）等の種々の誘電体が使用可能である。 3 N 4), tantalum oxide film (Ta 2 O 5), titanate Sutoronchiuumu film (SrTiO 3), various dielectrics such as barium titanate film (BaTiO 3) can be used.
また、容量絶縁膜４２６として、ジルコン酸チタン酸鉛（ＰＺＴ）やＢａリッチ組成のチタン酸バリウムストロンチウム膜（Ｂａ x Ｓｒ 1-x ＴｉＯ 3 ）等の強誘電体膜を用いれば、ＦＲＡＭとして動作する。 Also, as the capacitor insulating film 426, by using a ferroelectric film such as lead zirconate titanate (PZT) or Ba-rich composition of the barium strontium titanate film (Ba x Sr 1-x TiO 3), operates as an FRAM . 【００９６】図４６は、ＳＯＩ構造を用いたフィン型Ｄ [0096] Figure 46 is a fin-type D using an SOI structure
ＲＡＭの模式的な断面図である。 It is a schematic cross-sectional view of a RAM. このフィン型型ＤＲＡ The fin-type type DRA
Ｍの電荷蓄積容量部（キャパシタ部）は、図４６に示すようなフィン構造の蓄積電極４２５と容量絶縁膜４２６ Charge accumulation capacitor section of the M (capacitor unit) are storage electrodes 425 of the fin structure as shown in FIG. 46 and the capacitor insulating film 426
とプレート電極４２７とによって構成され、極めて大きな蓄積容量を得ることが可能である。 And is constituted by a plate electrode 427, it is possible to obtain a very large storage capacity. 他は、図４５と基本的に同様であるので、説明を省略する。 The other is basically the same as FIG. 45, the description thereof is omitted. 図４６においても、ｎ +ドレイン領域６２の上部には、第１の層間絶縁膜８及び第２の層間絶縁膜１５との界面から開始される等方的なテーパ角θ３の第１のテーパ部と、第２の層間絶縁膜１５の途中から開始される異方的なテーパ角θ Also in FIG. 46, n + in the upper portion of the drain region 62, the first tapered portion of the isotropic taper angle θ3 initiated from the interface between the first interlayer insulating film 8 and the second interlayer insulating film 15 If, anisotropic taper angle starting from the middle of the second interlayer insulating film 15 theta
４の第２のテーパ部を有するコンタクトプラグ１２が設けられている。 Contact plug 12 is provided with a second tapered portion of 4. このため開口部断面形状がビット線方向のみに異方的に伸延している。 Thus the opening cross section is anisotropically extending only in the bit line direction. このように、コンタクトホール、即ちコンタクトプラグ１２のテーパ角θ３，θ In this way, the contact holes, ie, the taper angle θ3 of the contact plug 12, θ
４がθ１より十分小さくなっているので、コンタクトホール側壁とコンタクトプラグ１２間のバリヤメタル膜１ Since 4 is sufficiently smaller than .theta.1, barrier metal film 1 between the contact hole sidewall and the contact plugs 12
１の膜厚の均一性が良好である。 Uniformity of the film thickness of 1 is good. 異方的なテーパ角θ４ Anisotropic taper angle θ4
によるゲート配線方向の孔径の増大は起こらないので、 Since by does not occur an increase in the pore size of the gate wiring direction,
隣接するビット線とコンタクトホールとのショートの防止が容易である。 Prevention of short circuit between adjacent bit lines and the contact hole is easy. 【００９７】図４７（ａ）は、本発明の更に他の実施の形態としてのＳＲＡＭのメモリセルを示す回路図である。 [0097] Figure 47 (a) is a circuit diagram showing still SRAM memory cell as another embodiment of the present invention. このＳＲＡＭのメモリセルは、Ｔ 1乃至Ｔ 6の６つのトランジスタから構成されている。 Memory cell of the SRAM is composed of six transistors T 1 to T 6. そして、ｐＭＯＳＦ Then, pMOSF
ＥＴ Ｔ 3とｎＭＯＳＦＥＴ Ｔ 4とからなるＣＭＯＳインバータと、ｐＭＯＳＦＥＴ Ｔ 4とｎＭＯＳＦＥＴ Ｔ 2とからなるＣＭＯＳインバータとが互いにフリップフロップ動作をする。 A CMOS inverter consisting of ET T 3 and nMOSFET T 4 Prefecture, a CMOS inverter composed of a pMOSFET T 4 and nMOSFET T 2 Metropolitan to the flip-flop operation with each other. そして、ゲート電極にワード線Ｗを接続したｎＭＯＳＦＥＴ Ｔ 5のドレイン電極にコンタクト部Ｃ 1を介してビット線Ｂが接続され、ｎＭＯＳＦＥＴ Ｔ The bit line B is connected to the drain electrode of the nMOSFET T 5 connected to the word line W to the gate electrode through the contact portion C 1, nMOSFET T
5のソース電極が、一方のＣＭＯＳインバータの入力側、及び他方のＣＭＯＳインバータ出力側に接続されている。 5 the source electrode of the is connected input side of one of the CMOS inverters, and the other of the CMOS inverter output side. さらに、ゲート電極にワード線Ｗを接続したｎＭ Furthermore, nM of connecting the word line W to the gate electrode
ＯＳＦＥＴＴ 6のドレイン電極にコンタクト部Ｃ 2を介して反転ビット線Ｂ(バー）が接続され、ｎＭＯＳＦＥＴ The drain electrode of OSFETT 6 via the contact portion C 2 inverted bit line B (bar) is connected, nMOSFET
Ｔ 5のソース電極が、一方のＣＭＯＳインバータの出力側、及び他方のＣＭＯＳインバータ入力側に接続されている。 The source electrode of T 5 has been output side of one of the CMOS inverters, and the other CMOS inverter input connection. ｐＭＯＳＦＥＴ Ｔ 3 、Ｔ 4のソース電極は、コンタクト部Ｃ 2を介して高位電源配線Ｖ ddに接続され、ｎ The source electrode of the pMOSFET T 3, T 4 is connected to the high potential power supply line V dd via a contact portion C 2, n
ＭＯＳＦＥＴ Ｔ 1 、Ｔ 2のソース電極は、コンタクト部Ｃ 7介して低位電源配線Ｖ SSに接続されている。 The source electrode of the MOSFET T 1, T 2 are connected to a low voltage power line V SS via the contact portion C 7. 【００９８】図４７（ｂ）は、図４７（ａ）に示したメモリセル部の主なる表面パターンを示す平面図である。 [0098] Figure 47 (b) is a plan view showing the Lord surface pattern of the memory cell portion shown in FIG. 47 (a).
縦方向にビット線３０１及び反転ビット線３０２が走行している。 Longitudinal to the bit lines 301 and inverted bit line 302 is traveling. そして、このビット線３０１及び反転ビット線３０２に直交するように、高位電源配線３０３、低位電源配線３０４及びワード線３１３が走行している。 Then, so as to be orthogonal to the bit lines 301 and inverted bit line 302, the high potential power supply line 303, low voltage power line 304 and word line 313 is traveling. ｐ p
ＭＯＳＦＥＴ Ｔ 3は、ｐ +ソース領域３２２およびｐ +ドレイン領域３２１を、ｐＭＯＳＦＥＴ Ｔ 4は、ｐ +ソース領域３２２およびｐ +ドレイン領域３２３を有している。 MOSFET T 3 is a p + source region 322 and p + drain region 321, pMOSFET T 4 has a p + source region 322 and p + drain region 323. ｎＭＯＳＦＥＴ Ｔ 1は、ｎ +ソース領域３２５およびｎ +ドレイン領域３２４を、ｎＭＯＳＦＥＴ Ｔ 2は、 nMOSFET T 1 is the n + source region 325 and n + drain region 324, nMOSFET T 2 is
ｎ +ソース領域３２５およびｎ +ドレイン領域３２６を、 The n + source region 325 and n + drain region 326,
ｎＭＯＳＦＥＴ Ｔ 5は、ｎ +ソース領域３２４およびｎ + nMOSFET T 5 is, n + source region 324 and the n +
ドレイン領域３２７を、ｎＭＯＳＦＥＴ Ｔ 6は、ｎ +ソース領域３２６およびｎ +ドレイン領域３２８を有している。 The drain region 327, nMOSFET T 6 has an n + source region 326 and n + drain region 328. ｎＭＯＳＦＥＴ Ｔ 5及びｎＭＯＳＦＥＴ Ｔ 6のゲート電極が、ポリシリコンワード線３１３を兼ねている。 The gate electrode of the nMOSFET T 5 and nMOSFET T 6 also serves as a polysilicon word line 313. ｐＭＯＳＦＥＴ Ｔ 3とｎＭＯＳＦＥＴ Ｔ 4とは、共通のポリシリコンゲート電極３１１を、ｐＭＯＳＦＥＴ The pMOSFET T 3 and nMOSFET T 4, the common polysilicon gate electrode 311, pMOSFET
Ｔ 4とｎＭＯＳＦＥＴ Ｔ 2とは、共通のポリシリコンゲート電極３１２を有している。 The T 4 and nMOSFET T 2, have a common polysilicon gate electrode 312. 一方のＣＭＯＳインバータの出力側と他方のＣＭＯＳインバータ入力側とは、金属配線３０５で、一方のＣＭＯＳインバータの入力側と他方のＣＭＯＳインバータ出力側とは、金属配線３０６ The output side and the other CMOS inverter input side of one of the CMOS inverter, a metal wiring 305, the input side and the other CMOS inverter output side of one of the CMOS inverter, the metal wiring 306
で互いに接続されている。 In are connected to each other. 【００９９】図４７（ｂ）に示すように、ビット線３０ [0099] As shown in FIG. 47 (b), the bit line 30
１との接続部Ｃ 1 ，反転ビット線３０２との接続部Ｃ 2 ， Connecting portion C 1 of the 1, connection between the inverted bit line 302 portion C 2,
高位電源配線３０３との接続部Ｃ 3及び低位電源配線３ Connection portions C 3 and low voltage power line 3 between the high potential power supply line 303
０４との接続部Ｃ 7において、本発明の第２の実施の形態で説明したコンタクトプラグ１２の形状が採用されている。 In connection portion C 7 and 04, the shape of the contact plug 12 described in the second embodiment of the present invention is employed. すなわち、これらの接続部Ｃ 1 ，Ｃ 2 ，Ｃ 3及びＣ 7 That is, the connecting portion C 1, C 2, C 3 and C 7
におけるコンタクトプラグ１２はそれぞれの配線との接続部において、それぞれの配線と平行方向の長さが、配線の垂直方向の長さよりも長くなるような異方的形状をしている（配線の陰になっているが、破線で示したように配線方向に異方的に伸延した接続部の形状である）。 Contact plug 12 in the connecting portion between each of the wires, the length of each wire parallel direction, and the anisotropic shape is longer than the length of the vertical direction of the wiring (behind the wire in going on, but the shape of the connecting portion which is anisotropically extends in the wiring direction as indicated by the dashed line).
断面図の図示を省略しているが、第２の実施の形態で説明したように、コンタクトホールの上部が異方的なテーパ角θ４で面トリされ、更にその下で、等方的テーパ角θ３で面トリされていることは勿論である。 Although not shown in cross section, as described in the second embodiment, the upper portion of the contact hole is surface bird anisotropic taper angle .theta.4, further thereunder, isotropic taper angle it is a matter of course that is surface bird .theta.3. このようなコンタクトプラグの中心軸に関して異方的なコンタクトプラグ１２の形状、すなわち、コンタクトホール１０の肩が異方的になだらかになっているので、コンタクトホール側壁とコンタクトプラグ１２間のバリヤメタル膜１ Such a shape of the contact plug anisotropic contact plug 12 with respect to the center axis, i.e., the shoulder of the contact hole 10 is in the anisotropically smooth, barrier metal film 1 between the contact hole sidewall and the contact plugs 12
１の膜厚の均一性が良好である。 Uniformity of the film thickness of 1 is good. また、異方的なテーパ角θ４による配線と直交方向の孔径の増大は起こらないので、隣接する配線とコンタクトホールとのショートの防止が容易である。 Also, since not occur increase the pore size of the anisotropic wiring orthogonal direction by the taper angle .theta.4, it is easy to prevent the short circuit between adjacent wires and the contact hole. なお、接続部Ｃ 7におけるコンタクトプラグ１２は、第３の実施の形態の異方的且つ非対称の形状を採用しても良い。 The contact plug 12 at the connecting portion C 7 may be adopted according to the third embodiment of the anisotropic and asymmetric shapes. 【０１００】また、図４７（ｂ）に示したように、本発明は信号配線との接続部だけでなく、電源配線との接続部にも適用可能であることに留意すべきである。 [0100] Further, as shown in FIG. 47 (b), the present invention not only connecting portion between the signal wiring, it should be noted that also the connection portion of the power source line can be applied. 【０１０１】このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。 [0102] Thus, the present invention should be understood to include a variety of embodiments which are not described. したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。 Accordingly, it is intended that the invention be limited only by the inventive specified matters according to the scope of claims reasonable from the disclosure. 【０１０２】 【発明の効果】本発明によれば、製造工程を複雑にすることなく、表面配線相互の間隔を短縮し、これにより高集積密度半導体装置を提供することが出来る。 [0102] According to the present invention, without complicating the manufacturing process, to shorten the distance of the surface wiring cross, thereby it is possible to provide a high integration density semiconductor device. 【０１０３】また、本発明によれば、表面配線と半導体基板中に配置された主電極領域間の断線や、接合リークの不良等が少ない高集積密度半導体集積回路等の半導体装置を提供することが出来る。 [0103] Further, according to the present invention, to provide a semiconductor device such as a surface wiring and disconnection and between the main electrode region disposed in a semiconductor substrate, defects such as junction leakage is less high integration density semiconductor integrated circuit It can be. 【０１０４】さらに、本発明によれば、バリヤメタルの膜厚均一性を改善し、半導体基板中の主電極領域に対する良好なオーミックコンタクトを得ることが出来る半導体装置を提供することが出来る。 [0104] Further, according to the present invention, to improve the film thickness uniformity of the barrier metal, it is possible to provide a semiconductor device capable of obtaining a good ohmic contact with respect to the main electrode region in the semiconductor substrate. 【０１０５】さらに、本発明によれば、アスペクト比の大きなコンタクトホールを有した場合であっても断線や接合リークの不良等が少ない半導体装置を提供することが出来る。 [0105] Further, according to the present invention, it is possible to provide a semiconductor device failure or the like is small for the a even disconnection and junction leakage if having a large contact hole aspect ratio. 【０１０６】さらに、本発明によれば、製造工程が簡単で、ビット線相互の間隔が短縮された高集積密度半導体装置を提供することが出来る。 [0106] Further, according to the present invention, a simple manufacturing process, it is possible to provide a high integration density semiconductor device interval of the bit lines cross is shortened. 【０１０７】さらに、本発明によれば、ビット線と選択トランジスタのソース領域／ドレイン領域間の断線や、 [0107] Further, according to the present invention, disconnection or between the source / drain regions of the select transistors and bit line,
接合リークの不良等が少ない半導体装置を提供することが出来る。 It is possible to provide a semiconductor device is small defects such as junction leakage. 【０１０８】さらに、本発明によれば、バリヤメタルの膜厚均一性を改善し、選択トランジスタのソース領域／ [0108] Further, according to the present invention, to improve the film thickness uniformity of the barrier metal, the select transistor source region /
ドレイン領域等に対する良好なオーミックコンタクトを得ることが出来る半導体装置を提供することが出来る。 It is possible to provide a semiconductor device capable of obtaining a good ohmic contact to the drain region and the like. 【０１０９】さらに、本発明によれば、断線・接合リーク等の不良等が少なく、かつ高集積密度化が可能な半導体装置を簡単に製造できる半導体装置の製造方法を提供することが出来る。 [0109] Further, according to the present invention, it is possible to provide a method of manufacturing a semiconductor device can be easily manufactured less defects such as disconnection or junction leakage, and a semiconductor device capable of high integration density.
【図面の簡単な説明】 【図１】図１は本発明の第１の実施の形態に係るＤＲＡ BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 according to a first embodiment of the present invention DRA
Ｍのビット線およびワード線を示す平面図である。 Is a plan view showing a bit line and a word line of the M. 【図２】図１のビット線よりも下層のコンタクトプラグおよび活性領域等を示す平面図である。 2 is a plan view showing the underlying contact plug and the active region and the like than the bit line in FIG. 【図３】図１のＩ−Ｉ方向に沿った本発明の第１の実施の形態に係るＤＲＡＭの断面図である。 It is a cross-sectional view of a DRAM according to a first embodiment of the present invention; FIG along the I-I direction of FIG. 【図４】図１のII−II方向に沿った本発明の第１の実施の形態に係るＤＲＡＭの断面図である。 It is a cross-sectional view of a DRAM according to a first embodiment of the present invention; FIG along II-II direction of FIG. 【図５】本発明の第１の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その１）に係る断面図である。 [5] a process view for explaining a method for manufacturing a DRAM according to a first embodiment of the present invention is a cross-sectional view according to (1). 【図６】本発明の第１の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その２）に係る断面図である。 [6] process diagram illustrating a method of manufacturing a DRAM according to a first embodiment of the present invention is a cross-sectional view according to (2). 【図７】本発明の第１の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その３）に係る断面図である。 [7] process diagram illustrating a method of manufacturing a DRAM according to a first embodiment of the present invention is a cross-sectional view according to (3). 【図８】本発明の第１の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その４）に係る断面図である。 [8] a process view for explaining a method for manufacturing a DRAM according to a first embodiment of the present invention is a cross-sectional view according to (4). 【図９】本発明の第１の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その５）に係る断面図である。 [9] process diagram illustrating a method of manufacturing a DRAM according to a first embodiment of the present invention is a cross-sectional view according to (Part 5). 【図１０】本発明の第１の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その６）に係わる平面図である。 [10] process diagram illustrating a method of manufacturing a DRAM according to a first embodiment of the present invention is a plan view relating to Part 6. 【図１１】（ａ）は図１０のＩ−Ｉ方向の工程断面図で、（ｂ）は図１０のII−II方向の工程断面図である。 11 (a) is a process cross-sectional view of a II direction in FIG. 10, (b) are cross-sectional view of II-II direction of FIG. 10. 【図１２】本発明の第１の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その７）に係る断面図である。 [12] process diagram illustrating a method of manufacturing a DRAM according to a first embodiment of the present invention is a cross-sectional view according to (Part 7). （ａ）は図１０のＩ−Ｉ方向に対応した断面図で、 (A) is a sectional view corresponding to I-I direction of FIG. 10,
（ｂ）は図１０のII−II方向に対応した断面図である。 (B) is a sectional view corresponding to II-II direction of FIG. 10. 【図１３】本発明の第１の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その８）に係る断面図である。 [13] process diagram illustrating a method of manufacturing a DRAM according to a first embodiment of the present invention is a cross-sectional view according to Part 8. （ａ）は図１０のＩ−Ｉ方向に対応した断面図で、 (A) is a sectional view corresponding to I-I direction of FIG. 10,
（ｂ）は図１０のII−II方向に対応した断面図である。 (B) is a sectional view corresponding to II-II direction of FIG. 10. 【図１４】本発明の第１の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その９）に係る断面図である。 [14] process diagram illustrating a method of manufacturing a DRAM according to a first embodiment of the present invention is a cross-sectional view according to Part 9. （ａ）は図１０のＩ−Ｉ方向に対応した断面図で、 (A) is a sectional view corresponding to I-I direction of FIG. 10,
（ｂ）は図１０のII−II方向に対応した断面図である。 (B) is a sectional view corresponding to II-II direction of FIG. 10. 【図１５】本発明の第１の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その１０）に係る断面図である。 [15] process diagram illustrating a method of manufacturing a DRAM according to a first embodiment of the present invention is a cross-sectional view according to Part 10. （ａ）は図１０のＩ−Ｉ方向に対応した断面図で、（ｂ）は図１０のII−II方向に対応した断面図である。 (A) is a sectional view corresponding to II direction of FIG. 10 is a sectional view corresponding to (b) is II-II direction of FIG. 10. 【図１６】本発明の第１の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その１１）に係る断面図である。 [16] process diagram illustrating a method of manufacturing a DRAM according to a first embodiment of the present invention is a cross-sectional view according to (Part 11). （ａ）は図１０のＩ−Ｉ方向に対応した断面図で、（ｂ）は図１０のII−II方向に対応した断面図である。 (A) is a sectional view corresponding to II direction of FIG. 10 is a sectional view corresponding to (b) is II-II direction of FIG. 10. 【図１７】本発明の第１の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その１２）に係る断面図である。 [17] process diagram illustrating a method of manufacturing a DRAM according to a first embodiment of the present invention is a cross-sectional view according to Part 12. （ａ）は図１０のＩ−Ｉ方向に対応した断面図で、（ｂ）は図１０のII−II方向に対応した断面図である。 (A) is a sectional view corresponding to II direction of FIG. 10 is a sectional view corresponding to (b) is II-II direction of FIG. 10. 【図１８】本発明の第２の実施の形態に係るＤＲＡＭの平面図である。 18 is a plan view of a DRAM according to a second embodiment of the present invention. 【図１９】図１８のビット線よりも下層の、本発明の第２の実施の形態に係るＤＲＡＭのコンタクトプラグおよび活性領域等を示す平面図である。 [Figure 19] of lower than the bit line in FIG. 18 is a plan view showing the contact plug and the active region or the like of a DRAM according to a second embodiment of the present invention. 【図２０】図１８のＩ−Ｉ方向に沿った本発明の第２の実施の形態に係るＤＲＡＭの断面図である。 20 is a cross-sectional view of a DRAM according to a second embodiment of the present invention taken along I-I direction of FIG. 18. 【図２１】図１８のII−II方向に沿った本発明の第２の実施の形態に係るＤＲＡＭの断面図である。 21 is a cross-sectional view of a DRAM according to a second embodiment of the present invention taken along the II-II direction of FIG. 18. 【図２２】本発明の第２の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その１）に係る断面図である。 [22] process diagram illustrating a method of manufacturing a DRAM according to a second embodiment of the present invention is a cross-sectional view according to (1). 【図２３】本発明の第２の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その２）に係わる平面図である。 [23] process diagram illustrating a method of manufacturing a DRAM according to a second embodiment of the present invention is a plan view according to (2). 【図２４】（ａ）は図２３のＩ−Ｉ方向の工程断面図で、（ｂ）は図２３のII−II方向の工程断面図である。 [Figure 24] (a) in the direction II of cross-sectional views of FIG. 23, (b) are cross-sectional view of II-II direction of FIG. 23. 【図２５】本発明の第２の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その３）に係る断面図である。 [Figure 25] process diagram illustrating a method of manufacturing a DRAM according to a second embodiment of the present invention is a cross-sectional view according to (3). （ａ）は図２３のＩ−Ｉ方向に対応した断面図で、 (A) is a sectional view corresponding to I-I direction of FIG. 23,
（ｂ）は図２３のII−II方向に対応した断面図である。 (B) is a sectional view corresponding to II-II direction of FIG. 23. 【図２６】本発明の第２の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その４）に係わる平面図である。 [26] process diagram illustrating a method of manufacturing a DRAM according to a second embodiment of the present invention is a plan view relating to (Part 4). 【図２７】（ａ）は図２６のＩ−Ｉ方向の工程断面図で、（ｂ）は図２６のII−II方向の工程断面図である。 [Figure 27] (a) in the direction II of cross-sectional views of FIG. 26, (b) are cross-sectional view of II-II direction of FIG. 26. 【図２８】本発明の第２の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その５）に係る断面図である。 [28] process diagram illustrating a method of manufacturing a DRAM according to a second embodiment of the present invention is a cross-sectional view according to (Part 5). （ａ）は図２６のＩ−Ｉ方向に対応した断面図で、 (A) is a sectional view corresponding to I-I direction of FIG. 26,
（ｂ）は図２６のII−II方向に対応した断面図である。 (B) is a sectional view corresponding to II-II direction of FIG. 26. 【図２９】本発明の第２の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その６）に係る断面図である。 [29] process diagram illustrating a method of manufacturing a DRAM according to a second embodiment of the present invention is a cross-sectional view according to Part 6. （ａ）は図２６のＩ−Ｉ方向に対応した断面図で、 (A) is a sectional view corresponding to I-I direction of FIG. 26,
（ｂ）は図２６のII−II方向に対応した断面図である。 (B) is a sectional view corresponding to II-II direction of FIG. 26. 【図３０】本発明の第２の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その７）に係る断面図である。 [Figure 30] process diagram illustrating a method of manufacturing a DRAM according to a second embodiment of the present invention is a cross-sectional view according to (Part 7). （ａ）は図２６のＩ−Ｉ方向に対応した断面図で、 (A) is a sectional view corresponding to I-I direction of FIG. 26,
（ｂ）は図２６のII−II方向に対応した断面図である。 (B) is a sectional view corresponding to II-II direction of FIG. 26. 【図３１】本発明の第２の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その８）に係る断面図である。 [Figure 31] process diagram illustrating a method of manufacturing a DRAM according to a second embodiment of the present invention is a cross-sectional view according to Part 8. （ａ）は図２６のＩ−Ｉ方向に対応した断面図で、 (A) is a sectional view corresponding to I-I direction of FIG. 26,
（ｂ）は図２６のII−II方向に対応した断面図である。 (B) is a sectional view corresponding to II-II direction of FIG. 26. 【図３２】本発明の第２の実施の形態の変形例に係るＤ D according to a modification of the second embodiment of Figure 32 the present invention
ＲＡＭの製造方法を説明する工程図（その１）に係わる平面図である。 Process diagram illustrating the manufacturing method of the RAM is a plan view relating to (1). 【図３３】（ａ）は図３２のＩ−Ｉ方向の工程断面図で、（ｂ）は図３２のII−II方向の工程断面図である。 [Figure 33] (a) in the direction II of cross-sectional views of FIG. 32, and (b) is a process cross-sectional view of II-II direction of FIG. 32. 【図３４】本発明の第２の実施の形態の変形例に係るＤ D according to a modification of the second embodiment of FIG. 34 the present invention
ＲＡＭの製造方法を説明する工程図（その２）に係る断面図である。 Process diagram illustrating the manufacturing method of the RAM is a sectional view according to (2). （ａ）は図３２のＩ−Ｉ方向に対応した断面図で、（ｂ）は図３２のII−II方向に対応した断面図である。 (A) is a sectional view corresponding to II direction of FIG. 32, and (b) is a cross-sectional view corresponding to II-II direction of FIG. 32. 【図３５】本発明の第２の実施の形態の変形例に係るＤ D according to a modification of the second embodiment of FIG. 35 the present invention
ＲＡＭの製造方法を説明する工程図（その３）に係る断面図である。 Process diagram illustrating the manufacturing method of the RAM is a sectional view according to (3). （ａ）は図３２のＩ−Ｉ方向に対応した断面図で、（ｂ）は図３２のII−II方向に対応した断面図である。 (A) is a sectional view corresponding to II direction of FIG. 32, and (b) is a cross-sectional view corresponding to II-II direction of FIG. 32. 【図３６】本発明の第２の実施の形態の変形例に係るＤ D according to a modification of the second embodiment of FIG. 36 the present invention
ＲＡＭの製造方法を説明する工程図（その４）に係わる平面図である。 Process diagram illustrating the manufacturing method of the RAM is a plan view relating to (Part 4). 【図３７】（ａ）は図３６のＩ−Ｉ方向の工程断面図で、（ｂ）は図３６のII−II方向の工程断面図である。 [Figure 37] (a) in the direction II of cross-sectional views of FIG. 36, (b) are cross-sectional view of II-II direction of FIG. 36. 【図３８】本発明の第２の実施の形態の変形例に係るＤ D according to a modification of the second embodiment of FIG. 38 the present invention
ＲＡＭの製造方法を説明する工程図（その５）に係る断面図である。 Process diagram illustrating the manufacturing method of the RAM is a sectional view according to (Part 5). （ａ）は図３６のＩ−Ｉ方向に対応した断面図で、（ｂ）は図３６のII−II方向に対応した断面図である。 (A) is a sectional view corresponding to II direction of FIG. 36, (b) is a sectional view corresponding to II-II direction of FIG. 36. 【図３９】図３９は本発明の第３の実施の形態に係る半導体装置の平面図である。 FIG. 39 is a plan view of a semiconductor device according to a third embodiment of the present invention. 【図４０】（ａ）は図３９のＩ−Ｉ方向に沿った断面図で、（ｂ）は図３９のII−II方向に沿った断面図である。 [Figure 40] (a) is a sectional view taken along the II direction in FIG. 39 is a sectional view taken along the (b) is II-II direction of FIG. 39. 【図４１】本発明の第３実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その１）に係わる平面図である。 [Figure 41] process diagram illustrating a method of manufacturing a DRAM according to a third embodiment of the present invention is a plan view relating to (1). 【図４２】（ａ）は図４１のＩ−Ｉ方向の工程断面図で、（ｂ）は図４１のII−II方向の工程断面図である。 [Figure 42] (a) in the direction II of cross-sectional views of FIG. 41, (b) are cross-sectional view of II-II direction of FIG. 41. 【図４３】本発明の第３の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その２）に係る断面図である。 [Figure 43] process diagram illustrating a method of manufacturing a DRAM according to a third embodiment of the present invention is a cross-sectional view according to (2). （ａ）は図４１のＩ−Ｉ方向に対応した断面図で、 (A) is a sectional view corresponding to I-I direction of FIG. 41,
（ｂ）は図４１のII−II方向に対応した断面図である。 (B) is a sectional view corresponding to II-II direction of FIG. 41. 【図４４】本発明の第３の実施の形態に係るＤＲＡＭの製造方法を説明する工程図（その３）に係る断面図である。 [Figure 44] process diagram illustrating a method of manufacturing a DRAM according to a third embodiment of the present invention is a cross-sectional view according to (3). （ａ）は図４１のＩ−Ｉ方向に対応した断面図で、 (A) is a sectional view corresponding to I-I direction of FIG. 41,
（ｂ）は図４１のII−II方向に対応した断面図である。 (B) is a sectional view corresponding to II-II direction of FIG. 41. 【図４５】本発明の他の実施の形態に係る半導体装置（ＤＲＡＭ）の断面図である。 It is a cross-sectional view of a semiconductor device (DRAM) according to another embodiment of FIG. 45 the present invention. 【図４６】本発明のさらに他の実施の形態に係る半導体装置（ＤＲＡＭ）の断面図である。 46 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention (DRAM). 【図４７】（ａ）は本発明のさらに他の実施の形態に係る半導体装置（ＳＲＡＭ）の回路図で、（ｂ）は（ａ） [Figure 47] (a) is a circuit diagram of a semiconductor device according to still another embodiment of the present invention (SRAM), (b) is (a)
の回路図に示した半導体装置（ＳＲＡＭ）の平面図である。 It is a plan view of the semiconductor device shown in the circuit diagram of (SRAM). 【図４８】従来の半導体装置の金属配線と半導体領域中の主電極領域との接続部を示す平面図である。 FIG. 48 is a plan view showing a connecting portion between the main electrode region of the metal wiring and the semiconductor region of the conventional semiconductor device. 【図４９】（ａ）は図４８のＩ−Ｉ方向の断面図、 [Figure 49 (a) is I-I direction of the sectional view of FIG. 48,
（ｂ）は、図４８のII−II方向の断面図である。 (B) is a sectional view of II-II direction of FIG. 48. 【図５０】図４８及び図４９に示した従来の半導体装置の製造方法を説明する工程断面図である（その１）。 FIG. 50 is a process cross-sectional views illustrating a method of manufacturing a conventional semiconductor device shown in FIGS. 48 and 49 (Part 1). 【図５１】図４８及び図４９に示した従来の半導体装置の製造方法を説明する工程断面図である（その２）。 51 is a process cross-sectional views illustrating a method of manufacturing a conventional semiconductor device shown in FIGS. 48 and 49 (Part 2). 【図５２】従来の半導体装置のコンタクトホール形状を説明する断面図である。 FIG. 52 is a sectional view for explaining a contact hole shape of a conventional semiconductor device. 【図５３】従来の半導体装置のコンタクトホール中のバリヤメタルの膜厚分布を示す図である。 FIG. 53 is a diagram showing a film thickness distribution of the barrier metal in the contact hole of the conventional semiconductor device. 【図５４】従来の半導体装置の他のコンタクトホール形状を示す断面図（ａ）および平面図（ｂ）である。 Is Figure 54 is a sectional view showing another contact hole shape of a conventional semiconductor device (a) and a plan view (b). 【符号の説明】 １ 半導体領域２ 素子分離絶縁膜（ＳＴＩ領域） ３ ゲート酸化膜４ シリコン窒化膜（Ｓｉ 3 Ｎ 4 ） ５ ゲート電極６ 電荷蓄積容量部（トレンチキャパシタ部） ７ 側壁・シリコン酸化膜８ 層間絶縁膜（第１の層間絶縁膜） ９ 導電膜（タングステン膜） １０ コンタクトホール１１ バリヤメタル１２ コンタクトプラグ１３ 補助膜（液状有機材料膜；有機膜） １４ レジスト１５ 第２の層間絶縁膜２４ レジスト２５ レジスト２６ タングステン膜２７ 最終パッシベーション膜２８ レジスト２９ シリコン酸化膜（ＳｉＯ 2 ）若しくはシリコン窒化膜（Ｓｉ 3 Ｎ 4 ） ５１ ｎ -埋め込み層（プレート層；ｎ -プレート電極） ５２ 半導体領域（ｐ -ウェル） ５３ 蓄積電極（第１のｎ + ＤＯＰＯＳ） ５４ シリコン酸化膜（カラー酸 [Reference Numerals] 1 semiconductor region 2 element isolation insulating film (STI region) third gate oxide film 4 silicon nitride film (Si 3 N 4) 5 gate electrode 6 charge storage capacitor portion (trench capacitor unit) 7 sidewall silicon oxide film 8 interlayer insulating film (first interlayer insulating film) 9 conductive film (tungsten film) 10 contact hole 11 barrier metal 12 contact plug 13 auxiliary layer (a liquid organic material film; organic film) 14 resist 15 second interlayer insulating film 24 resist 25 resist 26 tungsten film 27 final passivation film 28 resist 29 silicon oxide film (SiO 2) or silicon nitride film (Si 3 n 4) 51 n - buried layer (plate layer; n - plate electrode) 52 semiconductor region (p - well ) 53 storage electrode (first n + DOPOS) 54 silicon oxide film (color acid 膜：collar oxide） ５５ 第２のｎ + ＤＯＰＯＳ ５６ 第３のｎ + ＤＯＰＯＳ ５７ 容量絶縁膜５８ シリコン窒化膜（Ｓｉ 3 Ｎ 4 ） ５９ ｎ +拡散層６１ ｎ +ソース領域６２ ｎ +ドレイン領域６５ チャンネル領域６６ 活性領域（Active Area:デバイス領域） ６９ 埋め込みコンタクト（buried strap) ８１〜８４，８６〜８８ ワード線９１，９２，９３ ビット線９１ａ，９２ａ ビット線溝２０１ ｐ型（１００）シリコン基板２０２ 埋め込み酸化膜２０３ ｐ型ＳＯＩ層３０１ ビット線３０２ 反転ビット線３０３ 高位電源配線３０４ 低位電源配線３０５、３０６ 金属配線３１１，３１２ ポリシリコンゲート電極３１３ ワード線３２１，３２３ ｐ +ドレイン領域３２２ ｐ +ソース領域３２４，３２６ ｎ +ソース／ドレイン領域３２５ ｎ +ソース領域３２ Film: collar oxide) 55 second n + DOPOS 56 third n + DOPOS 57 capacitive insulating film 58 a silicon nitride film (Si 3 N 4) 59 n + diffusion layer 61 n + source region 62 n + drain region 65 Channel region 66 active region (active area: device regions) 69 buried contact (buried strap) 81~84,86~88 word lines 91, 92 and 93 bit lines 91a, 92a bit line groove 201 p-type (100) buried silicon substrate 202 oxide film 203 p-type SOI layer 301 bit line 302 inverted bit line 303 high potential power supply line 304 low voltage power line 305 and 306 metal wires 311 and 312 polysilicon gate electrode 313 word lines 321, 323 p + drain region 322 p + source region 324 , 326 n + source / drain regions 325 n + source region 32 ，３２８ ｎ +ドレイン領域４２５ 蓄積電極４２６ 容量絶縁膜４２７ プレート電極 , 328 n + drain region 425 storage electrode 426 capacitor insulating film 427 plate electrode
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−51111（ＪＰ，Ａ) 特開 平８−55837（ＪＰ，Ａ) 特開 平５−55165（ＪＰ，Ａ) 特開 平４−266060（ＪＰ，Ａ) 特開 平６−216062（ＪＰ，Ａ) (58)調査した分野(Int.Cl. 7 ，ＤＢ名) H01L 21/8242 H01L 21/768 H01L 27/108 ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent flat 8-51111 (JP, a) JP flat 8-55837 (JP, a) JP flat 5-55165 (JP, a) JP flat 4- 266060 (JP, a) JP flat 6-216062 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 21/8242 H01L 21/768 H01L 27/108
(57)【特許請求の範囲】 【請求項１】 半導体領域と、 該半導体領域中に配置された主電極領域と、 前記半導体領域上に配置された層間絶縁膜と、 該層間絶縁膜の上部に設けられた配線と、 中心軸方向に関して、等方的な第１のテーパ部と、異方 (57) and Patent Claims 1. A semiconductor region, a main electrode region disposed in said semiconductor region, an interlayer insulating film disposed on the semiconductor region, the upper portion of the interlayer insulating film a wiring provided, with respect to the central axis, and isotropic first tapered portion, anisotropic
的な第２のテーパ部とを有して、前記主電極領域と前記配線とを接続し、前記配線との接続面の形状が、前記中心軸に関して異方的であるコンタクトプラグ とを備える And a specific second tapered portion, and connecting said wiring and said main electrode region, the shape of the connecting surface with the wiring, and a contact plug which is anisotropic with respect to the central axis
ことを特徴とする半導体装置。 Wherein a. 【請求項２】 前記層間絶縁膜は第１の層間絶縁膜及び該第１の層間絶縁膜の上に形成された第２の層間絶縁膜とから少なくとも構成され、 前記第１及び第２の層間絶縁膜との界面から前記第１のテーパ部が開始され、 前記 Wherein said interlayer insulating film is at least composed of a second interlayer insulating film formed on the first interlayer insulating film and the first interlayer insulating film, said first and second layers the first tapered portion is started from the interface with the insulating film, wherein
第２の層間絶縁膜の途中から前記第２のテーパ部が開始されていることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the second tapered portion from the middle of the second interlayer insulating film is started. 【請求項３】 前記コンタクトプラグの上部端面の形状が、 前記中心軸と直交する一軸方向にのみ非対称に伸延していることを特徴とする請求項１に記載の半導体装置。 3. A shape of the upper end face of the contact plug, the semiconductor device according to claim 1, characterized in that it extends asymmetrically only in a uniaxial direction orthogonal to the central axis. 【請求項４】 半導体領域と、 該半導体領域中に設けられた第１および第２の主電極領域と、 前記第１の主電極領域に接続された電荷蓄積容量部と、 前記第１および第２の主電極領域の間の上部に設けられたワード線と、 前記半導体領域およびワード線の上部に設けられた層間絶縁膜と、 前記層間絶縁膜の上部に設けられたビット線と、 中心軸方向に関して、等方的な第１のテーパ部と、異方 4. A semiconductor region, a first and a second main electrode region provided in the semiconductor region, wherein the first charge storage capacitor connected to the main electrode region, the first and second a word line provided on the top between the second main electrode region, an interlayer insulating film provided on an upper portion of the semiconductor region and the word line, a bit line provided on an upper portion of the interlayer insulating film, the central axis with respect to the direction, and the isotropic first tapered portion, anisotropic
的な第２のテーパ部とを有して、前記第２の主電極領域と前記ビット線とを接続し、前記ビット線との接続面の形状が、前記中心軸に関して異方的であるコンタクトプ And a specific second tapered portion, and connecting said bit line and said second main electrode region, the shape of the connecting surface between the bit lines is an anisotropic with respect to the central axis contact flop
ラグ とを備えることを特徴とする半導体装置。 Wherein a and a lug. 【請求項５】 前記層間絶縁膜は第１の層間絶縁膜及び該第１の層間絶縁膜の上に形成された第２の層間絶縁膜とから少なくとも構成され、 前記第１及び第２の層間絶縁膜との界面から前記第１のテーパ部が開始され、 前記 Wherein said interlayer insulating film is at least composed of a second interlayer insulating film formed on the first interlayer insulating film and the first interlayer insulating film, said first and second layers the first tapered portion is started from the interface with the insulating film, wherein
第２の層間絶縁膜の途中から前記第２のテーパ部が開始されていることを特徴とする請求項４に記載の半導体装置。 The semiconductor device of claim 4, wherein the second tapered portion from the middle of the second interlayer insulating film is started. 【請求項６】 前記コンタクトプラグの上部端面の形状が、 前記中心軸と直交する一軸方向にのみ非対称に伸延していることを特徴とする請求項４に記載の半導体装置。 6. A shape of the upper end face of the contact plug, the semiconductor device according to claim 4, characterized in that it extends asymmetrically only in a uniaxial direction orthogonal to the central axis.
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JP3445495B2 true JP3445495B2 (en) 2003-09-08
ID=26507060
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