Source: https://patents.google.com/patent/JP3570762B2/en
Timestamp: 2019-04-20 07:49:12
Document Index: 767849067

Matched Legal Cases: ['ART108', 'ART 108', 'ART108', 'ART 108', 'ART108', 'ART 108', 'ART108', 'ART108', 'ART108', 'ART108']

JP3570762B2 - System power management method for a serial communication circuit, and asynchronous transceiver circuit - Google Patents
System power management method for a serial communication circuit, and asynchronous transceiver circuit Download PDF
JP3570762B2
JP3570762B2 JP01065995A JP1065995A JP3570762B2 JP 3570762 B2 JP3570762 B2 JP 3570762B2 JP 01065995 A JP01065995 A JP 01065995A JP 1065995 A JP1065995 A JP 1065995A JP 3570762 B2 JP3570762 B2 JP 3570762B2
JP01065995A
JPH07307765A (en
スコット・シー・ジョンソン
1994-02-02 Priority to US19138894A priority Critical
1994-02-02 Priority to US191388 priority
1995-01-26 Application filed by アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ filed Critical アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ
1995-11-21 Publication of JPH07307765A publication Critical patent/JPH07307765A/en
2004-09-29 Publication of JP3570762B2 publication Critical patent/JP3570762B2/en
この発明は、直列通信回路に関し、より特定的には、非同期送受信器回路内で使用される電力管理技術に関する。 This invention relates to a serial communication circuit, and more particularly, to power management techniques employed within asynchronous receiver circuitry.
【先行技術の説明】 Description of the prior art]
一般にＵＡＲＴとして略される調歩同期方式送受信器は、直列データ送信および受信を可能にする、コンピュータシステム内の、広く使用される通信エレメントである。 Generally asynchronous method transceiver abbreviated as UART allows serial data transmission and reception, in the computer system, a communication element that is widely used. ＵＡＲＴの主なタスクは並列−直列および直列−並列変換である。 UART The main tasks of the parallel - a parallel conversion - serial and serial. 簡潔に言えば、典型的なＵＡＲＴは、関連のＦＩＦＯバッファおよび制御論理を有する１対のシフトレジスタを含む。 Briefly, a typical UART includes a shift register pair with an associated FIFO buffers and control logic. 直列に送信されるべきデータは出力シフトレジスタにロードされ、予め定められたビット速度でクロックされる。 The data to be transmitted serially loaded into the output shift register is clocked at the bit rate determined in advance. 直列データ送信の間各データを囲むスタートおよびストップビットが典型的に挿入される。 Start and stop bits surround each data between the serial data transmission is typically inserted. ＵＡＲＴによって受取られた直列データは入力シフトレジスタに送られ、各ビットセルの中間点でクロックされる。 Serial data received by the UART is fed into the input shift register is clocked at the midpoint of each bit cell. 各ビットセルの中間点は、スタートビットに対する時間を測定することによって決定される。 Midpoint of each bit cell is determined by measuring the time for the start bit. データの完全なワードが受取られるとき、ワードは並列形式でＦＩＦＯバッファに転送される。 When a complete word of data is received, the word is transferred to the FIFO buffer in parallel format. ＦＩＦＯバッファが予め定められた容量まで満たされると、コンピュータシステムのマイクロプロセッサは典型的に割込まれ、データはＦＩＦＯバッファからアンロードされる。 When the FIFO buffer is filled to capacity with a predetermined, microprocessor of the computer system is interrupted Typically, data is unloaded from the FIFO buffer.
典型的なＵＡＲＴにはさらに、データビットの数、ストップビットの数、パリティのタイプ、クロック分割、および内部ＦＩＦＯバッファの状態などの様々なオペレーティングパラメータを設定しかつ示す多様な制御および状態レジスタが含まれる。 Typical UART to further include the number of data bits, number of stop bits, the type of parity, the clock division, and sets various operating parameters such as the status of the internal FIFO buffer and showing various control and status registers It is. 基本的な直列入力機能および出力機能に加えて、ほとんどのＵＡＲＴ回路にはまたＲＳ−２３２オペレーションのためのモデム制御ハンドシェイク信号の接続が含まれる。 In addition to the basic serial input and output functions, most UART circuits also include connections for modem control handshake signals for RS-232 operation. 具体的なＵＡＲＴ回路に関する詳細は周知の先行技術の多くの刊行物で見出され得る。 For more information on specific UART circuits may be found in a number of publications of the known prior art.
典型的なＵＡＲＴ回路に関する問題の１つとして、直列入力および出力ポートは大抵かなりの時間の間遊び状態にあることがある。 One typical UART circuit problems, the serial input and output ports may be mostly lies considerably between idle state time. ＵＡＲＴの遊び状態の間に、データが実際に受信されていなくても、直列入力データの受信を制御する受信器ステートマシンが内部ボー速度ジェネレータによってクロックされる。 During play state of the UART, the data may not have been actually received, the receiver state machine which controls the receipt of serial input data is clocked by the internal baud rate generator. データが受信される時間は大抵早くにわからないので受信器ステートマシンは連続的にクロックされる。 Time that the data is received, the receiver state machine does not know to most quickly are continuously clock. 受信器ステートマシンの他に、遊び状態の間にボー速度ジェネレータはまたＵＡＲＴ回路の他の部分をクロックする。 In addition to the receiver state machine, the baud rate generator during play state also clock other portions of the UART circuit. 結果として、ＵＡＲＴが遊び状態にあるときボー速度信号は不必要に生成されかつＵＡＲＴの様々な内部部分に与えられているので、電力が浪費される。 As a result, since the UART is the baud rate signal when in the idle state are given in various internal parts of the generated unnecessarily and UART, power is wasted. ＵＡＲＴ回路が電池で電力付与された携帯用コンピュータシステム内で使用されるとき、このことは特に問題である。 When the UART circuit is used in a portable computer system that is power granted by the battery, this is particularly a problem.
上で略述された問題はこの発明に従った自動クロックゲーティングによる調歩同期方式送受信器の電力管理のためのシステムおよび技術によって大部分解決される。 Problems above have been outlined are in large part solved by a system and techniques for asynchronous method transceiver power management automatically clock gating in accordance with the present invention. 一実施例では、アクティブモードの間に調歩同期方式送受信器（ＵＡＲＴ）回路の内部ボージェネレータによって受取られたクロック信号のゲーティングを制御する、クロック制御ユニットが提供される。 In one embodiment, it controls the gating of the received clock signal by asynchronous method transceiver (UART) circuit internal baud generator during an active mode, the clock control unit is provided. ＵＡＲＴが現在遊び状態にあるかどうかを判断するためにクロック制御ユニットはＵＡＲＴ回路を監視する。 Clock control unit for UART to determine whether the current is in the idle state monitors the UART circuit. もしクロック制御ユニットがＵＡＲＴは遊び状態にあると判断すれば、クロック信号は同期クロックゲート回路によってゲート処理される。 If If determined that the clock control unit UART is in idle state, the clock signal is gated by a synchronous clock gate circuit. したがって、クロック信号はボージェネレータに与えられず、通常ＵＡＲＴの受信器ステートマシンをクロックする対応のボー速度信号は生成されない。 Therefore, the clock signal is not provided to the baud generator, baud rate signal corresponding to clock the receiver state machine of the usual UART is not generated. それによってＵＡＲＴの電力消費はかなり低減される。 Whereby power consumption of the UART is considerably reduced. その後クロック制御ユニットによってＵＡＲＴの起動の必要性を示すある予め定められたシステムアクティビティが検出されると、同期クロックゲート回路がボージェネレータの入力へクロック信号を通過させるようにするクロックイネーブル信号がクロック制御ユニットによってアサートされる。 Thereafter, when there is a predetermined system activity indicating the need for starting the UART by the clock control unit is detected, a synchronous clock gate circuit clock enable signal is clocked to pass the clock signal to the input of the baud generator It asserted by the unit. ボージェネレータは応答して、ＵＡＲＴの受信器ステートマシンおよび他の内部部分をクロックするボー速度信号を発生する。 Bo generator in response, generates a baud rate signal that clocks the receiver state machine, and other internal parts of the UART. 一実施例では、ＵＡＲＴの直列入力ラインで直列データの受信が検出されると（すなわち、スタートビットの立下がりエッジが検出されると）、受信器ステートマシンが現在アクティブであると、受信器ＦＩＦＯおよびバッファレジスタが空でないと、受信器ＦＩＦＯおよび保持レジスタが空でないと、または送信器ステートマシンがアクティブであると、クロック制御ユニットによりクロック信号は非ゲート処理される。 In one embodiment, the reception of the serial data in a serial input line of the UART is detected (i.e., when the falling edge of the start bit is detected), the receiver state machine is currently active, the receiver FIFO and the buffer register is not empty, the receiver FIFO and holding register is not empty, or if the transmitter state machine is active, the clock signals are non-gated by the clock control unit. このシステムに依存して、モデム制御ラインでレベル変化が検出されると、リセットがアクティブであると、またはＵＡＲＴ制御論理を含むシステムサイクルが進行中であると、クロック制御ユニットはさらにクロック信号を非ゲート処理し得る。 Depending on the system, when the level change in the modem control lines is detected, a reset is active, or when the system cycle including UART control logic is in progress, the clock control unit further clock signal non can gate processing. クロック制御ユニットによってこれらの予め定められたアクティビティいずれもが検出されないと、クロックイネーブル信号はデアサートされ、かつ同期クロックゲート回路は応答してクロック信号をゲート処理する。 If the clock control unit none of these predetermined activities is not detected, the clock enable signal is deasserted, and the synchronous clock gate circuit to gating a clock signal in response.
概して、この発明により、ボー速度信号を生成するためのボージェネレータ、ボージェネレータに結合されかつ直列データ入力ラインで直列データを受信することができる受信器ステートマシン、ボージェネレータに結合されかつ直列データ出力ラインで直列データを与えることができる送信器ステートマシン、受信器ステートマシンに結合され、並列形式で受信器ステートマシンによって受信されたデータをストアするための第１のデータ記憶ユニット、および送信器ステートマシンに結合され、送信器ステートマシンによって送信されるべきデータをストアするための第２のデータ記憶ユニットを含む、非同期送受信器を含むシステムが考慮される。 Generally, the present invention, the baud generator for generating a baud rate signal is coupled to the baud generator and receiver state machine capable of receiving serial data at a serial data input line is coupled to the baud generator and serial data output transmitter state machine capable of providing serial data at lines, coupled to the receiver state machine, the first data storage unit for storing data received by the receiver state machine in a parallel format and transmitter states, coupled to the machine, including a second data storage unit for storing data to be transmitted by the transmitter state machine, the system including an asynchronous transceiver is considered. また外部クロック信号を受取るための入力ライン、およびＵＡＲＴクロック信号をボージェネレータの入力ラインに与えるための出力ラインを有するクロックゲート回路もまた提供され、そのクロックゲート回路によりクロックイネーブル信号に依存して外部クロック信号が選択的にゲート処理される。 The input line for receiving an external clock signal, a clock gate circuit having an output line for providing to the input line of and UART clock signal to the baud generator is also provided, externally, depending on the clock enable signal by the clock gate circuit clock signal is selectively gating. クロック制御ユニットは、クロックゲート回路および非同期送受信器回路に結合され、予め定められたシステムアクティビティを検出することができ、予め定められたシステムアクティビティが検出されるとクロックイネーブル信号をアサートすることができる。 Clock control unit is coupled to the clock gate circuit and an asynchronous transceiver circuit, can be detected system activity predetermined can the predetermined system activity is detected asserts the clock enable signal .
この発明によりさらに、ボー速度信号を生成するためのボージェネレータ、ボージェネレータに結合され、直列データ入力ラインで直列データを受信するための受信器ステートマシン、およびボージェネレータに結合され、直列データ出力ラインで直列データを与えることができる送信器ステートマシンを含む直列通信回路が考慮される。 Furthermore, by the present invention, the baud generator for generating a baud rate signal is coupled to the baud generator, coupled receiver state machine for receiving serial data at serial data input line, and the baud generator, serial data output line in serial communication circuit including a transmitter state machine capable of providing serial data is taken into account. また受信器ステートマシンに結合され、並列形式で受信器ステートマシンによって受信されたデータをストアするための第１のデータ記憶ユニットが提供される。 Also coupled to the receiver state machine, the first data storage unit for storing the received data is provided by the receiver state machine in a parallel format. さらに第２のデータ記憶ユニットは、送信器ステートマシンに結合され、送信器ステートマシンによって送信されるべきデータをストアする。 Further, the second data storage unit is coupled to the transmitter state machine, storing data to be transmitted by the transmitter state machine. クロックイネーブル信号に依存して、外部クロック入力信号を受取るための入力ライン、およびボージェネレータに基準クロック信号を与えるための出力ラインを有するクロックゲート回路がさらに提供される。 Depending on the clock enable signal, an input line for receiving an external clock input signal, and a clock gate circuit having an output line for providing a reference clock signal to the baud generator is further provided. 最後に、クロックゲート回路に結合されたクロック制御ユニットが提供され、そのクロック制御ユニットは予め定められたシステムアクティビティを検出することができ、予め定められたシステムアクティビティが検出されるとクロックイネーブル信号をアサートすることができる。 Finally, there is provided a clock gate circuit coupled to the clock control unit, the clock control unit can detect system activity predetermined, when the predetermined system activity is detected the clock enable signal it is possible to assert.
最後に、この発明により、クロックゲート回路にクロック入力信号を与えるステップと、非同期送受信器に関連の予め定められたシステムアクティビティを検出するステップと、予め定められたシステムアクティビティの検出に応答してクロックイネーブル信号をアサートするステップと、クロックゲート信号の制御ラインにクロックイネーブル信号を与えそれによってボージェネレータにＵＡＲＴクロック信号を与えるステップと、予め定められたシステムアクティビティの完了に応答してクロックイネーブル信号をデアサートするステップとを含む、非同期送受信器回路のための電力管理方法が考慮される。 Finally, the present invention, the step of providing a clock input signal to a clock gate circuit, detecting a predetermined system activity associated with the asynchronous transceiver, in response to the detection of a predetermined system activity clock deasserted comprising the steps of: asserting an enable signal, and providing a UART clock signal to the baud generator thereby giving clock enable signal to the control line of the clock gate signal, a clock enable signal in response to completion of a predetermined system activity and a step of, power management method for an asynchronous transceiver circuit is considered.
この発明の他の目的および利点は、以下の詳細な説明を読み添付図面を参照するとき明らかとなるであろう。 Other objects and advantages of this invention will become apparent when reference is made to the accompanying drawings reading the following detailed description.
この発明は様々な修正および変更の形態の余地があるがその具体的な実施例は図面に例として示されておりここに詳細に述べられるであろう。 The invention will be susceptible of embodiment in various modifications and changes its specific examples are discussed in detail herein have been shown by way of example in the drawings. しかしながら図面およびそれに対する詳細な説明は、開示される特定の形式にこの発明を限定することは意図されておらず、この発明は前掲の特許請求によって規定されるこの発明の精神および範囲内にあるすべての修正、均等物および変更を含むことが意図されることを理解されたい。 However should be understood, it is not intended to limit the invention to the particular form disclosed, this invention is within the spirit and scope of the invention as defined by the appended claims all modifications should be understood that it is intended to include equivalents and modifications.
図面を参照して、図１は、この発明に従った自動クロックゲーティングによる調歩同期方式送受信器の電力管理のためのシステムのブロック図である。 Referring to the drawings, FIG. 1 is a block diagram of a system for the asynchronous method transceiver power management automatically clock gating in accordance with the present invention. システム１００には、クロック制御ユニット１０２、同期クロックゲート１０４、クロック分周器ユニット１０６、および調歩同期方式送受信器（ＵＡＲＴ）回路１０８が含まれる。 The system 100 includes a clock control unit 102, a synchronous clock gate 104 includes a clock divider unit 106, and asynchronous method transceiver (UART) circuit 108. ＵＡＲＴ１０８には、送信器ステートマシン１１２および受信器ステートマシン１１４に結合されたボージェネレータ１１０が含まれる。 The UART108, include baud generator 110 coupled to the transmitter state machine 112 and receiver state machine 114. 送信器ＦＩＦＯおよび保持レジスタ１１６は送信器ステートマシン１１２に結合され、受信器ＦＩＦＯおよびバッファレジスタユニット１１８は受信器ステートマシン１１４に結合される。 The transmitter FIFO and holding register 116 is coupled to the transmitter state machine 112, receiver FIFO and buffer register unit 118 is coupled to the receiver state machine 114. ＵＡＲＴ制御論理ユニット１２０は最後にボージェネレータ１１０と、送信器ＦＩＦＯおよび保持レジスタユニット１１６と、受信器ＦＩＦＯおよびバッファレジスタユニット１１８とに結合される。 UART control logic unit 120 is the last baud generator 110, a transmitter FIFO and holding register unit 116 is coupled to the receiver FIFO and buffer register unit 118.
ライン１２８および１３０での直列データの送信および受信に関して、ボージェネレータ１１０、送信器ステートマシン１１２、受信器ステートマシン１１４、送信器ＦＩＦＯおよび保持レジスタ１１６、ならびに受信器ＦＩＦＯおよびバッファレジスタ１１８の設計および動作は、従来どおりである。 For transmission and reception of serial data at lines 128 and 130, baud generator 110, the design and operation of the transmitter state machine 112, receiver state machine 114, the transmitter FIFO and holding register 116 and the receiver FIFO and buffer register 118, it is, is conventional. 同様に、ポート１２６のＣＰＵインタフェースに関して、ＵＡＲＴ制御論理ユニット１２０の設計および動作もまた従来どおりである。 Similarly, with respect to CPU interface port 126, the design and operation of UART control logic unit 120 is also conventional. 簡単にかつ明瞭にするために、以下ではＵＡＲＴ１０８の従来の局面に関する短い説明しか行なわない。 In the interest of simplicity and clarity, the following is not performed only a short description of the conventional aspects of UART 108.
通常の動作の間、ボージェネレータ１１０は、ライン１２２でＵＡＲＴクロック信号を受取りかつ予め定められた周波数を有するボー速度信号をライン１２４で生成する。 During normal operation, baud generator 110 generates a baud rate signal having a frequency which is received and preset the UART clock signal at line 122 in line 124. ボー速度信号は、送信器ステートマシン１１２および受信器ステートマシン１１４に結合され、直列データの受信および送信を制御するためにタイミング基準を与える。 Baud rate signal is coupled to the transmitter state machine 112 and receiver state machine 114 provides a timing reference for controlling the reception and transmission of serial data.
外部ソースからＵＡＲＴ１０８にＣＰＵインタフェースポート１２６を介して並列データが与えられ得る。 Parallel data may be provided from an external source to UART108 via the CPU interface port 126. ＣＰＵインタフェースポート１２６はたとえばＣＰＵ局部バスまたは周辺バスに接続され得る。 CPU interface port 126 may be connected to, for example, a CPU local bus or a peripheral bus. ＣＰＵインタフェースポート１２６に与えられる並列データはＵＡＲＴ制御論理ユニット１２０を通され、送信器ＦＩＦＯおよび保持レジスタ１１６内にストアされる。 Parallel data provided to CPU interface port 126 is passed through UART control logic unit 120, it is stored in the transmitter FIFO and holding register 116. この並列データはその後直列データ出力ライン１２８で送信器ステートマシン１１２により直列形式で送信される。 The parallel data is then transmitted by the transmitter state machine 112 at the serial data output line 128 in serial form. シフトレジスタ（図示せず）は送信器ステートマシン１１２内に含まれ、かつ送信器ステートマシン１１２による直列データへの並列データの変換を達成するための技術は周知であることに注目されたい。 Shift register (not shown) is contained within the transmitter state machine 112, and techniques for achieving the conversion of parallel data to serial data by the transmitter state machine 112 it is noted that it is known.
同様に直列データはＵＡＲＴ１０８により直列入力ライン１３０で受信され、かつ受信器ステートマシン１１４により並列データに変換される。 Similarly serial data is received at the serial input line 130 by UART 108, and is converted into parallel data by the receiver state machine 114. 受信器ステートマシン１１４からの並列データの各ワードは、受信器ＦＩＦＯおよびバッファレジスタユニット１１８に与えられる。 Each word of parallel data from receiver state machine 114 is provided to receiver FIFO and buffer register unit 118. 受信器ＦＩＦＯおよびバッファレジスタユニット１１８内である予め定められた数のワードが満たされてしまうと、または、たとえば受信器がタイムアウトになると、ＵＡＲＴ制御論理ユニット１２０は、マイクロプロセッサに受信器ＦＩＦＯおよびバッファレジスタユニット１１８内のデータの利用可能性を知らせる割込信号をライン１３２でアサートする。 When the receiver FIFO and a predetermined number of words is within buffer register unit 118 will be met, or, for example, when the receiver times out, UART control logic unit 120, the receiver FIFO and buffer to the microprocessor asserting an interrupt signal to notify the availability of the data in the register unit 118 by line 132. 応答して、マイクロプロセッサは順次受信器ＦＩＦＯおよびバッファレジスタユニット１１８からの並列データをアンロードする。 In response, the microprocessor unloads the parallel data from the sequential receiver FIFO and buffer register unit 118.
この発明に従った自動クロックゲーティングによるＵＡＲＴ１０８の電力管理に関する詳細が次に考慮される。 Details of the invention UART108 power management of the automatic clock gating according to is next considered. 入力クロック信号Ｃｌｏｃｋ ＩＮがライン１３６で同期クロックゲート１０４に与えられる。 The input clock signal Clock IN is provided to the synchronous clock gate 104 at line 136. クロックイネーブル制御信号がライン１３８でローにアサートされると、Ｃｌｏｃｋ ＩＮ信号は分周器回路１０６に与えられ、この回路は対応してＣｌｏｃｋ ＩＮ信号を分周し、それによってライン１２２でＵＡＲＴクロック信号を引出す。 When the clock enable control signal is asserted low at line 138, Clock IN signal is applied to the divider circuit 106, the circuit divides the Clock IN signal correspondingly, thereby UART clock signal on line 122 the draw. 一実施例では、ライン１３６のＣｌｏｃｋ ＩＮ信号は２４Ｍｈｚの周波数を有し、クロック分周器回路１０６は１３分割回路である。 In one embodiment, Clock IN signal at line 136 has a frequency of 24 MHz, the clock divider circuit 106 is a 13-division circuit. したがって、ライン１２２のＵＡＲＴクロック信号は１．８４６２Ｍｈｚの周波数を有する。 Accordingly, UART clock signal at line 122 has a frequency of 1.8462Mhz.
次の説明からより良く理解されるように、クロック制御ユニット１０２により、ＵＡＲＴ１０８は遊び状態であり現在データを受信、処理または送信していないと判断されれば、ライン１３８のクロックイネーブル信号はライン１３６のＣｌｏｃｋ ＩＮ信号がクロック分周器回路１０６に与えられず、結果的にライン１２２のＵＡＲＴクロック信号は生成されないようにハイにデアサートされる。 As will be better understood from the following description, the clock control unit 102, UART 108 is idle state receiving the current data, if it is determined not to processing or transmission, the clock enable signal on line 138 is line 136 the clock iN signal is not provided to the clock divider circuit 106, UART clock signal as a result, the line 122 is deasserted high such not generated. ライン１２２でＵＡＲＴクロック信号を取除くことによって、ライン１２４のボー速度信号はボージェネレータ１１０によって生成されない。 By removing UART clock signal at line 122, the baud rate signal at line 124 is not generated by baud generator 110. 結果として、ＵＡＲＴが遊び状態であるときＵＡＲＴ１０８の全電力消費は低減される。 As a result, the total power consumption of UART108 when UART is idle state is reduced.
ＵＡＲＴ１０８に関連の様々な予め定められたシステムアクティビティを検出し、ライン１２４のボー速度信号が生成される必要があるかを判断するためにクロック制御ユニット１０２が提供される。 To detect various predetermined system activity associated with UART108, the clock control unit 102 to the baud rate signal to determine whether there is a need to be generated in line 124 is provided. ボー速度信号が生成される必要があるとクロック制御ユニットが判断すると、クロック制御ユニットはクロックイネーブル信号をアサートし、それにより同期クロックゲートがＣｌｏｃｋ ＩＮ信号を非ゲート処理するようにされ、それによってボー速度信号は生成される。 When it is necessary to baud rate signal is generated when the clock control unit determines, clock control unit asserts the clock enable signal, is thereby as the synchronous clock gate is non-gating the Clock IN signal, thereby Bo speed signal is generated. 図１の実施例に関して、様々なシステムアクティビティのいずれか１つが検出されれば、クロック制御ユニット１０２はクロックイネーブル信号をアサートする。 Respect of Example 1, if any one of the detection of various system activities, clock control unit 102 asserts the clock enable signal. 具体的には、クロック制御ユニットによりライン１５１−１５４を介して送信器ステートマシン１１２、受信器ステートマシン１１４、送信器ＦＩＦＯおよび保持レジスタユニット１１６、ならびに受信器ＦＩＦＯおよびバッファレジスタユニット１１８が監視される。 Specifically, the transmitter state machine 112 via a line 151-154 by the clock control unit, the receiver state machine 114, the transmitter FIFO and holding register unit 116 and the receiver FIFO and buffer register unit 118, it is monitored . クロック制御ユニットはさらに直列入力ライン１３０を監視する。 Clock control unit further monitors the serial input line 130. クロック制御ユニット１０２によって以下の予め定められたシステムアクティビティのいずれか１つが検出されると、ライン１３８のクロックイネーブル信号はアサートされる。 When any one of the following predetermined system activities are detected by clock control unit 102, the clock enable signal on line 138 is asserted. これらの予め定められたシステムアクティビティは、送信器ステートマシン１１２がアクティブである、受信器ステートマシン１１４がアクティブである、送信器ＦＩＦＯおよび保持レジスタユニット１１６が空でない、受信器ＦＩＦＯおよびバッファレジスタユニット１１８が空でない、およびレベル遷移が直列入力ライン１３０で検出されるというものである。 These predetermined system activities are transmitter state machine 112 is active, the receiver state machine 114 is active, the transmitter FIFO and holding register unit 116 is not empty, the receiver FIFO and buffer register unit 118 but not empty, and a level transition is that detected by the serial input line 130. これらの予め定められたシステムアクティビティの各々によりライン１２４のボー速度信号の生成の必要性が示されるので、検出時にクロック制御ユニットはクロックイネーブル信号をアサートする。 Since the need for production of these predetermined system activities respectively by the baud rate signal at line 124 of is shown, the clock control unit upon detection asserts the clock enable signal. 検出されたアクティビティが後に完了しもはやクロック制御ユニット１０２によって検出されない場合で、他の予め定められたシステムアクティビティがいずれも現在検出されていないならば、クロック制御ユニット１０２はライン１３６のＣｌｏｃｋ ＩＮ信号がゲート処理されるようにクロックイネーブル信号をデアサートする。 If the detected activity is not detected by the longer the clock control unit 102 to complete after, if another predetermined system activity is not detected currently none, Clock IN signal of the clock control unit 102 line 136 deasserting the clock enable signal to be gated. 前述のように、Ｃｌｏｃｋ ＩＮ信号がゲート処理されるとき、ボー速度信号はライン１２４でもはや生成されず、電力消費は低減される。 As described above, when the Clock IN signal is gated, the baud rate signal is not Hayato generated even line 124, power consumption is reduced.
特定のＵＡＲＴ回路に依存して、ボー速度信号が生成される必要があるかどうかを判断するために他の予め定められたシステムアクティビティもまたクロック制御ユニット１０２によって監視され得ることに注目されたい。 Depending on the particular UART circuit, like other predetermined system activities it may also be noted that may be monitored by clock control unit 102 to determine whether it is necessary to baud rate signal is generated. たとえば、ある構成では、クロック制御ユニットはライン１６０でシステムリセット信号を監視し、アクティブのリセットが検出されればクロックイネーブル信号をアサートさせる。 For example, in one configuration, the clock control unit monitors a system reset signal on line 160, the reset of the active to assert the clock enable signal if it is detected. 初期化にはボー速度信号が必要であるのでこの状況では（リセット信号がアクティブであるとき）ボー速度信号は生成されなければならない。 Since the initialization is required baud rate signal in this situation (when the reset signal is active) baud rate signal must be generated. 同様に、ＵＡＲＴ制御論理ユニット１２０を駆動するためにボー速度信号が必要であるならば、クロック制御ユニットはＣＰＵインタフェースポート１２６であるシステムサイクルを検出するように構成され得る。 Similarly, if in order to drive the UART control logic unit 120 is required baud rate signal, the clock control unit may be configured to detect the system cycle is a CPU interface port 126. 最後に、クロック制御ユニットは、ライン１６４でアクティブのモデム制御信号を検出し応答してクロックイネーブル信号をアサートするように、構成され得る。 Finally, the clock control unit detects response modem control signal active to assert the clock enable signal on line 164, it may be configured.
システムアクティビティが完了するまたはもはや検出されなくなった後、（上述のように）検出されたシステムアクティビティの完了に応答してクロック制御ユニット１０２によるクロックイネーブル信号のデアサート化は予め定められた時間だけ遅延され得ることがさらに注目される。 After the system no activity has been completed or no longer detected, the delayed (as described above) detected in response to the completion of system activity clock control unit 102 by deasserting of the predetermined time of the clock enable signal it is further noted that obtain. ＵＡＲＴ１０８が検出されたアクティビティに伴う動作を完了できるようにするためにそのような予め定められた遅延は望ましい。 UART108 such a predetermined in order to be able to complete the operation with the activity detected delayed desirable. たとえば、前述のように、リセット信号がアクティブになるとき、クロック制御ユニット１０２はクロックイネーブル信号をアサートする。 For example, as described above, when the reset signal becomes active, the clock control unit 102 asserts the clock enable signal. 続いて、リセット信号がインアクティブになるとき、クロックイネーブル信号をデアサートする前に予め定められた時間待機するように、クロック制御ユニット１０２は構成され得る。 Subsequently, when the reset signal becomes inactive, to wait a predetermined time before deasserting the clock enable signal, a clock control unit 102 may be configured. これにより、たとえば、ある初期化動作が完了する。 Thus, for example, there initializing operation is completed.
図２は、同期クロックゲート１０４およびクロック分周器ユニット１０６の実現例を示す略図である。 Figure 2 is a schematic diagram illustrating an implementation of synchronous clock gate 104 and clock divider unit 106. 図２に示されるように、図１の同期クロックゲート１０４およびクロック分周器ユニット１０６を実現するために簡単なカウンタ回路２００が使用される。 As shown in FIG. 2, a simple counter circuit 200 is used to implement the synchronous clock gate 104 and clock divider unit 106 of Fig. カウンタ回路２００のクロック入力に入力クロック信号が与えられ、カウンタ回路２００の出力ラインの１つから分周されたクロック信号が抽出される。 The input clock signal to the clock input of the counter circuit 200 is supplied, the divided clock signal is extracted from one of the output lines of the counter circuit 200. カウンタ回路２００のイネーブルラインにクロック制御ユニット１０２からのクロックイネーブル信号が与えられる。 Enable line of the counter circuit 200 clock enable signal from clock control unit 102 is provided to. 図２の同期クロックゲートおよびクロック分周器に従えば、Ｃｌｏｃｋ ＩＮ信号のゲート処理および非ゲート処理はＣｌｏｃｋ ＩＮ信号に対して同期して行なわれ、それによってクロック「スライバ」（ｓｌｉｖｅｒｓ）が回避される。 According to the synchronous FIG clock gate and clock divider, gated and ungated processing Clock IN signal is performed synchronously with respect to Clock IN signal and thereby avoids clock "slivers" (slivers) is that.
図１を再び参照して、クロック制御ユニット１０２は組合せ論理回路を用いて実現され、さらにクロック制御ユニット１０２は外部イネーブル信号によって能動化され得ることに注目されたい。 Referring again to FIG. 1, the clock control unit 102 is implemented using a combinational logic circuit, further the clock control unit 102 It is noted that can be activated by an external enable signal. さらに、ライン１５３および１５４でモニタされた信号を得るために、送信器ＦＩＦＯおよび保持レジスタ１１６に関連の空のフラグ、ならびに受信器ＦＩＦＯおよびバッファレジスタ１１８に関連の空のフラグが使用され得る。 Furthermore, in order to obtain a monitored signal on line 153 and 154, associated empty flag to the transmitter FIFO and holding register 116, and associated blank flags to the receiver FIFO and buffer register 118 may be used.
さらなる実施例において、クロック制御ユニット１０２により受信器ＦＩＦＯおよびバッファレジスタユニット１１８に関連のタイムアウトカウンタが監視され得ることが注目される。 In a further embodiment, it is noted that the relevant time-out counter to the receiver FIFO and buffer register unit 118 may be monitored by clock control unit 102. 当業者に周知であるように、タイムアウトカウンタ期間を超える時間持続期間の間、受信器ＦＩＦＯおよびバッファレジスタ１１８によってデータが保持されると割込信号をマイクロプロセッサにアサートさせるように、そのようなタイムアウトカウンタは典型的なＵＡＲＴ内で使用され得る。 As is well known to those skilled in the art, during a time duration that exceeds a time-out counter period, so as to assert an interrupt signal when data is held in the microprocessor by the receiver FIFO and buffer register 118, such timeouts counter can be used in a typical in UART. そのような実施例に関して、受信器ＦＩＦＯおよびバッファレジスタ１１８のタイムアウトカウンタがアクティブである間、クロック制御ユニット１０２はクロックイネーブル信号をアサートする。 For such an embodiment, during time-out counter of receiver FIFO and buffer register 118 is active, the clock control unit 102 asserts the clock enable signal. タイムアウトカウンタのカウント期間が終了すると、たとえ受信器ＦＩＦＯおよびバッファレジスタユニット１１８内にデータがまだ含まれていても、ボー速度信号はもはや生成されないようにクロック制御ユニット１０２はクロックイネーブル信号をデアサートする。 When the count period of the time-out counter is completed, it is included if the data in the receiver FIFO and buffer register unit 118 is still, the clock control unit 102 to the baud rate signal is no longer generated deasserts the clock enable signal. クロックイネーブル信号のデアサート化に続いて、マイクロプロセッサは受信器ＦＩＦＯおよびバッファレジスタユニット１１８からのデータをアンロードし得る。 Following de-assertion of the clock enable signal, the microprocessor may unload the data from receiver FIFO and buffer register unit 118.
送信器ＦＩＦＯおよび保持レジスタユニット１１６ならびに受信器ＦＩＦＯおよびバッファレジスタ１１８は各々、いかなるタイプのデータ記憶ユニットを使用しても実現し得ることがさらに注目される。 Each transmitter FIFO and holding register unit 116 and the receiver FIFO and buffer register 118, it is further noted that may implemented using a data storage unit of any type. たとえば、上述のような送信器ＦＩＦＯおよび保持レジスタユニット１１６には、多バイト記憶装置ＦＩＦＯ、または単一バイトのみの記憶レジスタが含まれ得る。 For example, the transmitter FIFO and holding register unit 116 as described above, may include multi-byte storage FIFO, or a single byte only storage register. 同様に、受信器ＦＩＦＯおよびバッファレジスタユニット１１８には、多バイト記憶装置ＦＩＦＯ、または単一バイトのみの記憶レジスタが含まれ得る。 Similarly, the receiver FIFO and buffer register unit 118 may include a multi-byte storage FIFO, or a single byte only storage register.
一旦上述の開示が完全に理解されれば、当業者には多くの変形および修正が明らかになるであろう。 Once the above disclosure is fully appreciated, by those skilled in the many variations and modifications will become apparent. たとえば、ＵＡＲＴ１０８の内部サブユニットを実現するために使用された具体的な回路は特定のアプリケーションの要件に依存して変化し得る。 For example, the specific circuitry used to implement the internal subunits of UART108 may vary depending on the requirements of a particular application. さらに、クロック制御ユニット１０２によって検出される予め定められたシステムアクティビティは、使用される特定のＵＡＲＴ回路に依存して変化し得る。 Further, the predetermined system activities that are detected by clock control unit 102 may vary depending on the particular UART circuit employed. 上で示されたシステムアクティビティ以外のものもクロック制御ユニット１０２によって検出されかつクロックイネーブル信号がアサートされることを引き起こし得る。 Also other than system activity shown above is detected by the clock control unit 102 and the clock enable signal can cause to be asserted. 前掲の特許請求の範囲はすべてのそのような変形および修正を含むように解釈されることが意図される。 The following claims are intended to be construed to include all such variations and modifications.
【図１】この発明に従った自動クロックゲーティングによる調歩同期方式送受信器の電力管理のためのシステムを示すブロック図である。 1 is a block diagram illustrating a system for power management of asynchronous method transceiver automatically clock gating in accordance with the present invention.
【図２】図１のシステム内に使用された同期クロックゲートおよびクロック分周回路を示す略図である。 Figure 2 is a schematic diagram showing a synchronous clock gate and clock divider circuit used in the system of FIG.
１０２ クロック制御ユニット１０４ 同期クロックゲート１０８ 調歩同期方式送受信器回路１１０ ボージェネレータ１１２ 送信器ステートマシン１１４ 受信器ステートマシン 102 the clock control unit 104 synchronous clock gate 108 asynchronous method transceiver circuitry 110 baud generator 112 transmitter state machine 114 receiver state machine
（ａ） ボー速度信号を生成するためのボージェネレータと、 (A) and baud generator for generating a baud rate signal,
（ｂ） 前記ボージェネレータに結合され、直列データ入力ラインで直列データを受信することができる受信器ステートマシンと、 (B) coupled to said baud generator, a receiver state machine capable of receiving serial data at a serial data input line,
（ｃ） 前記ボージェネレータに結合され、直列データ出力ラインで直列データを与えることができる送信器ステートマシンと、 (C) coupled to said baud generator, a transmitter state machine capable of providing serial data at a serial data output line,
（ｄ） 前記受信器ステートマシンに結合され、並列形式で前記受信器ステートマシンによって受信されたデータをストアするための第１のデータ記憶ユニットと、 (D) coupled to said receiver state machine, and the first data storage unit for storing data received by said receiver state machine in a parallel format,
（ｅ） 前記送信器ステートマシンに結合され、前記送信器ステートマシンによって送信されるべきデータをストアするための第２のデータ記憶ユニットとを含む、非同期送受信器回路と、 (E) coupled to the transmitter state machine, and a second data storage unit for storing data to be transmitted by the transmitter state machine, and the asynchronous transceiver circuit,
外部クロック信号を受取るための入力ラインおよび前記ボージェネレータの入力ラインにＵＡＲＴクロック信号を与えるための出力ラインを有するクロックゲート回路とを含み、前記クロックゲート回路は、クロックイネーブル信号に依存して選択的に前記外部クロック信号をゲート処理し、さらに、 And a clock gate circuit having an output line for the input line of the input line and said baud generator for receiving an external clock signal providing a UART clock signal, the clock gate circuit selectively in dependence on a clock enable signal said external clock signal gated, further,
前記クロックゲート回路と前記受信器ステートマシンの前記入力ラインと前記第１のデータ記憶ユニットとに結合されたクロック制御ユニットを含み、前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移を検出し、かつ、前記第１のデータ記憶ユニットが空である場合を検出することができ、前記クロック制御ユニットは、前記直列データ入力ラインでの信号遷移の検出に応答して前記クロックイネーブル信号を駆動し、それにより前記クロックゲート回路から前記ＵＡＲＴクロック信号が前記ボージェネレータの前記入力ラインに与えられるよう構成され、前記クロック制御ユニットは、前記クロックイネーブル信号を駆動し、それにより前記第１のデータ記憶ユニットが空であることを検出した後で、前記ＵＡＲＴクロ The includes a clock gate circuit and said input line of said receiver state machine the first data storage unit and coupled to the clock control unit, the clock control unit detects the signal transition at the serial data input line , and said first data storage unit is able to detect when it is empty, the clock control unit, in response to drive the clock enable signal to the detection of a signal transition at said serial data input line , it is constituted thereby that the UART clock signal from the clock gate circuit is supplied to the input line of said baud generator, wherein said clock control unit drives said clock enable signal, whereby said first data storage unit after There is detected that is empty, the UART black ク信号が前記ボージェネレータの前記入力ラインから除去されるようさらに構成される、システム。 Further configured system to click signal is removed from said input line of said baud generator.
前記クロック制御ユニットは、前記受信器ステートマシンのアクティブ状態なら、クロックイネーブル信号を駆動する 、請求項１に記載のシステム。 It said clock control unit, if active state of said receiver state machine, to drive the clock enable signal, the system according to claim 1.
前記非同期送受信器回路にはさらに、前記第１および第２のデータ記憶ユニットに結合され、マイクロプロセッサと前記非同期送受信器回路との間のデータ転送を制御するための制御論理ユニットが含まれる、請求項１に記載のシステム。 The asynchronous transceiver circuit further coupled to said first and second data storage units, include control logic unit for controlling the data transfer between the microprocessor and the asynchronous transceiver circuit, wherein the system according to claim 1.
前記第１のデータ記憶ユニットはＦＩＦＯバッファを含む、請求項１に記載のシステム。 It said first data storage unit includes a FIFO buffer system of claim 1.
前記クロックゲート回路と前記ボージェネレータとの間に接続されたクロック分周器回路をさらに含み、前記クロックゲート回路は選択的に前記分周器回路に前記外部クロック信号を与え、前記分周器回路は前記ＵＡＲＴクロック信号を生成する、請求項１に記載のシステム。 Said clock gate circuit further comprises a connected clock divider circuit between said baud generator, wherein said clock gate circuit provides said external clock signal selectively to said divider circuit, said frequency divider circuit the system according to the generating the UART clock signal, according to claim 1.
前記クロックゲート回路および前記クロック分周器はカウンタ回路を用いて実現される、請求項５に記載のシステム。 Said clock gate circuit and said clock divider are implemented using a counter circuit The system of claim 5.
前記クロックゲート回路は、前記ＵＡＲＴクロック信号が前記外部クロック信号と同期するよう構成される、請求項１に記載のシステム。 System according constituted, in Claim 1 such that said clock gate circuit, said UART clock signal is synchronized with the external clock signal.
前記クロック制御ユニットは前記送信器ステートマシンに接続され、前記クロック制御ユニットはさらに、直列データが前記非同期送受信器回路によって送信されたことを示す前記送信器ステートマシンのアクティブ状態を検出し、かつ、前記送信器ステートマシンのアクティブ状態を検出すると前記クロックイネーブル信号を駆動し、それにより前記クロックゲート回路が前記ＵＡＲＴクロック信号を前記ボージェネレータの前記入力ラインに与えることが可能である、請求項１に記載のシステム。 Said clock control unit is connected to the transmitter state machine, the clock control unit further detects an active state of the transmitter state machine to indicate that the serial data has been transmitted by the asynchronous transceiver circuit, and, driving the clock enable signal and detecting the active state of the transmitter state machine, it is thereby possible to said clock gate circuit provides said UART clock signal to said input line of said baud generator, to claim 1 system described.
前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移が検出されず、かつ前記第１のデータ記憶ユニットが空であれば前記クロックイネーブル信号を駆動せず 、それにより前記クロックゲート回路が前記ＵＡＲＴクロック信号を前記ボージェネレータの前記入力ラインに与えないようにする、請求項１に記載のシステム。 Said clock control unit, the serial data input line signal transition is not detected, the and the first data storage unit is not driving the clock enable signal if empty, whereby said clock gate circuit is the UART a clock signal so as not to give to the input line of said baud generator system according to claim 1.
前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移が検出されず、かつ前記第１のデータ記憶ユニットが空であると、前記クロックイネーブル信号の論理状態を予め定められた時間遅延だけ変化させ、それにより前記クロックゲート回路が前記ＵＡＲＴクロック信号を前記ボージェネレータの前記入力ラインに与えないようにする、請求項９に記載のシステム。 It said clock control unit, the signal transition is not detected by the serial data input line, and when the first data storage unit is empty, is changed by a predetermined time delay to the logic state of the clock enable signal , thereby to said clock gate circuit does not provide the UART clock signal to said input line of said baud generator system of claim 9.
ボー速度信号を生成するためのボージェネレータと、 And Baud generator for generating a baud rate signal,
前記ボージェネレータに結合され、直列データ入力ラインで直列データを受信するための受信器ステートマシンと、 Coupled to said baud generator, a receiver state machine for receiving serial data at a serial data input line,
前記ボージェネレータに結合され、直列データ出力ラインで直列データを与えることができる送信器ステートマシンと、 Coupled to said baud generator, a transmitter state machine capable of providing serial data at a serial data output line,
前記受信器ステートマシンに結合され、前記受信器ステートマシンによって受信されたデータを並列形式でストアするための第１のデータ記憶ユニットと、 Coupled to said receiver state machine, and the first data storage unit for storing in parallel form data received by said receiver state machine,
前記送信器ステートマシンに結合され、前記送信器ステートマシンによって送信されるべきデータをストアするための第２のデータ記憶ユニットと、 Coupled to the transmitter state machine, and a second data storage unit for storing data to be transmitted by the transmitter state machine,
外部クロック入力信号を受取るための入力ライン、および前記ボージェネレータに基準クロック信号を与えるための出力ラインを有するクロックゲート回路とを含み、前記クロックゲート回路は、クロックイネーブル信号に依存して選択的に前記外部クロック信号をゲート処理し、さらに、 And a clock gate circuit having an output line for providing an input line, and the reference clock signal to the baud generator for receiving an external clock input signal, said clock gate circuit selectively in dependence on a clock enable signal said external clock signal gated, further,
前記クロックゲート回路と前記受信器ステートマシンの前記入力ラインと前記第１のデータ記憶ユニットとに結合されたクロック制御ユニットを含み、前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移を検出し、かつ、前記第１のデータ記憶ユニットが空である場合を検出することができ、前記クロック制御ユニットは、前記直列データ入力ラインでの前記信号遷移の検出に応答して前記クロックイネーブル信号を駆動し、それにより前記クロックゲート回路から前記基準クロック信号が前記ボージェネレータの前記入力ラインに与えられるよう構成され、前記クロック制御ユニットは、前記クロックイネーブル信号を駆動し、それにより前記第１のデータ記憶ユニットが空であることを検出した後で、前記基準クロック The includes a clock gate circuit and said input line of said receiver state machine the first data storage unit and coupled to the clock control unit, the clock control unit detects the signal transition at the serial data input line , and said first data storage unit is able to detect when it is empty, the clock control unit drives said clock enable signal in response to detection of said signal transition at said serial data input line and is configured so that as said reference clock signal from the clock gate circuit is supplied to the input line of said baud generator, wherein said clock control unit drives said clock enable signal, whereby said first data storage after the unit has detected that the empty, the reference clock 号が前記ボージェネレータの前記入力ラインから除去されるようさらに構成される、直列通信回路。 Further configured, serial communication circuitry so that No. is removed from the input line of said baud generator.
前記クロック制御ユニットは、前記受信器ステートマシンのアクティブ状態なら、前記クロックイネーブル信号を駆動する 、請求項１１に記載の直列通信回路。 Said clock control unit, if active state of the receiver state machine to drive the clock enable signal, serial communication circuit as claimed in claim 11.
前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移が検出されず、かつ前記第１のデータ記憶ユニットが空であれば前記クロックイネーブル信号を駆動せず 、それにより前記クロックゲート回路が前記基準クロック信号を前記ボージェネレータの前記入力ラインに与えないようにする、請求項１１に記載の直列通信回路。 Said clock control unit, the serial data input line signal transition is not detected, the and the first data storage unit is not driving the clock enable signal if empty, whereby said clock gate circuit is the reference a clock signal so as not to give to the input line of said baud generator, serial communication circuit as claimed in claim 11.
前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移が検出されず、かつ前記第１のデータ記憶ユニットが空であると、前記クロックイネーブル信号を予め定められた時間遅延だけ駆動し、それにより前記クロックゲート回路が前記基準クロック信号を前記ボージェネレータの前記入力ラインに与えないようにする、請求項１１に記載の直列通信回路。 It said clock control unit, a signal transition is not detected by the serial data input line, and when the first data storage unit is empty, the driving by a predetermined time delay a clock enable signal, whereby It said clock gate circuit to avoid giving the reference clock signal to said input line of said baud generator, serial communication circuit as claimed in claim 11.
前記第１のデータ記憶ユニットは、前記受信器ステートマシンに結合されるＦＩＦＯバッファを含む、請求項１１に記載の直列通信回路。 Said first data storage unit includes a FIFO buffer coupled to said receiver state machine, serial communication circuit as claimed in claim 11.
前記第２のデータ記憶ユニットは、前記送信器ステートマシンに結合されるＦＩＦＯバッファを含む、請求項１１に記載の直列通信回路。 It said second data storage unit includes a FIFO buffer coupled to the transmitter state machine, serial communication circuit as claimed in claim 11.
前記クロックゲート回路は、前記基準クロック信号が前記外部クロック信号と同期するよう構成される、請求項１１に記載の直列通信回路。 It said clock gate circuit, serial communication circuit as claimed configured to Claim 11 to the reference clock signal is synchronized with the external clock signal.
JP01065995A 1994-02-02 1995-01-26 System power management method for a serial communication circuit, and asynchronous transceiver circuit Expired - Fee Related JP3570762B2 (en)
US19138894A true 1994-02-02 1994-02-02
US191388 1994-02-02
JPH07307765A JPH07307765A (en) 1995-11-21
JP3570762B2 true JP3570762B2 (en) 2004-09-29
ID=22705293
JP01065995A Expired - Fee Related JP3570762B2 (en) 1994-02-02 1995-01-26 System power management method for a serial communication circuit, and asynchronous transceiver circuit
US (1) US5661751A (en)
EP (1) EP0666529B1 (en)
JP (1) JP3570762B2 (en)
AT (1) AT278984T (en)
DE (2) DE69533599D1 (en)
TW455805B (en) * 1998-02-26 2001-09-21 Winbond Electronics Corp Converter allowing data communications equipment to transmit data to data terminal equipment through universal serial bus and the control method thereof
JP3565730B2 (en) * 1999-01-13 2004-09-15 株式会社リコー At the command analyzer
JP3266127B2 (en) * 1999-01-25 2002-03-18 日本電気株式会社 Synchronous semiconductor memory device
FR2830956A1 (en) * 2001-10-15 2003-04-18 St Microelectronics Sa Asynchronous receiver, especially a UART, for use in a microcontroller has an improved circuit design that enables faster changeover from standby mode to operating mode
GB2386794A (en) * 2002-03-22 2003-09-24 Zarlink Semiconductor Ltd Power saving in a peripheral device
JP3749211B2 (en) * 2002-09-06 2006-02-22 株式会社東芝 Serial data receiver circuit
US20050198542A1 (en) * 2004-03-08 2005-09-08 David Freker Method and apparatus for a variable memory enable deassertion wait time
EP1785982A1 (en) * 2005-11-14 2007-05-16 Texas Instruments Incorporated Display power management
US7667549B2 (en) * 2007-04-26 2010-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
CN101453315B (en) 2007-12-05 2011-06-22 中兴通讯股份有限公司 Data transmission method for time clock tracking data
JP2842750B2 (en) * 1992-04-07 1999-01-06 三菱電機株式会社 Ic card
JP2738229B2 (en) * 1992-08-03 1998-04-08 日本電気株式会社 Serial data communication control device
1995-01-25 EP EP95300444A patent/EP0666529B1/en not_active Expired - Lifetime
1995-01-25 DE DE69533599A patent/DE69533599D1/en not_active Expired - Lifetime
1995-01-25 AT AT95300444T patent/AT278984T/en not_active IP Right Cessation
1995-01-25 DE DE69533599T patent/DE69533599T2/en not_active Expired - Lifetime
1995-01-26 JP JP01065995A patent/JP3570762B2/en not_active Expired - Fee Related
1996-02-15 US US08/602,261 patent/US5661751A/en not_active Expired - Lifetime
EP0666529B1 (en) 2004-10-06
EP0666529A1 (en) 1995-08-09
JPH07307765A (en) 1995-11-21
US5661751A (en) 1997-08-26
AT278984T (en) 2004-10-15
DE69533599T2 (en) 2005-10-13
DE69533599D1 (en) 2004-11-11
US20060143344A1 (en) 2006-06-29 Integrated gigabit ethernet PCI-X controller
EP0693723B1 (en) 2003-04-16 Power management in a computer system
CN100456210C (en) 2009-01-28 Processor system and method for reducing power consumption in idle mode
US6108729A (en) 2000-08-22 Serial bus system for shadowing registers
JP4008583B2 (en) 2007-11-14 Electronics
2012-07-02 LAPS Cancellation because of no payment of annual fees