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JP4427847B2 - Dynamic ram and semiconductor device - Google Patents
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JP4427847B2
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JP31422599A
JP2001135075A (en
公司 荒井
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2010-03-10 Publication of JP4427847B2 publication Critical patent/JP4427847B2/en
この発明は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）と半導体装置と半導体装置に関し、ワード線とビット線の交点にダイナミック型メモリセルが配置されてなるいわゆる１交点方式のものに利用して有効な技術に関するものである。 The present invention relates to a semiconductor device and a semiconductor device with dynamic RAM (Random Access Memory), effectively utilizing the so-called one-intersection method dynamic memory cells are arranged at intersections of word lines and bit lines it relates to such technology.
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるオープンビットライン型（１交点方式）のダイナミック型ＲＡＭとして、特開昭６３−２０６９９１号公報（以下、先行技術１という）、特開昭６４−１３２９０号公報（以下、先行技術２という）、特表平１１−５０１４４１号公報（以下、先行技術３という）、特開平５−４１０８１号公報（以下、先行技術４という）があることが判明した。 By examination after form of the invention, as a dynamic RAM of open bit line type that may be related to the present invention (1 intersection method) to be described later, JP 63-206991 discloses (hereinafter, prior art 1 hereinafter), JP 64-13290 discloses (hereinafter, prior referred art 2), Kohyo 11-501441 JP (hereinafter, referred to as prior art 3), JP-A-5-41081 Publication (hereinafter, prior art 4 that there is a) that has been found. 先行技術１と２の公報においては、オープンビットライン型（１交点方式）におけるセンスアンプの交互配置として、ビット線の２本分のピッチに１つのセンスアンプを嵌め込むようにするものである。 In publication of the prior art 1 and 2, and is to fit in alternating arrangement of sense amplifiers in the open bit line type (one-intersection method), one sense amplifier to the pitch of two pins of the bit line. 先行技術３と４においては、先行技術１と２のように、チップ面積の効率使用のためにセンスアンプを交互配置した場合の端部に設けられたセンスアンプの動作に必要な参照電圧をビット線と略同一の電気的モデルを実現する回路を設けるものである。 In the prior art 3 and 4, the prior art 1 and, as a 2 bit reference voltage required for the sense amplifier to the operation of sense amplifiers provided in the end portion in the case of interleaved for efficient use of chip area it is intended to provide a circuit for realizing the linear and substantially the same electrical model.
上記先行技術３と４は、素子の微細化とともに大きくなるプロセスバラツキによって、上記端部のセンスアンプと両側にビット線が設けられたセンスアンプとでは動作条件が異なることにより安定した動作が期待できない。 The prior art 3 and 4, the larger process variation with miniaturization of elements, stable operation by the operating conditions are different in the sense amplifier bit line is provided to the sense amplifier and each side of the end portion can not be expected . 先行技術１と２においては、ビット線に対してセンスアンプの交互配置した場合における端部の構成には何ら配慮がなされていない。 In the prior art 1 and 2, it has not been any consideration to the configuration of the end portion in the case where alternating arrangement of the sense amplifier to the bit line.
ダイナミック型ＲＡＭ（以下、単にＤＲＡＭという）ではコスト低減が望まれている。 Dynamic RAM (hereinafter, simply referred to as DRAM) has been desired in cost reduction. そのためにはチップサイズの低減が最も効果的である。 Its reduction in chip size because it is most effective. これまでは微細化を推し進めてメモリセルサイズを縮小してきたが、今後はメモリアレイの動作方式も変えることにより、さらにセルサイズを縮小する必要がある。 Previously has been reduced memory cell size promote miniaturization, the future by changing also the operation method of the memory array, it is necessary to further reduce the cell size. メモリアレイの動作方式を２交点から１交点に変えることにより、同一のデザインルールを用いて理想的にはセルサイズを７５％低減できる。 By changing the operation mode of the memory array from 2 intersections 1 intersection, the cell size can be reduced to 75% and ideally using the same design rule. このようなセルサイズの縮小をより効果的に生かすために、本願発明者においては上記のような１交点方式のメモリアレイにおいて、上記センスアンプを交互配置した場合には、端部に設けられたメモリセルアレイの有効利用とその専有面積の縮小を考えた。 To take advantage of reduction of such a cell size more effectively, in the memory array of one-intersection system as described above in the present inventor, when interleaving the sense amplifier is provided at an end considering the effective utilization and reduction of its area occupied by the memory cell array.
この発明の目的は、動作マージンの向上とビット当たりのチップ面積の縮小化を図った１交点方式のダイナミック型ＲＡＭと半導体装置を提供することにある。 The purpose of the invention is to provide a dynamic RAM and a semiconductor device of the one-intersection method which aimed at reduction of the chip area of ​​improving the bit per operation margin. この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。 To briefly explain the summary of typical inventions among the inventions disclosed in this specification, it is as follows. 複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなてなり、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか１つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化する。 A plurality of bit lines, a plurality of word lines, arranged a plurality of memory mats in the bit line direction including a plurality of memory cells coupled to the plurality of bit lines and the plurality of word lines, the bit lines provided in a region between the memory mats arranged in a direction, becomes with Na provided a sense amplifier array comprising a plurality of latch circuits output nodes for half the bit lines provided in such memory mats, which are connected for the normal memory mat except for the both end portions in the bit line direction, and activates a word line of one of the memory mats, with the end memory mat provided at both ends in the bit line direction, both memory mat simultaneously activating the word line.
図１には、この発明が適用されるＤＲＡＭの一実施例の概略レイアウト図が示されている。 FIG. 1 shows a schematic layout diagram of one embodiment of a DRAM to which the present invention is applied. 同図においては、この発明が適用されるダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。 In the figure, among the circuit blocks constituting the dynamic RAM to which the invention is applied, its is the main part is shown as can be seen by it a known semiconductor integrated circuit technology, single-crystal silicon It is formed on one semiconductor substrate such as.
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。 In this embodiment, although not particularly limited, the memory array is divided into four as a whole. 半導体チップの長手方向に対して左右に分けられて、中央部分１４にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。 Is divided into right and left with respect to the longitudinal direction of the semiconductor chip, the address input circuit in the central portion 14, a power supply circuit or the like including the input and output interface circuit and the step-up circuit or a step-down circuit and a data input-output circuit and a bonding pad array is provided . これら中央部分１４の両側のメモリアレイに接する部分には、メモリアレイ制御回路（ＡＣ）１１、メインワードドライバ（ＭＷＤ）１２が配置される。 The portion in contact with both sides of the memory array of the central portion 14, the memory array control circuit (AC) 11, a main word driver (MWD) 12 is disposed. 上記メモリアレイ制御回路１１は、サブワード選択線やセンスアンプを駆動するための制御回路及びメインアンプからなる。 The memory array control circuit 11, and a control circuit and the main amplifier for driving a sub-word select lines and sense amplifiers. 上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にカラムデコーダ領域（ＹＤＣ）１３が設けられる。 Two to the left and right with respect to the longitudinal direction of the semiconductor chip as described above, in each memory array of four divided into two by two up and down, the column decoder region in the vertical central portion with respect to the longitudinal direction (YDC) 13 is provided.
上述のよう各メモリアレイにおいて、メインワードドライバ１２は、それに対応した１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。 In each memory array as described above, the main word driver 12, a selection signal for a main word line extending so as to penetrate one memory array corresponding thereto. 上記メインワードドライバ領域１２にサブワード選択用のサブワード選択線のドライバも設けられ、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。 The main word driver region 12 is also provided in the sub-word select line for the sub-word selection driver, it is extended in parallel with the main word line as described later to form a selection signal of the sub-word selection lines. カラムデコーダ１３は、それに対応した１つのメモリアレイを貫通するように延長されるカラム選択線の選択信号を形成する。 Column decoder 13, a selection signal for a column select line is extended so as to penetrate one memory array corresponding thereto.
上記各メモリアレイは、複数からなるメモリセルアレイ（以下、メモリマットと称する）１５に分割される。 Each memory array, the memory cell array comprising a plurality (hereinafter, referred to as memory mat) is divided into 15. メモリマット１５は、その拡大図に示すように、センスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。 Memory mat 15, as shown in the enlarged view, the sense amplifier region 16, formed by being surrounded by the sub-word driver region 17. 上記センスアンプ領域１６と、上記サブワードドライバ領域１７の交差部は、交差領域（クロスエリア）１８とされる。 And the sense amplifier area 16, the intersection of the sub-word driver region 17 is a cross-area (cross area) 18. 上記センスアンプ領域１６に設けられるセンスアンプは、ＣＭＯＳ構成のラッチ回路により構成され、かかるセンスアンプを中心にして左右に延長される相補ビット線の信号を増幅するという、いわゆる１交点方式又はオープンビットライン型とされる。 Sense amplifiers provided in the sense amplifier area 16 is composed of a latch circuit of a CMOS configuration, that amplifies the signal of the complementary bit lines extending in the left and right in the center of such a sense amplifier, a so-called one-intersection method or open bit It is a line type. そして、ビット線の配列に対して交互配置させられる。 Then, it brought interleaved to the sequence of the bit lines. これにより、メモリマットに設けられるビット線が半分に分けられて、それを挟む２つのセンスアンプ列に交互に振り分けられる。 Thus, divided into the bit lines provided in the memory mats half, they are distributed alternately in two rows of sense amplifiers sandwiching it.
拡大図として示された１つのメモリマット１５は、特に制限されないが、サブワード線（ワード線）が５１２本と、それと直交する相補ビット線の一方（又はデータ線）は１０２４本とされる。 One memory mat 15 shown as an enlarged view is not particularly limited, one of the sub-word lines (word line) 512 and, perpendicular thereto complementary bit lines (or data lines) is a 1024. 上記１つのメモリアレイにおいて、上記メモリマット１５がビット線延長方向に正規用にビット線方向に３２個と冗長用に２個設けられる。 In one memory array, the memory mats 15 are provided two on 32 and uses redundant bit line direction for normal bit line extending direction. 上記冗長用の２個のメモリマットは、後に説明するように端メモリマットのメモリセルの数が半分になるので、２つの端メモリマットで１つのメモリマットとされる。 Two memory mats for the redundancy, the number of end memory mats of the memory cell as will be described later since halved, is one memory mat two end memory mat. 上記端メモリマットは、参照用としても用いるものであってもよい。 The end memory mat may be one also used for reference. この場合には、冗長用に１つのメモリマットが割り当てられる。 In this case, one memory mat is assigned to the redundant.
上記メモリマット１５は、センスアンプ１６を中心として一対の相補ビット線が設けられるので、ビット線の延長方向でみると、ビット線は上記メモリマット１５によって実質的に１６分割される。 The memory mat 15, the pair of complementary bit lines are provided around the sense amplifier 16, as viewed in the extending direction of the bit line, the bit line is substantially 16 divided by the memory mat 15. また、上記メモリマット１５は、ワード線の延長方向に４個設けられる。 Further, the memory mats 15 are provided four in the extending direction of the word line. これにより、ワード線の延長方向でみると、サブワード線は、上記メモリマット１５によって４分割される。 Thus, when viewed in the extending direction of the word lines, sub-word lines are divided into four by the memory mat 15.
１つのメモリマット１５において、上記端メモリマットを除いてビット線が１０２４本設けられるので、ワード線方向には約４Ｋ分のメモリセルが接続され、サブワード線が５１２本設けられるので、ビット線方向には５１２×３２＝１６Ｋ分のメモリセルが接続される。 In one memory mat 15, since the end memory mat except the bit lines are provided 1024 to the word line direction are connected to memory cells of about 4K content, since the sub-word lines are provided 512, the bit line direction 512 × 32 = 16K of memory cells are connected to. これにより、１つのメモリアレイには、４Ｋ×１６Ｋ＝６４Ｍビットのような記憶容量を持ち、４つのメモリアレイによりメモリチップ１０の全体では４×６４Ｍ＝２５６Ｍビットのような記憶容量を持つようにされる。 Thereby, the one memory array has a storage capacity of 4K × 16K = 64M bits, as in the entire memory chip 10 by four memory arrays has a storage capacity of 4 × 64M = 256M bits It is.
本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。 In the present application, the term "MOS" is originally is understood became simpler manner called a metal-oxide-semiconductor structure. しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。 However, the MOS in recent general designation, or changing the metal of the essential part of the semiconductor device to the electrical conductor not metal as polysilicon, which or changing the oxide to other insulators also of the containing there. ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。 CMOS has also come to be understood to have a broad technical meaning in response to changes in how to catch with the MOS as above. ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。 MOSFET also instead of being understood in a similar narrow sense, substantially has become a means of including a broad configuration taken as insulated gate field effect transistor. 本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は上記のような一般的呼称に習っている。 CMOS of the present invention, MOSFET etc. are learned generally called as described above.
図２には、この発明に係るＤＲＡＭのメモリマットを説明するための一実施例の構成図が示されている。 Figure 2 is a block diagram of an embodiment for explaining a memory mat of the DRAM according to the present invention. 図２（ａ）は、前記図１のような階層ワード線方式のＤＲＡＭに設けられる２つのメモリマットＭＡＴ０，ＭＡＴ１に対応した回路が示され、図２（ｂ）は、それに対応したレイアウトが示されている。 2 (a) is the hierarchical word line two provided type DRAM memory mats MAT0, circuit corresponding to the MAT1 like Figure 1, and FIG. 2 (b), shows the layout corresponding thereto It is. 図２（ａ）において、ビット線ＢＬとサブワード線ＷＬの全ての交点にＭＯＳＦＥＴとセル容量ＣＳからなるメモリセルＭＣが接続されている。 2 (a), the memory cell MC is connected consisting of MOSFET and a cell capacitor CS to all the intersections of the bit lines BL and word lines WL. ビット線ＢＬはセンスアンプＳＡ、ワード線ＷＬにはサブワードドライバＳＷＤが接続される。 Bit line BL a sense amplifier SA, the word line WL is connected to sub-word driver SWD.
この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、後述するように１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。 In this embodiment, in order to reduce the number of main word lines, in other words, in order to moderate the wiring pitch of the main word line is not particularly limited, with respect to one main word line as described below, to place the sub-word line consisting of four complementary bit line direction. 前記図１のようにメインワード線方向には２本に分割され、及び相補ビット線方向に対して上記４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。 Is divided into two in the main word line direction as FIG. 1, and for selecting one of the word lines among the word lines every four above is assigned to the complementary bit line direction, sub-word selection driver is placed. このサブワード選択ドライバは、上記サブワードドライバの配列方向（サブワードドライバ列ＳＷＤＡ）に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。 The sub-word selection driver produces a selection signal for selecting one of the four sub-word select lines extending in the sub-word driver array direction (sub-word driver columns SWDA). メインワード線ＭＷＬは、図示しないがサブワード線ＷＬと平行に延長される。 The main word line MWL, not shown extend parallel to the sub-word line WL. カラム選択線ＹＳは図示しないがそれと直交するようビットＢＬの延長方向とと平行に配置される。 Although not shown the column select line YS are arranged parallel to and extending direction of the bit BL to orthogonal thereto.
上記２つのメモリマットＭＡＴ０とＭＡＴ１の間に設けられたセンスアンプ列ＳＡＡのセンスアンプＳＡは、上記２つのメモリマットＭＡＴ０とＭＡＴ１の両側に延長するような相補ビット線に接続される。 The sense amplifier SA of the sense amplifier array SAA provided between the two memory mats MAT0 and MAT1 are connected to complementary bit lines as extending on both sides of the two memory mats MAT0 the MAT1. これらのセンスアンプＳＡは、上記センスアンプ列ＳＡＡにおいて、特に制限されないが、２つのビット線毎に１つのセンスアンプＳＡが配置される。 These sense amplifier SA in the sense amplifier array SAA, is not particularly limited, one sense amplifier SA is arranged for every two bit lines. したがって、上記メモリマットＭＡＴ０とＭＡＴ１の間に設けられたセンスアンプ列ＳＡＡには、前記のようにビット線ＢＬが１０２４本ある場合には、その半分の５１２個のセンスアンプＳＡが設けられる。 Thus, the sense amplifier array SAA provided between the memory mats MAT0 and MAT1, when said bit line BL is 1024, as the 512 sense amplifiers SA of the half is provided.
そして、メモリマットＭＡＴ０において、残りの５１２本のビット線は、メモリマットＭＡＴ１とは反対側のセンスアンプ列ＳＡＡに設けられたセンスアンプＳＡに接続される。 Then, the memory mats MAT0, the remaining 512 bit lines, the memory mat MAT1 is connected to the sense amplifier SA provided in the sense amplifier array SAA opposite. メモリマットＭＡＴ１において、残り５１２本のビット線は、メモリマットＭＡＴ０とは反対側に設けられたセンスアンプ列ＳＡＡに設けられるセンスアンプＳＡに接続される。 In memory mat MAT1, 512 bit lines rest, the memory mats MAT0 is connected to the sense amplifier SA provided in the sense amplifier array SAA provided on the opposite side. このようなセンスアンプＳＡのビット線方向の両側の分散配置によって、２本分のビット線に対して１つのセンスアンプをその両端に交互に分散して形成すればよいから、センスアンプＳＡとビット線ＢＬのピッチを合わせて高密度にメモリマット及びセンスアンプ列を形成することができる。 By distributed on both sides of the bit line direction of such a sense amplifier SA, one sense amplifier because may be formed by dispersing alternately at both ends against the two pins of the bit line, the sense amplifier SA and the bit it is possible to form the memory mats and the sense amplifier column densely combined pitch line BL.
このことは、サブワードドライバＳＷＤにおいても同様である。 This also applies to the sub-word drivers SWD. メモリマットＭＡＴ０に設けられた５１２本のサブワード線ＷＬは、２５６本ずつに分けられてメモリマットＭＡＴ０の両側に配置されたサブワードドライバ列ＳＷＤＡの２５６個のサブワードドライバＳＷＤに接続される。 512 sub word lines WL provided in the memory mats MAT0 is connected is divided into each present 256 to 256 sub-word drivers SWD sub-word driver array SWDA arranged on both sides of the memory mat MAT0. この実施例では、２本のサブワード線ＷＬを１組として、２個ずつのサブワードドライバＳＷＤが分散配置される。 In this embodiment, one set of two sub-word line WL, and the sub-word drivers SWD of each two are distributed. つまり、ビット線との接続部を共通とする２つのメモリセルに対応したサブワード線を１組として、２つのサブワードドライバがメモリマットＭＡＴ０の一端側（図の上側）に配置され、それと隣接する上記同様の２本のサブワード線を１組として、２つのサブワードトライバがメモリマットＭＡＴ０の他端側（図の下側）に配置される。 That is, the sub-word lines corresponding to two memory cells to a common connection portion of the bit line as a pair, the two sub-word driver is disposed on one end side of the memory mat MAT0 (upper side in the drawing), therewith adjacent the as a set of similar two sub-word lines, the two sub-word trie bar is disposed on the other end side of the memory mat MAT0 (lower side in the drawing).
上記サブワードドライバＳＷＤは、図示しないが、それが形成されるサブワードドライバ列ＳＷＤＡを挟んで両側に設けられるメモリマットのサブワード線の選択信号を形成する。 The sub-word drivers SWD may, although not shown, a selection signal of the memory mats of the sub-word lines provided on both sides of the sub-word driver array SWDA which it is formed. これにより、メモリセルの配列ピッチに合わせて形成されたサブワード線に対応して、サブワードドライバＳＷＤを効率よく分散配置させるとともに、サブワード線ＷＬの選択動作を高速に行なうようにすることができる。 Thus, in response to the sub-word lines formed in accordance with the arrangement pitch of the memory cells, the sub-word drivers SWD causes efficiently distributed, the selection operation of the word line WL can be performed at high speed.
上記のようなサブワードドライバ列ＳＷＤＡとセンスアンプ列ＳＡＡで囲まれるてなるメモリセルアレイ（又はメモリマット）ＭＡＴ０，ＭＡＴ１等のビット線ＢＬとサブワード線ＷＬの各交点にメモリセルＭＣが形成される。 A memory cell MC is formed at each intersection of the sub-word driver array SWDA and sense amplifier array memory cell array formed by being surrounded by SAA (or memory mats) MAT0, bit lines such as MAT1 BL and word lines WL as described above. 上記各メモリセルＭＣが形成されるメモリマットＭＡＴ０において、図２（ｂ）のように、記憶キャパシタＣＳの上部電極（プレート電極）ＰＬはメモリマットＭＡＴ０，ＭＡＴ１内の全てのメモリセルＭＣで共通に形成されて平面状の電極とされる。 In memory mat MAT0 that each memory cell MC is formed, as shown in FIG. 2 (b), the upper electrode (plate electrode) PL of the storage capacitor CS is common to all the memory cells MC of the memory mat MAT0, the MAT1 is formed is a planar electrode. かかるプレート電極ＰＬへの給電は、ビット線ＢＬの延長方向に配線された電源配線ＶＰＬＴより接続部ＰＬＣＴを介して、サブワードドライバ列ＳＷＤＡとメモリマットＭＡＴ０，ＭＡＴ１との境界で行うようにされる。 Power supply to such a plate electrode PL via connection PLCT from the power supply wiring VPLT wired to the extending direction of the bit line BL, and it is to perform at the boundary between the sub-word driver array SWDA and memory mats MAT0, MAT1. 同図において、蓄積ノードＳＮは記憶キャパシタＣＳの下部電極であり、アドレス選択ＭＯＳＦＥＴとの接続部を示す。 In the drawing, the storage node SN is the lower electrode of the storage capacitor CS, illustrating the connection of an address selection MOSFET.
この実施例では、図２（ｂ）のように、センスアンプ列ＳＡＡの両側に存在するメモリマットＭＡＴ０、ＭＡＴ１にそれぞれ形成される上記のようなプレート電極ＰＬ０とＰＬ１を、プレート層自体を用いた配線ＰＬＳＡで互いに接続する。 In this embodiment, as shown in FIG. 2 (b), a plate electrode PL0 and PL1 as described above which are formed respectively in the memory mat MAT0, MAT1 existing on both sides of the sense amplifier array SAA, using the plate layer itself They are connected to each other by a wiring PLSA. しかも、この配線ＰＬＳＡをセンスアンプ例ＳＡＡを貫通させるよう多数設けて、２つのプレート電極ＰＬ０とＰＬ１の間の抵抗を大幅に下げるようにするものである。 Moreover, the wiring PLSA provided numerous so as to penetrate the sense amplifier Example SAA, it is to greatly reduce as the resistance between the two plate electrode PL0 and PL1. これによって、上記メモリマットＭＡＴ０とＭＡＴ１の相補ビット線ＢＬ間に選択されたメモリセルＭＣから読み出された微小信号をセンスアンプＳＡによって増幅する際にプレート電極ＰＬ０とＰＬ１に生ずる互いに逆相になるノイズを高速に打ち消すことが可能になり、プレート電極ＰＬ０とＰＬ１に生ずるノイズを大幅に低減することが可能になる。 Thereby, the opposite phases occur on the plate electrode PL0 and PL1 when amplifying a small signal read out from the memory cell MC selected between complementary bit lines BL of the memory mat MAT0 the MAT1 by the sense amplifier SA it is possible to cancel the noise at high speed, it is possible to greatly reduce the noise generated in the plate electrodes PL0 and PL1.
図３には、この発明に係るＤＲＡＭにおけるメモリセルアレイの一実施例の説明図が示されている。 Figure 3 is an illustration of an embodiment of a memory cell array is shown in the DRAM according to the present invention. 図３（ａ）には、２つのメモリマットＭＡＴ０とＭＡＴ１のメモリセルアレイのレイアウトが示され、図３（ｂ）には、図３（ａ）のＡ−Ａ'部分の素子断面構造が示されている。 The FIGS. 3 (a), 2 two memory mats MAT0 the MAT1 memory cell array layout is shown in FIG. 3 (b), the element cross-sectional structure of the A-A 'portion shown in FIG. 3 (a) is shown ing. 同図においては、上記ＭＡＴ０とＭＡＴ１間に設けられるセンスアンプＳＡ領域のレイアウト及び断面は省略されている。 In the figure, the layout and the cross section of the sense amplifier SA region provided between the MAT0 and MAT1 are omitted.
ＡＣＴはＭＯＳＦＥＴの活性領域であり、ＳＮＣＴはメモリセルの蓄積ノードＳＮと活性化領域ＡＣＴに形成されるＭＯＳＦＥＴの上記蓄積ノードＳＮに対応したソース，ドレイン拡散層とを接続するコンタクト（接続部）であり、ＢＬＣＴはビット線ＢＬと活性化領域ＡＣＴに形成されるＭＯＳＦＥＴのビット線ＢＬに対応したメモリセルの入出力端子に対応したソース，ドレイン拡散層とを接続するコンタクト（接続部）である。 ACT is an active region of the MOSFET, SNCT in contact for connecting a source corresponding to the storage node SN of MOSFET formed on the storage node SN and the active region ACT of the memory cell, and a drain diffusion layer (connecting portion) There, BLCT is contact (connection portion) for connecting the source corresponding to the input and output terminals of the memory cell corresponding to the bit line BL of the MOSFET formed on the bit line BL and the active region ACT, a drain diffusion layer. ＣＰは記憶キャパシタの容量絶縁膜を示す。 CP denotes the capacitive insulating film of the storage capacitor. ここで、第１層目金属層Ｍ１とビット線ＢＬは同じ配線層であり、１層目ポリシリコン層ＦＧとサブワード線ＷＬも同じ配線層で構成される。 Here, the first layer metal layer M1 and the bit lines BL is the same wiring layer, and also the first polysilicon layer layer FG and the sub-word line WL at the same wiring layer.
図３（ｂ）に示すようにＳＡの両側に設けられるメモリマットＭＡＴ０とＭＡＴ１のプレート電極ＰＬをセンスアンプＳＡ上で切らずに、プレート電極ＰＬを構成する電極それ自体で接続することにより、メモリマットＭＡＴ０のプレート電極ＰＬとメモリマットＭＡＴ１のプレート電極ＰＬ間の抵抗を大幅に低減することが可能になる。 The plate electrode PL of the memory mats MAT0 the MAT1 provided on both sides of SA as shown in FIG. 3 (b) without cutting on the sense amplifier SA, by connecting the electrode itself constitutes a plate electrode PL, memory the resistance between the plate electrode PL of the plate electrode PL and the memory mats MAT1 mat MAT0 can be greatly reduced. メモリセルはＣＯＢ（Capacitor over Bitline）構造を用いている。 Memory cell uses a COB (Capacitor over Bitline) structure. すなわち、蓄積ノードＳＮをビット線ＢＬ上部に設ける。 That is, providing the storage node SN to the bit line BL top. このことによって、プレート電極ＰＬはメモリマットＭＡＴ中でビット線ＢＬと上記アドレス選択ＭＯＳＦＥＴの接続部ＢＬＣＴにより分断されることなく、１枚の平面状に形成することができるため、プレート電極ＰＬの抵抗を低減することが可能である。 Thereby, the plate electrode PL is without being separated by the connecting portion BLCT the bit line BL and the address selection MOSFET in the memory mats MAT, it is possible to form on a single plane, the resistance of the plate electrode PL it is possible to reduce.
この実施例では、図３（ｂ）に示すように、プレート電極ＰＬがＰＬ（Ｄ）とＰＬ（Ｕ）のような積層構造とされ、かかるプレート電極ＰＬのシート抵抗値を下げることができ有利である。 In this embodiment, as shown in FIG. 3 (b), the plate electrode PL is a laminated structure, such as PL (D) and PL (U), advantageously can be lowered sheet resistance value of such a plate electrode PL it is. 一例として、記憶キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２Ｏ５のような高誘電体膜を用いた場合、下部電極（蓄積ノード）ＳＮ及び上部電極下層ＰＬ（Ｄ）にはＲｕを用いると、記憶キャパシタＣＳの容量を高めることができる。 As an example, when using a high dielectric film such as BST and Ta2O5 in the capacitor insulating film CP of storage capacitors, the use of Ru to the lower electrode (storage node) SN and the upper electrode lower layer PL (D), a storage capacitor it is possible to increase the capacity of the CS. Ｒｕは従来用いられていたポリＳｉに比べるとシート抵抗値が低いため、プレート電極ＰＬの抵抗値を下げることが出来る。 Ru has a low sheet resistance value than the poly-Si which has been used conventionally, it is possible to lower the resistance of the plate electrode PL.
上記構造のプレート電極ＰＬ（Ｕ）としてＷを積層すると、プレート電極ＰＬの抵抗値をさらに下げることができる。 When laminating the plate electrode PL (U) as W having the above structure, it is possible to further lower the resistance value of the plate electrode PL. このようにして、プレート電極ＰＬ自体の抵抗値を下げると、プレート電極ＰＬにのったノイズが打ち消される速度が高速化され、プレート電極ＰＬノイズが低減される。 Thus, lowering the resistance of the plate electrode PL itself, rate noise riding on the plate electrode PL is canceled is faster, the plate electrode PL noise is reduced. また、プレート電極ＰＬ（Ｄ）としてはＴｉＮを用いてもよい。 As the plate electrode PL (D) may be used TiN. この場合も上記と同様の効果が得られる。 In this case the same effect can be obtained.
上記のようなメモリセルの構造では、図３（ａ）から明らかなようにビット線ＢＬに隣接して蓄積ノードＳＮとＭＯＳＦＥＴのソース，ドレイン拡散層とを接続する接続部ＳＮＣＴが設けられる。 The structure of the memory cell as described above, the connecting portion SNCT is provided to connect the storage node SN and the source of the MOSFET adjacent to the bit line BL as is clear from FIG. 3 (a), and a drain diffusion layer. つまり、断面の縦方向においてメモリセルの蓄積ノードとビット線ＢＬとの間において寄生容量が存在してビット線ＢＬの電位変化を上記蓄積ノードに伝える信号経路を構成するので、この実施例のようなプレート電極ＰＬをそれ自身を利用した配線によって相互に接続してすることが有益なものとなる。 That is, since constituting the signal path for transmitting the potential change of the bit line BL parasitic capacitance exists between the storage node and a bit line BL of the memory cell in the longitudinal direction of the cross section to the storage node, as in this embodiment the a plate electrode PL becomes beneficial to be connected to each other by a wiring which uses itself.
図４には、この発明に係るＤＲＡＭのワード系の制御動作の一実施例の説明図が示されている。 Figure 4 is an explanatory view of an embodiment of a control operation of the word-based DRAM according to the present invention. メモリマット構成は、ビット線方向に配列された４つのメモリマットが代表として例示的に示されており、上記ビット線方向の両側が端メモリマット（以下単に端マットという）とされ、センスアンプＳＡに挟まれたメモリマットは通常メモリマット（以下、単に通常マットという）とされる。 Memory mat structure is illustratively shown four memory mats arranged in the bit line direction as a representative, both sides of the bit line direction is set to the end memory mat (hereinafter referred to simply as end mat), the sense amplifier SA memory mats sandwiched the normal memory mat (hereinafter, simply usually referred mats) are. センスアンプＳＡがメモリマットの１つ置きのビット線に接続されるため、上記端マットでは、半分のビット線がダミーとされる。 Since the sense amplifier SA is connected to the bit line of every other memory mats, in the end mat, half of the bit line is a dummy. このため、上記端マットのワード線が選択されると、選択されるメモリセルの数は、上記通常マットのワード線が選択される場合の半分の数のメモリセルしか選択されない。 Therefore, when the word line of the end mat is selected, the number of memory cells selected have only a half-selected number of memory cells when the normal word line of the mat is selected.
ワード線は、上記メモリマットの上下に分散配置されるサブワードドライバＳＷＤにより選択される。 Word lines is selected by the sub-word drivers SWD which are distributed above and below the memory mat. サブワードドライバＳＷＤは、ワード線の延長方向に並べられた図示しないメモリマットに対して共通に設けられるメインワードドライバＭＷＤで形成されたメインワード線の選択信号と、サブワード線選択信号とを受けて、１つのメインワード線に割り当てられた前記４本のサブワード線の中から１本のサブワード線（以下、単にワード線という場合もある）を選択する。 Sub-word drivers SWD receives a selection signal of the main word line formed in the main word driver MWD provided commonly to the memory mats, not shown, arranged in the extension direction of the word line, and a sub-word line select signal, the assigned to one main word line of the four sub word lines one sub-word lines (hereinafter, also simply referred word line) is selected.
この実施例では、センスアンプをメモリマットのビット線の両側に分散配置し、かかるメモリマットをビット線方向に複数個設けた場合には、端マットは常に一対が両端部に設けられることに着目し、上記のように変則的に半分のメモリセルしか選択できない端マットを、上記通常マットと同様なデータ記憶エリアとして有効に使用することを考え、端マットのワード線を選択するときには両側の端マットのワード線を同時に選択する。 In this embodiment, the sense amplifier is distributed on both sides of the bit lines of the memory mats, the case of providing a plurality in the bit line direction such memory mats, end mat is always focused on the pair is provided at both ends and, both end when the end mat can not be selected only irregularly half of the memory cell as described above, consider be used effectively as the normal mat and similar data storage area, selects a word line of the end mat at the same time to select a word line of the mat.
（ａ）や（ｂ）に例示的に示されているように、通常マット０と１にそれぞれに４本のビット線が存在する場合、センスアンプブロック（ＳＡ Ｂlock) ０に設けられる２個のセンスアンプＳＡは、端マットの２本のビット線ＢＬＢと通常マット０の２本のビット線ＢＬＴに接続される。 As illustratively shown in (a) or (b), in a case where there are four bit lines in each normal mat 0 and 1, the sense amplifier block (SA Block) 0 to two provided the sense amplifier SA is connected to two bit lines BLT of two bit lines BLB and normal mat 0 of end mat. センスアンプブロック１に設けられる２個のセンスアンプＳＡは、通常マット０の２本のビット線ＢＬＢと通常マット１の２本のビット線ＢＬＴに接続される。 Two sense amplifiers SA provided in the sense amplifier block 1 is connected to two bit lines BLB and normal two bit lines BLT mat 1 normal mat 0. そして、センスアンプブロック２に設けられる２個のセンスアンプＳＡは、通常マット１の２本のビット線ＢＬＢと端マットの２本のビット線ＢＬＴに接続される。 Then, two sense amplifiers SA provided in the sense amplifier block 2 is connected to two bit lines BLT of two bit lines BLB and end mat usually mat 1. 端マットにおいては、センスアンプに接続されないビット線はダミーとされる。 In end mat, bit lines which are not connected to the sense amplifier is a dummy.
例えば、通常マット０のワード線を選択すると、かかるワード線は４本のビット線と交差する４個のメモリセルを選択することができ、通常マット０を挟んで設けられる２つのセンスアンプブロック０と１のセンスアンプによって、上記４つのメモリセルの記憶情報が増幅され、上記ワード線の選択動作によって記憶キャパシタの失われかかった記憶電荷がもとの電荷の状態に戻されるという再書き込み（リフレッシュ動作）が行なわれる。 For example, selecting a word line of the normal mat 0, such word line can be selected four memory cells that intersect the four bit lines, two sense amplifier blocks provided across the normal mat 0 0 When the first sense amplifier, information stored in the four memory cells are amplified, rewriting (refreshing that lost verge storage charge of the storage capacitor by selecting operation of the word line is returned to the state of the original charge operation) is performed. つまり、ダイナミック型メモリセルは、ワード線の選択動作によってアドレス選択ＭＯＳＦＥＴをオン状態にして、記憶キャパシタをビット線と接続し、ビット線の寄生容量との間でチャージシェアを生じしめてビット線に記憶電荷に対応した微小電圧の変化を生じさせるという破壊的な読み出し動作を行なうので、ワード線を選択した場合には、それと交差するビット線に接続されたセンスアンプの増幅動作によって選択されたメモリセルの再書き込みを必須とするものである。 That is, the dynamic memory cell, and the address selection MOSFET is turned on by word line selecting operation, a storage capacitor connected to the bit line, storage tighten cause charge sharing between the parasitic capacitance of the bit line to the bit line since performing destructive read operation that results in a change of the minute voltage corresponding to the charge, if you select the word line therewith a memory cell selected by amplifying operation of the sense amplifier connected to the bit line crossing it is intended to re-write of the essential.
これに対して、端マットのワード線を選択すると、かかる端マットのワード線は２本のビット線と２本のダミー配線と交差するものであり、２個のメモリセルしか選択することができない。 In contrast, when selecting a word line of the end mat, the word lines of such end mat is intended to intersect the two bit lines and two dummy lines, only two memory cells can not be selected . したがって、上記端マットのワード線も選択するようにして、データの書き込みや読み出しを行なうようにした場合には、半分のデータしか入出力できないのでメモリとして使い勝手が悪くなる。 Thus, as also selected word line of the end mats, when to perform the writing and reading of data, only half of the data usability is deteriorated as a memory can not be output. そこで、（ｂ）に示すように、端マットのワード線を選択するときは、常に両側の端マットのワード線を選択するものとする。 Therefore, (b), the time for selecting a word line of the end mat is always assumed to select the word line on either side of end mat. このようにすると、１回のワード線選択によって選択されるメモリセルの数は、通常マットと同じく４個とすることができる。 In this way, the number of memory cells selected by one word line selection may be a normal mat Like four and. このように端マットに関しては、常に２つのワード線を同時に選択させるという簡単な構成によって、通常マットと同じビット線選択動作により同様なデータの書き込みと読み出しを行なうようにすることができる。 Thus with respect to the end mats always with a simple configuration that is selected at the same time the two word lines, it is possible to perform the writing and reading of similar data in the same bit line selecting operation and normal mat.
上記構成では、端マットも記憶エリアの一部として有効に利用することができるものであるので、例えば微細化されたメモリセルにおいて、センスアンプの読み出しマージンを確保するために、端マットのビット線をセンスアンプの読み出し用の参照用電圧を形成するためにだけ用いる場合に比べて、上記センスアンプの読み出しマージンを確保した上で、ビット当たりのチップ専有面積を小さくすることができるものである。 In the above arrangement, since it is one that can end mat also effectively utilized as part of the storage area, for example in the miniaturized memory cell, in order to secure a read margin of the sense amplifier, the bit lines of the end mat the compared with the case of using only for forming a reference voltage for reading the sense amplifier, while securing a read margin of the sense amplifier, in which it is possible to reduce the chip area occupied per bit.
図５には、この発明に係るＤＲＡＭのメインワードドライバＭＷＤの一実施例の回路図が示されている。 FIG. 5 is a circuit diagram of an embodiment of a main word driver MWD of a DRAM according to the present invention. 同図（ａ）には、通常マットのメインワードドライバが示され、同図（ｂ）には、２つの端マットに対応したメインワードドライバが示されている。 In FIG. (A) is usually mat main word driver is shown in FIG. (B), the main word driver corresponding to the two end mat is shown.
（ａ）において、信号ＲＭＳＴ＜１５：０＞は、前記図１のように３２個のメモリマットを２個ずつを１組として１６個に分けた場合のマット選択信号であり、信号ＲＦ３ＴとＲＦ６Ｔはプリデコード信号である。 (A), the signal RMST <15: 0> is a mat selection signal when divided 32 memory mats as described above Figure 1 in 16 by two as a pair, the signal RF3T and RF6T it is a predecode signal. 通常マットでは、プリチャージ信号ＲＭＳＸＤＰＴ＜１５：０＞より、選択マットのプリチャージＭＯＳＦＥＴＱ３がオフ状態となり、信号ＲＭＳＴ＜１５：０＞のロウレベルにより、１つのメモリマット列（図１の例では４つのメモリマット）において、上記プリデコード信号ＲＦ３ＴとＲＦ６Ｔよりオン状態にされたＭＯＳＦＥＴＱ１とＱ２を通して、インバータ回路ＩＶ１の入力端子の上記プリチャージ電圧をディスチャージさせる。 In normal mat, the precharge signal RMSXDPT: from <15 0>, the precharge MOSFETQ3 selection mat turned off, the signal RMST: the low level of <15 0>, one memory mat columns (four in the example of FIG. 1 in memory mats), through MOSFETQ1 and Q2 which are turned on from the pre-decode signal RF3T and RF6T, thereby discharging the precharge voltage of the input terminal of the inverter circuit IV1. この入力端子のロウレベルにより、メインワード線の選択信号ＲＭＷＬＢは、選択レベルのロウレベルにされる。 The low level of the input terminal, the selection signal RMWLB main word line is in the low level of the selection level.
選択マットにおける非選択ワード線は、上記インバータ回路ＩＶ１の入力信号のプリチャージ電圧に対応したロウレベルによって、かかる入力端子と動作電源端子との間に設けられたＰチャンネル型の帰還ＭＯＳＦＥＴＱ４がオン状態となって、上記非選択レベルに対応したプリチャージ電圧を維持する。 Unselected word lines in the selected mat and feedback MOSFETQ4 the on state of the P-channel type provided between the low level corresponding to the precharge voltage of the input signal, and such input terminals as the operation power supply terminal of the inverter circuit IV1 It is to maintain the precharge voltage corresponding to the non-select level. 非選択のメモリマットでは、プリチャージ信号ＲＭＳＸＤＰＴ＜１５：０＞がロウレベルの非選択レベルのままとなり、上記プリチャージ動作を維持する。 The non-selected memory mat, the precharge signal RMSXDPT <15: 0> is kept at a low level of non-selection level, maintaining said precharge operation.
（ｂ）において、信号ＲＭＳＥＴは、端マットの選択信号であり、信号ＲＦ３ＴとＲＦ６Ｔはプリデコード信号である。 (B), the signal RMSET are selective signal end mat, signal RF3T and RF6T are predecoded signals. 端マットでは、それに対応したプリチャージ信号ＲＭＳＸＤＰＥＴより、端マットのプリチャージＭＯＳＦＥＴがオフ状態となり、信号ＲＭＳＥＴのロウレベルにより、２つの端マット列（図１の例では４つのメモリマット）において、上記プリデコード信号ＲＦ３ＴとＲＦ６Ｔよりオン状態にされたＭＯＳＦＥＴを通して、それぞれのインバータ回路の入力端子の上記プリチャージ電圧をディスチャージさせる。 The end mat, than the precharge signal RMSXDPET corresponding thereto, end mat precharge MOSFET is turned off, the low level signal RMSET, at two end mat columns (four memory mats in the example of FIG. 1), the pre through MOSFET that is turned on than that decode signal RF3T and RF6T, thereby discharging the precharge voltage of the input terminals of the inverter circuit. この入力端子のロウレベルにより、２つの端マットに対応したメインワード線の選択信号ＲＭＷＬＢは、選択レベルのロウレベルにされる。 The response to the low level of the input terminal, the selection signal of the main word line corresponding to the two end mat RMWLB is the low level of the selection level.
端マットにおける非選択ワード線は、前記通常マットの場合と同様に上記インバータ回路の入力信号のプリチャージ電圧に対応したロウレベルによって、かかる入力端子と動作電源端子との間に設けられたＰチャンネル型の帰還ＭＯＳＦＥＴがオン状態となって、上記非選択レベルに対応したプリチャージ電圧を維持する。 Unselected word lines at the end mats by low level corresponding to the precharge voltage of the input signal of the inverter circuit as in the case of the normal mat, P-channel type provided between such input terminal and the operating power supply terminal feedback MOSFET is turned on, to maintain the precharge voltage corresponding to the non-selection level. 通常マットのワード線が選択されるときには、端マットでは、プリチャージ信号ＲＭＳＸＤＰＥＴがロウレベルの非選択レベルのままとなり、上記プリチャージ動作を維持する。 When the word line of the normal mat is selected, the end mat, the precharge signal RMSXDPET is remains low level of non-selection level, maintaining said precharge operation.
前記のような階層ワード線方式では、メインワード線の選択動作によって、下層のサブワード線（ワード線）が選択されるものであるので、端マットのメインワードドライバに対しては、同時選択状態を作り出すような簡単な回路変更によって、上記のような端マットのワード線選択を行なわせることができる。 In a hierarchical word line system as described above, the selecting operation of the main word line, since it is intended to lower the sub-word lines (word lines) are selected for the end mat main word driver, a simultaneous selection state a simple circuit modifications as produce, it is possible to perform word line selection end mat as described above.
図６には、この発明に係るＤＲＡＭのワード系の制御動作の他の一実施例の説明図が示されている。 Figure 6 is an explanatory diagram showing another embodiment of a control operation of the word-based DRAM according to the present invention. メモリマット構成は、ビット線方向に配列された７つのメモリマットが代表として例示的に示されており、上記ビット線方向の両側が端とされる。 Memory mat configuration, seven memory mats arranged in the bit line direction is typically illustrated, on both sides of the bit line direction is the end. そして、センスアンプＳＡに挟まれた通常マットのうち、中央に設けられたものを中央マットとし、実質的に端マットとして扱うようにする。 Of the normal mat sandwiched between the sense amplifier SA, those provided at the center and the center mat, so that substantially handled as end mat. この構成は、通常マットを２つ同時に選択する場合に向けられている。 This arrangement is directed to the case of selecting the normal mat 2 at the same time. つまり、前記図１のように３２個のメモリマットを１６個ずつ２組に分けて、２つのメモリマットを同時に選択する場合のワード系選択制御にも対応するもきである。 That is, FIG divided 1 as the 32 memory mats into 16 two sets is Ki also corresponding to a word-based selection control when simultaneously selecting two memory mats.
（ａ）のように通常マット０と２のワード線を同時に選択して、読み書き出しビット数を増加させる場合、（ｂ）のように端マットの２つのワード線と中央マットのワード線を組み合わせる。 (A) Normal Select mat 0 and 2 of the word line at the same time as, when increasing the number of writing bits read, combining the two word lines and the word lines of the center mat to end mat as (b) . つまり、中央マットの左側のセンスアンプ（センスアンプブロック）２に接続されたビット線のメモリセルは、左側端マットとビット線に接続されたメモリセルと組み合わせ、中央マットの右側のセンスアンプ（センスアンプブロック）３に接続されたビット線のメモリセルは、右側端マットとビット線に接続されたメモリセルと組み合わせる。 That is, the memory cell of the left side of the sense amplifier (sense amplifier block) the bit line connected to the second central mat memory cell combination which is connected to the left end mat and the bit line, the right sense amplifier of the central mat (sense memory cell of the amplifier block) the bit line connected to 3, combined with the memory cell connected to the right end mats and the bit line.
例えば、上記図４に示したマット構成を２組設けても、上記と同じに読み書きビット数を増加させることができる。 For example, also be provided two sets of mat structure shown in FIG. 4, it is possible to increase the same the number of read and write bits as described above. しかしながら、端マットが４つとなり、それに応じて活性化させるワード線が４本と多くなり、ワード線選択の消費電流も大きくなる。 However, the end mat 4 Tsutonari, word lines to be activated is increased and four, also increases the current consumption of the word line selection accordingly. そして、端マットにおいて、ダミービット数が増加してビット当たりの専有面積が増加する。 Then, at the end mats, area occupied per bit number dummy bits is increased to increase. 上記のように中央マットを配置し、その半分のビット線を両側の端マットのビット線と組み合わせ構成では、上記ダミービット数の発生を最小にできるので専有面積も小さくなし、ビット線の選択回路も共通化できるものとなる。 A central mat arranged as described above, the in bit lines and a combination structure of a half of the bit lines on both sides of the end mats, it is possible to minimize the generation number of the dummy bits occupied area even without small, the bit line selection circuit also the ones that can be shared.
上記において、中央マットの定義は、必ずしも複数のメモリマット列の中央に配置されている必要はない。 In the above, the definition of the central mat does not necessarily have to be arranged in the center of the plurality of memory mats column. 図６において左側の端マットに隣接する通常マット０を上記中央マットとして用いることもできる。 Normal mat 0 adjacent the end mat left can also be used as the central mat 6. ただし、この場合には、左端マットの選択のときと、右端マットの選択のときとで、それと対として選択される中央マット（通常マット０）との距離が大きく異なるために、書き込みや読み出しの信号伝達経路が遅い方に律束されて実質的な動作速度が遅くなってしまう。 However, in this case, as for the selection of the left mat, in the case of the right end mat selected, therewith to differ greatly from the middle mat is selected as the pair (usually mat 0), the writing and reading substantial operating speed is Ritsutaba towards the signal transduction pathway is slow is delayed. したがって、図６の実施例のように物理的に複数のメモリマット列の中央部に設けられた通常マットを上記中央マットとして用いるのがよい。 Therefore, it is preferable to use as the central mat physically normal mat provided in a central portion of the plurality of memory mats columns as in the embodiment of FIG.
図７には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例の回路図が示されている。 Figure 7 is a circuit diagram showing one embodiment of a sense amplifier portion of the dynamic RAM according to the present invention. センスアンプＳＡは、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。 The sense amplifier SA is constituted by CMOS latch circuit and the gate and the drain are made of the amplification MOSFET Q5, Q6 and P-channel type amplification MOSFETMOSFETQ7, Q8 of N-channel type which is in cross-coupled latch form. Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＳＤＮに接続される。 The source of the N-channel type MOSFETQ5 Q5 and Q6 are connected to a common source line SDN. Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＳＤＰに接続される。 The source of the P-channel type MOSFETQ7 and Q8 are connected to a common source line SDP. 上記共通ソース線ＳＤＮとＳＤＰには、図示しないパワースイッチＭＯＳＦＥＴを通して動作電圧、回路の接地電位ＶＳＳと動作電圧ＶＤＬが供給される。 Above the common source line SDN and SDP, operating voltage through the power switch MOSFET (not shown), the operating voltage VDL and the ground potential VSS of the circuit is supplied. 特に制限されないが、パワースイッチＭＯＳＦＥＴは、上記センスアンプ部に分散して設けるようにしてもよい。 Is not particularly limited, the power switch MOSFET may be provided dispersed in the sense amplifier portion.
上記センスアンプＳＡの入出力ノードには、相補ビット線ＢＬＴ０とＢＬＢ０を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線ＢＬＴ０とＢＬＢ０にハーフプリチャージ電圧ＶＤＬ／２を供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。 The sense amplifier to the output node of the SA, the equalization MOSFETQ11 shorting complementary bit lines BLT0 and BLB0, precharge consisting supply switch MOSFETQ9 and Q10 with the complementary bit line BLT0 and BLB0 a half precharge voltage VDL / 2 ( equalize) circuit is provided. これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ（ビット線イコライズ）信号ＢＬＥＱが供給される。 The gates of these MOSFETQ9~Q11 are common to the pre-charge (bit line equalize) signal BLEQ is supplied. このプリチャージ信号ＢＬＥＱを形成するドライバ回路は、図示しないが、上記図１に示したクロスエリア１８にインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。 Driver circuits for forming the precharge signal BLEQ, although not shown, is provided an inverter circuit in the cross area 18 shown in FIG. 1, to the rising and rising fast. つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリア１８に分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。 That is, prior to the word line selecting timing at the start of the memory access, and is to switch the MOSFETQ9~Q11 constituting the pre-charge circuit at a high speed through an inverter circuit provided distributed in each cross area 18 .
センスアンプＳＡの一対の入出力ノードは、相補ビット線ＢＬＴ０，ＢＬＢ０に接続されることの他、ＭＯＳＦＥＴＱ１２とＱ１３からなるカラム（Ｙ）スイッチ回路を介してセンスアンプ列に沿って延長されるローカル（サブ）入出力線ＬＩＯＴ，ＬＩＯＢに接続される。 A pair of input and output nodes of the sense amplifier SA, the other being connected to the complementary bit line BLT0, BLB0, local be extended along the sense amplifier array through a column (Y) switch circuit consisting MOSFETQ12 and Q13 ( sub) output line LIOT, is connected to the LIOB. 上記ＭＯＳＦＥＴＱ１２とＱ１３のゲートは、カラム選択線ＹＳに接続され、かかるカラム選択線ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプＳＡの入出力ノードとローカル入出力線ＬＩＯＴとＬＩＯＢを接続させる。 The gate of the MOSFETQ12 and Q13 are connected to the column select line YS, if such a column select line YS is the selected level (high level) turns on, input and output nodes and local input and output lines of the sense amplifier SA LIOT to connect the LIOB with. 例示的に示されている他の相補ビット線ＢＬＴ１，ＢＬＢ１、ＢＬＴ２，ＢＬＢ２にも上記同様なセンスアンプ、プリチャージ回路及びカラムスイッチ回路が設けられる。 Exemplarily shown other complementary bit lines are BLT1, BLB1, BLT2, the same sense amplifier in BLB2, a precharge circuit and a column switch circuit is provided.
これにより、センスアンプＳＡの入出力ノードは、それを挟んで設けられる２つのメモリマット（例えば前記ＭＡＴ０とＭＡＴ１）のうち、選択されたメモリマットのワード線との交点に接続されたメモリセルの記憶電荷に対応して変化するビット線のハーフプリチャージ電圧に対する微小な電圧変化を、非選択とされたメモリマット側のビット線のハーフプリチャージ電圧を参照電圧として増幅し、上記カラム選択線ＹＳにより選択されたものが、上記カラムスイッチ回路（Ｑ１２とＱ１３）等を通してローカル入出力線ＬＩＯＴ，ＬＩＯＢに伝えられる。 Thus, input and output nodes of the sense amplifier SA, the two provided across it in the memory mat (e.g. the MAT0 the MAT1), the memory cells connected to intersections of the word lines of a selected memory mat a small voltage change to half precharge voltage of the bit line which changes in response to stored charge, amplifies the half precharge voltage of the unselected and memory mat side of the bit line as a reference voltage, the column select line YS those selected by the local input and output lines LIOT through the column switch circuit (Q12 and Q13) or the like, is transmitted to the LIOB.
前記図１のように、メインワード線の延長方向に並ぶセンスアンプ列上を上記ローカル入出力線ＬＩＯＴとＬＩＯＢ及が延長され、必要に応じてかかるローカル入出力線にサブ増幅回路が設けられて増幅された信号が伝えられる。 As FIG. 1, the sense amplifier array above arranged in the extending direction of the main word line is the local input and output lines LIOT and LIOB 及 extended, with the sub-amplifier circuit is provided in the local input lines Kakaru optionally the amplified signal is transmitted. そして、後述するように上記ビット線方向に並ぶメイン入出力線ＭＩＯに接続されて、データ出力回路あるいはデータ入力回路に導かれる。 Then, connected to the main output line MIO arranged in the bit line direction, as described below, it is directed to a data output circuit or the data input circuit.
図８には、この発明に係るＤＲＡＭのロウ系の選択回路の一実施例の回路図が示されている。 Figure 8 is a circuit diagram of an embodiment of a row-system selecting circuit of a DRAM according to the present invention. この実施例では、前記端マット又は通常メモリマットの１つを冗長回路として用いる場合のロウ系の選択回路の一部回路図が示されている。 In this embodiment, part circuit diagram of the row-system selecting circuit in the case of using one of the end mats or normal memory mats as a redundant circuit. 図８（ａ）には、折り返しビット線方式で、かつ、シェアードセンスアンプ方式の場合におけるロウ系選択回路が参考例として示され、図８（ｂ）には、上記冗長用のメモリマットに対応したプリチャージ制御信号発生回路とメインワードドライバの回路図が示されている。 The FIG. 8 (a), in the folded bit line system, and is shown as an example a row-system selecting circuit reference in the case of a shared sense amplifier scheme, in FIG. 8 (b) corresponds to the memory mats for the redundant circuit diagram of a precharge control signal generating circuit and a main word driver is shown that.
前記のようなシェアードセンスアンプ方式では、センスアンプを挟んで両側に設けられるメモリマットのうち一方を冗長用として用いた場合には、正規メモリマット側にワード線又はビット線不良が存在することの救済判定後のマット選択信号ＲＦ９Ｔにより、上記冗長用のメモリマットに対応したシェアードスイッチ制御信号ＳＨＲ、プリチャージ信号ＢＬＥＱを発生し、かかるシェアードスイッチＭＯＳＦＥＴのスイッチ制御及びプリチャージ回路の動作終了を遅延回路（ディレイ）で時間合わせを行なって、かかる冗長用メモリマットに対応したメインワード線の選択動作を行なうものである。 The shared sense amplifier system as described above, when used as one of the redundant of the memory mat provided at both sides of the sense amplifier, of the presence word line or the bit line defect in the normal memory mat side the mat selection signal RF9T after repair determination, shared switch control signal SHR corresponding to memory mats for the redundant precharge signal BLEQ to generate a delay circuit termination of the operation of the switch control and the pre-charge circuit of such shared switch MOSFET by performing time matching in (delay), and performs the selection operation of the main word line corresponding to such a redundant memory mat.
これに対して、前記実施例の端マット及び中央マットを冗長回路として用いる場合には、正規回路に対応した通常マットのタイミング信号ＲＡＣＴにより正規回路と同時にプリチャージ制御信号を発生させる。 In contrast, in the case of using the end mat and a central mat of Example as a redundant circuit simultaneously generates a precharge control signal and the normalization circuit by the timing signal RACT normal mat corresponding to the normal circuit. そして、かかる冗長マットのメインワード線は、救済判定後の冗長マットのマット選択信号ＲＦ９Ｔを用いて、上記冗長マットのメインワード線を選択する。 The main word lines of such redundant mat with mat selection signal RF9T redundant mat after repair determination, selects the main word line of the redundant mat. この構成では、先行して上記メインワード線を選択状態にするための必要とされるプリチャージ動作が既に終了しているために、前記のような遅延回路（ディレイ）を挿入することく、メインワード線の選択動作を行なわせることができる。 In this configuration, in order to previously precharge operations needed for the selected state the main word line is already completed, Kotoku inserts a delay circuit (delay) as described above, the main it is possible to perform the selection operation of the word line.
上記構成において、仮に正規回路において不良が存在しない場合には、上記冗長マットのワード線は選択されないから、上記のようなプリチャージ動作を終了させても何ら問題なく、上記正規回路の動作終了によりプリチャージ回路がプリチャージ動作を行なうので、上記正規回路のメモリアクセス時間においてビット線のプリチャージ電圧がリーク電流等により多少減少しても、次のメモリサイクルでの冗長回路の選択動作には何ら問題を生じさせない。 In the above structure, if in the absence of failure in normal circuits, because the word lines of the redundant mat is not selected, without any problems even to end the precharge operation described above, the operation end of the normal circuit since the precharge circuit performs a precharge operation, even if the precharge voltage of the bit line in the memory access time of the normal circuit is slightly reduced due to a leakage current or the like, at all the selecting operation of the redundant circuit in the next memory cycle It does not cause a problem.
図９には、上記図８のロウ系選択回路の動作を説明するための波形図が示されている。 9 shows a waveform diagram for explaining the operation of the row-system selecting circuit of FIG 8 is shown. 図９（ａ）は参考例としての前記図８（ａ）の回路動作に対応し、図９（ｂ）はこの発明に係る前記図８（ｂ）の回路動作に対応している。 9 (a) is corresponding to the circuit operation of FIG. 8 as a reference example (a), FIG. 9 (b) corresponds to the circuit operation of FIG. 8 according to the present invention (b).
図９（ａ）のように、冗長マットを冗長判定後（ヒット）を待ってシェアードスイッチ選択信号ＳＨＲ、プリチャージ信号ＢＬＥＱをロウレベルにする構成では、それらの動作に必要な時間を確保するために、前記のような遅延回路を設けてワード線ＳＷＬの選択タイミングを遅らせる必要がある。 As shown in FIG. 9 (a), the redundant mat redundancy determination after the shared switch select waiting (hit) signals SHR, in the configuration in which the low level of the precharge signal BLEQ, in order to secure the time required for their operation , it is necessary to delay the selection timing of the word line SWL is provided a delay circuit as described above. このとき、正規マットでは、上記冗長判定（ヒット）に従って、マット自体が非選択となるので信号ＳＨＲ、ＢＬＥＱ、ＦＸＢはハイレベルのままにされ、サブワード線ＳＷＬも非選択状態にされる。 In this case, the regular mat, according to the above redundancy judgment (hit), the signal SHR since the mat itself becomes unselected, BLEQ, FXB is at the high level, the sub-word line SWL is also deselected.
これに対して、本願発明では、図９（ｂ）のように、冗長マットを冗長判定後（ヒット）を待たずに、クロック信号ＣＬＫに対応して冗長マットのプリチャージ信号ＢＬＥＱ及びサブワード選択選択線ＦＸＢをロウレベルにし、冗長判定（ヒット）によって直ちにサブワード線ＳＷＬを選択状態にすることができる。 In contrast, in the present invention, as shown in FIG. 9 (b), the redundant mat without waiting for the post-redundancy determination (hit), the precharge signal BLEQ and subword selection selection of the redundant mat in response to the clock signal CLK the line FXB low level, can be immediately the sub-word line SWL to the selected state by the redundant determination (hit). 上記サブワード選択線ＦＸＢについては後に説明する。 It will be described later the sub-word select line FXB. 正規マットでは、上記クロック信号ＣＬＫに対応して上記プリチャージ信号ＢＬＥＱ及びサブワード選択選択線ＦＸＢがロウレベルにされており、冗長判定（ヒット）があると上記プリチャージ信号ＢＬＥＱ及びサブワード選択線ＦＸＢがハイレベルに戻される。 Regular mat, in response to the clock signal CLK and the precharge signal BLEQ and sub-word select select line FXB is set to the low level, the redundancy judgment if there is (hit) the precharge signal BLEQ and sub-word select line FXB is high It is returned to the level.
図１０には、この発明に係るＤＲＡＭのＩＯ（入出力線）系回路の一実施例のブロック図が示されている。 FIG 10, a block diagram of an embodiment of the IO (input and output line) circuit of DRAM according to the present invention. この実施例では、前記図４と同様にメモリマットは、端マットと２つの通常マットから構成される。 In this embodiment, the memory mats in the same manner as FIG. 4 is comprised of the end mats and two normal mat. そして、各メモリマットの間に挟まれて形成されたセンスアンプブロック（ＳＡ Ｂlock) ０、１及び２のそれぞれにローカル入出力線ＬＩＯ＜０＞、ＬＩＯ＜１＞及びＬＩＯ＜２＞がそれぞれ設けられる。 Then, provided the local input and output lines LIO <0>, LIO <1> and LIO <2> are each respectively interposed between the sense amplifier blocks formed by the (SA Block) 0,1 and 2 between each memory mat It is.
これに対して、上記メモリマットの配列方向、言い換えるならば、ビット線の延長方向にメイン入出力線ＭＩＯ＜０＞とＭＩＯ＜１＞が設けられる。 In contrast, the arrangement direction of the memory mats, in other words, the main input and output lines MIO and <0> MIO <1> is provided in the extending direction of the bit line. これにより、上記のようなメモリマット構成で、２ビットの単位でのデータを入出力するとき、ローカル入出力線ＬＩＯ＜０＞をメイン入出力線ＭＩＯ＜０＞に対応させ、ローカル入出力線ＬＩＯ＜１＞をメイン入出力線ＭＩＯ＜１＞に対応させた場合、（ａ）のように通常マット１のワード線を選択した場合には、残りのローカル入出力線ＬＩＯ＜２＞は、上記ローカル入出力線ＬＩＯ＜１＞がメイン入出力線ＭＩＯ＜１＞に対応させられているために、データの衝突を避けるためにメイン入出力線ＭＩＯ＜０＞に対応させる必要がある。 Thus, in the memory mat structure as described above, when the input and output data in 2-bit units, the local input and output lines LIO <0> to correspond to the main output line MIO <0>, local input lines If LIO the <1> to correspond to the main output line MIO <1>, if you select a word line of the normal mat 1 as (a) the remaining local input and output lines LIO <2> is for the local input and output lines LIO <1> is made to correspond to the main output line MIO <1>, it is necessary to correspond to the main output line MIO <0> to avoid data collision.
しかしながら、前記説明したように端マットにおいて，同時に２つのワード線を選択した場合には、前記のように左端マットに対応したローカル入出力線ＬＩＯ＜０＞が上記メイン入出力線ＭＩＯ＜０＞に対応させられているため、右端マットに対応した上記ローカル入出力線ＬＩＯ＜２＞は、上記通常マット１のワード線が選択された場合とは逆に、データの衝突を避けるためにメイン入出力線ＭＩＯ＜１＞に対応させる必要がある。 However, in the above end mat as described, when you select simultaneously two word lines, the local input and output lines LIO <0> is the main input and output lines MIO <0> corresponding to the left end mat as because it is made to correspond to, the local input and output lines LIO corresponding to the right end mat <2> is, contrary to the case where the word lines of the normal mat 1 is selected, the main entrance to avoid collisions of data it is necessary to correspond to the output lines MIO <1>.
そこで、この実施例では上記のように一方の端マットと通常マットの間に設けられたセンスアンプブロック２に設けられるローカル入出力線ＬＩＯ＜２＞については、メイン入出力線ＭＩＯ＜０＞とＭＩＯ＜１＞との間に切り換えスイッチが設けられ、通常マットアクセス時と端マットアクセス時とで上記のような対応とすべく信号伝達経路の切り換えが行なわれる。 Therefore, for the above as one end mats and local input and output lines LIO provided in the sense amplifier block 2 provided between the normal mat <2> In this example, the main input and output lines MIO <0> MIO <1> changeover switch is provided between the switching signal transmission path in order to the corresponding as described above is carried out at a time when the end mat access normal mat access.
図１１には、この発明に係るＤＲＡＭのＩＯ（入出力線）系回路の一実施例の回路図が示されている。 Figure 11 is a circuit diagram showing one embodiment of IO (input and output line) circuit of DRAM according to the present invention. 同図は、前記図１０に示した実施例におけるＬＩＯ−ＭＩＯスイッチ回路の回路図が示されている。 Figure is a circuit diagram of LIO-MIO switch circuit in the embodiment shown in FIG. 10 is shown. この実施例では、ＣＭＯＳバスゲートタイプのスイッチが示されているが、サブアンプ等による接続の場合も同様である。 In this embodiment, the CMOS bus gate type switch is shown, the same applies to the case of connection by the sub-amplifier or the like.
前記図１０のＬＩＯ＜０＞のようにローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとを一対一に対応して選択的に接続する場合には、当該メモリマットが非選択のときには、それに対応したプリチャージ信号ＢＬＥＱがハイレベルとされ、相補のローカル入出力線ＬＩＯＴ０とＬＩＯＢ０がイコライズＭＯＳＦＥＴとプリチャージＭＯＳＦＥＴによってプリチャージ電圧ＶＢＬＲに維持され、ＣＭＯＳスイッチＭＯＳＦＥＴＱ２０〜Ｑ２３はオフ状態となる。 When selectively connecting in a one-to-one correspondence with the local input and output lines LIO and the main input and output lines MIO as LIO <0> of FIG. 10, when the memory mats are not selected, correspondingly precharge signal BLEQ who is a high level, the complementary local input and output lines LIOT0 with LIOB0 is maintained at the precharge voltage VBLR by equalize MOSFET and a precharge MOSFET, CMOS switch MOSFETQ20~Q23 is turned off.
当該メモリマットが選択のときには、それに対応したプリチャージ信号ＢＬＥＱがロウレベルとされ、相補のローカル入出力線ＬＩＯＴ０とＬＩＯＢ０のイコライズＭＯＳＦＥＴとプリチャージＭＯＳＦＥＴがオフ状態となり、ＣＭＯＳスイッチＭＯＳＦＥＴＱ２０〜Ｑ２３がオン状態となって、ローカル入出力線ＬＩＯＴ０とＬＩＯＢ０をメイン入出力線ＭＩＯＴ０とＭＩＯＢ０に接続させる。 When the memory mats selected is precharged signal BLEQ is at a low level corresponding thereto, equalize MOSFET and a precharge MOSFET of local input and output lines LIOT0 and LIOB0 complementary are turned off, the CMOS switch MOSFETQ20~Q23 is turned on It turned and to connect the local input and output lines LIOT0 and LIOB0 the main output line MIOT0 and MIOB0. この構成は、前記ローカル入出力線ＬＩＯ＜１＞とメイン入出力線ＭＩＯ＜１＞との間のスイッチ回路においても同様である。 This arrangement also applies to the switching circuit between the local input and output lines LIO <1> and the main output line MIO <1>.
前記図１０のＬＩＯ＜２＞のようにメイン入出力線ＭＩＯ＜０＞とＭＩＯ＜１＞とでマット選択状態によって切り換えるものでは、それぞれにＣＭＯＳスイッチ回路を構成するＭＯＳＦＥＴＱ２０〜Ｑ２３及びＱ２４〜Ｑ２７が設けられる。 Wherein those switches by mat selected de main output line MIO and <0> MIO and <1> as shown in Figure LIO of 10 <2>, MOSFETQ20~Q23 and Q24~Q27 constituting the CMOS switch circuits, respectively It is provided. そして、通常マットが選択のときには、信号ＭＳＢがロウレベルとなってスイッチＭＯＳＦＥＴＱ２０〜Ｑ２３をオン状態として、前記のように相補のローカル入出力線ＬＩＯＴ２とＬＩＯＢ２を、メイン入出力線ＭＩＯＴ０とＭＩＯＢ０に接続させる。 Then, when the normal mat is selected, the on-state switch MOSFETQ20~Q23 signal MSB becomes a low level, the local input and output lines LIOT2 and LIOB2 complementary as described above, is connected to the main output line MIOT0 and MIOB0 . 端マットが選択のときには、信号ＭＳＥＢがロウレベルとなってスイッチＭＯＳＦＥＴＱ２４〜Ｑ２７をオン状態として、前記のように相補のローカル入出力線ＬＩＯＴ２とＬＩＯＢ２を、メイン入出力線ＭＩＯＴ１とＭＩＯＢ２に接続させる。 When end mat is selected, the switch MOSFETQ24~Q27 signal MSEB becomes a low level as an on state, the local input and output lines LIOT2 and LIOB2 complementary as described above, is connected to the main output line MIOT1 and MIOB2.
以上は、ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとの間にスイッチを設け、メイン入出力線ＭＩＯに複数のローカル入出力線ＬＩＯを割り当てて、選択されたもののみを上記メイン入出力線ＭＩＯに接続するという階層構造の入出力線に適用した場合について説明したが、上記ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとを直結して構成した場合でも、上記のように一方の端マットに対応したローカル入出力線に関しては、前記同様な切り換えスイッチが設けられる。 Above, a switch is provided between the local input and output lines LIO and the main output line MIO, by assigning a plurality of local input and output lines LIO to the main output line MIO, the main input and output line only those selected It has been described as being applied to the input and output lines of the hierarchical structure of connecting to the MIO, even when configured to direct the said local output line LIO and the main input and output line MIO, one end mat as described above with respect to local input and output lines corresponding to the same change-over switch is provided.
図１２には、この発明に係るＤＲＡＭのＩＯ（入出力線）系回路の他の一実施例のブロック図が示されている。 Figure 12 is a block diagram of another embodiment of IO (input and output line) circuit of DRAM according to the present invention. この実施例では、前記図６と同様にメモリマットは、端マットと２つの通常マットから構成される。 In this embodiment, the memory mats in the same manner as FIG. 6 is comprised of the end mats and two normal mat. そして、各メモリマットの間に挟まれて形成されたセンスアンプブロック（ＳＡ Ｂlock) ０ないし５のそれぞれにローカル入出力線ＬＩＯ＜０＞〜ＬＩＯ＜５＞がそれぞれ設けられる。 Then, the local input and output lines LIO <0> ~LIO <5> are respectively provided to each to the 5 sense amplifier block (SA Block) 0 not formed is interposed between the respective memory mats.
これに対して、上記メモリマットの配列方向、言い換えるならば、ビット線の延長方向にメイン入出力線ＭＩＯ＜０＞ないしＭＩＯ＜３＞が設けられる。 In contrast, the arrangement direction of the memory mats, in other words, to <0> to the main output line MIO in the extending direction of the bit lines MIO <3> provided. 上記のようなメモリマット構成で、メモリマットを２組に分けて、それぞれの組から２ビットずつ全体で４ビットの単位でのデータを入出力するとき、一方の組におけるローカル入出力線ＬＩＯ＜１＞をメイン入出力線ＭＩＯ＜１＞に対応させ、ローカル入出力線ＬＩＯ＜２＞をメイン入出力線ＭＩＯ＜０＞に対応させ、他方の組におけるローカル入出力線ＬＩＯ＜３＞をメイン入出力線ＭＩＯ＜２＞に対応させ、ローカル入出力線ＬＩＯ＜４＞をメイン入出力線ＭＩＯ＜４＞に対応させる。 In memory mat structure as described above, by dividing the memory mat into two groups, when input and output of data in units of total 4 bits by 2 bits from each set, the local input and output lines LIO in one set < 1> to correspond to the main output line MIO <1> a, to correspond to the local input and output lines LIO <2> to the main output line MIO <0>, the main local input and output lines LIO <3> in the other set to correspond to the input and output lines MIO <2>, to correspond to the local input and output lines LIO to <4> main output line MIO <4>.
上記の場合、（ａ）のように通常マット０と３のワード線を選択した場合には、上記ローカル入出力線ＬＩＯ＜１＞がメイン入出力線ＭＩＯ＜１＞に対応させられ、上記ローカル入出力線ＬＩＯ＜４＞がメイン入出力線ＭＩＯ＜３＞に対応させられているために、それぞれデータの衝突を避けるために他方のローカル入出力線ＬＩＯ＜０＞はメイン入出力線ＭＩＯ＜０＞に対応させ、ローカル入出力線ＬＩＯ＜５＞はメイン入出力線ＭＩＯ＜２＞に対応させる必要がある。 In the above case, it is to correspond to when selecting the normal word line of the mat 0 and 3 as in (a), said local input and output lines LIO <1> is the main input and output lines MIO <1>, the local for input and output lines LIO <4> are made to correspond to the main output line MIO <3>, the other of the local output line LIO to avoid collisions of data each <0> is the main output line MIO < 0> to correspond, local input and output lines LIO <5>, it is necessary to correspond to the main output line MIO <2>.
これに対して、（ｂ）のように２つの端マットと中央マットのワード線を選択した場合には、上記ローカル入出力線ＬＩＯ＜２＞がメイン入出力線ＭＩＯ＜０＞に対応させられ、上記ローカル入出力線ＬＩＯ＜３＞がメイン入出力線ＭＩＯ＜２＞に対応させられているために、それぞれデータの衝突を避けるために他方のローカル入出力線ＬＩＯ＜０＞はメイン入出力線ＭＩＯ＜１＞に対応させ、ローカル入出力線ＬＩＯ＜５＞はメイン入出力線ＭＩＯ＜３＞に対応させる必要がある。 In contrast, it is made to correspond to when the selected word line of the two end mats and central mat as (b) is the local input and output lines LIO <2> is the main input and output lines MIO <0> , to the local input and output lines LIO <3> are made to correspond to the main output line MIO <2>, other local input and output lines LIO to each avoid data collision <0> is the main input and output to correspond to the line MIO <1>, the local input and output lines LIO <5>, it is necessary to correspond to the main output line MIO <3>.
そこで、この実施例では上記のように一方の端マットと通常マットの間に設けられたセンスアンプブロック０と５に設けられるローカル入出力線ＬＩＯ＜０＞とＬＩＯ＜５＞については、メイン入出力線ＭＩＯ＜０＞とＭＩＯ＜１＞及びメイン入出力線ＭＩＯ＜２＞とＭＩＯ＜３＞との間にそれぞれ切り換えスイッチが設けられ、通常マットアクセス時と端マットアクセス時とで上記のような対応とすべく信号伝達経路の切り換えが行なわれる。 Therefore, the LIO <5> and above as local input and output lines LIO provided in the sense amplifier block 0 and 5 provided between the one end mats and normal mat <0> in this embodiment, the main entrance each selector switch is provided between the output line MIO and <0> MIO <1> and the main output line MIO <2> and MIO <3>, as described above in that during the time of the end mat access normal mat access switching signal transmission path is performed in order to a Do corresponding.
図１３には、この発明に係るＤＲＡＭにおける端マットのビット線構成の一実施例の概略構成図が示されている。 Figure 13 is a schematic diagram of an embodiment of a bit line structure of end mat in the DRAM according to the present invention. 図１３（ａ）は、単純一交点センスアンプ交互配置のアレイ構成図が示されている。 FIG. 13 (a) an array configuration diagram of a simple one intersection sense amplifier alternately arranged is shown. 端マットに関しては、センスアンプＳＡに接続されない無効ビット線がそのまま存在する。 For the end mat, invalid bit lines which are not connected to the sense amplifier SA is present as it is. メモリマットＭＡＴｎに対応したセンスアンプＳＡの他端側にも上記同様な端マットが設けられるが、同図では省略されている。 Although the same end mat is also provided on the other end side of the sense amplifiers SA corresponding to the memory mats MATn, in the drawing it is omitted. 上記のような無効ビット線（ダミービット線）が存在するために、端マットに設けられる有効なメモリセルの数が通常マットの半分になるので、前記説明したように両側の端マットのワード線を同時に選択して、２つ合わせて通常マットと同様にメモリアクセスを行なうようにするものである。 For the above-described invalid bit line (dummy bit line) is present, the number of valid memory cells provided in the end mat is half of the normal mat, the word line of the end mat on both sides as described above described simultaneously select two together and is to perform the normal mat as well as the memory access.
図１３（ｂ）は、端マットのビット線を折り返しにするものである。 Figure 13 (b) is intended to folded bit lines of the end mat. つまり、無効ビット線の配線エリアを生かして、端マットのビット線を無効ビット線が存在した配線エリアを活用して折り返して配置するものである。 That is, taking advantage of the wiring area of ​​the invalid bit line, is intended to place the folded by utilizing wiring area invalid bit line of the bit line of the end mats were present. このようなビット線の折り返しにより、端マットのビット線方向の長さが、通常マットのビット線方向の長さが半分に短くすることができるので端マットの面積低減を図ることができる。 By the folding of such bit lines, the bit line direction of the length of the end mat, can be reduced the area of ​​the end mats since the length of the normal mat bit line direction can be shortened by half. この面積低減分は、他方のメモリマットでも行なわれるので、結果として通常マット１個分の面積低減を図ることができる。 The area reduction amount, since also performed in the other memory mats, as a result it is possible to normally mat area reduction for one piece.
ワード線方向に複数（Ｎ個）のメモリマットが存在する場合には、全体で通常マットのＮ個分の面積を低減させることができる。 If there is a memory mat of the plurality of (N) in the word line direction it can be total to reduce the area of ​​the N content of the normal mat. ちなみに、図１の実施例のようなダイナミック型ＲＡＭにおいて，メモリアレイが全体で４個存在し、各メモリアレイにおいて４個分の通常マットに相当する面積が低減できるので、チップ全体では通常マットが１６個分に相当する面積低減を図ることができる。 Incidentally, in the dynamic RAM as in Example 1, and there are four in the entire memory array, since the area corresponding to the normal mats being four can be reduced in each memory array, typically mats the whole chip it is possible to reduce the area that corresponds to sixteen.
図１４には、上記折り返し型の端マットの読み出し選択動作の波形図が示されている。 Figure 14 is a waveform diagram of the read selection operation end mat of the folded is shown. 前記のように端マットの面積低減のためにビット線を折り返し型としたときには、ワード線の選択動作によってビット線には２つのメモリセルからの読み出し電荷が伝えられる。 Wherein when the type folded bit lines as for the area reduction of the end mat as read charges from two memory cell is transmitted to the bit line by the word line selecting operation. つまり、（ａ）に示したように通常マットのビット線の読み出し信号量に比べて、（ｂ）に示したように端マットのビット線の読み出し信号量は２倍に大きくなる。 That is, compared to the read signal of the bit line of a normal mat as shown in (a), the read signal amount of bit lines end mat as shown in (b) is increased twice.
そこで、通常マットのビット線の微小信号を増幅するときにセンスアンプに設定れたオーバードライブ期間に比べて、端マットのビット線の読み出し信号を増幅するセンスアンプのオーバードライブ期間を短くする。 Therefore, compared to the overdrive period it was set to the sense amplifier when amplifying a small signal of a normal mat bit line, to shorten the overdrive period of the sense amplifier for amplifying a read signal on the bit line of the end mat. あるいは、端マットのビット線の読み出し信号の増幅を行なうときには、センスアンプのオーバードライブを省略する。 Alternatively, when the amplification of the readout signal on the bit line of the end mat is omitted sense amplifier overdrive. このようなタイミング調整によって、端マットも通常マットとほぼ同様に読み出し動作を行なうようにすることができる。 Such timing adjustment, end mat can also be made to perform substantially the same manner as the read operation as normal mat.
図１５には、上記センスアンプ制御回路の一実施例の回路図が示されている。 15 is a circuit diagram showing one embodiment of the sense amplifier control circuit. 端マットのワード線を選択したときには、比較的大きな距離をもって２つのセンスアンプ列が動作し、動作電圧を供給する配線においてセンスアンプの増幅動作に必要な電流の集中が減り、結果として効率のよい電流供給がなされて、言い換えるならば、動作電流の増加による電源供給線での電圧低下が小さくなるからその分センスアンプの増幅動作が速くなる。 When selecting a word line of the end mat operates two sense amplifier array has a relatively large distance reduces the concentration of current necessary for the amplifying operation of the sense amplifier in the wiring for supplying the operating voltage, efficient as a result a current supply is made, in other words, amplification of that amount sense amplifier is faster because the voltage drop of the power supply line due to an increase in the operating current is reduced.
その上に、前記のように端マットにおつてビット線を折り返しとして、１つのワード線の選択によって２つのメモリセルを選択したときには、前記のようにビット線に読み出される信号量も２倍に大きくなる。 Thereon, as folded Otsute bit line to the end mat as described above, when the selected two memory cells by the selection of one word line, the signal amount of read to the bit line as described above also doubles growing. そこで、センスアンプのオーバードライブ期間を、端マットの選択時には小さくするために２つの起動信号が設けられる。 Therefore, the overdrive period of the sense amplifier, the two activation signals is provided in order to reduce the time of selection of the end mat. 信号ＲＳＡＥＴは、センスアンプ起動信号であり、端マットが非選択のときには信号ＭＳＷＥＢのハイレベルにより、２つの遅延回路（ディレイ）を通した遅延信号が伝達されてそれらの遅延時間に相当する間、オーバードライブパルスが発生されて、ＭＯＳＦＥＴＱ３０をオン状態にしてセンスアンプのＰチャンネル型ＭＯＳＦＥＴの共通ソース線ＳＤＰに電源電圧ＶＤＤのようなオーバーパルスを供給する。 During signal RSAET is a sense amplifier activation signal, end mat is that the high level signal MSWEB when unselected, delay signal through the two delay circuits (delay) corresponds to a delay time thereof is transmitted, over and drive pulse is generated, and supplies the over-pulse as the supply voltage VDD to a common source line SDP of the P-channel MOSFET of the sense amplifier to the MOSFETQ30 the on state.
これに対して、端マットが選択されたときには、信号ＭＳＥＢがロウレベルになって、１つの遅延回路の遅延出力を伝達するゲートを開くので、その遅延時間に相当する間オーバードライブパルスが発生し、上記ＭＯＳＦＥＴＱ３０をオン状態にするものである。 In contrast, when the end mat is selected, signal MSEB becomes the low level, will open the gate for transmitting the delayed output of one delay circuit, while the overdrive pulses corresponding to the delay time is generated, it is to the MOSFETQ30 the on state. これにより、端マットの選択時においてセンスアンプが過剰にオーバードライブされるのを防止することができる。 Thus, it is possible to prevent the sense amplifier is excessively overdriven during selection of end mat. 上記オーバードライブに対応した遅延時間の経過の後に、ＭＯＳＦＥＴＱ３０はオフ状態に、ＭＯＳＦＥＴＱ３１がオン状態になってＶＤＬのような本来のセンスアンプの動作電圧を供給する。 After lapse of the delay time corresponding to the overdrive, MOSFET Q 30 is in the OFF state, and supplies the operating voltage of the original sense amplifiers, such as VDL turned MOSFETQ31 is turned on. なお、Ｎチャンネル型ＭＯＳＦＥＴの共通ソース線ＳＤＮには、上記起動信号ＲＳＡＥＴのハイレベルにより、ＭＯＳＦＥＴＱ３２がオン状態にって回路の接地電位Ｖｓｓが伝えられる。 Incidentally, the common source line SDN of the N-channel-type MOSFET, the high level of the start signal RSAET, ground potential Vss of the circuit is transmitted I to MOSFETQ32 is turned on.
この実施例のＤＲＡＭにおいては、電源電圧ＶＤＤは、例えば３．３Ｖ又は２．５Ｖのような比較的高い電圧とされ、上記ＶＤＬはそれを降圧して例えば２．２Ｖ又は１．８Ｖのような低電圧とされる。 In the DRAM of this embodiment, the power supply voltage VDD is, for example, a relatively high voltage, such as 3.3V or 2.5V, the VDL is like steps down it for example 2.2V or 1.8V It is a low voltage. センスアンプの増幅動作開始ときには、上記電圧ＶＤＬに対して高い電圧ＶＤＤのようなオーバードライブ電圧を用いることによって、相補ビット線ＢＬＴとＢＬＢのうち、メモリセルの記憶情報に対応してハイレベル側にされるべくビット線のＶＤＬへの立ち上がりを高速にするものである。 When the amplification operation start of the sense amplifier, by using the overdrive voltage, such as high voltage VDD with respect to the voltage VDL, of complementary bit lines BLT and BLB, the high level side in response to information stored in the memory cell the rise of the VDL bit line to be is to fast. 端マットのように信号量が大きいときに、オーバードライブ期間が長いと、ビット線のハイレベルがＶＤＬを超えてしまうという不都合が生じるので、前記のようなタイミング調整が必要になるものである。 When a large signal quantity as end mat, the longer the overdrive period, the disadvantage that the high level of the bit line exceeds the VDL occurs, in which the timing adjustment as needed.
図１６には、上記折り返し型の端マットの一実施例の概略レイアウト図が示されている。 Figure 16 is a schematic layout diagram of an embodiment of an end mat of the folded is shown. 図１６（ａ）は、センスアンプＳＡの一方の入出力ノードに一端が接続されたビット線が、その延長方向の中間部で折り返されるように構成される。 FIG. 16 (a), one of the bit line having one end connected to the input and output nodes of the sense amplifier SA is configured to be folded back at an intermediate portion of its extension direction. つまり、ビット線とそれと隣接する無効ビット線を中間部で接続して折り返すようにし、残り半分を省略するものである。 That is, the folded back to connect the invalid bit line adjacent to it with the bit line in the middle portion, is intended to omit the remaining half. この実施例では、特に制限されないが、センスアンプのレイアウトの関係で、隣接する２本のビット線を有効とし、その両側に無効ビット線を配置し、かかる無効ビット線の部分を利用して上側のビット線は上側に折り返し部を構成し、下側のビット線は下側に折り返し部を構成するものである。 The upper In this embodiment, although not particularly limited, in relation to the layout of the sense amplifier, and enabling two adjacent bit lines, arranged invalid bit lines on both sides, using a portion of such invalid bit line the bit lines constitute a folded portion on the upper side, the lower side of the bit lines constitute a folded portion on the lower side. 以上のパターンの繰り返しにより、端マットが構成される。 By repeating the above pattern, end mat is formed.
上記折り返し部の接続は、特に制限されないが、図１７（ａ）の断面図に示すように、前記３の断面図ようにビット線は第１層目のメタル層Ｍ１とされ、上記折り返し部ではＭＯＳＦＥＴのゲート電極やワード線を構成する１層目のポリシリコン層ＦＧ及びかかるＦＧとＭ１を接続するＦＧコンタクトとを用いて接続される。 Connection of the folded portion is not particularly limited, as shown in the sectional view of FIG. 17 (a), the said third cross-sectional view so the bit line is the first-layer metal layer M1, in the above folded portion It is connected with the FG contact for connecting the first layer of polysilicon layer FG and according FG and M1 constituting the gate electrode or word line of the MOSFET. 微細加工技術の１つである位相シフト法を用いた場合には、隣接ビット線は異なる工程で形成されるから、上記ＦＧ及びＦＧコンタクトを利用して相互に接続する必要がある。 Fine in the case of using the phase shift method is one of the processing techniques, because the adjacent bit lines are formed in different steps, it is necessary to connect to each other using the above FG and FG contacts.
図１６（ｂ）は、センスアンプＳＡの一方の入出力ノードに一端が接続されたビット線が、その延長方向の中間部で１つ置きのビット線を用いて折り返されるように構成される。 FIG. 16 (b), one bit line having one end connected to the input and output nodes of the sense amplifier SA is configured to be folded back by using the bit lines of every other one in the middle portion of the extension direction thereof. つまり、１つのセンスアンプに接続されるビット線は、センスアンプとの接続部で分岐して、１つ置きのビットとなるよう分岐して通常マットのビット線の半分の長さで延長される。 That is, the bit line connected to one sense amplifier is branched at the connection of the sense amplifier, is extended branched so as to be every other bit in the length of half the normal mat bit line . 上記センスアンプと隣接するセンスアンプに接続されるビット線は、その接続部から分岐することなく通常マットのビット線の半分の長さまで延長され、そこから折れ曲がり上記分岐したビット線の間のセンスアンプ側に向かって延長される。 Bit lines connected to a sense amplifier adjacent to the sense amplifier, the sense amplifier during that without branching from the connection portion is extended up to half of the length of the normal mat bit line, the branched bit line bent therefrom It is extended toward the side. つまり、上記分岐ビット線と折り返しビット線とが交互になるように配置される。 That is, the branch bit lines and folded bit lines are arranged so as to alternate. 以上のパターンの繰り返しにより、端マットが構成される。 By repeating the above pattern, end mat is formed.
上記折り返し部の接続は、特に制限されないが、図１７（ｂ）の断面図に示すように、前記３の断面図ようにビット線は第１層目のメタル層Ｍ１により構成される。 Connection of the folded portion is not particularly limited, as shown in the sectional view of FIG. 17 (b), the third cross-sectional view so the bit line is constituted by a first layer of metal layer M1. つまり、上記のような微細加工技術の１つである位相シフト法を用いた場合には、１つ置きでビット線が形成されるから、上記分岐ビット線と折り返しビット線とをそれぞれの工程で一体的に形成することができる。 That is, in the case of using a phase shift method, which is one of the fine processing techniques such as described above, since the bit lines in every other are formed, the branch bit line and a folded bit line at each step it can be integrally formed.
図１８には、この発明に係るＤＲＡＭにおける端マットのビット線構成の他の一実施例の概略構成図が示されている。 Figure 18 is a schematic block diagram of another embodiment of a bit line structure of end mat in the DRAM according to the present invention. この実施例では、端マットは折り返しビット線にされる。 In this embodiment, end mat is the folded bit line. これにより、ワード線とビット線の交点には２つのメモリセルが並列に接続される。 Thus, the intersections of word lines and bit lines are two memory cells are connected in parallel. このような端マットは、特に制限されないが、通常マットにおいて発生した不良ワード線を救済するための冗長マットとされる。 Such end mat is not particularly limited, is a redundant mat for relieving a defective word line occurring in the normal mat.
上記のような端マットを冗長マットとした場合において、ワード線に接続されるメモリセルの数が半分になるので、前記同様に両端マットにおいてワード線の選択が行なわれる。 In the case where the end mat as described above and redundant mat, the number of memory cells connected to the word line is halved, the same selected word line at both ends mat is made. このように端マットを冗長マットとして用い、かつ上記のようにワード線とビット線の交点に２つのメモリセルを配置するという構成は、単に端マットの専有面積を小さくすることに止まらず、救済効率を高くするという優れた効果も奏することができる。 Configuration in this manner using the end mat as redundant mat and placing two memory cells at intersections of word lines and bit lines as described above, simply not stop to reduce the area occupied by the end mat, relief excellent effect to improve the efficiency can also achieve.
上記のように２つのメモリセルをビット線に対して並列に接続した場合には、前記説明したように信号量を２倍に大きくすることができる。 When connected to two memory cells as described above in parallel to the bit lines can be increased to a signal amount twice as above described. つまり、端マットにおいては、情報保持時間の短いことにより不良になるというメモリセルがほとんど無くすことがができるから、冗長マットに切り換えたときに冗長マットにおいて上記情報保持時間が短いというような不良が発生し、救済不良になる確率を大幅に小さくすることができる。 That is, in the end mat, since the memory cell to become defective by short information holding time can be substantially eliminated so bad as that is the data retention time is short in the redundant mat when switching to the redundant mat occurs, it is possible to significantly reduce the probability of the repair defect.
図１９には、この発明に係るＤＲＡＭにおける端マットのビット線構成の他の一実施例の概略構成図が示されている。 Figure 19 is a schematic block diagram of another embodiment of a bit line structure of end mat in the DRAM according to the present invention. この実施例では、端マットは折り返しビット線にされ、それは通常マットの参照用に用いるようにするものである。 In this embodiment, end mat is the folded bit line, it is intended to make use for a normal mat reference. この場合、ワード線を回路の接地電位ＶＳＳ又はビット線のハーフプリチャージ電圧ＶＤＬ／２に固定するものである。 In this case, it is to fix the word line to half precharge voltage VDL / 2 ground potential VSS or a bit line of the circuit. このようなワード線の電位固定によって、読み出し時に端マットで発生するノイズを低減することができる。 The potential fixing of such word lines, it is possible to reduce noise generated in the end mat when reading.
図２０には、この発明が適用されるＤＲＡＭの一実施例の概略レイアウト図が示されている。 FIG 20 is a schematic layout diagram of one embodiment of a DRAM to which the present invention is applied. この実施例では、前記図１と同様にメモリアレイは、全体として４個に分けられ、それぞれがメモリバンＢＡＮＫ０ないし３を構成する。 In this embodiment, FIG. 1 in the same manner as in the memory array is divided into four as a whole, each of which constitutes a 3 to memory banks BANK0 no. １つのメモリバンクＢＡＮＫ１が代表として例示的に示されているように、ビット線方向（ＹＳ）に３３個のメモリマットと２個の端マットが設けられ、ワード線方向（ＭＷＬ）に４個のメモリマットが配置される。 As one memory bank BANK1 is illustratively shown as a representative of 33 in the bit line direction (YS) memory mats and two end mat are provided, four in the word line direction (MWL) memory mat is placed.
半導体チップの長手方向の中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。 Longitudinal center portion to an address input circuit of the semiconductor chip, the power supply circuit or the like including the input and output interface circuit and the step-up circuit or a step-down circuit and a data input-output circuit and a bonding pad array is provided. これら中央部分に沿ってメインワードドライバＭＷＤが配置され、上記４つのメモリマットを貫通して各サブワードドライバに到達するよう配置されたメインワード線ＭＷＬを駆動する。 Along these central portion main word driver MWD is arranged to drive the arranged main word line MWL to reach through the four memory mats to each sub-word drivers. 半導体チップの短手方向にチップ端部には、カラムデコーダ領域ＹＤＣが設けられ、そこから上記３３個の通常マットと１つの端マットを貫通し、それらに対応したセンスアンプ列に到達するようなカラム選択線ＹＳを駆動する。 The tip end portion in the lateral direction of the semiconductor chip, the column decoder region YDC is provided, from which through the 33 normal mat and one end mat, such as to reach the row of sense amplifiers corresponding to those driving the column select line YS.
この実施例では、上記ビット線方向に配列された３３個の通常マットのうち中央に設けられた中央マットと、上記端マットとは冗長マットＭＡＴとして用いられる。 In this embodiment, a central mat provided at the center of the 33 pieces of ordinary mats arranged in the bit line direction, is used as a redundant mats MAT and the end mat. つまり、前記図６又は図１２のようにメモリマットを中央部分で２組に分けて、それぞれの組の通常マットでは１本のワード線を選択する。 That is, the memory mats are divided into two groups at the center portion as FIG. 6 or FIG. 12, in each set of normal mat selects one word line. いずれかの組において選択された通常マットにワード線不良があるときには、上記中央マットと端マットとの２つのワード線を選択して、上記ワード線不良の救済を行なうようにするものである。 When there is a word line defect usually mat selected in any one of the set, select the two word lines between the central mat and end mat, it is intended to perform the repair of the word line defect. 前記のように端マットのビット線を折り返して冗長セルを２個のメモリセルで構成する場合、上記中央マットにおいては２本のワード線を同時に選択するようにすればよい。 When configuring a redundant cell folded bit line of the end mats as described above in two memory cells, it is sufficient to simultaneously select two word lines in the central mat.
図２１には、上記図２０に示されたメモリバンクＢＡＮＫ１における端マットとそれに隣接する通常マットの拡大図が示されている。 Figure 21 is an enlarged view of a normal mat adjacent thereto and end mat in the memory bank BANK1 shown in FIG 20 is shown. この実施例では、階層ワード線方式を採るものであり、メモリマットに設けられたワード線（サブワード線）は、メインワード線ＭＷＬとサブワード選択信号ＦＸとの組み合わせにより選択される。 In this embodiment, which adopts a hierarchical word line system, provided in the memory mats word line (sub word line) is selected by a combination of main word line MWL and sub-word select signal FX. サブワード選択信号ＦＸは、後述するようにサブワードドライバＳＷＤの動作電圧であり、その電圧レベルがサブワード線の選択信号とされる。 Subword selection signal FX is an operation voltage of the sub-word drivers SWD as described later, the voltage level is set to the selected signal of the sub-word lines.
ダイナミック型メモリセルでは、アドレス選択ＭＯＳＦＥＴを通して記憶キャパシタに情報電荷を供給するものである。 The dynamic memory cell, and supplies the information charges in the storage capacitor through an address selection MOSFET. ビット線のハイレベルを上記記憶キャパシタに伝えるためには、上記ＭＯＳＦＥＴのゲート電圧を上記ビット線のハイレベルに対して、かかるＭＯＳＦＥＴのしきい値電圧以上に高くする必要がある。 The high level of the bit line to tell the memory capacitor, the gate voltage of the MOSFET against high level of the bit line, it is necessary to increase more than the threshold voltage of such MOSFET. 上記アドレス選択ＭＯＳＦＥＴは、オフ状態でのリーク電流（サブスレッショルドリーク電流）を小さくするために、ゲート絶縁膜を厚く形成したり、基板に負のバックバイアス電圧を供給する等によって実効的なしきい値電圧が大きくされる。 The address selection MOSFET, in order to reduce leakage current in an off state (subthreshold leakage current), or forming a thick gate insulating film, the effective threshold by for supplying a negative back bias voltage to the substrate the voltage is increased.
したがって、上記サブワード線の選択レベルは、上記ビット線のハイレベル（ＶＤＬ又はＶＤＤ）に対してＭＯＳＦＥＴのしきい値電圧以上に高くされた昇圧電圧ＶＰＰにする必要があり、かかる昇圧電圧ＶＰＰに対応したサブワード線選択信号を各サブワードドライバＳＷＤに伝えるためのＦＸドライバを必要とする。 Thus, the selection level of the word line must be boosted voltage VPP which is higher than the MOSFET threshold voltage to the high level of the bit line (VDL or VDD), corresponding to a booster voltage VPP requiring FX drivers for communicating the sub-word line select signal to each sub-word drivers SWD. 通常マットのサブワードドライバＳＷＤに対応したＦＸドライバは、センスアンプ列ＳＡとサブワードドライバ列ＳＷＤとで交差する交差エリアに設けることができる。 FX driver corresponding to the sub-word drivers SWD normal mat can be provided in the intersection area that intersects with the sense amplifier array SA and the sub-word driver array SWD. これに対して、オープンビット構成で、センスアンプの交互配置ではメモリバンク端がメモリセルで終わるために、交差エリアが存在せず上記ＦＸドライバを設けことができない。 In contrast, an open bit configuration, in order to end up with memory bank end memory cells in the interleaved sense amplifier can not provided with the FX driver absent intersection area.
前記端マットを単に参照用に使用する場合には、端マットにおいてワード線を前記のように固定レベルにすればよいのでサブワードドライバが不要となり、上記のような問題は生じない。 When used for simply referring to the end mats, since the word line at end mat may be a fixed level so that the unnecessary sub-word drivers, there is no above-described problems. これに対して、この実施例のように冗長マットとして活用する場合には、不良ワード線の救済を行なうときにはサブワードドライバを動作させることが必要となる。 In contrast, when used as a redundant mat as in this embodiment, it is necessary to operate the sub-word driver when performing repair of defective word line. この実施例では、端マットにおいて冗長用ＳＷＤの一部をＦＸドライバ領域として用いる。 In this embodiment, using a portion of the redundant SWD at end mat as FX driver area. つまり、端マットを冗長マットとして用いる場合、そこに形成される全てのワード線を生かす必要はないので、端部のワード線をダミーワード線とし、それに対応したサブワードドライバ領域を上記ＦＸドライバ領域として用いるようにするものである。 That is, when using the end mat as redundant mat, it is not necessary to utilize all of the word lines formed therein, the word line of the end portion and the dummy word lines, sub-word driver areas as the FX driver region corresponding thereto and it is to be used.
この実施例では、前記のように４本のサブワード線ＷＬ０〜ＷＬ３に対して１本のメインワード線ＭＷＬが設けられるものであり、上記４本の中の１本のサブワード線を選択するためにサブワード選択線ＦＸ０〜ＦＸ３、ＦＸ０Ｂ〜ＦＸ３Ｂが必要になるものである。 In this embodiment, one main word line MWL against four sub-word lines WL0~WL3 as the are those for which it is provided, in order to select one sub-word lines within the four subword selection line FX0～FX3, in which FX0B~FX3B is required. この実施例では、１つのメモリマットに設けられたサブワード線をその両側に設けられたサブワードドライバ列ＳＷＤＡにより半分ずつを選択する。 In this embodiment, selecting the halves by the sub-word driver array SWDA provided a sub-word lines provided in one memory mat on both sides. つまり、前記図２のようにメモリマットにおいて２本のワード線毎にサブワードドライバをメモリマットの両側に振り分け、センスアンプと同様に千鳥配置を行なうようにするものである。 That is, distributing the sub-word drivers in the memory mat every two word lines as FIG. 2 on both sides of the memory mats, and is to perform the zigzag arrangement similar to the sense amplifier. したがって、前記のように１つのメインワード線で４つのサブワード線を選択するようにした場合、上記４つのサブワード線の中の１つのサブワード線を選択するためのサブワード選択信号が、メモリマットの１つ置きにＦＸ０とＦＸ２、ＦＸ１とＦＸ３のように２組に分けられて設けられる。 Therefore, if you choose to select four sub-word lines in one main word line as described above, the sub-word selection signal for selecting one word line among the four sub-word lines, the memory mat 1 One placed FX0 and FX2, FX1 and provided is divided into two sets as FX3.
図２２には、この発明に係るＦＸドライバとサブワードドライバの一実施例の回路図が示されている。 Figure 22 is a circuit diagram of an embodiment of the FX driver and the sub-word driver according to the present invention. サブワードドライバは、ＣＭＯＳインバータ回路とその出力と回路の接地電位との間に設けられたＮチャンネル型ＭＯＳＦＥＴとから構成される。 Sub-word driver is composed of a CMOS inverter circuit and the N-channel type MOSFET which is provided between the ground potential of the output and circuit. 上記サブワードドライバ領域に設けられる２つのＣＭＯＳインバータ回路の入力端子には、メインワード線からの選択信号ＭＷＬＢが共通に供給される。 The input terminals of two CMOS inverter circuits provided to the sub-word driver areas, selection signals MWLB from the main word line is commonly supplied. このメインワード選択信号ＭＷＬＢは、同図の冗長マットの他端側に設けられるサブワードドライド領域に設けられる２つのＣＭＯＳインバータ回路の入力端子にも共通に供給されて４本分のサブワード線を選択する。 The main word selection signal MWLB selects 4 duty sub word lines are supplied in common to the input terminals of two CMOS inverter circuits provided to the sub-word dry de region provided on the other end of the redundant mat drawing .
上記２つのＣＭＯＳインバータ回路の電源端子、つまり、ＣＭＯＳインバータ回路を構成するＰチャンネル型ＭＯＳＦＥＴのソース端子には、上記ＦＸドライバで形成されたサブワード線選択信号ＦＸ０とＦＸ２とがそれぞれ供給される。 Power supply terminals of the two CMOS inverter circuits, that is, to the source terminal of the P-channel MOSFET constituting the CMOS inverter circuit, the FX driver formed sub-word line select signal FX0 and the FX2 are supplied. これらのＦＸドライバは動作電圧が昇圧電圧ＶＰＰとされて、上記サブワード線選択信号ＦＸ０とＦＸ２の選択レベルを上記昇圧電圧ＶＰＰとするものである。 These FX drivers are operating voltage and the boost voltage VPP, the selection level of the sub-word line select signal FX0 and FX2 it is an the boost voltage VPP. 上記ＦＸドライバの入力端子に供給される入力信号ＦＸ０ＢとＦＸ２Ｂは、上記サブワードドライバの出力と回路の接地電位との間に設けられたＮチャンネル型ＭＯＳＦＥＴのゲートに供給される。 The FX input signal FX0B and FX2B supplied to the input terminal of the driver is supplied to the gate of the N-channel type MOSFET which is provided between the ground potential of the output of the circuit of the sub-word driver. 図示しない上記ＦＸドライバと隣接するＦＸドライバにおいては、サブワード線選択信号ＦＸ１とＦＸ３とを形成するものである。 In the FX driver adjacent to unillustrated FX driver, and forms a sub-word line select signal FX1 and FX3.
メインワード線の選択信号ＭＷＬＢがロウレベルのときには、ＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴがオン状態に、Ｎチャンネル型ＭＯＳＦＥＴがオフ状態にされる。 Selection signal MWLB main word line is at the low level, P-channel MOSFET of the CMOS inverter circuit is in the ON state, N = channel MOSFET is turned off. したがって、ＦＸドライバによりサブワード線選択信号ＦＸ０又はＦＸ２が選択レベルＶＰＰにされたサブワードドライバＳＷＤにおいて、サブワード線ＳＷＬ０又はＳＷＬ２がＶＰＰレベルにされる。 Therefore, the sub-word drivers SWD sub-word line select signal FX0 or FX2 is the selection level VPP by FX driver, word lines SWL0 or SWL2 is the VPP level. このとき、非選択のものは、サブワード線選択信号ＦＸ０Ｂ又はＦＸ２Ｂがハイレベルとなり、上記スイッチＭＯＳＦＥＴをオン状態にしてサブワード線ＳＷＬ０又はＳＷＬ２を回路の接地電位に固定する。 In this case, those of the non-selected sub-word line selection signal FX0B or FX2B goes high, fixed to the ground potential of the circuit sub-word lines SWL0 or SWL2 by the switch MOSFET to the on state. 上記ＦＸドライバが設けられた領域に対応するサブワード線ＳＷＬは、特に制限されないが、ダミーワード線とされて、特に制限されないが、回路の接地電位のような非選択レベルとされる。 Sub-word line SWL corresponding to the FX driver is provided region is not particularly limited, is a dummy word line is not particularly limited, is a non-select level such as the ground potential of the circuit.
図２３には、この発明に係るＦＸドライバとサブワードドライバの一実施例のレイアウト図が示されている。 Figure 23 is a layout diagram of an embodiment of the FX driver and the sub-word driver according to the present invention. ＦＸドライバは、複数のサブワードドライバの動作電圧を形成するものであるので、大きな電流供給能力を持つようにするために、同図に例示的に示されているサブワードドライバを構成するＭＯＳＦＥＴに比べても大きなサイズのＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）とＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）とから構成される。 FX driver since it is intended to form the operating voltage of the plurality of sub-word drivers, in order to have a large current supply capacity, compared to the MOSFET that constitutes the sub-word drivers are illustratively shown in FIG. constructed from even a large size of the N-channel-type MOSFET (NMOS) and P-channel MOSFET (PMOS). 上記のような大きなサイズのＭＯＳＦＥＴによりＦＸドライバを形成するために、端マットに形成される約３６本分のワード線がダミーワード線とされて、それに対応したサブワードドライバの領域が上記ＦＸドライバを形成するために用いられる。 To form the FX driver The large size of the MOSFET as described above, the word line of about 36 duty formed end mat is a dummy word line, the area of ​​the sub-word driver corresponding thereto the FX driver used to form.
図２４には、この発明に係るダイナミック型ＲＡＭの他の一実施例の概略レイアウト図が示されている。 Figure 24 is a schematic layout diagram of another embodiment of a dynamic RAM according to the present invention. この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。 In this embodiment, although not particularly limited, the memory array is divided into four as a whole. 半導体チップの長手方向に沿った上下に２個、左右に２個ずつのメモリアレイが分割されて設けられる。 Two vertically along the longitudinal direction of the semiconductor chip, the memory array of two by two on the left and right are provided is divided. ここまでは、前記図１や図２０の実施例と同様である。 Far is similar to the embodiment of FIG. 1 and FIG. 20.
この実施例では、上記チップの長手方向に沿ってワード線が配置され、チップの短手方向に沿ってビット線が配置される。 In this embodiment, the word lines along the longitudinal direction of the chip is arranged, the bit lines are arranged along the widthwise direction of the chip. つまり、前記図１や図２０の実施例とはビット線とワード線の方向が逆になっている。 In other words, the direction of the bit lines and word lines are reversed from the embodiment of FIG. 1 and FIG. 20. 上述のように半導体チップの長手方向に沿った上下に２個と、左右に２個ずつに分けられて合計４個からなる各メモリアレイにおいて、長手方向に対した中間部に、特に制限されないが、Ｘ系プリデコーダ回路及び救済回路、Ｙ系プリデコーダ回路及び救済回路が配置される。 And two vertically along the longitudinal direction of the semiconductor chip as described above, in each memory array comprising a total of four divided into two on the right and left, the middle portion against the longitudinal direction is not particularly limited , X predecoder circuit and repair circuit, Y predecoder circuit and relief circuit is arranged. 上記メモリアレの上記中間部分に沿ってメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。 Are formed main word driver areas MWD along said intermediate portion of said Memoriare, is lower in correspondence with the respective memory arrays, the main word lines provided so as to extend upward so that each driving that.
上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＥＣが設けられる。 In the memory array, Y decoder YDEC is provided on the chip peripheral side opposite to the above-mentioned chip central portion. 上記メモリアレイは、前記のように複数のメモリマットに分割される。 The memory array, said being divided into a plurality of memory mats as. かかるメモリマットは、それを挟むように配置されたセンスアンプ領域、サブワードドライバ領域に囲まれて形成される。 Such memory mats arranged sense amplifier region so as to sandwich it, formed by being surrounded by the sub-word driver areas. 上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は交差領域とされる。 And the sense amplifier amplifier region, the intersection of the sub-word driver areas are crossed region. 上記センスアンプ領域に設けられるセンスアンプは、前記１交点方式でかつ、千鳥配置とされる。 Sense amplifiers provided in the sense amplifier region, said and one intersection method, are staggered.
Ｙ系の選択動作は、チップの中央部分に設けられたアドレスバッファを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたＹデコーダＹＤＥＣに伝えられ、ここでＹ選択信号が形成される。 Y-system selecting operation is transmitted through address buffer provided in a central portion of the chip relief circuit provided in an intermediate portion of the memory array, a Y decoder YDEC arranged around the side of the chip via the predecoder , wherein Y selection signal is formed. 上記Ｙ選択信号より１つのメモリマット列のビット線が選択されて、それと反対側のチップ中央部に設けられたメインアンプＭＡに伝えられ、増幅されてチップ中央部に設けられた出力回路を通して出力される。 Said Y selection signal one memory mat column bit line is selected than therewith is transmitted to the main amplifier MA provided in the chip central portion of the opposite side, is amplified by an output via an output circuit provided in the chip central portion It is.
この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。 This configuration signal at first glance it is determined to be longer the time until the output read signal routed tip. しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。 However, the relief circuit, it is necessary to directly input the address signal, placing the repair circuit in one of the chip center, the output time of the predecoder waiting for a determination result whether a defective address determined It is. つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のＹ選択動作を遅らせる原因となる。 That is, when away and a relief circuit and predecoder, causing delay the signal delayed actual Y select operation there.
メモリアレイでの読み出しのための信号伝達経路を見ると、Ｙデコーダがチップの中央部分に存在するレイアウト手法では、それと反対側のチップ周辺部のメモリマットの相補ビット線からの読み出しを行うときには、上記Ｙ選択信号が伝達されるのに上記メモリアレイを横断するのに要する時間と、上記チップ周辺部のメモリマットの相補ビット線からの読み出し信号が入出力線を通って上記Ｙ選択信号とは逆方向に同じくメモリアレイを横断してメインアンプに伝えられるに要する時間が加わることになる。 Looking at the signal transfer path for reading the memory array, when the Y decoder in the layout techniques that exists in the central portion of the chip, therewith for reading from the complementary bit lines of the memory mat opposite the chip peripheral portion, time required to traverse the memory array to the Y selection signal is transmitted, and the Y selection signal read signal through the input and output lines from the complementary bit line of the memory mats of the chip peripheral portion the same process across the memory array in the opposite direction so that the applied time required for transmitted to the main amplifier.
つまり、ワーストケースでは上記メモリアレイを１往復するように信号の流れとなるために遅くなるが、本願発明では、メモリアレイを挟んでメインアンプＭＡとＹデコーダＹＤＥＣが両側に配置されるため、メモリマットの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプＭＡの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように１往復するものの半分に短縮できるものである。 That is, although slower for the flow of a signal to one reciprocation of the memory array in the worst case, in the present invention, the main amplifier MA and the Y decoder YDEC are arranged on both sides of the memory array, the memory a signal transmission path for selecting the complementary bit lines of the mat, the sum of the signal transduction pathway leading to the input of the main amplifier MA through the output line from the complementary bit line is selected, selects one of the complementary bit line also trying to become a signal transmission path only traverses a memory array in which can be reduced to half that for one reciprocation as described above.
上記のようなレイアウトにおいて、更に好都合なことはチップの中央寄りに前記のような端マットがチップ長手方向に並ぶことである。 In the layout as described above, further conveniently is to end mat as described above close to the center of the chip are aligned to the chip longitudinally. 前記のような１交点方式で、センスアンプが千鳥配置した場合には、メモリアレイ端がメモリセルが終わることになる。 In one-intersection method as described above, when the sense amplifier is staggered arrangement, the memory array ends so that the end of the memory cell. つまり、従来のような２交点方式では、メモリアレイ端がセンスアンプが終わるために、Ｙ選択線が上記センスアンプの部分まで延長させる必要があるが、この実施例のような１交点方式のものでは、メモリセルで終わるために上記Ｙ選択線は通常マットと端マットの間に設けられるセンスアンプ列で終端せることができる。 That is, in the conventional Such two-intersection method, in order to the memory array end end of the sense amplifier, but Y select lines must be extended to portions of the sense amplifiers, those of one-intersection method as in this embodiment in, the Y selection lines to end in the memory cell can cause terminating in a sense amplifier array provided between the normal mat and end mat.
この構成では、端マットが形成される部分では、Ｙ選択線が存在しないことを意味する。 In this configuration, in the portion where the end mat is formed, which means that Y selection line is absent. この結果、図３の断面図において、第２層目のメタル配線層Ｍ２と第３層目のメタル配線層は、Ｙ選択線とメインワード線とに用いらるものであるが、上記端マット上においてＹ選択線として用いる第２層目又は第３層目の配線のいずれかが空き状態になる。 Consequently, in the sectional view of FIG. 3, the second-layer metal wiring layer M2 and the third layer of metal interconnect layers, although those Mochiiraru in the Y selection lines and main word lines, the end mat either the second layer or the third layer wiring is used as Y-select lines in the above is free. そこで、端マット上の上記Ｙ選択線に対応した第２層目又は第３層目の配線を、中央部分に設けられた周辺回路用の信号配線として利用するものである。 Therefore, advantage of the above Y selection line second layer or the third layer of wiring corresponding to the on end mat, as a signal line for the peripheral circuits provided in the central portion.
ダイナミック型ＲＡＭの多機能化に伴い、チップ中央部に設けられる主辺回路においては、メモリアレイのような規則的な回路構成ではなく、ランダム論理回路で構成されるものであり、信号線が複雑に形成される必要がある。 With the multi-functionalization of the dynamic RAM, the Shuhen circuit provided in the chip central portion is not a regular circuit configuration of the memory array, which is composed of a random logic circuit, the signal line is complicated It needs to be formed. つまり、ダイナミック型ＲＡＭにおいて、配線が最も混み合って、多数の信号線を必要とする領域である。 That is, in the dynamic RAM, wiring crowded most, is an area which requires a large number of signal lines. したがって、上記端マット上を上記配線領域として用いることにより、チップ中央領域の配線本数を実質的に低減できる。 Accordingly, by using the above said end mat as the wiring area can be substantially reduced number of wires of the chip central region. ちなみに、前記のようなマット構成において、約１００本程度の信号線を形成することができ、周辺回路において、上記端マットの配列方向に延長される配線は最も多い所で２００本程度であるので、上記端マットを配線領域として用いることの意義は大きい。 Incidentally, in the mat construction as described above, it is possible to form about 100 degree of signal lines, in the peripheral circuit, the wiring extending in the arrangement direction of the end mat is 200 present around at largest , the great significance of using the end mat as a wiring region.
図２５には、この発明に係るダイナミック型ＲＡＭの一実施例の全体ブロック図が示されている。 FIG 25, the overall block diagram is shown of an embodiment of a dynamic RAM according to the present invention. 制御入力信号は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥとされる。 Control input signal, a row address strobe signal / RAS, a column address strobe signal / CAS, it is a write enable signal / WE and an output enable signal / OE. ここで、／はロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。 Where / corresponds to the logical symbols over bar low level representing the active level. Ｘアドレス信号とＹアドレス信号は、共通のアドレス端子Ａｄｄからロウアドレスストローブ信号／ＲＡＳとカラムアドレスストローブ信号／ＣＡＳに同期して時系列的に入力される。 X address signals and Y address signals are time-sequentially inputted synchronously with a common address terminal Add to the row address strobe signal / RAS and column address strobe signal / CAS.
アドレスバッファを通して入力されたＸアドレス信号とＹアドレス信号とは、ラッチ回路にそれぞれ取り込まれる。 The X address signal and Y address signal inputted via the address buffer, incorporated respectively into the latch circuit. ラッチ回路に取り込まれたＸアドレス信号は、前記のようなプリデコーダにより供給され、その出力信号がＸデコーダに供給されてワード線ＷＬの選択信号が形成される。 X address signal captured in the latch circuit is supplied by the predecoder like, its output signal is a selection signal supplied to the word line WL is formed to the X decoder. ワード線の選択動作により、メモリアレイの相補ビット線には上記のような読み出し信号が現れ、センスアンプにより増幅動作が行われる。 The selection operation of the word line, the complementary bit lines of the memory array appearing read signal as described above, the amplification operation is performed by the sense amplifier. ラッチ回路に取り込まれたＹアドレス信号は、前記のようなプリデコーダに供給され、その出力信号がＹデコーダに供給されてビット線ＤＬの選択信号が形成される。 Y address signal captured in the latch circuit is supplied to the predecoder like, its output signal is a selection signal supplied to the bit line DL is formed on the Y-decoder. Ｘ救済回路及びＹ救済回路は、不良アドレスの記憶動作と、記憶された不良アドレスと上記取り込まれたアドレス信号とを比較し、一致なら予備のワード線又はビット線の選択をＸデコーダ及びＹデコーダに指示するとともに、正規ワード線又は正規ビット線の選択動作を禁止させる。 X repair circuit and the Y relief circuit includes a storage operation of the defective address, stored faulty address is compared with the above-described captured address signal, coincidence if reserve word line or bit line select X decoder and the Y decoder It instructs to, to prohibit the operation of selecting the normal word line or normal bit lines.
センスアンプで増幅された記憶情報は、図示しないカラムスイッチ回路により選択されものが共通入出力線に接続されてメインアンプに伝えられる。 Storing information amplified by the sense amplifier is intended selected by the column switch circuit (not shown) connected to the common output line is transmitted to the main amplifier. このメインアンプは、特に制限されないが、書き込み回路も兼ねたアンプとされる。 The main amplifier is not particularly limited, is an amplifier which also functions as a write circuit. つまり、読み出し動作のときには、Ｙスイッチ回路を通して読み出された読み出し信号を増幅して、出力バッファを通して外部端子Ｉ／Ｏから出力させる。 That is, when the read operation, amplifies the read signal read out through the Y switch circuit to output from the external terminal I / O through the output buffer. 書き込み動作のときには、外部端子Ｉ／Ｏから入力された書き込み信号が入力バッファを介して取り込まれ、メインアンプを介して共通入出力線及び選択ビット線に伝えられ、選択ビット線では上記センスアンプの増幅動作により書き込み信号が伝えられてメモリセルのキャパシタにそれに対応した電荷が保持される。 When the write operation, the write signal input from the external terminal I / O is taken in through the input buffer is transmitted to the common output line and the selected bit line via the main amplifier, the sense amplifier in the selected bit line the write signal is transmitted by the amplifying operation charges corresponding to the capacitor of the memory cell is retained.
クロック発生回路（メインコントロール回路）は、上記信号／ＲＡＳと／ＣＡＳに対応して入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のように、メモリセルの選択動作に必要な各種のタイミング信号を発生させる。 Clock generating circuit (main control circuit), and captures control timing signal of the signal / RAS and / CAS address signals input to correspond to, as in such operation timing signal of the sense amplifier, the memory cell selecting operation generating various timing signals necessary. 内部電源発生回路は、電源端子から供給されたＶccとＶssのような動作電圧を受け、上記プレート電圧、Ｖcc／２のようなプリチャージ電圧、内部昇圧電圧ＶＣＨ、内部降圧電圧ＶＤＬ、基板バックバイアス電圧ＶＢＢのようり各種内部電圧を発生させる。 Internal power supply generation circuit receives the operating voltage as supplied Vcc and Vss from the power supply terminal, the plate voltage, a precharge voltage, such as Vcc / 2, the internal boosted voltage VCH, internal low voltage VDL, the substrate back bias generating a catechism various internal voltages of the voltage VBB. リフレッシュカウンタは、リフモードにされたときにリフレッシュ用のアドレス信号を生成してＸ系の選択動作に用いられる。 Refresh counter is used for X-system selecting operation and generates an address signal for refresh when it is in Rifumodo.
この実施例では、端マット制御回路が設けられる。 In this embodiment, end mat control circuit is provided. つまり、端マットからもデータの読み出しや書き込みを行なうようにした場合、端マットを選択するときにはそれぞれに対応した２本のワード線を選択するようにするとともに、それに対応してメインアンプの切り換えや、前記のようなデータの衝突を避けるようにＩＯスイッチ回路の切り換えも合わせて行なうものである。 That is, when to perform reading or writing of data from end mat, as well as to select the two word lines corresponding to each when selecting the end mat, switching of the main amplifier Ya correspondingly , switching of the IO switch circuit so as to avoid collision of data, such as the well is to perform combined. 端マットを冗長回路として用いる場合には、Ｘ救済回路からの信号によって端マットのワード線の選択が行なわれるために、端マット制御回路をそれに置き換えることができる。 In the case of using the end mat as a redundancy circuit for selecting a word line of the end mat by a signal from the X repair circuit is performed, it is possible to replace the end mat control circuit to it.
上記の実施例から得られる作用効果は、下記の通りである。 Advantages of the above embodiments are as follows.
（１） 複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなり、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか１つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化することにより、センスアンプの動作マージンを確保しつつ、端マットの有効利用によってビット当たり (1) are arranged a plurality of bit lines, a plurality of word lines, a plurality of memory mats in the bit line direction including a plurality of memory cells coupled to the plurality of bit lines and the plurality of word lines, provided in a region between the memory mats arranged in the bit line direction, provided with a sense amplifier array comprising a plurality of latch circuits output nodes to the bit lines of the half provided in such memory mats, which are connected It becomes, for normal memory mat except for the both end portions in the bit line direction, and activates a word line of one of the memory mats, with the end memory mat provided at both ends in the bit line direction, both the memory by simultaneously activating a word line of the mat, while ensuring an operation margin of the sense amplifier, the bit per the effective use of end mat の占有面積を小さくすることができるという効果が得られる。 There is an advantage that it is possible to reduce an area.
（２） 上記に加えて、上記端メモリマットのビット線を、上記通常メモリマットのビット線におけるビット線ピッチの２本分を用いて形成し、そのビット延長方向の長さが通常メモリマットのビット線の延長方向の長さより短くすることによって端マットが占有面積を小さくすることができるという効果が得られる。 (2) In addition to the above, the bit line of the end memory mat, formed using the two pins of the bit line pitch in the bit line of the normal memory mat, the length of the bit extension direction of the normal memory mat effect that can end mat to reduce the occupied area by less than the length of the extension direction of the bit line.
（３） 上記に加えて、上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部から通常メモリマットの半分以上の距離で折り返すよう形成することによって、端マットの占有面積を小さくしつつ、端マットからも記憶情報を読み出すようにしたときに信号量を大きくすることができるという効果が得られる。 (3) In addition to the above, the bit line of the end memory mat by forming to wrap more than half the length of the normal memory mats from a connection portion between the latch circuit of the sense amplifier array, the area occupied by the end mat the while reducing, there is an advantage that it is possible to increase the signal amount when to read stored information from end mat.
（４） 上記に加えて、上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部からビット線ピッチの２倍の間隔をもって分岐し、通常メモリマットのビット線の半分の長さで延長される２本からなる第１ビット線対と、上記センスアンプ列のラッチ回路との接続部から通常のメモリマットのビット線の半分の長さまで直線的に延長し、そこから上記第１ビット線対に挟まれるように折り返されてなる第２ビット線との組み合わせで構成することにより、位相シフト法により配線を形成したときに第１と第２ビット線を一体的に形成することができるという効果が得られる。 (4) In addition to the above, the bit line of the end memory mats, branches with a double spacing of the bit line pitch from the connecting portions between the latch circuit of the sense amplifier array, the normal memory mat of the bit line halves 2 a first bit line pair consisting be extended in length, linearly extending from the connection portion between the latch circuit of the sense amplifier array to half of the length of the normal memory mat of the bit line, the from there by a combination of the second bit line formed by folded so as to be sandwiched between the first bit line pair, first and second bit lines are integrally formed at the time of forming the wiring by the phase shift method there is an advantage that it is possible.
（５） 上記に加えて、上記端メモリマットのワード線を、１つのビット線に接続された２つのメモリセルのＭＯＳＦＥＴのゲートを接続することによって、端マットの占有面積を小さくしつつ、端マットからも記憶情報を読み出すようにしたときに信号量を大きくすることができるという効果が得られる。 (5) In addition to the above, the word line of the end memory mat, by connecting the MOSFET gate of one of the two memory cells connected to the bit line, while reducing the area occupied by the end mat, the end there is an advantage that it is possible to increase the signal amount when the well so as to read out the stored information from the mat.
（６） 上記に加えて、上記センスアンプ列に沿って第１相補入出力線と、それにセンスアンプの動作電圧の中間電圧に対応したプリチャージ電圧を供給するプリチャージ回路とカラム選択スイッチＭＯＳＦＥＴとを設けることにより、メモリセルを選択するために必要な各素子を合理的に配置することができるという効果が得られる。 (6) In addition to the above, the first complementary input lines along the row of sense amplifiers, it a precharge circuit and a column selection switch MOSFET supplying a precharge voltage corresponding to the intermediate voltage of the operating voltage of the sense amplifier by providing an advantage of being able to rationally arranging the elements necessary for selecting a memory cell.
（７） 上記に加えて、上記複数のメモリマットに対応して上記第２相補入出力線の１と２を共通に設け、一方の端メモリマットに対応したセンスアンプ列に設けられた第１相補入出力線は、上記第２相補入出力線の１に接続され、他方の端メモリマットに対応したセンスアンプ列に設けられた第１相補入出力線を通常メモリマットのビット線が選択されたときには上記第２相補入出力線の１に接続し、上記端メモリマットのビット線が選択されたときとには上記２相補入出力線の２に接続する切り換えスイッチが設けることにより、端マットに対してもデータの衝突を防止つつ、書き込みと読み出しデータの入出力を行なうことができるという効果が得られる。 (7) In addition to the above, in correspondence with the plurality of memory mats arranged in common 1 and 2 of the second complementary input lines, first provided in the sense amplifier array corresponding to one end memory mat complementary output line is connected to one of said second complementary input lines, a first complementary input line is a bit line of the normal memory mat is selected which is provided in the sense amplifier array corresponding to the other end memory mat by the second connected to the first complementary input lines, to and when the end memory mat of the bit line is selected changeover switch which connects two of the two complementary input lines provided when the end mat while preventing data collision against, there is an advantage that it is possible to perform input and output of the write and read data.
（８） 上記に加えて、上記ビット線の延長方向に配列されたメモリマットのうち、中央部に設けられた中央メモリマットを中心にしてワード線を実質的に２組に分割し、かかる中央メモリマットのうちの半分のビット線と上記端メモリマットのビット線とを組み合わせてメモリセルの選択動作を行なうことにより、より多数のメモリセルに対してデータの入出力を行なうことができるという効果がえられる。 (8) In addition to the above, among the memory mats arranged in the extending direction of the bit lines, substantially divided into two sets of word lines around the central memory mat provided at the center portion, such central effect by performing a selection operation of the memory cell in combination with a bit line of half the bit line and the end memory mat of the memory mats can be input and output data for a greater number of memory cells It will be obtained.
（９） 上記に加えて、上記端メモリマットのワード線が選択されたときは、センスアンプの増幅速度を遅くなるようにタイミング制御を行なうことにより、通常マットからの読み出し動作を合わせるようにすることができるという効果が得られる。 (9) In addition to the above, when the end memory mat of the word line is selected, by performing timing control so that slow the rate of amplification of the sense amplifier, so as align the read operation from the normal mat there is an advantage that it is possible.
（１０） 上記に加えて、上記ワード線をメインワード線と、かかるメインワード線の延長方向において複数に分割されてなるサブワード線との階層構成とし、上記分割されたサブワード線に対応してサブワードドライバを設け、上記サブワード線を上記メインワード線に対して複数を割り当て、上記サブワードドライバを、上記メインワード線の信号とサブワード選択線の信号とを受けて上記複数のうちの１つのサブワード線を選択することにより、メインワード線の数を減らすことができるという効果が得られる。 (10) In addition to the above, a hierarchical structure of the main word line the word line, the word line formed is divided into a plurality in the extending direction of such main word lines, sub-word corresponding to the divided sub-word line provided driver, allocates a plurality of the sub-word line to said main word line, the sub-word driver, one sub-word line among the plurality receives the signal of the signal and the sub-word select lines of the main word line by choosing, the effect is obtained that it is possible to reduce the number of main word lines.
（１１） 上記に加えて、上記端メモリマットに設けられるメモリセルを、不良メモリセルの救済に用いられる冗長用メモリセルとして用いることにより、その大きな信号量によって不良ワード線の救済効率を高くすることができるという効果が得られる。 (11) In addition to the above, the memory cells provided in the end memory mat by using a redundant memory cell for use in the repair of a defective memory cell, to increase the failure relief efficiency word line by the larger signal amount there is an advantage that it is possible.
（１２）上記に加えて、上記端メモリマットに対応して設けられるロウ系選択回路におけるワード線選択の準備動作を、通常メモリマットに設けられるロウ系選択回路におけるワード線選択の準備動作と同じタイミングで行なうことにより、メモリアクセスの高速化を図ることができるという効果が得られる。 (12) In addition to the above, the preparatory operation of the word line selection in the row system selection circuit provided corresponding to the end memory mat, the same preparation and operation of the word line selection in the row system selection circuit provided in the normal memory mat by performing the timing, there is an advantage that it is possible to increase the speed of memory access.
（１３） 上記に加えて、上記端メモリマットに設けられるメモリセルを、不良メモリセルの救済に用いられる冗長用メモリセルとして用い、サブワード選択線の駆動回路を、サブワードドライバが形成される一部の領域に形成し、かかる駆動回路に対応した端メモリマットに設けられるビット線をダミーワード線とすることにより、端マットの選択回路の占有面積を小さくすることができるという効果が得られる。 (13) In addition to the above, using the memory cell provided in the end memory mat, as a redundant memory cell for use in the repair of a defective memory cell, the driving circuit of the sub-word selection line, a part of the sub-word drivers are formed is formed in the region, by a dummy word line bit line provided in the end memory mats corresponding to this driving circuit, there is an advantage that it is possible to reduce the area occupied by the selection circuit end mat.
（１４） 複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなり、上記両端部に設けられた端メモリマットについは、上記ＭＯＳＦＥＴをオフ状態に維持する固定電圧としてかかるビット線を参照電圧を形成するために用いるとともに、上記通常メモリマットのビット線におけるビット線ピッチの２本分を用いて、その全体の長さ及び接続されるメモリセルの数が実質的に通常メモリマットのビット線と同じくなる (14) are arranged a plurality of bit lines, a plurality of word lines, a plurality of memory mats in the bit line direction including a plurality of memory cells coupled to the plurality of bit lines and the plurality of word lines, provided in a region between the memory mats arranged in the bit line direction, provided with a sense amplifier array comprising a plurality of latch circuits output nodes to the bit lines of the half provided in such memory mats, which are connected becomes, the information on the end memory mat provided at the both ends, along with used to form a reference voltage to bit lines according as a fixed voltage to maintain the MOSFET in the off state, the bit lines in the bit line of the normal memory mat using two pins of the pitch, the number of memory cells is like the bit line substantially normal memory mats length and connect the entire ようにすることにより、センスアンプの動作マージンの確保を図りつつ、占有面積を小さくすることができるという効果が得られる。 By way while achieving securing of the operation margin of the sense amplifier, there is an advantage that it is possible to reduce an area.
（１５） 上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部から通常メモリマットの半分の距離で折り返すよう形成することによって、センスアンプの動作マージンの確保を図りつつ、占有面積を小さくすることができるという効果が得られる。 (15) the end memory mat of the bit lines, by forming so that folded at half the distance of the normal memory mats from a connection portion between the latch circuit of the sense amplifier array, while achieving securing of the operation margin of the sense amplifier, there is an advantage that it is possible to reduce an area.
（１６） 上記に加えて、上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部からビット線ピッチの２倍の間隔をもって分岐し、通常メモリマットのビット線の半分の長さで延長される２本からなる第１ビット線対と、上記センスアンプ列のラッチ回路との接続部から通常のメモリマットのビット線の半分の長さまで直線的に延長し、そこから上記第１ビット線対に挟まれるように折り返されてなる第２ビット線との組み合わせで構成することにより、位相シフト法により配線を形成したときにも第１と第２ビット線を一体的に形成することができるという効果が得られる。 (16) In addition to the above, the bit line of the end memory mats, branches with a double spacing of the bit line pitch from the connecting portions between the latch circuit of the sense amplifier array, the normal memory mat of the bit line halves 2 a first bit line pair consisting be extended in length, linearly extending from the connection portion between the latch circuit of the sense amplifier array to half of the length of the normal memory mat of the bit line, the from there by a combination of the second bit line formed by folded so as to be sandwiched between the first bit line pair, integrally formed first and second bit lines are also at the time of forming the wiring by the phase shift method effect that can be.
（１７） 上記に加えて、ビット線方向及びワード線方向に複数組のメモリマットを設けられて１つのメモリアレイを構成し、上記メモリアレイの少なくもと２つが半導体チップに搭載されて、かかる半導体チップの端部に対応したメモリアレイにおける一方の端メモリマットに隣接して上記ビット線の選択信号を形成するカラム選択回路を設け、他方の端メモリマット上における上記ビット線の選択信号を伝える配線層と同じ配線層を、上記２つのメモリアレイに挟まれた半導体チップ中央部に設けられた周辺回路の配線層の一部として用いることより、上記２つのメモリアレイに挟まれたチップ中央部の配線の緩和を図ることができるという効果が得られる。 (17) In addition to the above, constitute one memory array is provided a plurality of sets of memory mats in the bit line direction and a word line direction, one original 2 less of the memory array is mounted on the semiconductor chip, such adjacent to one end memory mats in the memory array corresponding to an end portion of the semiconductor chip provided with a column selection circuit for forming a selection signal of the bit line, transmitting a selection signal of the bit line at the other end memory on the mat the same wiring layer as the wiring layer, the two than be used as part of the wiring layers in the peripheral circuit provided in the semiconductor chip central portion sandwiched between the memory array, the chip central portion sandwiched between the two memory arrays there is an advantage that it is possible to alleviate the wiring.
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the present inventors from the made the invention have been specifically described in connection with its embodiments, to the present invention is not limited to the above embodiments, rather it can be variously modified without departing from the spirit thereof Nor. 例えば、ワード線は、前記のような階層ワード線方式の他にメタル層との２層構造等で構成するものであってもよい。 For example, the word line, in addition to or may be composed of 2-layer structure of a metal layer of the hierarchical word line system as described above. ダイナミック型ＲＡＭの入出力インターフェイスは、ＤＤＲ ＳＤＲＡＭやＳＤＲＡＭ等種々のものに適合するようにするものであってもよいし、ダイナミック型ＲＡＭはデジタル集積回路に内蔵されるものであってもよい。 Output interface of the dynamic RAM may be a one to be compatible with those DDR SDRAM and various SDRAM or the like, the dynamic RAM may be those incorporated in the digital integrated circuit. この発明は、１交点方式でセンスアンプを千鳥構成とするダイナミック型ＲＡＭと半導体装置に広く利用することができる。 The present invention, a sense amplifier in one intersection method can be widely used in dynamic RAM and a semiconductor device according to a staggered configuration.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in this specification, it is as follows. 複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなり、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか１つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化することにより、センスアンプの動作マージンを確保しつつ、端マットの有効利用によってビット当たりの占有 A plurality of bit lines, a plurality of word lines, arranged a plurality of memory mats in the bit line direction including a plurality of memory cells coupled to the plurality of bit lines and the plurality of word lines, the bit lines provided in a region between the memory mats arranged in a direction, it is provided a sense amplifier array comprising a plurality of latch circuits output nodes for half the bit lines provided which are connected in such memory mats, the Usually for the memory mats, and activates a word line of one of the memory mats, with the end memory mat provided at both ends in the bit line direction, of both memory mats words except the both end portions in the bit line direction by simultaneously activating the line, while ensuring an operation margin of the sense amplifier, occupied per bit by effective use of end mat 積を小さくすることができる。 It is possible to reduce the product.
【図１】この発明が適用されるＤＲＡＭの一実施例を示す概略レイアウト図である。 1 is a schematic layout diagram showing an embodiment of a DRAM to which the present invention is applied.
【図２】この発明に係るＤＲＡＭのメモリマットを説明するための一実施例を示す構成図である。 2 is a block diagram showing an embodiment for explaining a memory mat of the DRAM according to the present invention.
【図３】この発明に係るＤＲＡＭにおけるメモリセルアレイの一実施例を示す説明図である。 3 is an explanatory diagram showing an embodiment of a memory cell array in a DRAM according to the present invention.
【図４】この発明に係るＤＲＡＭのワード系制御動作の一実施例を示す説明図である。 4 is an explanatory view showing an example of a word-based control operation of the DRAM according to the present invention.
【図５】この発明に係るＤＲＡＭのメインワードドライバＭＷＤの一実施例を示す回路図である。 5 is a circuit diagram showing an embodiment of a main word driver MWD of a DRAM according to the present invention.
【図６】この発明に係るＤＲＡＭのワード系制御動作の他の一実施例を示す説明図である。 6 is an explanatory diagram showing another embodiment of a word-based control operation of the DRAM according to the present invention.
【図７】この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す回路図である。 7 is a circuit diagram showing one embodiment of a sense amplifier portion of the dynamic RAM according to the present invention.
【図８】この発明に係るＤＲＡＭのロウ系の選択回路の一実施例を示す回路図である。 8 is a circuit diagram showing an embodiment of a selection circuit of the row system of a DRAM according to the present invention.
【図９】上記図８のロウ系選択回路の動作を説明するための波形図である。 9 is a waveform diagram for explaining the operation of the row-system selecting circuit of FIG 8.
【図１０】この発明に係るＤＲＡＭのＩＯ系回路の一実施例を示すブロック図である。 10 is a block diagram showing an embodiment of the IO circuit of DRAM according to the present invention.
【図１１】この発明に係るＤＲＡＭのＩＯ系回路の一実施例を示す回路図である。 11 is a circuit diagram showing an embodiment of the IO circuit of DRAM according to the present invention.
【図１２】この発明に係るＤＲＡＭのＩＯ系回路の他の一実施例を示すブロック図である。 12 is a block diagram showing another embodiment of the IO circuit of DRAM according to the present invention.
【図１３】この発明に係るＤＲＡＭにおける端マットのビット線構成の一実施例を示す概略構成図である。 13 is a schematic block diagram showing one embodiment of a bit line structure of end mat in the DRAM according to the present invention.
【図１４】図１３の折り返し型の端マットの読み出し選択動作を説明するための波形図である。 14 is a waveform diagram for explaining a read operation of selecting folded end mat of FIG.
【図１５】この発明に係るＤＲＡＭにおけるセンスアンプ制御回路の一実施例を示す回路図である。 15 is a circuit diagram showing one embodiment of a sense amplifier control circuit in the DRAM according to the present invention.
【図１６】この発明に係るＤＲＡＭにおける折り返し型の端マットの一実施例を示す概略レイアウト図である。 16 is a schematic layout diagram showing one embodiment of an end mat folded in the DRAM according to the present invention.
【図１７】図１６の折り返し型端マットの一実施例を示す断面図である。 17 is a sectional view showing an embodiment of a folded edge mat of Figure 16.
【図１８】この発明に係るＤＲＡＭにおける端マットのビット線構成の他の一実施例を示す概略構成図である。 18 is a schematic configuration diagram showing another embodiment of bit line configuration of the end mats in the DRAM according to the present invention.
【図１９】この発明に係るＤＲＡＭにおける端マットのビット線構成の他の一実施例を示す概略構成図である。 19 is a schematic configuration diagram showing another embodiment of bit line configuration of the end mats in the DRAM according to the present invention.
【図２０】この発明が適用されるＤＲＡＭの一実施例を示す概略レイアウト図である。 Figure 20 is a schematic layout diagram showing an embodiment of a DRAM to which the present invention is applied.
【図２１】図２０に示されたメモリバンクＢＡＮＫ１における端マットとそれに隣接する通常マットの拡大図である。 21 is an enlarged view of a normal mat adjacent thereto and end mat in the memory bank BANK1 shown in Figure 20.
【図２２】この発明に係るＦＸドライバとサブワードドライバの一実施例を示す回路図である。 FIG. 22 is a circuit diagram showing one embodiment of the FX driver and the sub-word driver according to the present invention.
【図２３】この発明に係るＦＸドライバとサブワードドライバの一実施例を示すレイアウト図である。 23 is a layout diagram showing one embodiment of the FX driver and the sub-word driver according to the present invention.
【図２４】この発明に係るダイナミック型ＲＡＭの他の一実施例を示す概略レイアウト図である。 Figure 24 is a schematic layout diagram showing another embodiment of a dynamic RAM according to the invention.
【図２５】この発明に係るダイナミック型ＲＡＭの一実施例を示す全体ブロック図である。 Figure 25 is an overall block diagram showing an embodiment of a dynamic RAM according to the invention.
１０…メモリチップ、１１…アレイ制御回路、１２…メインワードドライバ、１３…カラムデコーダ、１５…メモリマット（メモリマット）、１６…センスアンプ、１７…サブワードドライバ、１８…交差領域、 10 ... memory chip, 11 ... array control circuit, 12 ... main word driver, 13 ... column decoder, 15 ... memory mat (memory mat), 16 ... sense amplifier, 17 ... sub-word driver, 18 ... intersection region,
ＳＡＡ…センスアンプ列、ＳＷＤＡ…サブワードドライバ列、ＭＡＴ１，ＭＡＴ２…メモリマット（メモリマット）、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＰＬ０，ＰＬ１…プレート電極、ＰＬＳＡ…配線、 SAA ... sense amplifier array, SWDA ... subword driver array, MAT1, MAT2 ... memory mat (memory mat), SA ... sense amplifier, SWD ... subword driver, PL0, PL1 ... plate electrode, PLSA ... wiring,
ＭＷＬ…メインワード線、ＷＬ…サブワード線、ＢＬ…ビット線、 MWL ... main word line, WL ... sub-word lines, BL ... the bit line,
ＡＣＴ…活性領域、ＴＣ１，ＴＣ２…コンタクト部、ＳＮ…蓄積ノード、ＣＯＮＴ…コンタクト部、ＣＰ…容量絶縁膜、ＢＬＣＴ…コンタクト部、Ｍ１〜Ｍ３…金属配線層、ＦＸ０〜ＦＸ７Ｂ…サブワード選択線、 ACT ... active region, TC1, TC2 ... contact portion, SN ... storage node, CONT ... contact portion, CP ... capacitor insulating film, BLCT ... contact portion, M1 to M3 ... metal wiring layer, FX0～FX7B ... subword selection lines,
Ｑ１〜Ｑ３２…ＭＯＳＦＥＴ、 Q1~Q32 ... MOSFET,
ＩＶ１ ，ＩＶ２…インバータ回路、ＦＸＤ…ＦＸドライバ。 IV1, IV2 ... inverter circuit, FXD ... FX driver.
複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個が上記ビット線方向に配置されてなり、 A plurality of bit lines, a plurality of word lines, a plurality of memory mats is disposed above the bit line direction including a plurality of memory cells coupled to the plurality of bit lines and the plurality of word lines,
上記複数メモリセルの各々は、第１及び第２電極を有する容量と、上記複数のワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数のビット線のうちの対応する１つに結合され、その他方が上記容量の上記第１電極に結合されたソース−ドレイン経路とを有すＭＯＳＦＥＴとからなり、 The plurality memory cells of each of the capacitor having a first and a second electrode, a gate corresponding to bind to one of said plurality of word lines, corresponding of which one of said plurality of bit lines It consists of a MOSFET which have a drain path, - to be combined into one, the other of the source coupled to the first electrode of the capacitor
上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を備え、 Provided in a region between the memory mats arranged in the bit line direction, includes a sense amplifier array comprising a plurality of latch circuits output nodes, which are connected to one half of the bit lines provided in such memory mats,
上記ビット線方向における両端部を除く通常メモリマットについては、いずれか１つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化してなることを特徴とするダイナミック型ＲＡＭ。 For normal memory mat except for the both end portions in the bit line direction, of one of the word lines of the memory mat activates, with the end memory mat provided at both ends in the bit line direction, of both memory mat dynamic RAM which is characterized by comprising simultaneously activates word lines.
上記端メモリマットのビット線は、上記通常メモリマットのビット線におけるビット線ピッチの２本分を用いて形成し、そのビット延長方向の長さが通常メモリマットのビット線の延長方向の長さより短くしてなることを特徴とするダイナミック型ＲＡＭ。 The end memory mat of the bit lines, than the length of the extending direction of the normal is formed using a two pins of the bit line pitch in the bit line of the memory mats, the bit extension direction of the length of the bit lines of the normal memory mat dynamic RAM which is characterized by comprising short.
上記端メモリマットのビット線は、 その延長方向の中間部で隣接するビット線または１つ置きのビット線を用いて折り返すよう形成されてなることを特徴とするダイナミック型ＲＡＭ。 The end memory mat of the bit lines, dynamic RAM, characterized by comprising formed to wrap with a bit line or every other bit line adjacent at the intermediate portion of the extension direction thereof.
上記端メモリマットのビット線は、 The end memory mat of the bit lines,
上記センスアンプ列のラッチ回路との接続部からビット線ピッチの２倍の間隔をもって分岐し、通常メモリマットのビット線の半分の長さで延長される２本からなる第１ビット線対と、 And the sense amplifier array of branches with a two-fold distance from the connection portion of the bit line pitch and the latch circuit, two first bit line pair consisting be extended by half the length of the bit lines of the normal memory mat,
上記センスアンプ列のラッチ回路との接続部から通常のメモリマットのビット線の半分の長さまで直線的に延長し、そこから上記第１ビット線対に挟まれるように折り返されてなる第２ビット線対との組み合わせで構成されてなることを特徴とするダイナミック型ＲＡＭ。 The sense amplifier column linearly extending from the connecting portion between the latch circuit to the half of the length of the normal memory mat bit line, a second bit in which a folded therefrom so as to be interposed the first bit line pairs dynamic RAM, characterized in that formed by a combination of a line pair.
上記端メモリマットのワード線には、１つのビット線に接続された２つのメモリセルのＭＯＳＦＥＴのゲートが接続されてなることを特徴とするダイナミック型ＲＡＭ。 The end to the memory mats of the word lines, a dynamic RAM wherein the MOSFET gate of one of the two memory cells connected to the bit line is connected.
請求項１ないし５のいずれかにおいて、 In any one of claims 1 to 5,
上記ダイナミック型ＲＡＭは、上記センスアンプ列に沿って延長された複数の第１相補入出力線を含み、 It said dynamic RAM comprises a plurality of first complementary input lines which extend along the row of sense amplifiers,
上記センスアンプ列は、 相補ビット線対に上記センスアンプの動作電圧の中間電圧を供給するプリチャージ回路と、 The sense amplifier array includes a precharge circuit for supplying an intermediate voltage of the operating voltage of the sense amplifier to the complementary bit line pair,
ゲートにＹ選択信号を受け、上記２つのメモリマットのビット線対と上記第１相補入出力線との間に設けられた一対のスイッチＭＯＳＦＥＴとを含むものであることを特徴とするダイナミック型ＲＡＭ。 Receiving the Y selection signal to the gate, dynamic RAM, characterized in that those comprising a pair of switch MOSFET provided between the bit line pair and the first complementary input lines of the two memory mats.
上記ダイナミック型ＲＡＭは、上記複数のメモリマットに対応して共通に設けられた第２相補入出力線と第３相補入出力線とを更に含み、 The dynamic RAM further comprises a second complementary input line and the third complementary output line commonly provided in correspondence with the plurality of memory mats,
一方の端メモリマットに対応したセンスアンプ列に設けられた第１相補入出力線は、上記第２相補入出力線に接続され、 The first complementary input and output lines provided in the sense amplifier array corresponding to one end memory mat is connected to the second complementary input lines,
他方の端メモリマットに対応したセンスアンプ列に設けられた第１相補入出力線は、他方の端メモリマットに隣接する通常メモリマットのビット線が選択されたときには上記第２相補入出力線に接続され、上記端メモリマットのビット線が選択されたときとには上記３相補入出力線に接続する切り替えスイッチが設けられることを特徴とするダイナミック型ＲＡＭ。 The first complementary input and output lines provided in the sense amplifier array corresponding to the other end memory mat to the second complementary input lines when the bit lines of the normal memory mats adjacent to the other end memory mat is selected connected, dynamic RAM in the case of the end memory mat of the bit line is selected, characterized in that the changeover switches connected to the three complementary input lines are provided.
請求項１ないし７のいずれかにおいて、 In any one of claims 1 to 7,
上記ビット線の延長方向に配列されたメモリマットのうち、中央部に設けられた中央メモリマットを中心にしてワード線を実質的に２組に分割し、 Of the memory mats arranged in the extending direction of the bit lines, substantially divided into two sets of word lines around the central memory mat provided at the center portion,
かかる中央メモリマットのうちの半分のビット線と上記端メモリマットのビット線とを組み合わせてメモリセルの選択動作を行なうようにしてなることを特徴とするダイナミック型ＲＡＭ。 Dynamic RAM which is characterized by comprising to perform the selection operation of the memory cell in combination with a bit line of half the bit line and the end memory mats of such central memory mats.
上記端メモリマットのワード線が選択されたときは、センスアンプの増幅速度が遅くなるようにタイミング制御を行なうことを特徴とするダイナミック型ＲＡＭ。 When the end memory mat of the word line is selected, the dynamic RAM and performing timing control so that amplification rate of a sense amplifier becomes slow.
請求項１ないし８のいずれかにおいて、 In any one of claims 1 to 8,
上記ワード線は、メインワード線と、かかるメインワード線の延長方向において複数に分割されてなるサブワード線とからなり、 The word line is composed of a main word line, a word line formed is divided into a plurality in the extending direction of such main word line,
上記分割されたサブワード線に対応してサブワードドライバが設けられ、 Sub-word drivers are provided corresponding to the divided sub-word line,
上記サブワード線は、上記メインワード線に対して複数が割り当てられ、 The sub-word lines, a plurality is allocated to said main word line,
上記サブワードドライバは、上記メインワード線の信号とサブワード選択線の信号とを受けて上記複数のうちの１つのサブワード線を選択するものであることを特徴とするダイナミック型ＲＡＭ。 The sub-word drivers, dynamic RAM which characterized in that for selecting one word line among the plurality receives the signal of the signal and the sub-word select lines of the main word line.
請求項１ないし１０のいずれかにおいて、 In any one of claims 1 to 10,
上記端メモリマットに設けられるメモリセルは、不良メモリセルの救済に用いられる冗長用メモリセルとして用いられるものであることを特徴とするダイナミック型ＲＡＭ。 Dynamic RAM, wherein the memory cells provided in the end memory mat is used as a redundant memory cell for use in the repair of a defective memory cell.
上記端メモリマットに対応して設けられるロウ系選択回路におけるワード線選択の準備動作を、通常メモリマットに設けられるロウ系選択回路におけるワード線選択の準備動作と同じタイミングで行なうようにしてなることを特徴とするダイナミック型ＲＡＭ。 The preparation operation of the word line selection in the row system selection circuit provided corresponding to the end memory mat, it usually becomes as performed at the same timing as the preparation operation of the word line selection in the row system selection circuit provided in the memory mats dynamic RAM according to claim.
上記端メモリマットに設けられるメモリセルは、不良メモリセルの救済に用いられる冗長用メモリセルとして用いられ、 Memory cells provided in the end memory mat is used as a redundant memory cell for use in the repair of a defective memory cell,
上記サブワード選択線を駆動する駆動回路は、 複数の前記サブワードドライバが形成される一部の領域に形成されるものであり、 前記ビット線の延在方向に設けられる複数の前記サブワード線のうちの一部のサブワード線を非選択レベルとするダミーワード線とし、前記ダミーワード線に対応した前記サブワードドライバが配置される領域に前記駆動回路を配置するものであることを特徴とするダイナミック型ＲＡＭ。 Drive circuit for driving the sub-word select line, which is formed in a part of a region in which a plurality of said sub-word drivers are formed, among the plurality of sub-word lines provided in the extending direction of the bit line a dummy word line for a part of sub-word line non-selection level, dynamic RAM, wherein the sub-word driver corresponding to the dummy word line is to place the driving circuit region arranged.
請求項１ないし１３のいずれかにおいて、 In any one of claims 1 to 13,
上記複数のメモリマット及びセンスアンプ列とサブワードドライバは、ビット線方向及びワード線方向に複数組が設けられて１つのメモリアレイを構成し、 The plurality of memory mats and the sense amplifier array and the sub-word driver, a plurality of sets are provided in the bit line direction and a word line direction and constitute one memory array,
上記メモリアレイの少なくもと２つが半導体チップに搭載されて、かかる半導体チップの端部に対応したメモリアレイにおける一方の端メモリマットに隣接して上記ビット線の選択信号を形成するカラム選択回路を設け、他方の端メモリマット上における上記ビット線の選択信号を伝える配線層と同じ配線層を、上記２つのメモリアレイに挟まれた半導体チップ中央部に設けられた周辺回路の配線層の一部として用いることを特徴とするダイナミック型ＲＡＭ。 One original 2 less of the memory array is mounted on the semiconductor chip, the column selection circuit adjacent to one end memory mat to form a selection signal of the bit lines in the memory array corresponding to an end portion of such a semiconductor chip provided, the same wiring layer as the wiring layer for transmitting a selection signal of the bit line at the other end memory on the mat, a part of the wiring layers in the peripheral circuit provided in the semiconductor chip central portion sandwiched between the two memory arrays dynamic RAM, which comprises using as.
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JP31422599A JP4427847B2 (en) 1999-11-04 1999-11-04 Dynamic ram and semiconductor device
KR1020000063100A KR20010051254A (en) 1999-11-04 2000-10-26 Dynamic RAM and Semiconductor device
US09/705,837 US6370054B1 (en) 1999-11-04 2000-11-06 Dynamic RAM and semiconductor device
US09/805,167 US6373776B2 (en) 1999-11-04 2001-03-14 Dynamic ram and semiconductor device
US10/084,514 US6545897B2 (en) 1999-11-04 2002-02-28 Dynamic RAM-and semiconductor device
US10/361,642 US6639822B2 (en) 1999-11-04 2003-02-11 Dynamic ram-and semiconductor device
US10/627,713 US6762949B2 (en) 1999-11-04 2003-07-28 Dynamic RAM-and semiconductor device
US10/878,266 US7221576B2 (en) 1999-11-04 2004-06-29 Dynamic RAM-and semiconductor device
US11/790,772 US7474550B2 (en) 1999-11-04 2007-04-27 Dynamic RAM-and semiconductor device
JP2001135075A JP2001135075A (en) 2001-05-18
JP4427847B2 true JP4427847B2 (en) 2010-03-10
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US (7) US6370054B1 (en)
JP (1) JP4427847B2 (en)
KR (1) KR20010051254A (en)
JP3996267B2 (en) * 1998-05-12 2007-10-24 エルピーダメモリ株式会社 A semiconductor memory device
US6452858B1 (en) * 1999-11-05 2002-09-17 Hitachi, Ltd. Semiconductor device
JP4552258B2 (en) * 2000-03-29 2010-09-29 エルピーダメモリ株式会社 A semiconductor memory device
US6483139B1 (en) * 2001-07-05 2002-11-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device formed on semiconductor substrate
KR100454123B1 (en) * 2001-12-06 2004-10-26 삼성전자주식회사 Semiconductor integrated circuit devices and modules with the same
KR100408421B1 (en) * 2002-01-16 2003-12-03 삼성전자주식회사 Semiconductor memory device having hierarchical I/O line structure regardless of the number of sub-array
US6801980B2 (en) * 2002-04-25 2004-10-05 International Business Machines Corporation Destructive-read random access memory system buffered with destructive-read memory cache
JP2004259338A (en) * 2003-02-25 2004-09-16 Hitachi Ltd Semiconductor integrated circuit device
KR100528806B1 (en) * 2003-05-26 2005-11-15 주식회사 하이닉스반도체 Semiconductor memory device
JP2005339674A (en) * 2004-05-27 2005-12-08 Hitachi Ltd Semiconductor storage device
KR100632370B1 (en) * 2005-02-15 2006-10-11 삼성전자주식회사 Open bit line memory device for improving repair efficiency and repair method therefor
JP2007005502A (en) * 2005-06-22 2007-01-11 Elpida Memory Inc Semiconductor memory device
JP2007109272A (en) * 2005-10-11 2007-04-26 Elpida Memory Inc Semiconductor memory device
KR101461628B1 (en) * 2007-11-19 2014-11-17 삼성전자주식회사 Semiconductor device having sense amplifiers and electronic system employing the same
JP5106151B2 (en) * 2008-01-28 2012-12-26 株式会社東芝 Stacked stack NAND memory and semiconductor device
JP5743045B2 (en) * 2008-07-16 2015-07-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． Semiconductor memory device and memory access method in semiconductor memory device
US7885128B2 (en) * 2008-10-21 2011-02-08 Micron Technology, Inc. Redundant memory array for replacing memory sections of main memory
JP5599559B2 (en) * 2008-11-27 2014-10-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． Semiconductor device and refresh method thereof
JP2011090754A (en) 2009-10-26 2011-05-06 Elpida Memory Inc Semiconductor device
TW201142869A (en) * 2010-02-09 2011-12-01 Samsung Electronics Co Ltd Memory device from which dummy edge memory block is removed
KR101086883B1 (en) 2010-07-27 2011-11-30 주식회사 하이닉스반도체 Semiconductor memory apparatus having sense amplifier
JP5494455B2 (en) 2010-12-09 2014-05-14 富士通セミコンダクター株式会社 Semiconductor memory device
FR2972838B1 (en) 2011-03-18 2013-04-12 Soitec Silicon On Insulator A semiconductor memory having sense amplifiers offset associated to a decoder of local column
JP2012203977A (en) * 2011-03-28 2012-10-22 Elpida Memory Inc Semiconductor device, control method thereof and information processing system thereof
JP5754341B2 (en) * 2011-10-18 2015-07-29 富士通セミコンダクター株式会社 semiconductor memory device
KR20140002928A (en) * 2012-06-28 2014-01-09 에스케이하이닉스 주식회사 Cell array and memory device including the same
JP6029434B2 (en) * 2012-11-27 2016-11-24 ルネサスエレクトロニクス株式会社 Semiconductor memory device
US9058856B2 (en) * 2013-02-28 2015-06-16 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20150069107A (en) * 2013-12-13 2015-06-23 에스케이하이닉스 주식회사 Semiconductor device with high efficiency power distribution network
JP2015176910A (en) * 2014-03-13 2015-10-05 株式会社東芝 semiconductor memory
KR20160069705A (en) * 2014-12-09 2016-06-17 에스케이하이닉스 주식회사 Semiconductor device
JP2015084270A (en) * 2014-12-09 2015-04-30 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． Semiconductor storage device
KR20170022652A (en) 2015-08-21 2017-03-02 에스케이하이닉스 주식회사 Semiconductor device
US10211150B2 (en) * 2015-09-04 2019-02-19 Macronix International Co., Ltd. Memory structure
CN106505068B (en) * 2015-09-06 2019-09-24 旺宏电子股份有限公司 Memory construction
KR20170053430A (en) 2015-11-06 2017-05-16 에스케이하이닉스 주식회사 Semiconductor memory apparatus having open bit line structure
JPS63206991A (en) 1987-02-23 1988-08-26 Matsushita Electric Ind Co Ltd Dynamic ram
JPS6413290A (en) 1987-07-07 1989-01-18 Oki Electric Ind Co Ltd Semiconductor memory
JPS6413290U (en) 1987-07-14 1989-01-24
JP2519593B2 (en) * 1990-10-24 1996-07-31 三菱電機株式会社 A semiconductor memory device
JPH0541081A (en) 1991-08-02 1993-02-19 Fujitsu Ltd Dynamic ram
US5604365A (en) * 1993-08-30 1997-02-18 Hitachi, Ltd. Semiconductor integrated circuit device and a manufacturing method thereof
JP3666671B2 (en) * 1994-12-20 2005-06-29 株式会社日立ディスプレイデバイシズ Semiconductor device
JPH0936328A (en) * 1995-07-14 1997-02-07 Hitachi Ltd Dynamic ram
JPH1056162A (en) * 1996-05-24 1998-02-24 Toshiba Corp Semiconductor integrated circuit and its design
US6600183B1 (en) * 1997-07-01 2003-07-29 Texas Instruments Incorporated Integrated circuit capacitor and memory
JP2000048567A (en) * 1998-05-22 2000-02-18 Mitsubishi Electric Corp Synchronous semiconductor memory
US6469924B2 (en) * 2000-07-14 2002-10-22 Infineon Technologies Ag Memory architecture with refresh and sense amplifiers
JP2000150820A (en) * 1998-11-09 2000-05-30 Mitsubishi Electric Corp Semiconductor storage device
1999-11-04 JP JP31422599A patent/JP4427847B2/en not_active Expired - Fee Related
2000-10-26 KR KR1020000063100A patent/KR20010051254A/en not_active Application Discontinuation
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US7221576B2 (en) 2007-05-22
JP2001135075A (en) 2001-05-18
US20010009519A1 (en) 2001-07-26
US6639822B2 (en) 2003-10-28
US6370054B1 (en) 2002-04-09
US6373776B2 (en) 2002-04-16
US20070195573A1 (en) 2007-08-23
US6762949B2 (en) 2004-07-13
KR20010051254A (en) 2001-06-25
US6545897B2 (en) 2003-04-08
US20040233770A1 (en) 2004-11-25
US7474550B2 (en) 2009-01-06
US20030112695A1 (en) 2003-06-19
US20040017716A1 (en) 2004-01-29
US20020080640A1 (en) 2002-06-27
US5650972A (en) 1997-07-22 Semiconductor memory device having power line arranged in a meshed shape
JP4110115B2 (en) 2008-07-02 A semiconductor memory device
KR100537237B1 (en) 2005-12-19 Semiconductor memory device suppressing peak current
KR100407024B1 (en) 2004-03-18 A dynamic memory device,a memory module,and a method of refreshing a dydamic memory device
JP4632287B2 (en) 2011-02-23 The semiconductor integrated circuit device
JP3406127B2 (en) 2003-05-12 Semiconductor device
US6404661B2 (en) 2002-06-11 Semiconductor storage device having arrangement for controlling activation of sense amplifiers
KR100499452B1 (en) 2006-06-19 Dynamic memory
KR20010070014A (en) 2001-07-25 Semiconductor device and memory module
JP3874234B2 (en) 2007-01-31 The semiconductor integrated circuit device
2006-07-11 A711 Notification of change in applicant
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