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Timestamp: 2019-04-23 09:33:41
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JP2001127246A - Semiconductor device - Google Patents
JP2001127246A
JP2001127246A JP31015099A JP31015099A JP2001127246A JP 2001127246 A JP2001127246 A JP 2001127246A JP 31015099 A JP31015099 A JP 31015099A JP 31015099 A JP31015099 A JP 31015099A JP 2001127246 A JP2001127246 A JP 2001127246A
JP31015099A
Isato Okuda
哲也 平岡
1999-10-29 Application filed by Fujitsu Ltd, Fujitsu Vlsi Ltd, 富士通ヴィエルエスアイ株式会社, 富士通株式会社 filed Critical Fujitsu Ltd
1999-10-29 Priority to JP31015099A priority Critical patent/JP2001127246A/en
2001-05-11 Publication of JP2001127246A publication Critical patent/JP2001127246A/en
PROBLEM TO BE SOLVED: To facilitate wire bonding process and reduce costs regarding a semiconductor device comprising a structure in which a plurality of semiconductor elements are mounted. SOLUTION: The semiconductor device is provided with a circuit board 33 on which leads 49 are arranged and a semiconductor element 21 arranged on the other side which is bonded on an upper surface 33A of the circuit board 33 by face-down bonding, a first and a second laminated semiconductor elements 22 and 23 which are mounted on a lower surface 33B of the circuit board 33 and are connected to the circuit board 33 with wires 30 and 31. In addition, the circuit board 33 is provided with a via 60 and a first and a second trailing wirings 59 and 62 which connect the electrodes having the equal electric characteristics (equal characteristic electrodes) with one another among an electrode 21A formed on the semiconductor element 21 on the other side and electrodes 27 and 28 formed on the first and second semiconductor elements.
【発明の属する技術分野】本発明は半導体装置及びその製造方法に係り、特に複数の半導体素子が搭載された構造を有する半導体装置及びその製造方法に関する。 The present invention relates to relates to a semiconductor device and a manufacturing method thereof, a semiconductor device and a manufacturing method thereof, especially having a plurality of semiconductor elements are mounted structure. 近年、携帯機器、特に携帯電話市場における小型化の要求に伴い、搭載される半導体装置に対しても小型化の要求が求められている。 Recently, portable devices, particularly with a demand for downsizing in the mobile phone market, the miniaturization demand has been required also for semiconductor devices to be mounted. この要求を満たすために、複数の半導体素子を同一封止樹脂（パッケージ）内に搭載した半導体装置が開発されている。 To meet this demand, the semiconductor device having a plurality of semiconductor elements on the same sealing resin (package) are being developed.
【従来の技術】図１は、従来の積層タイプの半導体装置の一例を示している。 BACKGROUND OF THE INVENTION FIG 1 shows an example of a conventional laminated-type semiconductor device. 同図に示す半導体装置１は複数のリード５を有しており、このリード５に形成されたステージ部５ａに複数（同図に示す例では２個）の半導体素子２，３が搭載された構成とされている。 The semiconductor device 1 shown in this figure has a plurality of leads 5, the semiconductor elements 2, 3 are mounted a plurality of the stage portion 5a formed on the lead 5 (two in the example shown in the figure) It has the structure.
【０００３】具体的には、第１の半導体素子２はステージ部５ａの下面に接着剤１２を介して搭載されており、 [0003] Specifically, the first semiconductor element 2 is mounted via an adhesive 12 to the lower surface of the stage portion 5a,
また第２の半導体素子３はステージ部５ａの上面に接着剤１２を介して搭載されている。 The second semiconductor element 3 is mounted via an adhesive 12 to the upper surface of the stage portion 5a. 各半導体素子２，３ Each of the semiconductor elements 2, 3
は、それぞれフェイスアップでステージ部５ａに搭載されている。 They are respectively mounted on the stage portion 5a in a face-up. よって第１の半導体素子２に形成された第１ Thus the formed first semiconductor element 2 1
の電極７、及び第２の半導体素子３に形成された第２の電極８は、各半導体素子２，３のステージ部５ａへの搭載面と反対側の面に位置した構成となっている。 The second electrode 8 formed on the electrode 7, and the second semiconductor element 3 has a structure in which opposite the surface and the mounting surface of the stage portion 5a of each of the semiconductor elements 2 and 3.
【０００４】この第１及び第２の電極は、第１及び第２ [0004] The first and second electrodes, first and second
のワイヤ１０，１１を用いて対応するリード５のボンディングパッド部５ｃに接続されている。 It is connected to the bonding pad portion 5c of the leads 5 corresponding with the wire 10, 11. また、リード５ In addition, the lead 5
のアウターリード部５ｂは封止樹脂６から外部に延出しており、例えばガルウイング状に成形され表面実装に対応できるよう構成されている。 The outer lead portion 5b is configured to accommodate to the surface mount molded from the sealing resin 6 is extended to the outside, for example, the gull-wing shape. このように、封止樹脂６ Thus, the sealing resin 6
内に複数の半導体素子２，３を配設することにより、個々の半導体素子毎にパッケージングする構成に比べ、半導体装置１の小型化及び軽量化を図ることができる。 By arranging a plurality of semiconductor elements 2, 3 within, compared to a configuration for packaging for each individual semiconductor device, it is possible to reduce the size and weight of the semiconductor device 1.
【発明が解決しようとする課題】ところで、複数の半導体素子２，３を搭載した半導体装置１において、同一のボンディングパッド部５ｃに複数のワイヤを同時にボンディングしようとした場合、各ワイヤが接続された電極の電気的特性及び信号特性を等しくする必要がある（この電極の電気的特性及び信号特性が等しい電極を等特性電極という）。 [SUMMARY OF THE INVENTION Incidentally, in the semiconductor device 1 having a plurality of semiconductor elements 2, 3, when attempting to simultaneously bonding multiple wires to the same bonding pad 5c, each wire is connected it is necessary to equalize the electrical properties and signal properties of the electrode (referred to electrical characteristics and signal characteristics equal electrode equal characteristics electrode of the electrode).
【０００６】いま、第１の半導体素子２と第２の半導体素子３が同種の半導体素子（大きさは異なるが）であると仮定した場合、各半導体素子２，３の電極７，８の電極レイアウトは等しくなっている。 [0006] Now, if the first semiconductor element 2 and the second semiconductor element 3 is assumed (the size differ) semiconductor devices of the same type is, electrodes of electrodes 7 and 8 of the semiconductor elements 2 and 3 the layout is equal. よって、第２の半導体素子３の上部に直接第１の半導体素子２を積層した場合には、上下で対向する第１の電極７と第２の電極８は等特性電極となり、よってそのまま上下で対向する第１ Therefore, when stacking a first semiconductor element 2 directly on top of the second semiconductor element 3, the first electrode 7 and the second electrode 8 facing up and down becomes equal characteristics electrode, thus directly above and below the opposite 1
の電極７と第２の電極間８とをワイヤ接続することが可能となる。 The electrode 7 and the second inter-electrode 8 can be wired.
【０００７】しかるに、図１に示す従来の半導体装置１ [0007] However, the conventional semiconductor device 1 shown in FIG. 1
は、リード５（ステージ部５ａ）を中間に配して、その下部に第１の半導体素子２が搭載され、上部に第２の半導体素子３が搭載されている。 Is arranged leads 5 (stage portion 5a) in the middle, the first semiconductor element 2 is mounted to the lower portion, the second semiconductor element 3 is mounted on top. よって、各半導体素子２，３が同種の半導体素子であっても、各電極７，８の配置は対称な状態（即ち、鏡で写した状態：以下、この電極配置関係をミラー関係という）となっている。 Therefore, even the semiconductor elements 2, 3 is a semiconductor device of the same type, the arrangement of the electrodes 7 and 8 are symmetrical state (i.e., state copy in the mirror: hereinafter, this electrode arrangement relationship mirror relationship) and going on. このため、図１に示した従来構成の半導体装置１では、単に同位置にある上下の電極７，８（リード５を介して上下に位置する電極７，８）の電極特性は異なるため、、単に上下に位置する電極７，８をワイヤ接続することはできない。 Therefore, in the semiconductor device 1 having a conventional structure shown in FIG. 1, only the electrode characteristics of the upper and lower electrodes 7 and 8 (electrode 7,8 positioned vertically through the lead 5) in the same position differ ,, can not simply an electrode 7,8 positioned in the vertical wire connection.
【０００８】従って、電極７，８間で等特性電極をワイヤ接続しようとした場合、離間した位置にある第１の電極と第２の電極間をワイヤ接続する必要が生じる。 Accordingly, if the equal characteristics electrode tried wire connection between the electrodes 7 and 8, the first electrode and the need to wire connecting the second electrode occurs in a position separated. この場合、各ワイヤ１０，１１を大きく角度をつけて配置する必要が生じ、ワイヤレイアウトが面倒になると共にワイヤ間で接触が発生するおそれがあるという問題点が生じる。 In this case, it is necessary to arrange with a large angle of each wire 10, 11, a problem that the contact between the wires may occur arises with wire layout becomes troublesome.
【０００９】一方、上下に位置する電極７，８を接続できる構成とするには、第１の半導体素子２と第２の半導体素子３を異なる構成とし、第１の半導体素子２を基準とした場合には、第２の半導体素子３の電極レイアウトを第１の半導体素子２の電極レイアウトに対してミラー関係を有するよう配置する必要がある。 Meanwhile, in a configuration that can be connected to electrodes 7, 8 located up and down, the first semiconductor element 2 and the second semiconductor element 3 different configurations, and the first semiconductor element 2 as a reference case, it is necessary to arrange to have a mirror relationship electrode layout of the second semiconductor element 3 to the first semiconductor element 2 of the electrode layout. しかるにこの構成では、新たに第２の半導体素子３を設計・作製する必要があり、半導体装置１のコストが上昇してしまうという問題点がある。 However in this configuration, it is necessary to design and produce new second semiconductor element 3, the cost of the semiconductor device 1 is disadvantageously increased.
【００１０】本発明は上記の点に鑑みてなされたものであり、同一封止樹脂（パッケージ）内に複数の半導体素子を搭載する構成において、ワイヤボンディング処理の容易化及び低コスト化を図りうる半導体装置を提供することを目的とする。 The present invention has been made in view of the above, in the structure for mounting a plurality of semiconductor elements in the same sealing resin (package), we can work to facilitate and cost of the wire bonding process and to provide a semiconductor device.
【課題を解決するための手段】上記の課題を解決するために本発明では、次に述べる種々の手段を講じたことを特徴とするものである。 In the present invention in order to solve the above problems BRIEF SUMMARY OF THE INVENTION, it is characterized in that the take various means to be described below. 請求項１記載の発明に係る半導体装置は、外部接続端子が配設された基板と、該基板の第１面にフェイスダウンボンディングされる第１面搭載用半導体素子と、該基板の第１面の反対側の第２面に搭載されると共にワイヤを用いて前記基板に接続される第２面搭載用半導体素子とを具備しており、かつ、前記第１面搭載用半導体素子に形成された電極と前記第２面搭載用半導体素子に形成された電極の内、電気的特性を等しくする等特性電極同志を接続する引き回し配線を前記基板に設けたことを特徴とするものである。 The semiconductor device according to a first aspect of the present invention, the substrate on which the external connection terminals are disposed, the first surface mounting semiconductor element face-down bonded to the first surface of the substrate, the first surface of the substrate of which with a wire while being mounted on the second surface opposite and a second surface mounting semiconductor element connected to the substrate, and formed on the first surface mounting semiconductor element of formed with the electrode on the second surface mounting semiconductor element electrode is an lead-out line which connects the equal characteristics electrodes each other to equalize the electrical properties characterized in that provided on the substrate.
【００１２】また、請求項２記載の発明は、請求項１記載の半導体装置において、前記引き回し配線は、前記基板を貫通して形成されたビアと、前記基板の第１面に形成されており、前記第１面搭載用半導体素子と前記ビアとを電気的に接続する第１の引き回し配線と、前記基板の第２面に形成されており、前記第２面搭載用半導体素子、前記外部接続端子及び前記ビアを電気的に接続する第２の引き回し配線とにより構成されることを特徴とするものである。 [0012] According to a second aspect of the invention, in the semiconductor device according to claim 1, wherein said lead wires, and vias formed through the substrate, is formed on the first surface of the substrate the a first lead interconnection to the first surface mounting semiconductor elements to electrically connect the vias, the is formed on the second surface of the substrate, the second surface mounting semiconductor device, the external connection it is characterized in being constituted by a second lead wirings for electrically connecting the terminal and the via.
【００１３】また、請求項３記載の発明は、請求項１または２記載の半導体装置において、前記外部接続端子としてリードを用い、かつ、該リードを前記引き回し配線に電気的に接続させて配設した構成としたことを特徴とするものである。 [0013] According to a third aspect of the invention, in the semiconductor device according to claim 1 or 2, wherein the using a lead as an external connection terminal, and arranged to electrically connected to the lead to the lead-out line it is characterized in that it has a configuration.
【００１４】上記の各手段は、次のように作用する。 [0014] Each means of the above-mentioned acts in the following manner. 請求項１記載の発明のように、基板の第１面に第１面搭載用半導体素子を搭載すると共に第２面に第２面搭載用半導体素子を搭載し、各半導体素子に設けられた電極を接続する場合、電気的特性，信号特性が等しい電極（以下、この電極を等特性電極という）間で接続を行なう必要がある。 As in the invention of claim 1 wherein, the electrode is mounted a second surface mounting semiconductor element on the second surface with mounting the first surface mounting semiconductor device on the first surface of the substrate, provided on the semiconductor elements when connecting the electrical characteristics, signal characteristics are equal electrode (hereinafter, referred to equal characteristics electrode the electrode) is necessary to make connections between.
【００１５】この際、基板の第１面に搭載された第１面搭載用半導体素子と第２面に搭載された第２面搭載用半導体素子の電極レイアウトが異なる場合、即ち対向位置関係にある第１面搭載用半導体素子の電極と第２面搭載用半導体素子の電極が等特性電極ではない場合は、上下で対向する各電極を直接接続（例えば、ビア等を用いて）することはできなくなる。 [0015] There this time, if the second surface electrode layout of mounting the semiconductor element and the first surface mounting semiconductor elements mounted on a second surface mounted on the first surface of the substrate are different, i.e., the opposing positional relationship If the electrode of the electrode and the second surface mounting semiconductor device of the first surface mounting semiconductor elements are not equal characteristics electrode, each electrode opposed to each other in the vertical direct connection (e.g., using vias, etc.) can be no.
【００１６】しかしながら、請求項１記載の発明では、 [0016] However, in the first aspect of the present invention,
第１面搭載用半導体素子に形成された電極と第２面搭載用半導体素子に形成された電極の内、電気的特性を等しくする等特性電極同志を接続する引き回し配線を基板に設けたことにより、ワイヤを引き回すことにより等特性電極同志を接続する必要はなくなり、基板に配設された引き回し配線の引き回しにより各半導体素子の等特性電極を接続することができる。 Of the first surface mounting semiconductor element electrodes formed on an electrode formed on the semiconductor element for the second surface mounting, the lead wiring that connects the equal characteristics electrodes each other to equalize the electrical properties by providing a substrate , it is not necessary to connect an equal characteristics electrodes each other by routing the wire can be connected to equal characteristics electrode of each semiconductor element by the lead of the lead wirings disposed on a substrate.
【００１７】よって、第１面搭載用及び第２面搭載用半導体素子の電極レイアウトに拘わらず、かつワイヤを大きく引き回すことなく、等特性電極同志を接続することが可能となる。 [0017] Thus, regardless of the electrode layout of the first surface mounting and a second surface mounting semiconductor element and without laying a large wire, it is possible to connect an equal characteristics electrodes each other. このように、ワイヤの大きな引き回しが不要となることにより、ワイヤがクロスして短絡することを防止できると共に、ワイヤボンディング処理の容易化を図ることができる。 Thus, by a large lead wire is not required, the wire can be can be prevented from being short-circuited by the cross, it facilitated the wire bonding process.
【００１８】また、本発明の構成では、第１面搭載用及び第２面搭載用半導体素子として任意の半導体素子を選定することができるため、等特性電極を対向させるための半導体素子の設計変更及び作製は必要なくなり、よって半導体装置の低コスト化を図ることができる。 [0018] In the configuration of the present invention, it is possible to select any of the semiconductor device as the first surface mounting and a second surface mounting semiconductor elements, design change of the semiconductor element for equal characteristics electrode facing and manufacturing was not needed, thus it is possible to reduce the cost of the semiconductor device. 更に、 In addition,
第１面搭載用半導体素は、基板にフェイスダウンボンディングされた構成であるため、半導体装置の薄型化を図ることができる。 Semiconductor element for the first surface mounting, since a structure in which the face-down bonded to the substrate, it is possible to reduce the thickness of the semiconductor device.
【００１９】また、請求項２記載の発明によれば、引き回し配線は、基板の第１面に形成された第１の引き回し配線と、基板の第２面に形成された第２の引き回し配線と、基板を貫通して形成されて第１の引き回し配線と第２の引き回し配線を接続するビアとにより構成される。 Further, according to the second aspect of the invention, the lead wiring includes a first lead interconnection formed in the first surface of the substrate, and a second lead interconnection formed on the second surface of the substrate , composed of a via that connects the first lead interconnection and the second lead interconnection is formed through the substrate.
このため、本発明に係る基板形成に際し、既存の基板形成技術を利用することが可能となり、よって引き回し配線を有する基板を容易かつ安価に製造することができる。 Therefore, when the substrate formed according to the present invention, it is possible to utilize the existing substrate forming technique, thus a substrate having a lead wiring can be easily and inexpensively manufactured.
【００２０】また、請求項３記載の発明によれば、外部接続端子としてリードを用い、このリードを引き回し配線に電気的に接続させて配設した構成としたことにより、本発明に係る半導体装置を従来のリードフレームタイプの半導体装置と同等に取り扱うことが可能となる。 Further, according to the third aspect of the present invention, using a lead as an external connection terminal, with the construction which is arranged in electrically connected to this lead lead wiring, the semiconductor device according to the present invention the can be handled as equivalent to the semiconductor device of the conventional lead frame type.
【発明の実施の形態】次に、本発明の実施の形態について図面と共に説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS A description will now be given, with drawings, embodiments of the present invention. 図２乃至図５は、本発明の第１ 2 to 5, a first aspect of the present invention
実施例である半導体装置２０Ａを説明するための図である。 Is a diagram for explaining the semiconductor device 20A is an example. 図２は半導体装置２０Ａの断面図であり、図３は他面配置半導体素子２１を取り除いた状態の半導体装置２ Figure 2 is a sectional view of the semiconductor device 20A, FIG. 3 is a semiconductor device in a state of removing the other surface disposed semiconductor element 21 2
０Ａを示す平面図であり、図４は半導体装置２０Ａに用いる基板３３の上面３３Ａを示す図であり、図５は半導体装置２０Ａに用いる基板３３の下面３３Ｂを示す図である。 Is a plan view showing a 0A, FIG. 4 shows a top 33A of the substrate 33 used in the semiconductor device 20A, FIG. 5 is a diagram showing the bottom surface 33B of the substrate 33 used in the semiconductor device 20A.
【００２２】本実施例に係る半導体装置２０Ａは、大略すると複数（本実施例では３個）の半導体素子２１〜２ The semiconductor device 20A according to this embodiment, when roughly semiconductor device of the plurality (three in this embodiment) 21-2
３、封止樹脂２６、第１及び第２のワイヤ３０，３１、 3, the sealing resin 26, first and second wires 30 and 31,
基板３３、及びリード４９（外部接続端子）等により構成されている。 It is constituted by the substrate 33, and the lead 49 (external connection terminal) and the like. 各半導体素子２１〜２３はそれぞれ異なる電極レイアウトを有した半導体素子であり、半導体素子２１（請求項１における第１面搭載用半導体素子）は基板３３の上面３３Ａに配設されており、半導体素子２ The semiconductor elements 21 to 23 is a semiconductor device having a different electrode layouts respectively, the semiconductor device 21 (semiconductor element for the first face mounted in claim 1) is disposed on the upper surface 33A of the substrate 33, a semiconductor element 2
２，２３（請求項１における第２面搭載用半導体素子） 2,23 (semiconductor element for the second surface mounted in claim 1)
は基板３３の下面３３Ｂに配設されている。 It is disposed on the lower surface 33B of the substrate 33.
【００２３】半導体素子２１（以下、他面配置半導体素子という）は、基板３３の上面３３Ａにフェイスダウンボンディングされている。 The semiconductor element 21 (hereinafter, referred to as the other surface disposed semiconductor element) is face-down bonded to the upper surface 33A of the substrate 33. 半導体素子２１は複数の電極２１Ａが形成されており、この各電極２１Ａには半田バンプ４０が配設されている。 The semiconductor element 21 has a plurality of electrodes 21A are formed, solder bumps 40 are arranged in this respective electrodes 21A. また、基板３３の上面３３ The upper surface 33 of the substrate 33
Ａで電極２１Ａと対応する位置にはフリップチップパッド５８（以下、Ｆ／Ｃパッドという）が形成されている。 Flip chip pads 58 to the position corresponding to the electrode 21A by A (hereinafter, referred to as F / C pads) are formed.
【００２４】よって、半田バンプ４０とＦ／Ｃパッド５ [0024] Thus, the solder bump 40 and the F / C pad 5
８を位置決めした上で、加熱しつつ他面配置半導体素子２１を基板３３に加圧することにより、半田バンプ４０ 8 in terms of positioning the, by pressurizing the other surface disposed semiconductor element 21 to the substrate 33 while heating, the solder bumps 40
はＦ／Ｃパッド５８に接合される。 It is bonded to the F / C pads 58. これにより、他面配置半導体素子２１は基板３３にフェイスダウンボンディング（フリップチップボンディング）される。 Thus, the other surface disposed semiconductor element 21 is face-down bonded to the substrate 33 (flip chip bonding). また、他面配置半導体素子２１が基板３３にフェイスダウンボンディングされ後、他面配置半導体素子２１と基板３３との間には、半田バンプ４０に印加される応力を軽減するためにアンダーフィルレジン４１が配設される。 Also, after other surface arranged semiconductor element 21 is face-down bonded to the substrate 33, between the other surface disposed semiconductor element 21 and the substrate 33, the under in order to reduce the stress applied to the solder bumps 40 fill resin 41 There is disposed.
【００２５】このように、他面配置半導体素子２１を基板３３にフェイスダウンボンディングする構成とすることにより、ワイヤボンディングを行なう構成に比べて基板３３に対する他面配置半導体素子２１の高さを低くすることができ、またワイヤが存在しないため封止樹脂を形成する必要もなく、半導体装置２０Ａの薄型化を図ることができる。 [0025] Thus, by the other side arranged semiconductor devices 21 configured to face-down bonded to the substrate 33, to reduce the height of the other surface disposed semiconductor element 21 to the substrate 33 as compared with the configuration of performing the wire bonding it can, also there is no need to form a sealing resin for wire does not exist, it is possible to reduce the thickness of the semiconductor device 20A. 尚、高さに余裕を持たせて良い場合には、他面配置半導体素子２１を樹脂により封止した構成としてもよい。 Incidentally, in the case may be a margin in the height may be the other surface disposed semiconductor element 21 as a structure sealed with resin.
【００２６】半導体素子２２（以下、第１の半導体素子という）及び半導体素子２３（以下、第２の半導体素子という）は、基板３３の下面３３Ｂに積層（スタック） The semiconductor element 22 (hereinafter, the first referred to as a semiconductor device) and a semiconductor element 23 (hereinafter, referred to as a second semiconductor element) is stacked on the lower surface 33B of the substrate 33 (stack)
された構成とされている。 There is a configuration. 具体的には、第１の半導体素子２２と第２の半導体素子２３との間、及び第２の半導体素子２３と基板３３との間には、それぞれフィルム状の絶縁性接着剤３８が介装されている。 Specifically, between the first semiconductor element 22 and the second semiconductor element 23, and between the second semiconductor element 23 and the substrate 33, each film-like insulating adhesive 38 interposed It is.
【００２７】そして、各半導体素子２２，２３及び基板３３は、この絶縁性接着剤３８により接着された構成となっている。 [0027] Then, the semiconductor elements 22 and 23 and the substrate 33 has a glued constituted by the insulating adhesive 38. この際、上記のように本実施例では絶縁性接着剤３８としてフィルム状の接着剤を用いているため、絶縁性接着剤３８の厚さを均一でかつ薄くすることができ、半導体装置２０Ａの薄型化を図っている。 At this time, since as described above in the present embodiment uses a film-like adhesive as the insulating adhesive 38 may be uniform and the thickness of the insulating adhesive 38, the semiconductor device 20A thereby achieving a reduction in thickness. 第１ First
及び第２の半導体素子２２，２３は、積層された状態において、各半導体素子２２，２３の少なくとも外周一辺に段差が形成され、階段状となるよう構成されている。 And second semiconductor elements 22 and 23, in the laminated state, the step to at least the outer peripheral one side of each of the semiconductor elements 22 and 23 are formed, and is configured to be stepped.
また、各半導体素子２２，２３の外周所定位置には、第１及び第２の電極２７，２８が形成されている。 Further, on the outer circumferential predetermined positions of the semiconductor elements 22 and 23, first and second electrodes 27 and 28 are formed. 従って、第２の半導体素子２３に設けられた第２の電極２８ Accordingly, a second electrode 28 provided on the second semiconductor element 23
は、第１の半導体素子２２と第２の半導体素子２３とが形成する段差部分に位置した構成となっている。 Has a structure located in a step portion between the first semiconductor element 22 and the second semiconductor element 23 is formed.
【００２８】封止樹脂２６は例えばエポキシ樹脂であり、モールド法を用いて各半導体素子２２，２３及び各ワイヤ３０，３１を封止するよう形成されている。 The sealing resin 26 is, for example, epoxy resin, and is formed so as to seal the semiconductor elements 22, 23 and the wires 30, 31 using a molding method. 第１ First
及び第２のワイヤ３０，３１は、金，アルミニウム，銅等の導電性金属細線よりなり、ワイヤボンディング装置を用いて配設される。 And second wires 30 and 31 are gold, aluminum, made of a conductive thin metal wire such as copper, are arranged with a wire bonding apparatus. 第１のワイヤ３０は、第２の半導体素子２３に形成された第２の電極２８と、第２の半導体素子２３に直接積層された第１の半導体素子２２に形成された第１の電極２７との間に配設されている。 The first wire 30, a second electrode 28 formed on the second semiconductor element 23, a first electrode 27 formed on the first semiconductor element 22 which is laminated directly on the second semiconductor element 23 It is disposed between the. この際、各ワイヤ３０，３１は、電気的特性，信号特性が等しい電極（等特性電極）間を接続するよう構成されている。 At this time, each wire 30 and 31, electrical characteristics, and is configured to connect the signal characteristics are equal electrode (equal characteristics electrode).
【００２９】また、第２のワイヤ３１は、基板３３に形成されたワイヤボンディングパッド３４（以下、Ｗ／Ｂ Further, the second wire 31, the wire bonding pads 34 formed on the substrate 33 (hereinafter, W / B
パッドという）と、基板３３に直接積層された第２の半導体素子２３に形成された第２の電極２８との間に配設されている。 A) that the pad is disposed between the second electrode 28 formed on the second semiconductor element 23 which is laminated directly on the substrate 33. 尚、上記した「直接積層された」の意味は、「すぐその上部に積層配設された」の意味である。 Incidentally, the meaning of "directly laminated" described above is a meaning of "stacked disposed immediately to the top".
また、上記の意味は、絶縁性接着剤３８を介在させないという意味ではない。 Further, the above sense, does not mean that not interposed an insulating adhesive 38. 従って、基板３３を例に挙げれば、「基板３３に直接積層された半導体素子」は第２の半導体素子２３であり、第１の半導体素子２２を指すものではない。 Thus, by way of substrate 33 as an example, "directly stacked semiconductor elements to the substrate 33" is the second semiconductor element 23, it does not refer to the first semiconductor element 22.
【００３０】第１及び第２のワイヤ３０，３１を上記のように配設することにより、各ワイヤ３０，３１は積層された第２の半導体素子２３で中継されて基板３３に接続されることとなる。 [0030] By the first and second wires 30 and 31 arranged as described above, it each wire 30, 31 to be connected are relayed by the second semiconductor element 23 laminated on the substrate 33 to become. これにより各ワイヤ３０，３１ Thus each wire 30, 31
は、図２及び図７に示すように、最上部に位置する第１ As shown in FIGS. 2 and 7, the first located at the top
の半導体素子２２から基板３３に向け順次段々をなすよう配設された構成となる。 Consisting of the semiconductor element 22 and is arranged to sequentially form a terraced structure toward the substrate 33.
【００３１】このように、本実施例では各ワイヤ３０， [0031] Thus, each wire 30 in the present embodiment,
３１が第２の半導体素子２３で中継されて基板３３に接続される構成とされているため、個々のワイヤ３０，３ Since 31 is configured to be connected to the second semiconductor element 23 are relayed by the substrate 33, the individual wires 30,3
１の長さは短くなり、これに伴いワイヤ３０，３１のループ高さ（各ワイヤのセカンドボンディング位置からワイヤーループの最上部までの距離）を低くすることができる。 The length of 1 is shortened, it is possible to lower the on with loop height of the wire 30, 31 which (Distance from second bonding positions of the wires to the top of the wire loop).
【００３２】従って、半導体装置２０Ａ内に設けるワイヤループの配設領域を小さく且つ低くすることができ、 [0032] Accordingly, it is possible to reduce and lower the disposing region of the wire loop provided in the semiconductor device 20A,
半導体装置２０Ａの小型化（低背化）を図ることができる。 It is possible to achieve miniaturization of the semiconductor device 20A (low height). また本実施例では、基板３３に形成されたＷ／Ｂパッド３４に１本のワイヤ３２のみが接続される構成となる。 Also in this embodiment, a configuration in which only one wire 32 to the W / B pads 34 formed on the substrate 33 are connected. このため、Ｗ／Ｂパッド３４の面積を小さくすることができ、これによっても半導体装置２０Ａの小型化を図ることができる。 Therefore, it is possible to reduce the area of ​​the W / B pads 34, thereby making it possible to reduce the size of the semiconductor device 20A also.
【００３３】続いて、基板３３について説明する。 [0033] Next, a description will be given of a substrate 33. 基板３３は、例えばその基材４４としてポリイミドを用いたフレキシブル配線基板、或いは基材４４としてガラス− Substrate 33, such as a flexible wiring board using a polyimide as its base material 44, or glass as the substrate 44 -
エポキシを用いたプリント配線基板等である。 A printed wiring board or the like using an epoxy. この基板３３は、Ｗ／Ｂパッド３４，Ｆ／Ｃパッド５８，第１の引き回し配線５９，ビア６０，リードコネクトパッド６ The substrate 33 is, W / B pads 34, F / C pads 58, first lead interconnection 59, the via 60, the lead-connection pad 6
１（以下、Ｌ／Ｃパッドという），及び第２の引き回し配線６２を有した構成とされている。 1 (hereinafter, referred to as L / C pads), and has a configuration having a second lead wirings 62.
【００３４】基板３３の上面３３Ａには、図４に示すように、Ｆ／Ｃパッド５８及び第１の引き回し配線５９が形成されている。 [0034] the upper surface 33A of the substrate 33, as shown in FIG. 4, F / C pads 58 and the first lead interconnection 59 is formed. Ｆ／Ｃパッド５８は、前記したように他面配置半導体素子２１に形成された電極２１Ａと対応する位置に形成されており、他面配置半導体素子２１がフェイスダウンボンディングされるパッドである。 F / C pads 58, the are formed at positions corresponding to the electrode 21A formed on the other surface disposed semiconductor element 21 as a pad other surface arranged semiconductor element 21 is face-down bonding. 第１ First
の引き回し配線５９は、例えば銅箔を所定のパターンにプリント配線されたものであり、その一端はＦ／Ｃパッド５８に接続されている。 Lead wiring 59 of, for example, a copper foil has been printed wiring in a predetermined pattern, one end of which is connected to the F / C pads 58. また、第１の引き回し配線５ In addition, the first lead-out wiring 5
９は、基板３３を貫通するよう形成されたビア６０に接続されている。 9 is connected to the via 60 formed so as to penetrate the substrate 33. このビア６０は、基材４４を貫通して形成した孔内に導電性金属を充填した構成とされている。 The via 60 has a configuration filled with conductive metal in the holes formed through the substrate 44.
よって、このビア６０を形成することにより、基板３３ Therefore, by forming the via 60, the substrate 33
の上面３３Ａと下面３３Ｂを電気的に接続することが可能となる。 It is possible to electrically connect the upper surface 33A and lower surface 33B of the.
【００３５】基板３３の下面３３Ｂには、図５に示すように、Ｗ／Ｂパッド３４，Ｌ／Ｃパッド６１，第２の引き回し配線６２，及び接続配線６９が形成されている。 [0035] the lower surface 33B of the substrate 33, as shown in FIG. 5, W / B pads 34, L / C pad 61, second lead wirings 62 and the connection wiring 69, are formed.
Ｗ／Ｂパッド３４は、前記したように積層された第１及び第２の半導体素子２２，２３の内、第２の半導体素子２３に接続された第２のワイヤ３１がボンディングされるパッドである。 W / B pad 34, of the first and second semiconductor elements 22 and 23 which are stacked as described above, is a pad second wire 31 connected to the second semiconductor element 23 is bonded .
【００３６】また、Ｌ／Ｃパッド６１は、外部接続端子となるリード４９が接合されるパッドである。 Further, L / C pad 61 is a pad lead 49 serving as external connection terminals are joined. 本実施例では外部接続端子としてリード４９を用いているため、 Since in this embodiment uses the lead 49 as an external connection terminal,
半導体装置２０Ａを従来のリードフレームタイプの半導体装置と同等に取り扱うことができる。 The semiconductor device 20A can be handled as equivalent to the semiconductor device of the conventional lead frame type. 尚、本実施例ではリード４９を基板３３の下面３３Ｂに配設した構成を示しているが、Ｌ／Ｃパッド６１を基板３３の上面３３ Although this embodiment shows a configuration which is disposed a lead 49 to the lower surface 33B of the substrate 33, the upper surface 33 of the L / C pads 61 of the substrate 33
Ａに配設し、、リード４９を上面３３Ａに設けた構成とすることも可能である。 It is also possible to adopt a configuration in which a is disposed on A ,, lead 49 on the upper surface 33A.
【００３７】第２の引き回し配線６２は、例えば銅箔を所定のパターンにプリント配線されたものであり、その形成は前記した第１の引き回し配線５９と一括的に形成することが可能なものである。 The second lead interconnection 62, for example, a copper foil has been printed wiring in a predetermined pattern, the formation as it can be collectively formed with the first lead interconnection 59 described above is there. この第２の引き回し配線６２の一端はＬ／Ｃパッド６１に接続されており、また他端はビア６０に接続されている。 One end of the second lead interconnection 62 is connected to the L / C pad 61, the other end is connected to the via 60. 更に、第２の引き回し配線６２のビア６０からＬ／Ｃパッド６１に至る途中位置には、Ｗ／Ｂパッド３４が形成されている。 Furthermore, in the middle position, from the via 60 of the second lead interconnection 62 to the L / C pad 61, W / B pads 34 are formed. 従って、Ｗ／Ｂパッド３４，Ｌ／Ｃパッド６１，及びビア６ Thus, W / B pads 34, L / C pads 61, and the via 6
０は、第２の引き回し配線６２により電気的に接続された構成とされている。 0 is electrically connected to each constituted by the second lead interconnection 62.
【００３８】また、前記したようにビア６０は基材４４ Further, the via 60 as described above base 44
を貫通して形成されており、対応する第１の引き回し配線５９と第２の引き回し配線６２は、ビア６０を介して電気的に接続された構成となっている。 Are formed through the first lead interconnection 59 and the second lead interconnection 62 corresponding has a electrically connected through a via 60. 従って、他面配置半導体素子２１がフェイスダウンボンディングされるＦ／Ｃパッド５８は、第１及び第２の半導体素子２２， Therefore, F / C pads 58 other surface arranged semiconductor element 21 is face-down bonding, the first and second semiconductor elements 22,
２３が接続されるＷ／Ｂパット３４と、第１及び第２の引き回し配線５９，６２及びビア６０を介して電気的に接続された構成となっている。 And W / B pad 34 23 is connected, which is electrically connected to each other via the first and second lead wires 59 and 62 and the via 60. これにより、他面配置半導体素子２１の電極２１Ａと、第１及び第２の半導体素子２２，２３の各電極２７，２８は電気的に接続され、 Thus, the electrode 21A of the second surface arranged semiconductor devices 21, each electrode 27 and 28 of the first and second semiconductor elements 22 and 23 are electrically connected,
かつ外部接続端子となるリード４９とも接続された構成となる。 And a configuration that is also connected to lead 49 serving as an external connection terminal.
【００３９】このように、各半導体素子２１〜２２に設けられた電極２１Ａ，２７，２８を接続する場合、前記したように電気的特性，信号特性が等しい等特性電極同志を接続する必要がある。 [0039] Thus, when connecting electrodes 21A provided on the semiconductor elements 21 to 22, the 27, 28, electrical characteristics as described above, it is necessary to connect an equal characteristics electrodes each other signal characteristics are equal . また、本実施例では他面配置半導体素子２１と第２の半導体素子２３の電極レイアウトは異なっているため、単に基板３３を介して対向位置関係にある電極同士を接続する（例えば、ビア等を用いて接続する）ことはできない。 The electrode layout of the present embodiment and the other surface disposed semiconductor element 21 and the second semiconductor element 23 because it has different, simply connecting the electrodes to each other in a facing positional relationship via the substrate 33 (e.g., a via, etc. used to connect) it can not be.
【００４０】しかしながら、本実施例では基板３３の上面３３Ａ及び下面３３Ｂに第１及び第２の引き回し配線５９，６２を有しているため、この各引き回し配線５ [0040] However, in the present embodiment has the first and second lead wires 59 and 62 on the upper surface 33A and lower surface 33B of the substrate 33, the respective lead wires 5
９，６２を上面３３Ａ及び下面３３Ｂで引き回すことにより、それぞれ離間した位置にある各半導体素子２１， By routing the 9,62 in top 33A and bottom surface 33B, the semiconductor elements 21 in each spaced position,
２３の等特性電極を接続する構成としている。 It has a configuration that connects the equal characteristics electrode 23. この構成とすることにより、各半導体素子２１〜２３の電極レイアウトに拘わらず、かつワイヤ３０，３１を大きく引き回すことなく、等特性電極同志を接続することが可能となる。 With this configuration, regardless of the electrode layout of the semiconductor elements 21 to 23 and without laying a large wire 30 and 31, it is possible to connect an equal characteristics electrodes each other. このように、ワイヤ３０，３１の大きな引き回しが不要となることにより、ワイヤ３０，３１がクロスして短絡することを防止できると共に、ワイヤボンディング処理の容易化を図ることができる。 Thus, by a large lead wires 30 and 31 is not required, the wire 30, 31 can be prevented from being short-circuited by the cross, it is possible to facilitate the wire bonding process.
【００４１】また、上記のように本実施例の構成では、 Further, in the configuration of the present embodiment as described above,
各半導体素子２１〜２３の電極レイアウトに拘わらず等特性電極を接続できるため、各半導体素子２１〜２３を選定する際、任意の半導体素子を選定することができる。 It can be connected to electrodes such characteristics electrode regardless of the layout of the semiconductor elements 21 to 23, when selecting the respective semiconductor elements 21 to 23 can be selected arbitrary semiconductor element. よって、等特性電極を対向させるために半導体素子の設計変更を行なう必要はなくなり、半導体装置２０Ａ Accordingly, it needs no longer to perform design change of the semiconductor device equal characteristics electrode in order to face, the semiconductor device 20A
の低コスト化を図ることができる。 It is possible to lower costs.
【００４２】また、各引き回し配線５９，６２及びビア６０は、既存の基板形成技術を利用することが可能であり、よって引き回し配線５９，６２を有する基板３３を容易かつ安価に製造することができる。 Further, the lead wires 59 and 62 and the via 60, it is possible to utilize the existing substrate forming technique, thus the substrate 33 having a lead wiring 59 and 62 can be easily and inexpensively manufactured . 尚、図３に示すように、他面配置半導体素子２１を取り外した状態で出荷することも可能であり、この場合は顧客側で任意の他面配置半導体素子２１を搭載することとなる。 As shown in FIG. 3, it is also possible to ship with removal of the other surface disposed semiconductor element 21, this case is to mount any other surface arranged semiconductor devices 21 on the customer side.
【００４３】続いて、本発明の第２実施例について説明する。 [0043] Next, a description will be given of a second embodiment of the present invention. 図６は、本発明の第２実施例である半導体装置２ 6, the semiconductor device 2 according to a second embodiment of the present invention
０Ｂを示している。 Shows the 0B. 尚、図６において、図２乃至図５に示した第１実施例である半導体装置２０Ａと同一構成については、同一符合を付してその説明は省略する。 In FIG. 6, for the semiconductor device 20A having the same configuration as the first embodiment shown in FIGS. 2 to 5, a description thereof will be omitted given the same reference numerals. 前記した第１実施例では、外部接続端子としてリード４９を用いた構成を示したが、本実施例に係る半導体装置２０ In the first embodiment described above, although the structure using the lead 49 as the external connection terminals, the semiconductor device 20 according to this embodiment
Ｂは外部接続端子としてはんだボール３５を用いた構成としている。 B is a structure using a ball 35 solder as external connection terminals. このため、基板３３にはＬ／Ｃパッド６１ Therefore, the substrate 33 L / C pad 61
に代えてボール接合用パッド３９が設けられている。 Ball bonding pad 39 in place is provided. このボール接合用パッド３９は、基板３３に形成されている第１の引き回し配線５９に電気的に接続されている。 The ball bonding pads 39 are electrically connected to the first lead interconnection 59 is formed on the substrate 33.
【００４４】また、前記した第１実施例では、基板３３ [0044] In the first embodiment described above, the substrate 33
上に２個の半導体素子２２，２３を積層した構成を示したが、基板３３上に積層する半導体素子の個数はこれに限定されるものではなく、任意に設定することができるものである。 Shows a structure obtained by stacking two semiconductor elements 22 and 23 above, but the number of semiconductor devices to be stacked on the substrate 33 is not limited thereto, but can be set arbitrarily. 本実施例では、３個の半導体素子２２〜２ In this embodiment, three semiconductor elements 22-2
４を積層した構成としている。 4 is set to the configuration stacked. これに伴い、第１乃至第３の半導体素子２２〜２４に形成された第１乃至第３の電極２７〜２９を接続するのに、第１乃至第３のワイヤ３０〜３２を用いた構成としている。 Accordingly, to connect the first to third electrodes 27 to 29 formed in the first to third semiconductor devices 22 to 24, as a configuration using the first to third wires 30 to 32 there.
【００４５】続いて、上記構成とされた半導体装置の製造方法について説明する。 [0045] Next, a method for manufacturing the above-described structure and semiconductor device. 尚、以下の説明では、図６に示した半導体装置２０Ｂの製造方法を例に挙げて説明するものとする。 In the following description, it is assumed to be described as an example a method of manufacturing a semiconductor device 20B shown in FIG. また、製造方法上の特徴は、第１乃至第３のワイヤ３０〜３２を配設するワイヤボンディング工程にあり、他の製造工程は従来と同様であるため、以下の説明ではワイヤボンディング工程についてのみ説明するものとする。 The feature of the manufacturing method, in a first to a wire bonding step of disposing a third wire 30 to 32, for the other manufacturing process is the same as in the prior art, the wire bonding process in the following description only it is assumed that explain.
【００４６】図８乃至図１２は、第１乃至第３のワイヤ３０〜３２を配設するワイヤボンディング工程を手順に沿って示す図である。 [0046] FIGS. 8 to 12 are views showing along the steps wire bonding step of disposing the first through third wires 30 to 32. 図８は、ワイヤ３０〜３２をワイヤボンディングする前の状態を示している。 Figure 8 shows a state before the wire 30-32 for wire bonding. 基板３３の上部には、予め第１乃至第３の半導体素子２２〜２４が積層されている。 On top of the substrate 33, the first to third semiconductor devices 22 to 24 are stacked in advance. 本実施例では、各ワイヤ３０〜３２をワイヤボンディングする前にスタッドバンプ形成工程を実施する。 In this embodiment, to implement the stud bump formation step before each wire 30-32 for wire bonding.
【００４７】このスタッドバンプ形成工程では、第２の半導体素子２３に形成された第２の電極２８上に第１のスタッドバンプ３６を形成すると共に、第３の半導体素子２４に形成された第３の電極２９上に第２のスタッドバンプ３７を形成する。 [0047] In the stud bump formation step, thereby forming a first stud bump 36 on the second electrode 28 formed on the second semiconductor element 23, the third, which is formed in the third semiconductor element 24 to on the electrode 29 forms the second stud bump 37. 尚、本実施例では、第１の電極２７にスタッドバンプは設けられていない。 In the present embodiment, stud bumps are not provided on the first electrode 27. この第１及び第２のスタッドバンプ３６，３７は、後述するようにスペーサ部材として機能するものであり、第１乃至第３ The first and second stud bumps 36 and 37, which functions as a spacer member as described later, the first to third
のワイヤ３０〜３２をワイヤボンディングする際に用いるワイヤボンディング装置をそのまま用いて形成される。 It is formed of wire 30-32 directly using a wire bonding apparatus used for wire bonding. また、各スタッドバンプ３６，３７の材質は、各ワイヤ３０〜３２の材質と同材質とされている。 The material of the stud bumps 36 and 37, there is a material of the same material of the wires 30 to 32.
【００４８】従って、１台のワイヤボンディング装置で第１及び第２のスタッドバンプ３６，３７と各ワイヤ３ [0048] Thus, the first and second stud bumps 36 and 37 and each wire 3 at one of the wire bonding apparatus
０〜３２を配設することができる。 0-32 can be arranged. これにより、スタッドバンプ３６，３７を形成するために新たに製造設備を増設する必要はなく、設備コストが上昇するようなことはない。 Thus, there is no need to install additional new production facility in order to form the stud bumps 36 and 37, the facility cost is never so as to increase. 図９は、第１の半導体素子２２上の第１の電極２７に金属細線２５Ａを接合（ファーストボンディング）した状態を示している。 Figure 9 shows a state in which the thin metal wire 25A bonded (first bonding) to the first electrode 27 on the first semiconductor element 22. 各ワイヤ３０〜３２を配設する処理は、ワイヤボンディング装置に設けられたキャピラリ４２を用いて行なわれる。 Process of arranging the respective wires 30 to 32 is performed using the capillary 42 provided in the wire bonding apparatus.
【００４９】キャピラリ４２は、中央に金属細線２５Ａ The capillary 42 is a metal in the center thin wire 25A
を挿通する挿通孔が形成されている。 Insertion hole for inserting is formed a. このキャピラリ４ The capillary 4
２を用いて金属細線２５Ａを電極２７に接合するには、 To join the metal thin wire 25A to the electrode 27 by using a 2,
キャピラリ４２の先端部から延出した金属細線２５Ａにスパーク放電等によりボール部を形成しておき、このボール部を電極２７に押し付けると共にキャピラリ４２を超音波振動させる。 Forming a ball portion on the metal thin wires 25A extending from the distal end of the capillary 42 by a spark discharge or the like advance, the capillary 42 vibrates ultrasonically along with pressing the ball portion to the electrode 27. これにより、金属細線２５Ａは電極２７に超音波溶接される。 Thus, the metal thin wires 25A is ultrasonically welded to the electrode 27.
【００５０】上記のように、金属細線２５Ａのファーストボンディング側では、金属細線２５Ａの先端に形成されたボール部を電極２７に接合する構成であるため、その接合はネールヘッドボンディングとなる。 [0050] As described above, in the first bonding side of the metal thin wires 25A are the structure for bonding the ball portion formed at the tip of the metal thin wires 25A to the electrode 27, the junction becomes nail head bonding. 以下の説明では、金属細線２５Ａと第１の電極２７との接合部を第１のネールヘッドボンディング部６３Ａ（以下、ネールヘッドボンディングをＮＨＢと略称する）というものとする。 In the following description, the joint portion between the metal thin wires 25A and the first electrode 27 first nail head bonding portion 63A (hereinafter, abbreviated to nail head bonding and NHB) will be referred to.
【００５１】金属細線２５Ａが第１の電極２７に接合されると、続いてキャピラリ４２は金属細線２５Ａを引出しつつ、第２の半導体素子２３上の第２の電極２８の形成位置まで移動する。 [0051] When the thin metal wire 25A is joined to the first electrode 27, followed capillary 42 is being pulled out thin metal wires 25A, moves up to the formation position of the second semiconductor element on the 23 second electrode 28. 次に、キャピラリ４２は、金属細線２５Ａを第２の電極２８上に形成されている第１のスタッドバンプ３６に押し付けると共に、超音波振動することにより超音波溶接を行なう（セカンドボンディング）。 Then, the capillary 42, together with the pressed against the first stud bump 36 formed of metal thin wires 25A on the second electrode 28 performs the ultrasonic welding by the ultrasonic vibration (the second bonding).
【００５２】これにより、図１０に示すように、第１のワイヤ３０が第１の電極２７と第２の電極２８との間に配設される。 [0052] Thus, as shown in FIG. 10, the first wire 30 is disposed between the first electrode 27 and second electrode 28. この際、第１のスタッドバンプ３６はキャピラリ４２に押圧されることにより若干変形するが、所定の高さ（図１３に矢印Ｄ１で示す高さは）は維持している。 At this time, although the first stud bump 36 is somewhat deformed by being pressed by the capillary 42, a predetermined height (height indicated by the arrow D1 in FIG. 13) is maintained. 上記のように本実施例では、第１のワイヤ３０のセカンドボンディング側は、第１のスタッドバンプ３６ In the present embodiment as described above, the second bonding side of the first wire 30, the first stud bump 36
上に接合された構成となる。 A configuration that is joined to the upper. しかるに、第１のスタッドバンプ３６は、各ワイヤ３０〜３２と同一材質（導電性材料）とされている。 However, the first stud bump 36 is the respective wires 30 to 32 of the same material (conductive material).
【００５３】このため、第１のワイヤ３０のセカンドボンディング側をスタッドバンプ３６上に接合した状態において、第１のワイヤ３０は第２の電極２８と電気的に接続された状態となる。 [0053] Therefore, in a state where the joining second bonding side of the first wire 30 on the stud bump 36, the first wire 30 is in a state of being electrically connected to the second electrode 28. 尚、図１０では、第２のワイヤ３１の形成に備え、金属細線２５Ａの先端部にボール部４３Ａを形成した状態を示している。 In FIG. 10, with the formation of the second wire 31 shows a state of forming a ball portion 43A at the tip portion of the metal thin wires 25A. 上記のように第１ First as described above 1
のワイヤ３０が配設されると、続いて第２のワイヤ３１ When the wire 30 is disposed, followed by a second wire 31
の配設処理が行なわれる。 Arranged processing is performed. 第２のワイヤ３１を配設するには、キャピラリ４２を第１のスタッドバンプ３６の形成位置に移動させ、ボール部４３Ａを第１のスタッドバンプ３６に押し付けると共にキャピラリ４２を超音波振動させる。 To dispose the second wire 31, the capillary 42 is moved to the forming position of the first stud bump 36, ultrasonically vibrating the capillary 42 with pressing the ball portion 43A to the first stud bump 36.
【００５４】これにより、図１１に示すように、金属細線２５Ａは第１のスタッドバンプ３６上に超音波溶接される。 [0054] Thus, as shown in FIG. 11, the metal thin wires 25A is ultrasonically welded on the first stud bump 36. この金属細線２５Ａの接合はファーストボンディングとなるため、第１のスタッドバンプ３６の上部には第２のＮＨＢ部６４Ａが形成される。 Since the joining of the thin metal wire 25A becomes the first bonding, the upper portion of the first stud bump 36 is the second NHB portion 64A is formed. 金属細線２５Ａが第１のスタッドバンプ３６上に接合されると、続いてキャピラリ４２は金属細線２５Ａを引出しつつ、第３の半導体素子２４上の第３の電極２９の形成位置まで移動する。 When the metal thin wires 25A is bonded on the first stud bump 36, followed capillary 42 is being pulled out thin metal wires 25A, moves up to the formation position of the third third on the semiconductor element 24 of the electrode 29. 次に、キャピラリ４２は、金属細線２５Ａを第３の電極２９上に形成されている第２のスタッドバンプ３７ Then, the capillary 42, the second stud bump 37 formed of metal thin wires 25A on the third electrode 29
に押し付け、超音波溶接を行なう（セカンドボンディング）。 The pressing, performing ultrasonic welding (second bonding).
【００５５】これにより、図１２に示すように、第２のワイヤ３１が第２の電極２８と第３の電極２９との間に配設される。 [0055] Thus, as shown in FIG. 12, the second wire 31 is disposed between the second electrode 28 and the third electrode 29. この際、第２のスタッドバンプ３７もキャピラリ４２に押圧されることにより若干変形するが、所定の高さは維持している。 In this case, although somewhat deformed by the second stud bump 37 is also pressed by the capillary 42, a predetermined height is maintained. また、第２のスタッドバンプ３７も導電性材料であるため、第２のワイヤ３１のセカンドボンディング側をスタッドバンプ３７上に接合した状態において、第２のワイヤ３１は第３の電極２９に電気的に接続された状態となる。 Further, since the second stud bump 37 is also electrically conductive material, in a state where the joining second bonding side of the second wire 31 on the stud bump 37, the second wire 31 is electrically to the third electrode 29 the connected state to.
【００５６】以後、上記と同様の処理を実施することにより、第３の電極２９と基板３３のボンディングパッド３４との間に第３のワイヤ３２を配設する。 [0056] Thereafter, by carrying out the same processing as described above, the third wire 32 is disposed between the bonding pads 34 of the third electrode 29 and the substrate 33. 但し、ボンディングパッド３４上には、スタッドバンプは形成されていない。 However, on the bonding pad 34, the stud bumps are not formed. 上記したワイヤボンディング工程を実施することにより、各ワイヤ３０〜３２は半導体素子２４，２ By performing the above-described wire bonding step, each wire 30-32 semiconductor element 24,2
３で中継されて基板３３に接続されることとなり、よって各ワイヤ３０〜３２は第１の半導体素子２２から基板３３に向け順次段々をなすよう配設される。 3 is relayed will be connected to the substrate 33, thus each wire 30-32 is arranged so as to form a sequentially gradually toward the substrate 33 from the first semiconductor device 22. この構成により、前述したように各ワイヤ３０〜３２を短くすることができと共にループ高さを低くすることができる。 With this configuration, it is possible to reduce the loop height with it is possible to shorten the respective wires 30 to 32 as described above.
【００５７】各ワイヤ３０〜３２が短くなると、各ワイヤ３０〜３２のインダクタンスは低減し、よって半導体装置２０Ａの電気的特性（特に高周波特性）を向上させることができる。 [0057] When each wire 30 to 32 is reduced, the inductance of each wire 30-32 is reduced, thus the electrical characteristics (particularly high-frequency characteristics) of the semiconductor device 20A can be improved. また、従来のように各半導体２〜３の電極７〜９を直接基板１３のボンディングパッド１４に接続する構成では、基板１３に近い位置ほどワイヤ数が増大して隣接するワイヤ間が接触したり、ボンディングパッド１４が大型化する問題点があった。 Further, in the configuration of connecting a conventional manner the electrodes 7-9 of the semiconductor 2-3 directly to the bonding pads 14 of the substrate 13, or contact between adjacent wires wire speed as a position closer to the substrate 13 is increased , there is a problem that the bonding pad 14 becomes large.
【００５８】しかるに、本実施例の構成によれば、第１ [0058] However, according to the configuration of the present embodiment, the first
及び第２の半導体素子２２，２３が直接ボンディングパッド３４に接続されることはなく、よって基板３３に近い位置においてもワイヤ数が増大することはない。 And second semiconductor elements 22 and 23 are not to be connected directly to the bonding pad 34, therefore does not even count the wire is increased at a position closer to the substrate 33. よって、ワイヤ間接触の発生を防止できると共に、ボンディングパッド３４の小型化（これは、半導体装置２０Ａの小型化に寄与する）を図ることができる。 Thus, the occurrence of contact between the wires can be prevented, the miniaturization of the bonding pads 34 (which contributes to miniaturization of the semiconductor device 20A) can be achieved.
【００５９】更に、各ワイヤ３０〜３２のループ高さを低くできることにより、半導体装置２０Ａの小型化（低背化）を図ることができる。 [0059] Further, by being able to reduce the loop height of the wires 30 to 32, it is possible to achieve miniaturization of the semiconductor device 20A (low height). しかしながら、各ワイヤ３ However, each wire 3
０〜３２のループ高さを低くした場合、ワイヤ３０〜３ If lowering the loop heights of 0-32, the wire 30 to 3
２と半導体素子２２〜２４のコーナー部とが近接し、図１４に矢印Ａ１で示すように、ワイヤ３０〜３２と半導体素子２２〜２４のコーナーとが接触して短絡することが懸念される。 2 and near the corner portions of the semiconductor elements 22 to 24, as indicated by an arrow A1 in FIG. 14, the corner of the wire 30-32 and the semiconductor element 22 to 24 is a concern that a short circuit contact.
【００６０】しかるに本実施例では、第２のＮＨＢ部６ [0060] In this embodiment however, the second NHB portion 6
４Ａと第２の電極２８との間に第１のスタッドバンプ３ 4A and the first stud bump 3 between the second electrode 28
６を設け、また第３のＮＨＢ部６５Ａと第３の電極２９ 6 is provided, also a third NHB portion 65A third electrode 29
との間に第２のスタッドバンプ３７を設けることにより、ワイヤ３０〜３２と半導体素子２２〜２４との接触を防止している。 By providing the second stud bump 37, to prevent contact between the wire 30-32 and the semiconductor element 22 to 24 is between. 以下、これについて図１３を用いて説明する。 This will be explained with reference to FIG. 13. 尚、第１のスタッドバンプ３６と第２のスタッドバンプ３７の作用・効果は同一であるため、第１のスタッドバンプ３６についてのみ説明し、第２のスタッドバンプ３７の説明は省略するものとする。 Since the first stud bump 36 functions and effects of the second stud bump 37 is the same, only describes the first stud bump 36, the description of the second stud bump 37 will be omitted .
【００６１】第１のスタッドバンプ３６は、第２のＮＨ [0061] The first stud bump 36, the second NH
Ｂ部６４Ａの下面（第１のワイヤ３０のセカンドボンディング位置でもある）と第２の電極２８との間に介装された構成となっている。 It has become interposed configurations between the second electrode 28 (second is also the bonding position of the first wire 30) the lower surface of the B portion 64A. 前記のように、第１のスタッドバンプ３６は所定の高さＤ１を有しているため、第２のＮＨＢ部６４Ａは第２の電極２８に対して所定寸法Ｄ１ As described above, since the first stud bump 36 has a predetermined height D1, the second NHB portion 64A is predetermined dimension D1 with respect to the second electrode 28
だけ離間した状態となる。 A separated state only. 即ち、第１のスタッドバンプ３６は、第２のＮＨＢ部６４Ａを第２の電極２８から離間させるスペーサ部材として機能する。 That is, the first stud bump 36 serves a second NHB portion 64A as a spacer member for separating from the second electrode 28.
【００６２】一方、各ワイヤ３０〜３２が各半導体素子２２〜２４と接触しないよう構成するには、各ワイヤ３ [0062] On the other hand, each wire 30 to 32 is configured so as not to contact the respective semiconductor elements 22 to 24, each wire 3
０〜３２と各半導体素子２２〜２４との間に間隙を形成すればよい。 0-32 and may be formed a gap between the semiconductor elements 22 to 24. 本実施例のように、第１のスタッドバンプ３６を設けることにより、第１のワイヤ３０のセカンドボンディング位置を第２の電極２８から離間させると、 As in this embodiment, by providing the first stud bump 36, when separating the second bonding position of the first wire 30 from the second electrode 28,
第１のワイヤ３０は第１の半導体素子２２のコーナーから離間する。 The first wire 30 is separated from the corner of the first semiconductor element 22.
【００６３】また、第１のスタッドバンプ３６を設け、 [0063] In addition, providing the first stud bump 36,
第２のＮＨＢ部６４Ａを第２の電極２８から離間させると、第２のワイヤ３１は第２の半導体素子２３のコーナーから離間する。 When separating the second NHB portion 64A from the second electrode 28, the second wire 31 is separated from the corner of the second semiconductor element 23. 更に、第２のワイヤ３１は、そのセカンドボンディング位置においても第２のスタッドバンプ３７が設けられているため、これによっても第２のワイヤ３１は第２の半導体素子２３のコーナーから離間する。 Furthermore, the second wire 31, since the second stud bump 37 is provided also in the second bonding position, whereby the second wire 31 is also spaced from the corner of the second semiconductor element 23.
【００６４】よって、第１及び第２のスタッドバンプ３ [0064] Therefore, the first and second stud bump 3
６，３７を設けることにより、各ワイヤ３０〜３３と各半導体素子２２〜２４が接触することを防止できる。 By providing the 6,37, it is possible to prevent the respective wires 30 to 33 the semiconductor elements 22 to 24 in contact. よって、ワイヤ３０〜３３が各半導体素子２２〜２４に形成された回路と短絡することはなく、半導体装置２０Ａ Therefore, not the wire 30 to 33 to short the circuit formed on the semiconductor elements 22 to 24, the semiconductor device 20A
の信頼性を向上させることができる。 Thereby improving the reliability. また、各ワイヤ３ Also, each wire 3
０〜３２と各半導体素子２２〜２４との間の離間量は、 0-32 and spacing amount between the respective semiconductor elements 22 to 24,
第１及び第２のスタッドバンプ３６，３７の高さを調整することにより調整することができる。 Can be adjusted by adjusting the height of the first and second stud bumps 36 and 37. この各スタッドバンプ３６，３７の高さの選定に際しては、ワイヤ３０ In this selection of the height of the stud bumps 36 and 37, the wire 30
〜３２と半導体素子２２〜２４との間に間隙が形成されうる最小の高さとすることが望ましい。 It is desirable to minimize the height that the gap may be formed between the -32 and the semiconductor element 22 to 24.
【００６５】即ち、ワイヤ３０〜３２と半導体素子２２ [0065] That is, the wire 30 to 32 and the semiconductor element 22
〜２４の接触防止を図る面からは、各スタッドバンプ３ From the viewpoint of achieving contact prevention 24 of each stud bump 3
６，３７を高くする方が望ましい。 It is desirable to increase the 6,37. しかるに、スタッドバンプ３６，３７を高くすることにより、各ワイヤ３０ However, by increasing the stud bumps 36 and 37, the wires 30
〜３２のループ高さが高くなり、半導体装置２０Ａが大型化するおそれがある。 Loop height of ~ 32 is increased, the semiconductor device 20A is likely to increase in size. よって、上記のように各スタッドバンプ３６，３７の高さをワイヤ３０〜３２と半導体素子２２〜２４との間に間隙が形成されうる最小の高さとすることにより、半導体装置２０Ａの小型化化と高信頼性化を共に実現することができる。 Therefore, by minimizing the height gap can be formed between the height wires 30 to 32 and the semiconductor element 22 to 24 of each stud bump 36 and 37 as described above, small semiconductor device 20A Kaka it can be implemented together with a high reliability.
【００６６】続いて、本発明の第３実施例について説明する。 [0066] Next, a description will be given of a third embodiment of the present invention. 図１５は、本発明の第３実施例である半導体装置のワイヤ接続構造を説明するための図である。 Figure 15 is a view for explaining a wire connecting structure of a semiconductor device according to a third embodiment of the present invention. 尚、本実施例の説明に用いる図１５、及び第３実施例以降の説明で用いる図１６以降の各図面において、第１及び第２実施例の説明に用いた図２乃至図１３に示した構成と同一構成については同一符合を付してその説明を省略するものとする。 Note that in FIG. 16 each subsequent drawings used in FIG. 15, and the third embodiment described hereinafter used in the description of this embodiment, shown in FIGS. 2 to 13 were used in the description of the first and second embodiments the configuration of the same configuration will be omitted the description thereof are denoted by the same reference numerals.
【００６７】本実施例では、半導体素子に形成されているダミーパッド４６Ａをワイヤ３０〜３２の中継部として用いたことを特徴とするものである。 [0067] In this embodiment is characterized in that using the dummy pad 46A formed on the semiconductor element as a relay portion of the wire 30-32. ダミーパッド４ Dummy pad 4
６Ａは、半導体素子の素子内回路と電気的に非接続であるパッドである。 6A is an element in the circuit and the pad is electrically disconnected from the semiconductor device. このダミーパッド４６Ａは、電極２７ The dummy pads 46A, the electrode 27
〜２９と同一形状或いはそれよりも広い面積を有しており、また電極２７〜２９の配設位置に配設されている。 To 29 have the same shape or area larger than a, also it is arranged at the arrangement position of the electrode 27 to 29.
よって、ダミーパッド４６Ａにワイヤ３０〜３２をボンディングすることができる。 Therefore, it is possible to bond the wires 30 to 32 to the dummy pad 46A.
【００６８】上記のように、ダミーパッド４６Ａは半導体素子２３の素子内回路と電気的に非接続であるため、 [0068] For, as described above, the dummy pad 46A is a device in the circuit electrically disconnected semiconductor element 23,
その特性を考慮する必要なくワイヤ３０，３１を接続することができる。 It can be connected without the need wires 30 and 31 to take into account the characteristics. 即ち、一対の半導体素子（例えば、第１の半導体素子２２と第２の半導体素子２３）を第１のワイヤ３０で接続しようとした場合、電気的特性が等しい等特性電極間を接続するよう構成する必要がある。 That is, the pair of semiconductor devices (e.g., a first semiconductor element 22 and the second semiconductor device 23) if the attempt to connect the first wire 30, to connect the equal characteristics electrodes electrical characteristics equivalent structure There is a need to. しかしながら、ダミーパッド４６Ａは素子内回路と非接続であるため、その電気的特性を配慮する必要はない。 However, since the dummy pad 46A is a device in the circuit and the non-connection, it is not necessary to consider the electrical characteristics.
【００６９】このため、各半導体素子２２〜２４にダミーパッド４６Ａを設けておくことにより、このダミーパッド４６Ａをワイヤの中継部として用いることが可能となる。 [0069] Thus, by providing the dummy pad 46A on the semiconductor elements 22 to 24, it is possible to use the dummy pad 46A as a relay portion of the wire. これにより、ワイヤ３０〜３２のレイアウトに自由度を持たせることができ、各ワイヤ３０〜３２の長さを短くしたり、また封止樹脂２６のモールド時にワイヤーフローのないワイヤーレイアウトとすることができる。 Thus, it is possible to give flexibility in the layout of the wires 30 to 32, or to shorten the length of each wire 30 to 32, also be a wire layout without wire flow at the time of molding the sealing resin 26 it can.
【００７０】尚、本実施例では第２の半導体素子２３に１個のダミーパッド４６Ａが設けられている例を示しているが、通常ダミーパッド４６Ａは半導体素子に複数個形成されているものである。 [0070] Although this embodiment shows an example in which is provided one dummy pad 46A to the second semiconductor element 23, typically a dummy pad 46A is what is formed in plural on the semiconductor element is there. また、２個のダミーパッドが隣接している場合には、この隣接するダミーパッドを接続し、ＮＨＢ部の接合位置とダミーパッドの形成位置を異ならせた構成としてもよい。 Further, when the two dummy pads are adjacent connects the adjacent dummy pads may be configured having different bonding position and forming position of the dummy pad NHB portion.
【００７１】続いて、本発明の第４実施例について説明する。 [0071] Next, a description will be given of a fourth embodiment of the present invention. 図１６及び図１７は、本発明の第４実施例である半導体装置のワイヤ接続構造を示している。 16 and 17 show a wire connecting structure of a semiconductor device according to a fourth embodiment of the present invention. 本実施例では、第２及び第３の半導体素子２３，２４の上部に再配線層４７，４８を配設したことを特徴とするものである。 In the present embodiment, it is characterized in that it has provided the redistribution layer 47, 48 on top of the second and third semiconductor elements 23 and 24. 再配線層４７は、第１の半導体素子２２と第２の半導体素子２３が形成する段差部に、第２の電極２８の列と略平行となるよう設けられている。 Redistribution layer 47, the step portion the first semiconductor element 22 and the second semiconductor element 23 is formed, it is provided so that the column and substantially parallel to the second electrode 28. また、再配線層４ In addition, re-wiring layer 4
８は、第２の半導体素子２３と第３の半導体素子２４が形成する段差部に、第３の電極２９の列と略平行となるよう設けられている。 8, the stepped portion and the second semiconductor element 23 third semiconductor element 24 is formed, it is provided so that the column and substantially parallel to the third electrode 29.
【００７２】本実施例では、各再配線層４７，４８としてプリント回路基板を用いており、その表面には所定パターンを有した再配線パターン４７Ａ，４８Ａが形成されている。 [0072] In this embodiment uses a printed circuit board as the rewiring layer 47, the rewiring pattern 47A having a predetermined pattern on the surface, 48A are formed. この再配線層４７，４８は、各半導体素子２ The redistribution layer 47 and 48, the semiconductor elements 2
３，２４上に接着剤を用いて固定されている。 It is fixed with an adhesive on 3,24. 尚、各再配線層４７，４８は必ずしもプリント回路基板を用いる必要はなく、フレキシブルプリント基板等の他の回路基板を用いても良く、また各半導体素子２３，２４の形成時に素子上に一体的に形成する構成としてもよい。 Incidentally, the re-wiring layers 47 and 48 is not always necessary to use a printed circuit board, may be used other circuit board such as a flexible printed circuit board, also integrally on the device during the formation of the semiconductor elements 23 and 24 it may be configured to be formed.
【００７３】本実施例のように、各半導体素子２３，２ [0073] As in this embodiment, the semiconductor elements 23,2
４上に再配線層４７，４８を配設したことにより、各半導体素子２２〜２４に形成された電極２７〜２９が異なる電極レイアウトとされているような場合であっても、 By the rewiring layer 47 is disposed on the 4, even when the electrodes 27 to 29 formed on the semiconductor elements 22 to 24 are different electrode layouts,
第１乃至第５のワイヤ５０〜５４がクロスして短絡することを防止することができる。 The first through fifth wires 50 to 54 can be prevented from being short-circuited by a cross. 以下、これについて説明する。 This will be explained.
【００７４】積層された各半導体素子２２〜２４を接続する場合、電気的特性，信号特性が等しい電極間（等特性電極）でワイヤ５０〜５４を配設する必要がある。 [0074] When connecting the stacked semiconductor elements 22 to 24 are the electrical characteristics, it is necessary to dispose the wire 50-54 between signal characteristics equal electrode (equal characteristics electrode). この際、直接積層される第１の半導体素子２２と第２の半導体素子２３の電極レイアウトが等しく、また第２の半導体素子２３と第３の半導体素子２４の電極レイアウトが等しい場合には、上下で対向する各電極２７〜２９は等特性電極であるため、そのまま上下で対向する各電極２７〜２９をワイヤ接続すればよい（図６及び図７に示すような構成）。 In this case, the first semiconductor element 22 and equal to the electrode layout of the second semiconductor element 23 to be laminated directly, also the second semiconductor device 23 when the electrode layout of the third semiconductor element 24 are equal, the vertical in order respective electrodes 27 to 29 which faces are of equal characteristics electrode, as each electrode 27 to 29 opposed to each other in the up and down may be wire connections (as shown in FIGS. 6 and 7 configuration).
【００７５】しかるに、直接積層される下部に位置する半導体素子と上部に半導体素子の電極レイアウトが異なる場合、即ち等特性電極が素子上の対応する位置にない場合には、上下で対向する電極は等特性電極ではなくなる。 [0075] However, when the electrode layout of the semiconductor element to the semiconductor element and the upper located under stacked directly differ, that is, when the equal characteristics electrode is not in the corresponding position on the element electrodes facing each other in upper and lower It is no longer a constant characteristic electrodes. よって、等特性電極同士を接続するには、離間した電極間にワイヤを配設する必要が生じる。 Therefore, to connect an equal characteristics electrodes each other, it becomes necessary to dispose the wire between spaced electrodes. この場合、ワイヤレイアウトが困難となり、高密度にワイヤを配設しようとした場合にはワイヤ間で接触が生じ、またこれを回避しようとした場合には半導体装置が大型化してしまう。 In this case, the wire layout becomes difficult, resulting contact between wires if you try arranged at a high density wire, also the semiconductor device when an attempt avoid this becomes large.
【００７６】これに対して本実施例のように、半導体素子２３，２４上に所定の再配線パターン４７Ａ，４８Ａ [0076] This, as in the present embodiment with respect to, predetermined rewiring on the semiconductor element 23 and 24 patterns 47A, 48A
が形成された再配線層４７，４８を配設することにより、ワイヤ５０〜５４は再配線層４７，４８を介して第１乃至第３の半導体素子２２〜２４の間及び第３の半導体素子２４と基板３３の間を電気的に接続する。 By but arranging the rewiring layers 47 and 48 which are formed, the wire 50-54 between the first to third semiconductor devices 22 to 24 through the redistribution layer 47 and the third semiconductor element an electrical connection between the 24 and the substrate 33. 具体的には、本実施例では図１７に示すように、第１の半導体素子２２の図中最上部に位置する第１の電極２７Ａと、 Specifically, in the present embodiment shown in FIG. 17, a first electrode 27A located in the figure at the top of the first semiconductor element 22,
第２の半導体素子２３の図中最下部に位置する第２の電極２８Ａが等特性電極となっている。 A second electrode 28A located at the lowest portion in the figure in the second semiconductor element 23 is changed to constant characteristics electrode. よって、この第１ Thus, this first
の電極２７Ａと第２の電極２８Ａをワイヤ接続する必要があるが、各電極２７Ａ，２８Ａを直接ワイヤ接続した場合にはワイヤを斜めに配設する必要があり、他のワイヤと接触するおそれがある。 It is necessary to make the electrodes 27A and the second electrode 28A wire connections, the electrodes 27A, in case of direct wire connection to 28A must be disposed wires diagonally, is a risk of contact with the other wires is there. また、ワイヤ長が長くなるため、電気的特性的にも不利である。 Further, since the wire length becomes longer, the electrical characteristic to be disadvantageous.
【００７７】そこで本実施例では、第１の電極２７Ａを直接第２の電極２８Ａに接続することはせず、まず第１ [0077] Therefore, in this embodiment, not be connected to the second electrode 28A of the first electrode 27A directly, first of all
の電極２７Ａと再配線層４７を第１のワイヤ５０で接続する構成としている。 The electrode 27A and the re-wiring layer 47 are configured to connect the first wire 50. 再配線層４７は、電極２７，２８ Redistribution layer 47, electrodes 27 and 28
の列と略平行に図中上下に延在する再配線パターン４７ Rewiring pattern 47 extending in the vertical in FIG column of the substantially parallel
Ａを有している。 It has an A. 第１のワイヤ５０は再配線パターン４ The first wire 50 is re-wiring pattern 4
７Ａの図中上端部と第１の電極２７Ａとの間に配設され、また第２のワイヤ５１は再配線パターン４７Ａの図中下端部と第２の電極２８Ａとの間に配設されている。 7A is disposed between the upper portion and the first electrode 27A in the drawing, the addition and the second wire 51 is disposed between the lower end in the drawing portion and the second electrode 28A of the rewiring patterns 47A there.
【００７８】これにより、第１及び第２のワイヤ５０， [0078] Thus, the first and second wires 50,
５１を他のワイヤと干渉することなく、かつ短いワイヤ長で配設することができる。 51 without interfering with other wires, and can be arranged with a short wire length. 尚、他のワイヤは再配線層４７の上部にワイヤループを形成する。 The other wire to form a wire loop on top of the rewiring layer 47. このように、再配線層４７，４８を設けることにより、等特性電極間を直接ワイヤ接続した場合にはワイヤが接触する電極レイアウトであっても、再配線層４７，４８を設けることによりワイヤ５０〜５４がクロスして短絡することを防止できる。 Thus, the wire 50 by by providing the redistribution layer 47 and 48, in case where a between same characteristics electrodes directly wire connected to an electrode layout wire contacts, providing the re-wiring layer 47 and 48 to 54 it can be prevented from being short-circuited to cross. また、電極レイアウトに制限されない半導体素子２２〜２４の組み合わせが可能になると共にワイヤ長を短くできるため半導体装置２０Ｂの電気的特性の向上を図ることもできる。 It is also possible to improve the electrical characteristics of the semiconductor device 20B for a shorter wire length with a combination of semiconductor elements 22 to 24 is not limited to the electrode layout can be performed.
【００７９】続いて、本発明の第５実施例について説明する。 [0079] Next, a description will be given of a fifth embodiment of the present invention. 図１８は、本発明の第４実施例である半導体装置のワイヤ接続構造を示している。 Figure 18 shows a wire connection structure of a semiconductor device according to a fourth embodiment of the present invention. 本実施例では、第１乃至第３のワイヤ５５〜５７の太さを、前記した各実施例で用いたワイヤ３０〜３２の太さに比べて太くしたことを特徴とするものである。 In the present embodiment, it is characterized in that the thickness of the first through third wires 55 to 57 were thicker than the thickness of the wire 30 to 32 used in each embodiment described above.
【００８０】具体的には、前記した各実施例では直径２ [0080] More specifically, in each embodiment described above diameter 2
５μｍ程度のワイヤ３０〜３２を用いていたが、本実施例では直径５０〜１５０μｍのワイヤ５５〜５７を用いている。 Had with 5μm about wires 30-32, is used in this embodiment wires 55 to 57 of diameter 50 to 150 [mu] m. この構成とすることにより、ワイヤ５５〜５７ With this configuration, the wire 55-57
のインダクタンスを低減でき、よって高周波特性を向上させることができる。 Inductance can be reduced, thereby enabling to improve the high frequency characteristics. 図１９乃至図２０は、上記したワイヤ接続構造を実現するためのワイヤボンディング工程を示している。 19 to 20 show a wire bonding process for achieving the above-described wire connecting structure. 以下、本実施例におけるワイヤボンディング工程について説明する。 The following describes the wire bonding step in the present embodiment. 尚、図８乃至図１４に示した構成と同一構成については同一符号を付してその説明を省略する。 Incidentally, the description thereof is omitted are denoted by the same reference numerals to the same constituent elements as those shown in FIGS. 8 to 14.
【００８１】図１９は、第１乃至第３のワイヤ５５〜５ [0081] Figure 19, the first to third wires 55-5
７をワイヤボンディングする前の状態を示している。 7 shows a state before the wire bonding. 本実施例においても、各ワイヤ５５〜５７をワイヤボンディングする前にスタッドバンプ形成工程を実施する。 In this embodiment, to implement the stud bump formation step before each wire 55 to 57 to the wire bonding. 本実施例におけるスタッドバンプ形成工程では、第１乃至第３の半導体素子２２〜２４に設けられた全ての電極２ The stud bump formation step in the present embodiment, all the electrodes 2 provided in the first to third semiconductor devices 22 to 24
７〜２９に対して第１乃至第３のスタッドバンプ６６〜 Against 7 to 29 first to third stud bumps 66 to
６８を形成することを特徴としている。 It is characterized by forming a 68. 即ち、本実施例では第１の半導体素子２２の電極２７に対しても、スタッドバンプ６６を形成する構成としている。 That is, in this embodiment also the electrode 27 of the first semiconductor element 22, are configured to form a stud bump 66.
【００８２】この第１乃至第３のスタッドバンプ６６〜 [0082] The first through third stud bump 66 to
６８は、前記した第１及び第２のスタッドバンプ３６， 68, first and second stud bumps 36 described above,
３７と同様にスペーサ部材として機能するものであり、 Similar to 37 which functions as a spacer member,
第１乃至第３のワイヤ５５〜５７をワイヤボンディングする際に用いるワイヤボンディング装置をそのまま用いて形成される。 It is formed directly using a wire bonding apparatus using the first to third wires 55 to 57 when wire bonding. この際、スタッドバンプ６６〜６８の形成に用いる金属細線は、ワイヤ５５〜５７よりも細い直径２５μｍの金属細線（前記した各実施例で用いた金属細線２５Ａ）を用いている。 In this case, the metal thin wire used to form the stud bumps 66 to 68, are used a thin diameter 25μm thin metal wire (thin metal wire 25A used in each embodiment described above) than the wires 55-57.
【００８３】しかしながら、ワイヤボンディング装置は使用できる金属細線の太さに比較的自由度を有しており、スタッドバンプ６６〜６８の形成に用いる直径２５ [0083] However, the wire bonding apparatus has a relatively degree of freedom in the thickness of the metal thin wires can be used, the diameter used for formation of the stud bumps 66 to 68 25
μｍの金属細線２５Ａも、ワイヤ５５〜５７の形成に用いる直径５０〜１５０μｍの金属細線２５Ｂも、いずれもボンディング処理することができる。 μm of metal thin wires 25A also, the metal thin wires 25B diameter 50~150μm used to form the wire 55 to 57 may also be any bonding process. 従って、１台のワイヤボンディング装置で、第１乃至第３のスタッドバンプ６６〜６８の配設と、第１乃至第３のワイヤ５５〜 Accordingly, in one of the wire bonding apparatus, arrangement and configuration of the first through third stud bumps 66 to 68, first to third wire 55
５７の配設を共に行なうことができる。 It can be performed together arrangement 57. よって、本実施例においても、スタッドバンプ６６〜６８を形成するのに新たな製造設備は不要であり、設備コストが上昇するようなことはない。 Therefore, also in this embodiment, a new manufacturing facility to form the stud bumps 66 to 68 are unnecessary, equipment costs will not like to rise.
【００８４】図２０は、第１の半導体素子２２上の第１ [0084] Figure 20, first on the first semiconductor element 22 of
の電極２７に金属細線２５Ｂを接合（ファーストボンディング）した状態を示している。 Joining the thin metal wire 25B to the electrode 27 shows a (first bonding) state. 本実施例で用いている金属細線２５Ｂは直径が５０〜１５０μｍと太いため、 Since a thick and 50~150μm thin metal wire 25B is the diameter used in the present embodiment,
これに伴い金属細線２５Ｂの先端部に形成されたボール部４３Ｂも大きくなっている。 Ball portion 43B formed on the distal end portion of the metal thin wires 25B Accordingly also increased. キャピラリ４２は、このボール部４３Ｂを電極２７に形成された第１のスタッドバンプ６６に押し付けると共にキャピラリ４２を超音波振動させ、ボール部４３Ｂを第１のスタッドバンプ６６ Capillary 42, the capillary 42 with pressing the ball portion 43B to the first stud bump 66 formed on the electrode 27 is ultrasonically vibrated, the ball portion 43B first stud bump 66
上に超音波溶接する。 Ultrasonically welded to the top. この金属細線２５Ｂの接合はファーストボンディングとなるため、第１のスタッドバンプ６６の上部には第１のＮＨＢ部６３Ｂが形成される。 Thus the bonding of the fine metal wire 25B becomes first bonding, the upper portion of the first stud bump 66 is first NHB portion 63B is formed. この際、第１のスタッドバンプ６６はキャピラリ４２に押圧されることにより若干変形するが、所定の高さ（図２ At this time, although the first stud bump 66 is somewhat deformed by being pressed by the capillary 42, a predetermined height (Fig. 2
４に矢印Ｄ３で示す高さは）は維持している。 The height indicated by the arrow D3 in 4) is maintained.
【００８５】金属細線２５Ｂが第１のスタッドバンプ６ [0085] thin metal wire 25B is the first stud bump 6
６を介して第１の電極２７に接合されると、続いてキャピラリ４２は金属細線２５Ｂを引出しつつ、第２の半導体素子２３上の第２の電極２８の形成位置まで移動する。 When through 6 are bonded to the first electrode 27, followed capillary 42 is being pulled out thin metal wires 25B, moves up to the formation position of the second semiconductor element on the 23 second electrode 28. 次に、キャピラリ４２は、金属細線２５Ｂを第２の電極２８上に形成されている第２のスタッドバンプ６７ Then, the capillary 42, the second stud bump 67 formed of metal thin wires 25B on the second electrode 28
に押し付けると共に、超音波振動することにより超音波溶接を行なう（セカンドボンディング）。 Together pressed against the, perform ultrasonic welding by the ultrasonic vibration (the second bonding).
【００８６】この際、第２のスタッドバンプ６７はキャピラリ４２に押圧されることにより若干変形するが、所定の高さ（図２４に矢印Ｄ２で示す高さは）は維持している。 [0086] At this time, although the second stud bump 67 is somewhat deformed by being pressed by the capillary 42, a predetermined height (height as shown in FIG. 24 by arrow D2 is) is maintained. これにより、図２１に示すように、第１のワイヤ５５が第１の電極２７と第２の電極２８との間に配設される。 Thus, as shown in FIG. 21, the first wire 55 is disposed between the first electrode 27 and second electrode 28. 上記のように第１のワイヤ５５が配設されると、 When the first wire 55 is disposed as described above,
続いて第２のワイヤ５６の配設処理が行なわれる。 Subsequently arranged processing of the second wire 56 is performed. 第２ The second
のワイヤ５６を配設するには、キャピラリ４２を第２のスタッドバンプ６７の形成位置に移動させ、ボール部４ In disposing the wire 56 moves the capillary 42 to the forming position of the second stud bump 67, the ball portion 4
３Ｂを第２のスタッドバンプ６７に押し付けると共にキャピラリ４２を超音波振動させる。 The capillary 42 vibrates ultrasonically along with pressing the 3B to second stud bump 67.
【００８７】これにより、図２２に示すように、金属細線２５Ｂは第２のスタッドバンプ６７上に超音波溶接される。 [0087] Thus, as shown in FIG. 22, the metal thin wire 25B is ultrasonically welded on the second stud bump 67. この金属細線２５Ｂの接合はファーストボンディングとなるため、第２のスタッドバンプ６７の上部には第２のＮＨＢ部６４Ｂが形成される。 Since the joining of the thin metal wire 25B becomes first bonding, the upper portion of the second stud bump 67 is the second NHB portion 64B is formed. 金属細線２５Ｂが第２のスタッドバンプ６７上に接合されると、続いてキャピラリ４２は金属細線２５Ｂを引出しつつ、第３の半導体素子２４上の第３の電極２９の形成位置まで移動する。 When the metal thin wires 25B are bonded on the second stud bump 67, followed capillary 42 is being pulled out thin metal wires 25B, moves up to the formation position of the third third on the semiconductor element 24 of the electrode 29. 次に、キャピラリ４２は、金属細線２５Ｂを第３の電極２９上に形成されている第３のスタッドバンプ６８ Then, the capillary 42, the third stud bump 68 formed of metal thin wires 25B on the third electrode 29
【００８８】この際、第２のスタッドバンプ３７もキャピラリ４２に押圧されることにより若干変形するが、所定の高さは維持している。 [0088] At this time, although slightly deformed by the second stud bump 37 is also pressed by the capillary 42, a predetermined height is maintained. これにより、図２３に示すように、第２のワイヤ５６が第２の電極２８と第３の電極２９との間に配設される。 Thus, as shown in FIG. 23, the second wire 56 is disposed between the second electrode 28 and the third electrode 29. 以後、上記と同様の処理を実施することにより、第３の電極２９と基板３３のボンディングパッド３４との間に第３のワイヤ５７を配設する。 Thereafter, by carrying out the same processing as described above, the third wire 57 is disposed between the bonding pads 34 of the third electrode 29 and the substrate 33.
【００８９】上記したように本実施例においても、第１ [0089] In this embodiment as described above, first
乃至第３のスタッドバンプ６６〜６８を設けることにより、第１乃至第３のワイヤ５５〜５７を各半導体素子２ Or by providing a third stud bumps 66 to 68, first to third wire 55-57 each semiconductor element 2
２〜２４から離間させることができ、よって、ワイヤ５ Can be spaced apart from 2 to 24, thus, the wire 5
５〜５７が各半導体素子２２〜２４に形成された回路と短絡するようなことはなく、半導体装置２０Ｃの信頼性を向上させることができる。 5-57 are not things like short and circuits formed on the semiconductor elements 22 to 24, it is possible to improve the reliability of the semiconductor device 20C.
【００９０】また、前記したように本実施例では金属細線２５Ｂが太いため、金属細線２５Ｂのファーストボンディング側に形成される各ＮＨＢ部６３Ｂ，６４Ｂ，６ [0090] Moreover, since a thick metal thin wire 25B in the present embodiment as described above, the NHB portions 63B formed on the first bonding side of the thin metal wires 25B, 64B, 6
５Ｂは大きくなる。 5B is increased. 従って、スタッドバンプ６６〜６８ Thus, the stud bump 66-68
を配設しない構成では、図２５に矢印Ａ２で示すように、ＮＨＢ部６３Ｂ，６４Ｂ，６５Ｂが電極２７〜２９ In the configuration without arranging, as shown by an arrow A2 in FIG. 25, NHB portions 63B, 64B, 65B are electrode 27-29
からはみ出し、隣接する電極または半導体素子２２〜２ Protruding from adjacent electrode or a semiconductor device 22-2
４上に形成された回路に接触するおそれがある（図２５ 4 there is a risk of contact with the circuit formed on (FIG. 25
では、第２のＮＨＢ部６４Ｂがはみ出した例を示している）。 In illustrates an example in which the second NHB portion 64B is protruded).
【００９１】しかるに本実施例では、各ＮＨＢ部６３ [0091] In this embodiment however, the NHB portions 63
Ｂ，６４Ｂ，６５Ｂと各電極２７〜２９との間に所定の高さを有するスタッドバンプ６６〜６８が介装されているため、ＮＨＢ部６３Ｂ，６４Ｂ，６５Ｂが電極２７〜 B, 64B, since the stud bump 66 to 68 having a predetermined height is interposed between 65B and the electrodes 27 to 29, NHB portions 63B, 64B, 65B are electrode 27 to
２９からはみ出すことを防止している。 To prevent that protrude from the 29. このため、本実施例ではスタッドバンプ６６〜６８を形成する金属細線として、電極２７〜２９からはみ出す可能性がない細い金属細線を用いてる。 Therefore, in this embodiment as a metal thin wire for forming the stud bumps 66 to 68, is used a thin metal thin wire is not likely to protrude from the electrode 27 to 29.
【００９２】また、第１の電極２７に第１のワイヤ５５ [0092] Further, the first wire 55 to the first electrode 27
を配設する時においても、第１のＮＨＢ部６３Ｂは第１ Even when the disposing the first NHB portion 63B is first
の電極２７からはみ出すおそれがある。 There is a possibility that protrude from the electrode 27. このため、本実施例では、第１の電極２７上にも第１のスタッドバンプバンプ６６を形成している。 Therefore, in this embodiment, also on the first electrode 27 form a first stud bump bump 66.
【発明の効果】上述の如く本発明によれば、次に述べる種々の効果を実現することができる。 Effects of the Invention According to the present invention as described above, it is possible to realize a variety of effects to be described below. 請求項１記載の発明によれば、第１面搭載用及び第２面搭載用半導体素子の電極レイアウトに拘わらず、かつワイヤを大きく引き回すことなく等特性電極同志を接続することが可能となるため、ワイヤがクロスして短絡することを防止できると共にワイヤボンディング処理の容易化を図ることができる。 According to the first aspect of the invention, regardless of the electrode layout of the first surface mounting and a second surface mounting semiconductor elements, and can be connected to equal characteristics electrode comrades without laying large wire, and therefore , wires can be facilitated wire bonding process can be prevented from being short-circuited by a cross.
【００９４】また、第１面搭載用及び第２面搭載用半導体素子として任意の半導体素子を選定することができるため、等特性電極を対向させるための半導体素子の設計変更及び作製は必要なくなり、よって半導体装置の低コスト化を図ることができる。 [0094] Since it is possible to select any of the semiconductor device as the first surface mounting and a second surface mounting semiconductor device, variations and produce equal characteristics electrode of the semiconductor element for opposing was not needed, Thus, it is possible to reduce the cost of the semiconductor device. 更に、第１面搭載用半導体素は、基板にフェイスダウンボンディングされた構成であるため、半導体装置の薄型化を図ることができる。 Furthermore, the semiconductor element for the first surface mounting, since a structure in which the face-down bonded to the substrate, it is possible to reduce the thickness of the semiconductor device.
【００９５】また、請求項２記載の発明によれば、基板形成に際して既存の基板形成技術を利用することが可能となり、よって引き回し配線を有する基板を容易かつ安価に製造することができる。 [0095] According to the second aspect of the invention, it is possible to utilize the existing substrate forming technique during substrate formation, thus it is possible to easily and inexpensively manufacture a substrate having a lead wiring. また、請求項３記載の発明によれば、外部接続端子としてリードを用い、このリードを引き回し配線に電気的に接続させて配設した構成としたことにより、本発明に係る半導体装置を従来のリードフレームタイプの半導体装置と同等に取り扱うことが可能となる。 Further, according to the third aspect of the present invention, using a lead as an external connection terminal, with the construction which is arranged in electrically connected to this lead lead wiring, the semiconductor device according to the present invention the conventional It can be handled as equivalent to the semiconductor device of the lead frame type.
【図１】従来の一例である半導体装置の断面図である（その１）。 1 is a cross-sectional view of a conventional semiconductor device which is an example (Part 1).
【図２】図１に示す半導体装置の封止樹脂を一部取り除いた状態を示す平面図である。 2 is a plan view showing a condition of removing part of the sealing resin of the semiconductor device shown in FIG.
【図３】従来の一例である半導体装置の断面図である（その２）。 3 is a cross-sectional view of a conventional semiconductor device which is an example (Part 2).
【図４】図３に示す半導体装置の封止樹脂を一部取り除いた状態を示す平面図である。 4 is a plan view showing a condition of removing part of the sealing resin of the semiconductor device shown in FIG.
【図５】本発明の第１実施例である半導体装置の断面図である。 5 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
【図６】図５に示す半導体装置の封止樹脂を一部取り除いた状態を示す平面図である。 6 is a plan view showing a condition of removing part of the sealing resin of the semiconductor device shown in FIG.
【図７】本発明の第１実施例である半導体装置のワイヤ接続構造を説明するための図である。 7 is a diagram for a wire connecting structure of a semiconductor device according to a first embodiment will be described of the present invention.
【図８】図５に示す半導体装置の製造方法におけるワイヤボンディング工程を説明する図である（その１）。 8 is a diagram illustrating a wire bonding process in the manufacturing method of the semiconductor device shown in FIG. 5 (Part 1).
【図９】図５に示す半導体装置の製造方法におけるワイヤボンディング工程を説明する図である（その２）。 9 is a diagram illustrating a wire bonding process in the manufacturing method of the semiconductor device shown in FIG. 5 (Part 2).
【図１０】図５に示す半導体装置の製造方法におけるワイヤボンディング工程を説明する図である（その３）。 10 is a diagram for explaining a wire bonding process in the manufacturing method of the semiconductor device shown in FIG. 5 (Part 3).
【図１１】図５に示す半導体装置の製造方法におけるワイヤボンディング工程を説明する図である（その４）。 11 is a diagram illustrating a wire bonding process in the manufacturing method of the semiconductor device shown in FIG. 5 (Part 4).
【図１２】図５に示す半導体装置の製造方法におけるワイヤボンディング工程を説明する図である（その５）。 12 is a diagram illustrating a wire bonding process in the manufacturing method of the semiconductor device shown in FIG. 5 (Part 5).
【図１３】図５に示す半導体装置の効果を説明するための図である。 13 is a diagram for explaining an effect of the semiconductor device shown in FIG.
【図１４】ワイヤを直接半導体素子の電極にボンディングした際に発生する問題点を説明するための図である。 14 is a diagram for explaining the problems that occur when the bonding of the electrode directly semiconductor element wire.
【図１５】本発明の第２実施例である半導体装置のワイヤ接続構造を説明するための図である。 15 is a diagram for a wire connection structure is described a semiconductor device according to a second embodiment of the present invention.
【図１６】本発明の第３実施例である半導体装置の断面図である。 It is a sectional view of a semiconductor device in the third embodiment of FIG. 16 is the present invention.
【図１７】図１６に示す半導体装置の封止樹脂を一部取り除いた状態を示す平面図である。 17 is a plan view showing a condition of removing part of the sealing resin of the semiconductor device shown in FIG. 16.
【図１８】本発明の第４実施例である半導体装置の断面図である。 18 is a sectional view of a semiconductor device in a fourth embodiment of the present invention.
【図１９】図１８に示す半導体装置の製造方法におけるワイヤボンディング工程を説明する図である（その１）。 19 is a diagram illustrating a wire bonding process in the manufacturing method of the semiconductor device shown in FIG. 18 (Part 1).
【図２０】図１８に示す半導体装置の製造方法におけるワイヤボンディング工程を説明する図である（その２）。 20 is a diagram for explaining a wire bonding process in the manufacturing method of the semiconductor device shown in FIG. 18 (Part 2).
【図２１】図１８に示す半導体装置の製造方法におけるワイヤボンディング工程を説明する図である（その３）。 21 is a diagram illustrating a wire bonding process in the manufacturing method of the semiconductor device shown in FIG. 18 (Part 3).
【図２２】図１８に示す半導体装置の製造方法におけるワイヤボンディング工程を説明する図である（その４）。 22 is a diagram for explaining a wire bonding process in the manufacturing method of the semiconductor device shown in FIG. 18 (Part 4).
【図２３】図１８に示す半導体装置の製造方法におけるワイヤボンディング工程を説明する図である（その５）。 23 is a diagram illustrating a wire bonding process in the manufacturing method of the semiconductor device shown in FIG. 18 (Part 5).
【図２４】図１８に示す半導体装置の効果を説明するための図である。 Is a diagram for explaining an effect of the semiconductor device shown in FIG. 24 FIG. 18.
【図２５】ワイヤを直接半導体素子の電極にボンディングした際に発生する問題点を説明するための図である。 25 is a diagram for explaining the problems that occur when the bonding of the electrode directly semiconductor element wire.
２０Ａ，２０Ｂ 半導体装置 ２２ 第１の半導体素子 ２３ 第２の半導体素子 ２４ 第３の半導体素子 ２７ 第１の電極 ２８ 第２の電極 ２９ 第３の電極 ３０，５０，５５ 第１のワイヤ ３１，５１，５６ 第２のワイヤ ３２，５２，５７ 第３のワイヤ ３３ 基板 ３４ ボンディングパッド ３５ はんだボール ３６，６６ 第１のスタッドバンプ ３７，６７ 第２のスタッドバンプ ３８ 絶縁性接着剤 ４０ 配線 ４２ キャピラリ ４６Ａ，４６Ｂ ダミーパッド ４７，４８ 再配線層 ５３ 第４のワイヤ ５４ 第５のワイヤ ６３Ａ，６３Ｂ 第１のＮＨＢ（ネイルヘッドボンディング）部 ６４Ａ，６４Ｂ 第２のＮＨＢ部 ６５Ａ，６５Ｂ 第３のＮＨＢ部 ６８ 第３のスタッドバンプ 20A, 20B semiconductor device 22 first semiconductor element 23 and the second semiconductor element 24 third semiconductor element 27 first electrode 28 second electrode 29 third electrode 30,50,55 first wire 31 and 51 , 56 second wire 32,52,57 third wire 33 the substrate 34 bonding pads 35 solder balls 36,66 first stud bump 37, 67 second stud bump 38 insulating adhesive 40 wiring 42 capillaries 46A, 46B dummy pads 47 and 48 re-wiring layer 53 fourth wire 54 the fifth wire 63A, 63B first NHB (nail head bonding) unit 64A, 64B second NHB portion 65A, 65B first third NHB portion 68 3 of the stud bump
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/52 (72)発明者 奥田 勇人 福島県会津若松市門田町工業団地４番地 株式会社富士通東北エレクトロニクス内 (72)発明者 平岡 哲也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐藤 光孝 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 明石 裕二 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 岡田 晃 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 原山 雅彦 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H01L 23/52 (72) inventor Hayato Okuda Fukushima Prefecture Aizuwakamatsu Kadotamachi industrial Park address 4 Fujitsu Tohoku Electronics the inner (72) inventor Tetsuya Hiraoka Kawasaki City, Kanagawa Prefecture Nakahara-ku, Kamikodanaka 4 chome No. 1 Fujitsu within Co., Ltd. (72) inventor Koko Sato, Kanagawa Prefecture, Nakahara-ku, Kawasaki, Kamikodanaka 4 chome No. 1 Fujitsu Limited the inner (72) inventor Yuji Akashi Kasugai City, Aichi Prefecture Kozoji-cho, chome 1844 No. 2 Fujitsu VLSI within Co., Ltd. (72) inventor Akira Okada Kawasaki City, Kanagawa Prefecture Nakahara-ku, Kamikodanaka 4 chome No. 1 Fujitsu within Co., Ltd. (72) inventor Masahiko HARAYAMA Kanagawa Prefecture, Nakahara-ku, Kawasaki, Kamikodanaka 4 chome No. 1 Fujitsu Ltd. 会社内 Ｆターム(参考） 5F067 AA01 AB03 AB04 BB08 BC12 BC13 BE09 BE10 CC02 CC03 CC05 CC09 DA05 DA07 DF09 DF20 Companies in the F-term (reference) 5F067 AA01 AB03 AB04 BB08 BC12 BC13 BE09 BE10 CC02 CC03 CC05 CC09 DA05 DA07 DF09 DF20
【請求項１】 外部接続端子が配設された基板と、 該基板の第１面にフェイスダウンボンディングされる第１面搭載用半導体素子と、 該基板の第１面の反対側の第２面に搭載されると共にワイヤを用いて前記基板に接続される第２面搭載用半導体素子とを具備しており、 かつ、前記第１面搭載用半導体素子に形成された電極と前記第２面搭載用半導体素子に形成された電極の内、電気的特性を等しくする等特性電極同志を接続する引き回し配線を前記基板に設けたことを特徴とする半導体装置。 1. A and the substrate on which the external connection terminals are disposed, the first surface mounting semiconductor element face-down bonded to the first surface of the substrate, a second side opposite the first side of the substrate and and a second surface mounting semiconductor element connected to the substrate using a wire while being mounted on, and the second surface mount and formed in said first surface mounting semiconductor element electrode of formed use semiconductor element electrodes, wherein a the lead wiring that connects the equal characteristics electrodes each other to equalize the electrical properties that provided on the substrate.
【請求項２】 請求項１記載の半導体装置において、 前記引き回し配線は、 前記基板を貫通して形成されたビアと、 前記基板の第１面に形成されており、前記第１面搭載用半導体素子と前記ビアとを電気的に接続する第１の引き回し配線と、 前記基板の第２面に形成されており、前記第２面搭載用半導体素子、前記外部接続端子及び前記ビアを電気的に接続する第２の引き回し配線とにより構成されることを特徴とする半導体装置。 2. A semiconductor device according to claim 1, wherein the lead wiring includes a via formed through said substrate, said being formed on the first surface of the substrate, a semiconductor for the first surface mounting a first lead interconnection to electrically connect the device via, is formed on the second surface of the substrate, the second surface mounting semiconductor device, the external connection terminals and electrically the via wherein a is constituted by a second lead wirings to be connected.
【請求項３】 請求項１または２記載の半導体装置において、 前記外部接続端子としてリードを用い、 かつ、該リードを前記引き回し配線に電気的に接続させて配設した構成としたことを特徴とする半導体装置。 3. A semiconductor device according to claim 1 or 2, wherein the using a lead as an external connection terminal, and a feature that it has a configuration in which the lead is disposed in electrically connected to the lead wirings semiconductor device.
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