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Timestamp: 2019-07-19 08:20:36+00:00
Document Index: 196302371

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FR2812417A1 - DSP processor parallel architecture - Google Patents
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FR2812417A1
FR2812417A1 FR0009882A FR0009882A FR2812417A1 FR 2812417 A1 FR2812417 A1 FR 2812417A1 FR 0009882 A FR0009882 A FR 0009882A FR 0009882 A FR0009882 A FR 0009882A FR 2812417 A1 FR2812417 A1 FR 2812417A1
FR0009882A
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2000-07-27 Priority to FR0009882A priority Critical patent/FR2812417A1/en
2002-02-01 Publication of FR2812417A1 publication Critical patent/FR2812417A1/en
<P>La pr esente invention concerne un processeur DSP (20) pr evu pour ex ecuter des instructions de taille variable pouvant comprendre jusqu'à N codes instruction el ementaires. <P> pr ESENTE The invention relates to a DSP (20) pr evu for ex ecuter of variable size instructions may include up to N codes instruction el ementaires. Le processeur comprend une m emoire programme (PMEM1) comprenant I bancs m emoire (M0-M3) en parallèle adressables individuellement, dans lesquels les codes (c0-c9) d'un programme sont enregistr es de façon entrelac ee, et des moyens de lecture (IAC, PCC, CSC) de la m emoire programme agenc es pour lire un code dans chacun des I bancs m emoire au cours d'un cycle de lecture d'une instruction. The processor comprises a program memory m (PMEM1) comprising I m memory banks (M0-M3) in parallel individually addressable, in which the code (c0-c9) of a program are recorded are so interleaved ee, and means for reading (EPC, CPC, CCS) of the m memory AGENC art program to read a code in each of the I m memory banks during a read cycle of an instruction. Un cycle de lecture d'une instruction dans la m emoire comprend la lecture d'une suite de codes (c0-c3) comprenant le ou les codes (c0) de l'instruction à lire et pouvant egalement comprendre des codes (c1-c3) appartenant à une instruction suivante, qui sont filtr es avant l'application de l'instruction à des unit es d'ex ecutions (EUO-EU3). A read cycle of an instruction in the m memory comprises reading a code string (c0-c3) including the code or codes (c0) of the instruction to read and may also comprise codes (c1-c3 ) belonging to a next instruction, which are filtered prior to application of the instruction for unit are ex ecutions (EUO-EU3). Avantages : r ealisation d'un processeur dont la m emoire programme ne comprend aucun code de non-op eration de type " NOP ".</P> Advantages: r embodiment of a processor whose store typing program code includes no non-op eration of type "NOP" </ P>.
PROCESSEUR DSP A ARCHITECTURE PARALLELE DSP PROCESSOR ARCHITECTURE PARALLELE
La présente invention concerne les processeurs de traitement du signal numérique, ou processeur DSP The present invention relates to processors of the digital signal processor or DSP
("Digital Signal Processors"). ( "Digital Signal Processors").
La présente invention concerne plus particulièrement les processeurs DSP à architecture parallèle, ou processeurs VLIW ("Very Large Instruction Word"). The present invention relates more particularly to the DSP processor parallel architecture, or VLIW processors ( "Very Large Instruction Word"). Comme cela est bien connu de l'homme de l'art, les processeurs de type VLIW sont des processeurs hérités des processeurs RISC qui se distinguent des processeurs DSP conventionnels par le fait qu'ils comprennent plusieurs unités d'exécution agencées en parallèle. As is well known to the skilled person, VLIW type processors are processors legacy RISC processors which are distinguished from conventional DSP processors in that they include multiple execution units arranged in parallel. Chaque unité d'exécution est l'équivalent d'un coeur de processeur RISC (Reduced Instruction Set Computer) et exécute des codes instruction de format réduit, généralement de 16 bits, en exploitant les ressources offertes par une banque de registres. Each execution unit is the equivalent of a RISC processor core (Reduced Instruction Set Computer) and executes reduced format of instruction codes, typically 16 bits, exploiting the resources offered by a bank of registers. Chaque unité d'exécution pouvant exécuter un code instruction simultanément aux autres unités d'exécution, les processeurs VLIW sont donc capables d'exécuter simultanément une instruction large comprenant Each thread can execute an instruction code simultaneously with other threads, the VLIW processors are thus able to simultaneously run a broad education including
plusieurs codes "équivalents" RISC en parallèle. several codes "equivalent" RISC in parallel.
Pour fixer les idées, la figure 1 représente schématiquement la structure classique d'un processeur 10 de type VLIW, dont les éléments essentiels sont représentés sous forme de blocs. To fix ideas, the Figure 1 schematically shows the conventional structure of a VLIW type processor 10, of which the essential elements are represented as blocks. Le processeur 10 comprend une mémoire programme PMEM, une mémoire de données 12, un registre d'instructions IR agencé à la sortie de la mémoire PMEM, un décodeur d'instructions IDEC agencé à la sortie du registre IR, une banque de registres RBANK, prévue notamment pour l'exécution de codes instruction de type RISC, des unités d'exécution EU0 à EU3, ainsi qu'un circuit BMC formant l'interface The processor 10 includes a memory PMEM program, a data memory 12, an instruction register IR arranged at the output of the memory PMEM, an instruction decoder IDEC arranged at the output of register IR, a RBANK register bank, provided in particular for the execution of RISC type instruction codes, EU0 to EU3 execution units, and a circuit BMC forming the interface
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entre les sorties des unités d'exécution UE1-EU3 et les entrées/sorties de la mémoire de données DMEM. between the outputs of UE1-EU3 execution units and the inputs / outputs of the data memory DMEM. Les unités d'exécution, ici quatre unités EU0, EU1, EU2, EU3, sont agencées en parallèle pour assurer le traitement simultané de quatre codes instruction lus simultanément dans la mémoire PMEM, formant ensemble une instruction large. The execution units, herein four units EU0, EU1, EU2, EU3, are arranged in parallel to provide simultaneous processing of four instruction codes read simultaneously in the memory PMEM, a large assembly instruction. La nature des unités d'exécution peut varier en fonction de l'application à laquelle le processeur est destiné. The nature of the execution units may vary depending on the application for which the processor is intended. Les unités d'exécution comprennent par exemple une unité ALU (unité arithmétique et logique), une unité MAC (multiplication/adition), une unité CU (unité de contrôle, gérant le compteur ordinal PC et les branchements) et une unité CO-PRO (coprocesseur) pour effectuer certains calculs spécifiques à l'application The threads include, for example an ALU (arithmetic logic unit), a MAC unit (multiplication / adition), a CU (control unit, managing the program counter PC and connections) and a CO-PRO unit (coprocessor) for performing calculations specific to the application
visée. referred.
Un tel processeur est ainsi capable d'assurer l'exécution d'instructions larges constituées ici au maximum par quatre codes. Such a processor is able to ensure the execution of large instructions constituted by the maximum four codes. A chaque nouveau cycle d'horloge H, le compteur ordinal PC ("Program Counter") du processeur est augmenté d'un incrément n qui est égal à 1, sauf en cas de saut ou de branchement, et les registres d'instructions IR0-IR3 reçoivent simultanément en parallèle quatre nouveaux codes destinés à être At each new clock cycle H, the program counter PC ( "Program Counter") of the processor is increased by an increment which n is equal to 1, except in case of jump or branch, and registers IR0 instructions -IR3 receive simultaneously in parallel four new codes to be
exécutés par les unités EU0-EU3. executed by EU0-EU3 units.
L'architecture d'un tel processeur 10 se distingue ainsi d'un processeur RISC conventionnel par son parallélisme, qui se retrouve dans tous les étages de traitement des instructions. The architecture of such a processor 10 is thus distinguished from a conventional RISC processor by its parallelism, which is found in all levels of instruction processing. Toutefois, les possibilités offertes par ce parallélisme sont rarement exploitées au maximum et les programmes compilés stockés dans la mémoire programme PMEM comprennent généralement un nombre élevée de codes de non-opération, ou codes "NOP" ("No Operation"). However, the possibilities offered by this parallelism are rarely fully exploited and compiled programs stored in memory MMTP program generally include a high number of non-operation codes, or codes "NOP" ( "No Operation"). En effet, la transformation d'un programme écrit en langage de haut niveau, par exemple en langage C/C++, en une suite de codes de type RISC regroupés en paquets est effectuée de façon automatique par un programme de compilation qui connaît la structure du Indeed, the conversion of a program written in high level language, such as C / C ++, in a sequence of RISC type codes grouped in packages is automatically performed by a compiler program that has the structure
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processeur et essaie de former des paquets ayant la plus grande taille possible (comprenant quatre codes au maximum dans l'exemple de processeur décrit) afin d'exploiter au maximum le parallélisme du processeur.5 Cette optimisation est faite en tenant compte des conflits entre les codes, de la disponibilité des unités d'exécution et des dépendances de données lors de l'exécution pipeline des codes. processor and attempts to form packs with the largest possible size (including four codes to the maximum in the processor described example) in order to maximize the parallelism of processeur.5 This optimization is done taking into account the conflicts between Codes, the availability of the execution units and data dependencies at runtime pipeline codes. Ainsi, par exemple, deux codes destinés à être exécutés par la même unité d'exécution ne peuvent être parallélisés dans le même paquet. For example, two codes to be executed by the same thread can not be parallelized in the same package. Egalement, un code utilisant une opérande qui est le résultat d'une opération visée par un autre code ne peut être exécuté tant que le code dont il dépend n'est pas lui-même exécuté.15 A titre d'exemple, considérons la séquence de programme suivante: /p co /p cl p c2 /p c3 p c41p c51p c61 /p c7 P c85p c9 qui comprend des codes instruction cO à c9 comportant chacun un bit de parallélisme /p ou p. Also, a code using an operand that is the result of a transaction covered by another code can not be executed until the code on which it depends is not itself exécuté.15 As an example, consider the sequence following program: / p co / cl p p c2 / c3 p p c41p c51p c61 / p P c7 c9 c85p which includes cO c9 instruction codes each having a parallel bit / p or p. Les codes instruction, appelés "syllabes" dans le langage de l'homme de l'art, sont regroupés en "paquets" ("bundle") pour former des instructions larges. The instruction codes, called "syllables" in the language of the man in the art, are grouped into "packages" ( "bundle") to form broad instructions. La séparation des instructions (paquets) au sein d'un programme est effectuée au moyen des bits de parallélisme "p" affectés à chacun des codes. Separation of instructions (packets) within a program is performed by means of parallel bits "p" assigned to each code. Les deux valeurs possibles "/p" ou "p" d'un bit de parallélisme, par exemple 0 et 1, permettent de savoir si un code appartient ou non à une nouvelle instruction. The two possible values ​​"/ p" or "p" of a parallelism bit, for example, 0 and 1, show whether a code or does not belong to a new instruction. Plus, particulièrement, un code précédé d'un bit de parallélisme "p" (par exemple 1) appartient à la même instruction que le code précédent, tandis qu'un code précédé d'un bit de parallélisme "/p" (par exemple 0) appartient par convention à un nouveau paquet. More particularly, a code preceded by a "p" parallel bit (e.g. 1) belongs to the same instruction as the previous code, while a code preceded by a bit parallelism "/ p" (e.g. 0) owned by convention to a new package.
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Dans la séquence de programme mentionnée ci-dessus, les bits de parallélisme permettent ainsi de distinguer quatre instructions larges INST1 à INST4: INST1 = cO INST2 = cl c2 INST3 = c3 c4 c5 c6 INST4 = c7 c8 c9 Pour pouvoir être exécutées par le processeur 10, ces instructions INST1 à INST4 sont enregistrées dans la mémoire programme PMEM du processeur comme représenté en figure 1 et décrit par le tableau 1 ciaprès: In the program sequence mentioned above, the parallelism bits and distinguish four broad INST1 instructions INST4: INST1 = cO INST2 = cl c2 INST3 = c3 c4 c5 c6 INST4 = c7 c8 c9 order to be executed by the processor 10, these instructions INST1 INST4 are stored in the memory of the processor program PMEM as shown in Figure 1 and described in table 1 below:
/p cO NOP NOP NOP /p cl NOP NOP NOP /p c3 p c4 p c5 p c6 /p c7 p c8 p c9 NOP En conséquence, les compilateurs pour processeurs / P cO NOP NOP NOP / NOP NOP NOP cl p / p p c3 c4 c5 p c6 p / p p c7 c8 c9 p NOP Accordingly, compilers for processors
VLIW classiques génèrent un grand nombre de codes de non- Conventional VLIW generate a large number of codes of non-
opération qui ont pour but de maintenir certaines unités d'exécution inactives pendant que d'autres exécutent des codes. operation that are intended to maintain certain inactive threads while others execute code. Il en résulte un encombrement inutile de la mémoire programme, qui peut représenter en pratique entre % et 70% de l'espace mémoire selon l'efficacité du compilateur et l'adéquation entre le programme à compiler et les ressources offertes par le processeur. This results in unnecessary clutter of program memory, which can represent in practice between% and 70% of the memory space according to the efficiency of the compiler and the adequacy of the program to compile and resources provided by the processor. Cet encombrement de l'espace mémoire par des codes NOP, qui est considérable au regard des codes instruction réellement nécessaires à l'exécution des programmes, augmente la surface de la mémoire PMEM pour une application donnée, donc entraîne une baisse de performance (mémoire plus lente avec la taille qui augmente) , un surcroît de consommation (lignes de mots et lignes de bits plus longues dans le plan mémoire) et de The size of the memory space by NOP codes, which is considerable in terms of really necessary instruction codes for the implementation of programs, increasing the surface of the MMTP memory for a given application, therefore causes a drop in performance (more memory slowly with the size increasing), an additional consumption (word lines and bit lines longer in the memory array) and
coût (surface de silicium). cost (silicon surface).
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La présente invention vise à pallier cet inconvénient. The present invention aims to overcome this disadvantage. Plus particulièrement, la présente invention vise un processeur de type VLIW qui puisse recevoir dans sa mémoire programme des paquets de codes ne comportant pas More particularly, the present invention provides a VLIW type processor which can receive in its memory codes packets program having no
de codes de non-opération. non-operation code.
Cet objectif est atteint par la prévision d'un processeur de traitement du signal prévu pour exécuter des instructions de taille variable pouvant comprendre jusqu'à N codes instruction élémentaires, le processeur comprenant une mémoire programme comprenant I bancs mémoire en parallèle adressables individuellement, I étant au moins égal à N, dans lesquels les codes d'un programme sont enregistrés de façon entrelacée à raison d'un code par banc et par adresse appliquée au banc, des moyens de lecture de la mémoire programme agencés pour lire un code dans chacun des I bancs mémoire au cours d'un cycle de lecture d'une instruction, un cycle de lecture d'une instruction dans la mémoire programme comprenant la lecture d'une suite de codes comprenant le ou les codes de l'instruction à lire et pouvant également comprendre, quand le nombre de codes de l'instruction lue est inférieur à I, des codes appartenant à une This object is achieved by the provision of a provided signal processing processor for executing instructions of variable size which may comprise up to N elementary instruction codes, the processor comprising a program memory comprising I addressable parallel memory banks individually, I being at least equal to N, wherein the codes of a program are recorded in an interleaved manner on the basis of a code benches and address applied to the bench, program memory reading means arranged to read a code in each of the I memory banks during a read cycle of an instruction, a read cycle of an instruction in the program memory including reading of a series of codes including the code or codes of the instruction to read and can also comprise, when the number of the read instruction codes is less than I, codes belonging to a
instruction suivante. next instruction.
Selon un mode de réalisation, les moyens de lecture comprennent des moyens pour appliquer aux bancs mémoire des adresses individuelles générées à partir d'une valeur collective de compteur ordinal, qui est incrémentée, avant le commencement d'un cycle de lecture d'une instruction, d'une valeur égale au nombre de codes que According to one embodiment, the reading means comprises means for applying to the memory banks of individual addresses generated from a collective value of the program counter, which is incremented before the beginning of a read cycle of an instruction , a value equal to the number of codes that
comprend l'instruction précédente. comprises the preceding instruction.
Selon un mode de réalisation, les moyens pour appliquer des adresses sont agencés pour appliquer à chacun des bancs mémoire une adresse de lecture individuelle égale à P0 ou PO+l, P0 étant le quotient de According to one embodiment, the means for applying addresses are arranged to apply to each of the memory banks an individual read address equal to P0 and PO + l, P0 being the quotient of
la division par I de la valeur du compteur ordinal. division by I of the value of the program counter.
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Selon un mode de réalisation, les moyens pour appliquer des adresses sont agencés pour appliquer à un banc mémoire de rang i une adresse égale à P0 quand i est strictement supérieur à R, ou appliquer à un banc mémoire5 de rang i une adresse égale à PO+l quand i est inférieur ou égal à R, étant le reste de la division par I de la valeur du compteur ordinal. According to one embodiment, the means for applying addresses are arranged to apply to a row of memory bank i an address equal to P0 when i is strictly greater than R, or applied to a row of Memory5 bench i an address equal to PO + l when i is less than or equal to R, being the remainder of the division by I of the value of the program counter. Selon un mode de réalisation, les moyens de lecture comprennent des moyens pour réorganiser les codes de la suite de codes lue dans la mémoire programme, conformément à l'algorithme suivant: [c' (j) = c(i), avec i = (j+R') modulo I], dans lequel "i" et "j" désignent les rangs des codes avant et après réorganisation, c(i) désigne des codes de rang i dans leur agencement après lecture dans la mémoire, c' (j) désigne des codes de rang j après réorganisation, R' étant le reste de la division par I de la valeur que présentait le compteur ordinal au According to one embodiment, the reading means includes means for reorganizing the codes of the code string read in the program memory in accordance with the following algorithm: [c '(j) = c (i), with i = (j + R ') modulo I], wherein "i" and "j" denote the codes of the rows before and after reorganization, c (i) denotes rank codes i in their arrangement after reading from the memory, c' (j) denotes rank j codes after reorganization, R 'is the remainder of the division by I to the value presented by the program counter to the
cours du cycle d'horloge précédent. During the previous clock cycle.
Selon un mode de réalisation, les moyens pour réorganiser sont agencés pour appliquer aux codes de la suite de codes lue dans la mémoire programme une permutation circulaire comprenant un nombre de According to one embodiment, the means for reorder is arranged to apply the codes in the code string read in the program memory a circular permutation comprising a number of
permutations circulaires élémentaires égal à R' ou à [I- simple circular permutations equal to R 'or [I-
R'] selon le sens dans lequel est réalisée la permutation R '] according to the direction in which is formed the permutation
circulaire. circular.
Selon un mode de réalisation, les permutations circulaires sont effectuées par un barillet à décalage recevant sur une entrée de commande le paramètre R' Avantageusement, les moyens de lecture comprennent des moyens pour filtrer les codes n'appartenant pas à l'instruction à lire, au moyen de bits de parallélisme According to one embodiment, the cyclic permutations are performed by a shift cylinder receiving on a control input the parameter R 'Advantageously, the reading means comprises means for filtering the codes do not belong to the instruction to read, using bit parallelism
accompagnant les codes. accompanying codes.
Selon un mode de réalisation, les codes filtrés According to one embodiment, the filtered codes
sont remplacés par des codes de non-opération. are replaced with non-transaction codes.
Selon un mode de réalisation, les moyens de filtrage de codes sont agencés pour exécuter l'algorithme suivant: [Pour j = 0, val(j=0) = "v", s(j=0) = c'(j=0); According to one embodiment, the codes filtering means is arranged to perform the following algorithm: [For j = 0, val (j = 0) = "v", s (j = 0) = c '(j = 0);
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Pour j allant de 1 à I, val(j) = "v" si val(jl) = "v" et si bit de parallélisme de c' (j)="p", sinon val(jl) = "/v"; For j ranging from 1 to I, val (j) = "v" if val (jl) = "v" and if parallelism bit c (j) = "p", otherwise val (jl) = "/ v "; s(j) = c' (j) si val(j) = "v"; s (j) = c '(j) when the value of (j) = "v"; s(j) = NOP si val(j) = "/v"], dans lequel val(j) est un terme de validation associé à chaque code c' (j) de rang j, pouvant présenter deux valeurs "v" et "/v", s(j) désigne des sorties de rang j des moyens de filtrage, correspondant à des entrées de même rang recevant un code s (j) = NOP if val (j) = "/ v"], wherein val (j) is a term of validation associated with each code c '(j) of rank j, which may represent two values ​​"v" and "/ v", s (j) denotes the outputs of rank j of the filtering means corresponding to the same rank of inputs receiving a code
c' (j), "NOP" est un code de non-opération. c '(j), "NOP" is a code of non-operation.
Selon un mode de réalisation, les codes non filtrés sont envoyés à des unités d'exécution de type RISC According to one embodiment, the non-filtered codes are sent to the RISC type execution units
agencées en parallèle. arranged in parallel.
La présente invention concerne également un procédé de lecture d'instructions de taille variable pouvant comprendre jusqu'à N codes instruction élémentaires, applicable à un processeur de traitement du signal, comprenant les étapes consistant à prévoir une mémoire programme comprenant I bancs mémoire en parallèle adressables individuellement, I étant au moins égal à N, enregistrer les codes d'un programme dans la mémoire programme de façon entrelacée, à raison d'un code par banc et par adresse appliquée au banc, et au cours d'un cycle de lecture d'une instruction, lire dans les I bancs mémoire une suite de codes comprenant le ou les codes de l'instruction à lire et pouvant également comprendre, quand le nombre de codes de l'instruction lue est inférieur à I, des codes appartenant à une instruction suivante. The present invention also relates to a method for reading of variable size instructions may include up to N elementary instruction codes applicable to a processor signal, comprising the steps of providing a program memory comprising I addressable parallel memory banks individually, I being at least equal to N, the register codes of a program in the memory interlaced way program, comprised of a code benches and address applied to the bench, and during a read cycle an instruction, read the I memory banks a series of codes comprising the code or codes of the instruction to be read and may also include, when the number of the read instruction codes is less than I, codes belonging to a next instruction. Selon un mode de réalisation, le procédé comprend une étape consistant à appliquer aux bancs mémoire des adresses individuelles générées à partir d'une valeur collective de compteur ordinal, qui est incrémentée, avant le commencement d'un cycle de lecture d'une instruction, d'une valeur égale au nomcre de codes que According to one embodiment, the method comprises a step of applying to the memory banks of individual addresses generated from a collective value of the program counter, which is incremented before the beginning of a read cycle of an instruction, by a value equal to the code that nomcre
Selon un mode de réalisation, le procédé comprend une étape consistant à appliquer à chacun des bancs According to one embodiment, the method comprises a step of applying to each of the banks
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mémoire une adresse de lecture individuelle égale à P0 ou PO+l, P0 étant le quotient de la division par I de la valeur du compteur ordinal, un banc mémoire de rang i recevant une adresse égale à P0 quand i est strictement supérieur à R, ou une adresse égale à PO+l quand i est inférieur ou égal à R, R étant le reste de la division memory an individual read address equal to P0 and PO + l, P0 being the quotient of the division by I of the value of the program counter, a row of memory bank i receiving an address equal to P0 when i is strictly greater than R, or an address equal to the PO + when i is less than or equal to R, where R is the remainder of division
par I de la valeur du compteur ordinal. I by the value of the program counter.
Selon un mode de réalisation, le procédé comprend une étape de réorganisation des codes de la suite de codes lue dans la mémoire programme, conformément à According to one embodiment, the method includes a code reorganization step of the code string read in the program memory in accordance with
l'algorithme mentionné plus haut. the algorithm mentioned above.
Selon un mode de réalisation, le procédé comprend une étape de filtrage des codes lus n'appartenant pas à l'instruction à lire, au moyen de bits de parallélisme According to one embodiment, the method comprises a step of filtering the read codes not belonging to the instruction to read through bit parallelism
Selon un mode de réalisation, des codes filtrés According to one embodiment, the filtered code
Selon un mode de réalisation, les codes sont According to one embodiment, the codes are
filtrés conformément à l'algorithme mentionné plus haut. filtered according to the algorithm described above.
détail dans la description suivante d'un exemple de detail in the following description of an example of
réalisation d'un processeur selon l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles: - la figure 1 précédemment décrite représente sous forme de blocs l'architecture d'un processeur VLIW classique, - la figure 2 représente sous forme de blocs l'architecture d'un processeur selon l'invention, - les figures 3 et 4 représentent des modes de réalisation d'éléments représentés sous forme de blocs en embodiment of a processor according to the invention, given as non-limiting in connection with the accompanying drawings: - Figure 1 described above shows in block form the architecture of a conventional VLIW processor, - Figure 2 shows in block form the architecture of a processor according to the invention, - figures 3 and 4 represent elements of the embodiments shown in block form in
La figure 2 représente schématiquement l'architecture d'un processeur de traitement du signal 20 2 shows schematically the architecture of a processor of the signal 20
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selon l'invention. according to the invention. Le processeur 20 comprend, comme le processeur classique de la figure 1, une mémoire programme PMEM1, une mémoire de données DMEM, un registre d'instructions IR, un décodeur d'instructions IDEC agencé à la sortie du registre IR, une banque de registres RBANK, des unités d'exécution, ici quatre unités EUO à EU3, ainsi qu'un circuit BMC ("Built-In Self Test/Mapping/Conflicts") prévu pour lire ou écrire des données dans la mémoire de données DMEM ou dans la banque10 de registres RBANK et assurant diverses autres fonctions comme l'autotest des mémoires ("Built-In Self Test" ou "BIST") et la gestion des conflits d'adresses. The processor 20 comprises, as the vector processor of Figure 1, a memory PMEM1 program, a data memory DMEM, IR instruction register, an instruction decoder IDEC and arranged at the output of IR register, a register bank RBANK, execution units, in four EUO units EU3 and a BMC circuit ( "Built-in Self Test / Mapping / Conflicts") for reading or writing data in the data memory DMEM or the banque10 RBANK of records and performing various other functions such as the self-test memory ( "Built-in Self Test" or "BIST") and the management of address conflicts. Le registre d'instructions IR comprend quatre registres IRO à IR3 en parallèle, prévus pour recevoir à chaque cycle de lecture d'une instruction (cycle "fetch") quatre codes instruction c' (0) à c'(3) délivrés par la mémoire programme PMEM1. The instruction register IR includes four registers IRO to IR3 in parallel, adapted to receive at each read cycle of an instruction (cycle "fetch") four instruction codes c '(0) to c (3) delivered by the PMEM1 memory program. Le décodeur d'instructions IDEC assure le décodage des codes c'(O)-c'(3) ainsi que la distribution des opérandes en direction des unités d'exécution concernées. The instruction decoder IDEC decodes codes c '(O) -c (3) and the distribution of the operands in the direction of the relevant threads. Ces éléments sont en soi classiques et constituent le coeur du processeur, These are classical in themselves and constitute the core of the processor,
représenté schématiquement sous la forme d'un bloc. shown schematically as a block.
Le processeur 20 selon l'invention se distingue d'un processeur classique par le fait que la mémoire programme PMEM1 est constituée par plusieurs bancs mémoire agencés en parallèle, ici quatre bancs MO, Ml, M2, M3 adressables individuellement et recevant respectivement des adresses aO, al, a2, a3. The processor 20 according to the invention differs from a conventional processor in that the PMEM1 program memory is a plurality of memory banks arranged in parallel, here four benches MO, Ml, M2, M3 addressable individually and respectively receiving addresses aO , al, a2, a3. Dans ce qui suit, on désignera par "I" le nombre de bancs mémoire adressables individuellement présents dans un processeur selon l'invention, et par "N" le nombre maximal de codes instruction pouvant être contenus dans une instruction large (paquet), I devant au moins être égal à N. Ici, I est égal à N qui est égal à 4 puisque le processeur In the following, be designated by "I" the number of addressable memory banks individually present in a processor according to the invention, and "N" the maximum number of instruction codes that can be contained in a large instruction (packet), I before at least be equal to N. Here, i is equal to N which is equal to 4 since the processor
comprend quatre unités d'exécution. four threads.
Selon l'invention, les codes instruction (syllabes) d'un programme sont enregistrés dans la mémoire PMEM1 de According to the invention, the instruction codes (syllables) of a program are stored in the memory PMEM1
façon entrelacée, de telle sorte que deux codes se succédant dans le programme soient agencés dans deux bancs mémoire contigus de rangs croissants, avec la même adresse ai dans chaque banc. interleaved manner, so that two codes succeeding in the program are arranged in two contiguous memory banks growing ranks, with the same address have each bench. Lorsqu'un code est enregistré dans le dernier banc mémoire M3, à une adresse a3 = "x", le code suivant est enregistré dans le banc mémoire M0 à l'adresse aO = "x+ l", et les codes suivants sont enregistrés dans les bancs Ml, M2, M3 aux adresses When a code is stored in the last memory bank M3, an address A3 = "x", the following code is recorded in the memory bank M0 at aO = "x + l", and the following codes are stored in Ml benches, M2, M3 addresses
al = a2 = a3 = "x+l", etc.. al = a2 = a3 = "x + l" etc ..
Pour fixer les idées, considérons que la séquence de programme suivante, déjà décrite au préambule, est stockée dans la mémoire virtuelle PMEM1: INSTl = cO INST2 = cl c2 INST3 = c3 c4 c5 c6 INST4 = c7 c8 c9 A la différence d'un processeur classique, les codes constituant les instructions larges INSTl à INST4 sont enregistrés dans les bancs mémoire les uns après les autres sans injection de codes de non-opération NOP, comme cela apparaît dans le tableau 2 ci-après, la séparation des instructions étant assurée exclusivement To fix ideas, consider the following program sequence, already described in the preamble, is stored in virtual memory PMEM1: INSTL INST2 = cO = cl c2 c3 c4 c5 INST3 = c6 c7 c8 c9 = INST4 Unlike a vector processor, the codes constituting the wide instructions INSTL to INST4 are stored in the memory banks one after the other without injection of NOP no-operation codes, as shown in table 2 below, the separation of instructions being provided exclusively
par les bits de parallélisme. by parallel bits.
Adresses Banc MO Banc M1 Banc M2 Banc M3 x /p co /p cl p c2 /p c3 x+lp c4 p c5 p c6 /p c7 Addresses MO Bench Bench Bench M1 M2 M3 x Bench / p co / cl p p c2 / c3 p x + p lp c4 c5 c6 p / p c7
x+2 p c8 p c9 /p... x 2 + p c8 c9 p / p ...
Notons ici que les bits de parallélisme sont représentés ici comme des éléments extérieurs aux codes Note here that the parallelism of bits are represented herein as external elements to the codes
cO à c9 pour faciliter la compréhension de l'invention. cO to c9 to facilitate understanding of the invention.
En pratique, les bits de parallélisme font partie intégrante des codes stockés en mémoire et sont éliminés il 2812417 au moment de l'exécution des codes. In practice, the parallelism bits are part of the codes stored in memory and are eliminated it 2812417 at the time of execution of code. Par exemple, les codes c0-c9 comprennent 16 bits parmi lesquels un bit est For example, c0-c9 codes comprise 16 bits of which one bit is
utilisé en tant que bit de parallélisme. used as parallel bit.
Ainsi, avantageusement, le processeur selon l'invention reçoit des programmes compactés ne comportant pas de codes NOP. Thus, advantageously, the processor of the invention receives compacted programs having no NOP codes. Il en résulte une diminution substantielle de l'encombrement de l'espace mémoire entraînant une baisse de la surface nécessaire au stockage du programme et une diminution de la This results in a substantial decrease the size of the memory space driving down the area required for storage of the program and a decrease in
consommation. consumption.
On va maintenant décrire des moyens de lecture de la mémoire PMEM1, prévus pour "désentrelacer" les codes instruction afin d'en extraire des instructions larges, ou "paquets", comprenant plusieurs codes ou "syllabes" now described reading means of PMEM1 memory, designed to "interlace" the instruction codes to extract wide instructions, or "packages", including multiple codes or "syllables"
destinés à être exécutés simultanément. to be executed simultaneously.
Selon l'invention, ces moyens de lecture comprennent essentiellement un circuit de gestion d'adresses IAC, un circuit de permutation de codes PCC et un circuit de sélection de codes CSC, et consistent également dans une gestion particulière du compteur ordinal PC ("program counter") du processeur 20, qui sera According to the invention, the reading means comprise essentially an address management circuit IAC, a code permutation circuit PCC and an SCC code selecting circuit, and also consist in a particular management of the program counter PC ( "program counter ") of the processor 20, which will be
tout d'abord décrite. described first.
Le compteur ordinal PC est incrémenté de façon classique à chaque cycle d'horloge, par exemple au moyen d'un additionneur ADDl recevant sur une entrée la valeur courante du compteur ordinal et sur une autre entrée un incrément n, la sortie de l'additionneur étant appliquée à un tampon LTl piloté par le signal d'horloge H. Selon l'invention, le compteur ordinal PC est incrémenté d'une valeur n qui n'est pas constante comme dans l'art antérieur. The program counter PC is incremented in a conventional manner at each clock cycle, for example by means of an ADDL adder receiving on one input the current value of the program counter and on another input an increment n, the output of the adder being applied to a LTI buffer controlled by the clock signal H. in the invention, the program counter PC is incremented by a value n which is not constant as in the prior art. L'incrément n est égal au nombre de codes instruction exécutables que comprend l'instruction précédente et est ici délivré par le circuit CSC décrit The index n is equal to the number of executable instruction codes that includes the previous instruction and here is issued by the CSC circuit described
Cette règle d'incrémentation du compteur ordinal concerne bien entendu la lecture séquentielle des instructions d'un programme et ne s'applique pas lors de This rule increment of the program counter of course concerns the sequential reading of the instructions of a program and does not apply when
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l'exécution d'instructions spéciales comme des instructions de saut ou de branchement, pour lesquelles l'incrément de saut ou la valeur de branchement est the execution of special instructions such as jump or branch instructions for which the increment of the jump or branch value
imposé par le programme. imposed by the program.
Le circuit de gestion d'adresses IAC mentionné plus haut assure le calcul des adresses individuelles aO-a3 appliquées aux bancs mémoire à partir de la valeur courante du compteur ordinal PC, incrémentée de la manière qui vient d'être décrite. The address management circuit IAC mentioned above ensures the calculation of aO-a3 individual addresses applied to the memory banks from the current value of the program counter PC incremented in the manner just described. Plus particulièrement, le circuit IAC calcule les adresses aO-a3 en appliquant l'algorithme Al suivant: Al: Pour i allant de O à I-1, ai= PO+l si i < R ai = PO si i > R dans lequel: 1) "i" est l'indice désignant le rang des bancs mémoire MO-M3 et le rang des adresses correspondantes aO-a3, 2) PO est le quotient de la division par I du compteur ordinal PC, soit: PO = Quotient (PC/I) soit ici, I étant égal à 4: PO = Quotient (PC/4) 3) R est le reste de la division par I du compteur ordinal PC, soit: R = PC - P0 = PC modulo I, soit ici, I étant égal à 4: Specifically, the IAC circuit calculates the addresses AO-A3 by applying the following algorithm Al: Al: For i ranging from O to I-1, ai = PO + l if i <R i = PO if i> R wherein : 1) "i" is the index denoting the rank of the MO-M3 memory banks and the rank of the corresponding aO-a3 address, 2) PO is the quotient of the division by I of the program counter PC, namely: PO = quotient (PC / I) is here, I being equal to 4: PO = Quotient (PC / 4) 3) R is the remainder of the division by I of the program counter PC, is: R = PC - P0 = PC modulo I, is here, I being equal to 4:
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R = PC modulo 4 Des exemples de mise en oeuvre de cet algorithme, ainsi qu'un exemple de réalisation du circuit IAC seront décrits plus loin. R = PC modulo 4 Examples of implementation of this algorithm, and an embodiment of the IAC circuit will be described below. Le circuit de permutation de codes PCC mentionné plus haut est relié à la sortie de la mémoire programme PMEM1 et comprend des entrées eO à e3 connectées respectivement aux sorties des bancs mémoire MO à M3 et recevant respectivement des codes c(O), c(l), c(2), c(3) lus dans la mémoire programme. The CPC code permutation circuit mentioned above is connected to the output of the PMEM1 program memory and includes eO inputs to e3 respectively connected to the outputs of MO memory banks M3 and respectively receiving codes c (O) c (l ), c (2) c (3) read from the program memory. Le circuit PCC comprend également quatre sorties sO, sl, s2, s3 délivrant respectivement des codes c'(O), c'(l), c'(2), c'(3). The CPC circuit also includes four outputs sO, sl, s2, s3 outputting codes respectively c '(O), c' (l), c (2), c '(3). Les codes délivrés sont égaux aux codes reçus en entrée mais sont réorganisés par le circuit PCC selon l'algorithme A2 suivant: A2: Pour i allant de O à N-1 et j allant de O à N-1 c'(j) = c(i), avec i = (j + R') modulo I dans lequel: 1) "i" est l'indice mentionné plus haut, désignant ici le rang des codes d'entrée c(O)-c(3) délivrés par les bancs mémoire MO-M3, 2) "j" est un indice désignant le rang des codes de sortie c'(O)c'(3), 3) R' est le reste de la division par I du compteur Issued codes are equal to the codes received at the input but are rearranged by the CCP circuit according to the following algorithm A2: A2: For i ranging from O to N-1 and j ranging from O to N-1 c (j) = c (i), with i = (j + R ') modulo I wherein: 1) "i" is the index mentioned above, here denoting the rank of the entry codes c (O) -c (3) issued by MO-M3 memory banks, 2) "j" is an index denoting the rank of the output code c (O) c '(3) 3) R' is the remainder of the division by the counter I
ordinal PC, calculé au cycle d'horloge précédent. ordinal PC, calculated at the previous clock cycle.
Comme représenté en figure 2, le circuit PCC peut être réalisé simplement au moyen d'un barillet à décalage ("Barrel Shifter") d'un type connu en soi. As shown in Figure 2, the circuit PCC can be achieved simply by means of a shift cylinder ( "Barrel Shifter") of a type known per se. L'algorithme A2 est mis en oeuvre en appliquant sur l'entrée de A2 The algorithm is implemented by applying to the input of
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commande du barillet, par l'intermédiaire d'un tampon LT2, le paramètre R calculé et délivré par le circuit IAC. control of the barrel, via a buffer LT2, the parameter R calculated and delivered by the IAC circuit. Le tampon LT2 étant piloté par le signal d'horloge, le paramètre R qui est appliqué au barillet après chaque front du signal d'horloge est décalé d'un cycle d'horloge relativement au paramètre R du cycle en cours et est donc égal au paramètre R' mentionné plus haut. LT2 buffer being controlled by the clock signal, the parameter R which is applied to the barrel after each edge of the clock signal is shifted by one clock cycle with respect to the R parameter of the current cycle and is therefore equal to parameter R 'mentioned above. Le barillet PCC est agencé pour décaler ses sorties relativement à ses entrées par permutation circulaire à gauche (sens des poids forts vers les poids faibles), en effectuant un nombre de décalages à gauche égal à R'. The CCP barrel is arranged to shift its output relative to its input by circular permutation to the left (direction of most significant bits to the least significant bits), by performing a number of shifts to the left equal to R '. Dans une variante de réalisation, le barillet reçoit sur son entrée de commande le complément de R' à I, soit la valeur [I-R'], et est agencé pour décaler ses sorties relativement à ses entrées par permutation circulaire à droite (sens des poids faibles vers les poids forts) en effectuant un nombre de décalages à droite égal à [I-R']. In an alternative embodiment, the barrel receives on its control input the complement of R 'to I, the value [I-R'], and is arranged to shift its output relative to its input by circular permutation to the right (direction low weight to the most significant bits) by performing a number of right shifts equal to [I-R ']. Le circuit de sélection de codes CSC mentionné plus haut est connecté en entrée à la sortie du circuit PCC et comprend des entrées eO à e3 recevant respectivement les codes c' (0) à c'(3). CCS code selecting circuit mentioned above is connected at input to the output of circuit PCC and includes eO e3 inputs respectively receiving the codes c '(0) to c (3). Le circuit CSC comprend également quatre sorties sO à s3 qui recopient le code reçu sur l'entrée de même rang dans des conditions prévues par l'algorithme A3 suivant: A3: Pour j = 0 val(j=0) = "v" s(j=0) = c' (j=0) Pour j allant de 1 à I val(j) = "v" si val(jl) = "v" et si bit de parallélisme de c' (j)="p" sinon val(jl) = "/v" s(j) = c' (j) si val(j) = "v", s(j) = NOP si val(j) = "/v" The CSC circuit also includes four outputs sO to s3 that mirror the code received on the input of the same rank in the conditions provided by the following algorithm A3: A3: For j = 0 val (j = 0) = "v" s (j = 0) = c '(j = 0) for j ranging from 1 to I val (j) = "v" if val (jl) = "v" and if parallelism bit c (j) = " p "otherwise val (jl) =" / v "s (j) = c '(j) when the value of (j) =" v ", s (j) = NOP if val (j) =" / v "
dans lequel val(j) est un terme de validation récursif de type "daisy chain", associé à chaque sortie s(j) de rang j, pouvant présenter deux valeurs "v" et "/v", par exemple "1" et "0". wherein val (j) is a term of recursive type validation of "daisy chain", associated with each output s (j) of rank j, which may represent two values ​​"v" and "/ v" for example "1" and "0". Pour les sorties de rang "j" allant de 1 à I, ce terme permet de déterminer si une sortie s(j) doit recopier le code c' (j) reçu sur l'entrée de rang correspondant ou doit au contraire délivrer un code NOP. For rank outputs "j" from 1 to I, this term is used to determine whether an output s (j) is to copy the code c '(j) received on the corresponding row of input or must instead issue a code NOP. Ce choix est fonction de la valeur du terme de validation val(j), qui est elle-même fonction de la valeur du terme de validation précédent val(jl) et de la valeur "p" ou "/p", par exemple "1" ou "0", du bit de This choice is based on the value of the Val validation term (j), which is itself based on the value of the term val previous validation (jl) and the value "p" or "/ p", for example " 1 "or" 0 ", the bit
parallélisme présent dans le code c' (j). parallelism present in the code c '(j).
En d'autres termes, en attribuant par convention la valeur 1 à "p" et "v" et la valeur "0" à "/p" et "/v", la sortie sO recopie le code c' (0) reçu sur l'entrée eO et chacune des autres sorties s(j) recopie le code c' (j) reçu sur l'entrée correspondante e(j) si le code c' (j) comprend un bit de parallélisme égal à "1" et si le bit de validation val(jl) de la sortie de rang précédent est aussi égal à "1". In other words, by assigning the value 1 by convention at "p" and "v" and the value "0" to "/ w" and "/ v", the output sO copies the code c '(0) received eO on entry and each of the other outputs s (j) copying the code c '(j) received on the corresponding input e (j) if the code c' (j) comprises a parallel bit equal to "1" and if the validation bit val (jl) of the previous row output is also equal to "1". Quand le bit de parallélisme d'un code c' (j) est égal à "0", la sortie correspondante s(j) et When the parallelism of a bit code c '(j) is equal to "0", the corresponding output s (j) and
toutes les sorties suivantes délivrent un code NOP. all the following outputs outputs a NOP code.
Le système de lecture de la mémoire programme PMEM1 fonctionne ainsi comme suit: Etape El: au cours d'un premier cycle d'horloge, le circuit IAC applique aux bancs mémoire MO-M3 des adresses aO-a3 assurant la lecture de quatre codes instruction a(0)-a(3), qui se suivent dans la mémoire PMEM1 selon l'entrelacement décrit plus haut; The PMEM1 program memory reading system and works as follows: Step El: during a first clock cycle, the IAC circuit applies to MO-M3 memory banks of a O-a3 addresses that reads four instruction codes a (0) -a (3), which follow one another in the memory according to interleaving PMEM1 described above; Etape E2-l: au cours du cycle d'horloge suivant, un signal de lecture READ est appliqué aux bancs mémoire et les codes sont lus dans un ordre qui peut ne pas correspondre, en raison de leur entrelacement, à leur rang effectif prévu dans le programme. Step E2-I: during the next clock cycle, a read signal READ is applied to the memory banks and the codes are read in an order that may not, because of their intertwining, their actual rank provided in the program. Ils sont remis dans l'ordre par le circuit PCC en application de l'algorithme A2, au moyen du paramètre R' calculé au They are reset in order by the circuit PCC under the A2 algorithm, by means of parameter R calculated at
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cycle d'horloge précédent (c'est-à-dire au moment de l'élaboration des adresses aO-a3); previous clock cycle (that is to say at the time of preparation of addresses AO-a3); Etape E2-2: au cours du même cycle d'horloge, le circuit de sélection CSC identifie les codes qui ne correspondent pas à l'instruction à exécuter, grâce à leur bit de parallélisme "/p" et les remplace par des codes de non-opération NOP; Step E2-2: during the same clock cycle, the CSC selection circuit identifies codes that do not correspond to the instruction to be executed due to their parallelism bit "/ p" and replaces them with codes NOP non-operation; Etape E2-3: au cours du même cycle d'horloge le registre d'instructions IRO reçoit le code c' (0) et les registres IR1-IR3 reçoivent les codes filtrés (NOP) ou non filtrés selon la sélection faite par le circuit CSC; Step E2-3: during the same clock cycle the register IRO instructions receives the code c '(0) and IR1-IR3 registers receive the filtered code (NOP) or not filtered according to the selection made by the circuit CSC; Etape E3 et suivantes: les codes non filtrés sont décodés par le décodeur IDEC et exécutés par les unités Step E3 and following: unfiltered codes are decoded by the decoder IDEC and executed by the units
EUO-EU4. EUO-EU4.
Ainsi, la lecture d'une instruction large est faite en deux cycles d'horloge comme dans l'art antérieur, et comprend un cycle pour l'élaboration des adresses aO-a3 et un cycle pour la lecture des codes. Thus, reading a wide instruction is made in two clock cycles as in the prior art, and comprises a cycle for the preparation of aO-a3 Address and one cycle for reading the codes. Les codes lus sont réorganisés et filtrés au cours du cycle de lecture, l'opération étant "transparente" pour le fonctionnement de l'ensemble. The codes read are reorganized and filtered during the read cycle, the operation being "transparent" to the functioning of the whole. Ces étapes sont effectuées avec chevauchement, selon les règles classiques de fonctionnement pipeline, les registres pipeline n'ayant pas été décrits et représentés dans un souci de These steps are performed with overlap, according to the conventional rules of pipeline operation, the pipeline registers has not been described and shown for the sake of
simplicité. simplicity.
Le tableau 3 figurant en Annexe fait partie Table 3 set out in Appendix part
intégrante de la description et illustre le integral of the specification and illustrates the
fonctionnement du processeur pour la lecture des instructions INST1 à INST4 décrites plus haut. processor operation for reading INST1 instructions INST4 described above. Les paramètres PC, R, R' et PO intervenant dans l'exécution des algorithmes sont mentionnés dans les premières colonnes. The PC settings, R, R 'and PO involved in the execution of algorithms are mentioned in the first columns. On considère dans cet exemple que les codes des instructions INST1 à INST3 sont stockés dans la mémoire programme PMEM1 à partir de l'adresse O et que le compteur ordinal est égal à O au commencement du processus de lecture. It is considered in this example that codes INST1 INST3 instructions are stored in program memory PMEM1 from O address and the program counter is equal to O at the beginning of the reading process. Les colonnes aO-a3 donnent les valeurs des adresses calculées à partir de la valeur AO-a3 columns give the values ​​of the addresses calculated from the value
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courante du compteur ordinal PC. current program counter PC. Les colonnes c(0)-c(3) donnent les valeurs des codes lus dans la mémoire dans l'ordre dans lequel ils setrouvent. Columns c (0) -c (3) give the code data read from the memory in the order in which they setrouvent. Les colonnes c' (0) c'(3) donnent les valeurs des codes après réorganisation5 par le circuit PCC. Columns c (0) c (3) give the code values ​​after réorganisation5 by the circuit PCC. Les quatre dernières colonnes c' (0)c' (3) donnent les valeurs des codes après filtrage The last four columns c '(0) c (3) give the code values ​​after filtering
dans le circuit CSC. in the circuit CSC.
En observant les quatre dernières colonnes du tableau 3, il apparaît que les codes qui y figurent sont équivalents, en agencement et en valeur, aux codes qui se trouvaient dans la mémoire du processeur classique décrit au préambule (voir le tableau 1 au préambule). Looking at the last four columns of Table 3, it appears that the codes contained therein are similar in layout and value codes that were in the memory of the conventional processor described in the preamble (see Table 1 in the preamble). Ainsi, le système de lecture selon l'invention reconstitue les codes NOP qui étaient, dans l'art antérieur, enregistrés Thus, the reading system according to the invention restores the NOP codes that were, in the prior art, recorded
dans la mémoire programme. in the program memory.
De façon générale, la réalisation des circuits IAC et CSC est à la portée de l'homme de l'art, notamment grâce aux techniques de conception automatique de circuits logiques à partir du langage VHDL. Generally, achieving the IAC and CSC circuits is within the reach of the skilled in the art, thanks to the automatic design techniques of logic circuits from VHDL. Les algorithmes Al et A3 mentionnés plus haut sont exprimés en langage VHDL et les circuits IAC et CSC sont générés automatiquement par un compilateur de langage VHDL, sous forme de circuits à logique câblée. The algorithms Al and A3 mentioned above are in VHDL and circuits IAC and CSC are automatically generated by a VHDL compiler in the form of wired logic circuits. On décrira toutefois à titre non limitatif, en relation avec les figures 3 et 4, des exemples de réalisation des circuits IAC et CSC however be described by way non-limiting, in relation to Figures 3 and 4, embodiments of the IAC circuits CSC and
dans le cas o les paramètres I et N sont égaux à 4. in the case where the I and N parameters are equal to 4.
Sur la figure 3, le circuit IAC reçoit en entrée un compteur ordinal PC codé sur 32 bits. In Figure 3, the IAC circuit inputs a program counter PC coded on 32 bits. Le résultat R est obtenu de façon simple en séparant les deux fils de poids faible de la ligne physique véhiculant le compteur ordinal PC, R étant ainsi égal aux deux bits de poids faible du compteur ordinal. The result R is obtained in a simple manner by separating the two least significant son of the physical line carrying the program counter PC, and R being equal to the two least significant bits of the program counter. De même, P0 est égal aux 30 bits de poids fort du compteur ordinal et est obtenu en séparant les 30 fils de poids fort. Similarly, P0 is equal to the 30 most significant bits of the program counter and is produced by separating 30 son MSB. Le paramètre PO +1 est calculé par un additionneur recevant les valeurs P0 et "1" en entrée. The OP 1 parameter is calculated by an adder receiving the values ​​P0 and "1" input. Les adresses a0-a3 sont délivrées par des multiplexeurs MXAl-MXA3 recevant en entrée les A0-a3 addresses are issued by MXAl-MXA3 multiplexers receiving as input the
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paramètres PO et PO+1. parameters PO and PO + 1. Ces multiplexeurs sont pilotés par des comparateurs CMPO-CMP3 recevant sur une première entrée l'indice "i" et sur une seconde entrée le paramètre R. Sur la figure 4, le circuit CSC est réalisé au moyen de quatre multiplexeurs MXBO-MXB3 recevant chacun un code c'(j) sur une première entrée et un code NOP sur une deuxième entrée. These multiplexers are controlled by CMPO-CMP3 comparator receiving on a first input the index "i" and at a second input the parameter A. In Figure 4, the circuit CSC is realized by means of four-MXBO MXB3 multiplexers each receiving a code c '(j) at a first input and a NOP code at a second input. Chaque multiplexeur est piloté par un signal de validation valO, vall, val2, val3 dont la valeur détermine la sélection du code c' (j) ou du code NOP en sortie du multiplexeur. Each multiplexer is controlled by an enable signal Valo, vall, val2, val3 whose value determines the selection of the code c '(j) or of the NOP code in the multiplexer output. Les codes de validation sont générés par une cascade de portes ET formant une chaîne de type "Daisy Chain", chaque porte ET recevant en entrée le signal de validation du code précédent et le bit de parallélisme du code reçu par le multiplexeur auquel elle est rattachée. Validation codes are generated by a cascade of gates forming a chain of type "Daisy Chain", each AND gate receiving as input the previous code enable signal and the code of the parallelism bit received by the multiplexer to which it is attached . Ainsi, la présence d'un bit de parallélisme à O dans un code c' (j) entraîne le basculement de tous les signaux de validation suivants, de sorte que le code concerné et tous les codes suivants sont remplacés par des codes NOP. Thus, the presence of a parallelism bit to O in a code c '(j) results in the tilting of all the following enable signals, so that the relevant code and all subsequent codes are replaced with NOP codes. Le signal de validation valO du premier code c'(0) est généré par une porte inverseuse car le bit de parallélisme du premier code est en principe toujours égal à O ("/p"). The Valo validation signal of the first code c '(0) is generated by an inverting gate for the parallelism of the first code bit is always equal to O principle ( "/ p"). Le multiplexeur MUXBO et le signal de sélection valO du premier code c'(0) sont en principe inutiles puisque le premier code c' (0) n'est, en principe, jamais filtré, une instruction large comprenant au moins un code instruction. MUXBO the multiplexer and the Valo selection signal of the first code c '(0) are unnecessary in principle, since the first code c' (0) is, in principle, never filtered, a large instruction including at least an instruction code. Toutefois, la prévision de ce multiplexeur permet de détecter un éventuel défaut de lecture de la mémoire programme ou un défaut de fonctionnement du circuit à décalage PCC, qui apparaît quand le bit de parallélisme du premier code c'(0) est différent de 0. Dans ce cas, le signal de validation valO peut être utilisé en tant que signal However, the forecast of this multiplexer will detect any failure to read the program memory or a malfunction of the shift circuit CPC, which appears when the parallelism bit of the first code c '(0) is different from 0. in this case, the Valo enable signal can be used as a signal
d'erreur ERR. ERR.
Le circuit CSC comprend également un additionneur ADD2 recevant en entrée les quatre signaux de validation valO à val3, dont la sortie délivre la valeur n qui est The CSC circuit also comprises an adder ADD2 receiving as input the four Valo validation signals val3, whose output provides the value n which is
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appliquée à l'additionneur ADDl pour l'incrémentation du compteur ordinal (fig. 2). applied to the ADDL adder for incrementing the program counter (fig. 2). L'incrément n est ainsi égal au nombre de signaux de validation égaux à 1, et représente par conséquent le nombre de codes instruction qui n'ont pas été filtrés, c'est-à-dire le nombre effectif de codes que comprend l'instruction large qui The increment and n is equal to the number of enable signals equal to 1, and accordingly, represents the number of instruction codes that have not been filtered, this is to say the effective number of codes comprises the off instruction
vient d'être lue. just read.
La présente invention est bien entendu susceptible de diverses variantes et modes de réalisation. The present invention is of course capable of various variants and embodiments. Notamment, il est envisageable en pratique d'incorporer le circuit de filtrage CSC dans le décodeur d'instructions IDEC. In particular, it is possible in practice to incorporate the filter circuit SCC in the instruction decoder IDEC. En effet, la fonction de ce circuit est de garantir que des codes n'appartenant pas à une instruction à exécuter ne seront pas envoyés aux unités d'exécution EUO-EU3. Indeed, the function of this circuit is to ensure that the codes do not belong to an instruction to be executed will not be sent to the EUO-EU3 threads. Le filtrage des codes indésirables peut ainsi être fait en aval du registre d'instructions IDEC, par le décodeur IDEC lui-même. Filtering unwanted codes can thus be done downstream of the IDEC instruction register by the decoder IDEC itself. De façon générale, l'agencement du circuit CSC dans les étages pipeline est dicté par les contraintes temporelles ("timing") concernant l'accès à la mémoire PMEM1 et par le temps de décodage dans de décodeur IDEC, et relève des compétences de l'homme de l'art. In general, the arrangement of the circuit CSC in the pipeline stages is dictated by the time constraints ( "timing") for access to the PMEM1 memory and by the time of decoding in decoder IDEC, and within the competence of the man of art. Il apparaîtra clairement à l'homme de l'art que la présente invention offre un large degré de liberté dans la conception d'un processeur de type VLIW. It will be clear to the skilled person that the present invention provides a wide degree of freedom in designing a VLIW processor type. Il est notamment possible, comme on l'a indiqué plus haut, de prévoir un processeur ayant un nombre I de bancs mémoire One possibility is, as noted above, to provide a processor having a number of memory banks I
et un nombre N d'unités d'exécution qui sont différents. and N number of threads that are different.
Il est également possible de choisir de façon dynamique le nombre N d'unités d'exécution actives, selon l'application visée, en inhibant certaines unités It is also possible to dynamically choose the number N of active threads, depending on the application, inhibiting some units
d'exécution pour limiter la consommation de courant. execution to limit power consumption.
Cette inhibition de certaines unités d'exécution peut être prévue programmable. This inhibition of certain threads may be provided programmable. L'architecture d'un processeur selon l'invention n'étant pas "figée" comme celle d'un processeur VLIW classique, grâce à la suppression de l'obligation de lire en bloc N codes instruction et de The architecture of a processor according to the invention is not "frozen" as that of a conventional VLIW processor, through the removal of the obligation to read block N instruction codes and
l'obligation qui en résulte d'injecter des codes NOP dans un programme quand une instruction contient moins de N codes, la présente invention ouvre un large domaine de conception d'un nouveau type de processeurs conciliant5 des exigences de faible consommation, de faible encombrement en termes de surface de silicium, et offrant the resulting obligation to inject NOP codes in a program when an instruction contains less than N codes, the present invention opens up a wide field of designing a new type of conciliant5 processors low power requirements, small footprint in terms of silicon area, and with
de hautes performances grâce à un parallélisme élevé. high performance through high parallelism.
Rappels: I = 4; Reminders: I = 4; N= 4 P0 = Quotient PC/I5 R = PC[modulo I] R' = "R" du cycle d'horloge précédent ai = P0+l si i < R, sinon ai = P0 c'(j) = c(i), avec i=(j+R')[modulo I] Tableau 3: lecture instructions INST1 à INST3 dans bancs mémoire M0 à M3 (Adressage (Sorties bancs (Sorties (Sorties bancs M1-M3) circuit PCC) circuit CSC) N = 4 = P0 Quotient PC / PC I5 R = [modulo I] R = "R" of the previous clock cycle i = P0 + l if i <R, otherwise I = P0 c '(j) = c ( i), with i = (j + R ') [modulo I] Table 3: reading INST1 instructions INST3 in M0 memory banks to M3 (Addressing (benches outputs (outputs (outputs M1-M3 benches) circuit CPC) circuit SCC)
M1-M3) M1-M3)
Cycle PC RR' PO aO al a2 a3 c(0) c(1) c(2) c(3) c' (0)c' (1)c' (2)c' (3) c' (0)c' (1)c' (2)c' (3) PC cycle RR 'PO aO al a2 a3 c (0) c (1) c (2) c (3) c (0) c (1) c (2) c (3) c' (0) c (1) c (2) c (3)
1 0 - 0 0 0 0 0... 1 0 - 0 0 0 0 0 ...
2 1 1 0 0 1 0 0 0 cO cl c2 c3 cO cl c2 c3 cO NOP NOP NOP 3 3 3 1 0 1 1 1 0 c4 cl c2 c3 cl c2 c3 c4 cl c2 NOP NOP 4 7 3 3 1 2 2 2 1 c4 c5 c6 c3 c3 c4 c5 c6 c3 c4 c5 c6 8 0 3 2 c8 c9... c7 c7 c8 c9... c7 c8 c9 NOP OD 2 1 1 0 0 1 0 0 0 cO cl c2 c3 cO cl c2 c3 cO NOP NOP NOP 3 3 3 1 0 1 1 1 0 c4 cl c2 c3 cl c2 c3 c4 cl c2 NOP NOP 4 7 3 3 1 2 2 2 1 c4 c5 c6 c5 c4 c3 c3 c4 c5 c6 c6 c3 8 0 3 2 c9 c8 ... c7 c7 c8 c9 ... c7 c8 c9 NOP OD
22 2812417 22 2812417
1. Processeur (20) de traitement du signal prévu pour exécuter des instructions (Il-I4) de taille variable pouvant comprendre jusqu'à N codes instruction élémentaires (c(0)-c(3)), caractérisé en ce qu'il comprend: une mémoire programme (PMEMl) comprenant I bancs mémoire (MO- M3) en parallèle adressables individuellement, I étant au moins égal à N, dans lesquels les codes (cO-c9) d'un programme sont enregistrés de façon entrelacée à raison d'un code par banc et par adresse appliquée au banc, des moyens de lecture (IAC, PCC, CSC) de la mémoire programme agencés pour lire un code dans chacun des I bancs mémoire au cours d'un cycle de lecture d'une instruction, un cycle de lecture d'une instruction (Il) dans la mémoire programme comprenant la lecture d'une suite de codes (cO- c3) comprenant le ou les codes (cO) de l'instruction à lire (Il) et pouvant également comprendre, quand le nombre de codes de l'instruction lue est inférieur à I, des codes (cl-c3) appartenan 1. Processor (20) for processing the signal provided to execute instructions (Il-I4) of variable size which may comprise up to N elementary instruction codes (c (0) -c (3)), characterized in that comprises: a program memory (PMEMl) comprises I memory banks (MO- M3) in parallel addressable individually, I being at least equal to N, wherein the code (cO-c9) of a program are recorded in an interleaved manner at a rate a code benches and address applied to the bench, reading means (IAC, PCC, SCC) of the program memory arranged to read a code in each of the I memory banks during a read cycle of a instruction, a read cycle of an instruction (II) in the program memory comprising reading a code string (co- c3) including the code or codes (cO) of the instruction to read (II) and which can also comprise, when the number of the read instruction codes is less than I, Codes (cl-c3) belongs to another t à une your one
2. Processeur selon la revendication 1, caractérisé en ce que les moyens de lecture comprennent des moyens (IAC) pour appliquer aux bancs mémoire des adresses individuelles (aO-a3) générées à partir d'une valeur collective (PC) de compteur ordinal, qui est incrémentée, avant le commencement d'un cycle de lecture d'une instruction, d'une valeur (n) égale au nombre de codes 2. Processor according to claim 1, characterized in that the reading means includes means (IAC) for applying to the memory banks of individual addresses (AO-A3) generated from a collective value (PC) of the program counter, which is incremented before the beginning of a read cycle of an instruction, a value (n) equal to the number of codes
que comprend l'instruction précédente. that comprises the preceding instruction.
3. Processeur selon la revendication 2, caractérisé en ce que les moyens pour appliquer des adresses (IAC) sont agencés pour appliquer à chacun des bancs mémoire 3. Processor according to claim 2, characterized in that the means for applying addresses (ASI) is arranged to apply to each of the memory banks
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une adresse de lecture individuelle égale à P0 ou PO+l, P0 étant le quotient de la division par I de la valeur du an individual read address equal to P0 and PO + l, P0 being the quotient of the division by the value of I
compteur ordinal. program counter.
4. Processeur selon la revendication 3, caractérisé en ce que les moyens pour appliquer des adresses (IAC) sont agencés pour: - appliquer à un banc mémoire de rang i une adresse égale à P0 quand i est strictement supérieur à R, ou - appliquer à un banc mémoire de rang i une adresse égale à PO+l quand i est inférieur ou égal à R, R étant le reste de la division par I de la valeur du 4. A processor according to claim 3, characterized in that the means for applying addresses (IAC) is arranged to: - apply a row of memory bank i an address equal to P0 when i is strictly greater than R, or - apply to a row of memory bank an address equal to i + l PO when i is less than or equal to R, where R is the remainder of the division by the value of I
5. Processeur selon l'une des revendications 1 à 4, 5. Processor according to one of claims 1 to 4,
caractérisé en ce que les moyens de lecture comprennent des moyens (PCC) pour réorganiser les codes de la suite de codes lue dans la mémoire programme, conformément à l'algorithme suivant: Ic'(j) = c(i) avec i = (j+ R')modulo I] dans lequel "i" et "j" désignent les rangs des codes avant et après réorganisation, c(i) désigne des codes de rang i dans leur agencement après lecture dans la mémoire, c'(j) désigne des codes de rang j après réorganisation, R' étant le reste de la division par I de la valeur que présentait le compteur ordinal au cours du characterized in that the reading means includes means (CPC) to rearrange the codes for the code string read in the program memory in accordance with the following algorithm: Ic '(j) = c (i) with i = ( j + R ') modulo I] wherein "i" and "j" denote the ranks of codes before and after reorganization, c (i) denotes rank codes i in their arrangement after reading from the memory, c' (j) refers to rank j codes after reorganization, R 'is the remainder of the division by I to the value presented by the program counter during the
cycle d'horloge précédent. previous clock cycle.
6. Processeur selon la revendication 5, caractérisé en ce que les moyens pour réorganiser (PCC) sont agencés pour appliquer aux codes de la suite de codes lue dans la mémoire programme une permutation circulaire comprenant un nombre de permutations circulaires élémentaires égal à 6. A processor according to Claim 5, characterized in that the means to rearrange (CPC) is arranged to apply the codes in the code string read in the program memory a circular permutation comprising a number of elementary circular permutations equal to
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R' ou à [I-R'] selon le sens dans lequel est réalisée la R 'or [I-R'] according to the direction in which is formed the
permutation circulaire. circular permutation.
7. Processeur selon la revendication 6, caractérisé en ce que les permutations circulaires sont effectuées par un barillet à décalage recevant sur une entrée de 7. A processor according to claim 6, characterized in that the circular permutations are performed by a shift cylinder receiving on an input of
commande le paramètre R'. control parameter R '.
8. Processeur selon l'une des revendications 1 à 7, 8. Processor according to one of claims 1 to 7,
caractérisé en ce que les moyens de lecture comprennent des moyens (CSC) pour filtrer les codes (cl-c3) n'appartenant pas à l'instruction à lire (Il), au moyen de bits de parallélisme ("p", "/p") accompagnant les codes. characterized in that the reading means include means (SCC) for filtering the code (cl-c3) not belonging to the instruction to read (II) by means of parallel bits ( "p", "/ p ") accompanying codes.
9. Processeur selon la revendication 8, caractérisé en ce que les codes filtrés sont remplacés par des codes 9. A processor according to Claim 8, characterized in that the filtered codes are replaced by codes
de non-opération (NOP). of non-operation (NOP).
10. Processeur selon la revendication 9, dans lequel les moyens de filtrage de codes (CSC) sont agencés pour exécuter l'algorithme suivant: [Pour j = 0, val(j=0) = "v" s(j=0) = c' (j=0); 10. The processor of claim 9, wherein the codes of filtering means (SCC) is arranged to perform the following algorithm: [For j = 0, val (j = 0) = "v" s (j = 0) = c '(j = 0); Pour j allant de 1 à I val(j) = "v" si: val(jl) = "v" et si bit de parallélisme de c' (j)="p", sinon val(jl) = "/v"; For j ranging from 1 to I val (j) = "v" if: val (jl) = "v" and if parallelism bit c (j) = "p", otherwise val (jl) = "/ v "; s(j) = c' (j) si val(j) = "v"; s (j) = c '(j) when the value of (j) = "v"; s(j) = NOP si val(j) = "/v"] dans lequel val(j) est un terme de validation associé à chaque code c'(j) de rang j, pouvant présenter deux valeurs 'v" et "/v", s(j) désigne des sorties de rang j des moyens de filtrage, correspondant à des entrées de s (j) = NOP if val (j) = "/ v"] wherein val (j) is a term of validation associated with each code c '(j) of rank j, which may represent two values' v 'and' / v ", s (j) denotes the outputs of rank j of the filtering means, corresponding to inputs of
même rang recevant un code c' (j), "NOP" est un code de non-opération. even rank receiving a code c '(j) "NOP" is a code of non-operation.
11. Processeur selon l'une des revendications 8 à 11. Processor according to one of claims 8 to
10, caractérisé en ce que les codes non filtrés sont envoyés à des unités d'exécution de type RISC (EUO-EU3) 10, characterized in that the unfiltered codes are sent to the type of execution units RISC (EUO-EU3)
12. Procédé de lecture d'instructions (Il-I4) de taille variable pouvant comprendre jusqu'à N codes instruction élémentaires (c(O)-c(3)), applicable à un processeur de traitement du signal (20), caractérisé en ce qu'il comprend les étapes consistant à: - prévoir une mémoire programme (PMEM1) comprenant I bancs mémoire (MO-M3) en parallèle adressables individuellement, I étant au moins égal à N, - enregistrer les codes (cO-c9) d'un programme dans la mémoire programme (PMEM1) de façon entrelacée, à raison d'un code par banc et par adresse appliquée au banc, et - au cours d'un cycle de lecture d'une instruction, lire 12. instruction fetch process (Il-I4) of variable size which may comprise up to N elementary instruction codes (c (O) -c (3)), applicable to a signal processing processor (20), characterized in that it comprises the steps of: - providing a program memory (PMEM1) comprises I memory banks (MO-M3) in parallel addressable individually, I being at least equal to N, - the register codes (cO-c9) a program in the program memory (PMEM1) so interlaced at a rate of one code per bank and address applied to the bench, and - during a read cycle of an instruction read
dans les I bancs mémoire (MO-M3) une suite de codes (cO- I in the memory banks (MO-M3) a sequence of codes (CO-
c3) comprenant le ou les codes (cO) de l'instruction à lire (Il) et pouvant également comprendre, quand le nombre de codes de l'instruction lue est inférieur à I, c3) including the code or codes (cO) of the instruction to read (II) and may also include, when the number of the read instruction codes is less than I,
des codes (cl-c3) appartenant à une instruction suivante. codes (cl-c3) belonging to a next instruction.
13. Procédé selon la revendication 12, comprenant une étape consistant à appliquer aux bancs mémoire des adresses individuelles (a0-a3) générées à partir d'une valeur collective (PC) de compteur ordinal, qui est incrémentée, avant le commencement d'un cycle de lecture d'une instruction, d'une valeur (n) égale au nombre de 13. The method of claim 12, comprising a step of applying to the memory banks of individual addresses (a0-a3) generated from a collective value (PC) of the program counter, which is incremented before the beginning of a read cycle of an instruction, a value (n) equal to the number of
codes que comprend l'instruction précédente. Codes that comprises the preceding instruction.
14. Procédé selon la revendication 13, comprenant une étape consistant à appliquer à chacun des bancs mémoire une adresse de lecture individuelle égale à PO ou 14. The method of claim 13, comprising a step of applying to each of the memory banks an individual read address equal to or PO
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P0+1, PO étant le quotient de la division par I de la valeur du compteur ordinal, un banc mémoire de rang i recevant une adresse égale à P0 quand i est strictement supérieur à R, ou une adresse égale à P0+l quand i est inférieur ou égal à R, R étant le reste de la division P0 + 1, PO being the quotient of the division by I of the value of the program counter, a row of memory bank i receiving an address equal to P0 when i is strictly greater than R, or an address equal to P0 + l when i is less than or equal to R, where R is the remainder of division
15. Procédé selon l'une des revendications 12 à 14, 15. A method according to one of claims 12 to 14,
caractérisé en ce qu'il comprend une étape de réorganisation des codes de la suite de codes lue dans la mémoire programme, conformément à l'algorithme suivant: [c'(j) = c(i) avec i = (j+R')modulo I] dans lequel "i" et "j" désignent les rangs des codes avant et après réorganisation, c(i) désigne des codes de rang i dans leur agencement après lecture dans la mémoire, c'(j) désigne des codes de rang j après réorganisation, R' étant le reste de la division par I de la valeur que présentait le compteur ordinal au cours du characterized in that it comprises a code reorganization step of the code string read in the program memory in accordance with the following algorithm: [c '(j) = c (i) with i = (j + R' ) modulo I] wherein "i" and "j" denote the ranks of codes before and after reorganization, c (i) denotes rank codes i in their arrangement after reading from the memory, c '(j) denotes Codes after reorganization of rank j, R 'is the remainder of the division by I to the value presented by the program counter during the
16. Procédé selon l'une des revendications 12 à 15, 16. A method according to one of claims 12 to 15,
caractérisé en ce qu'il comprend une étape de filtrage des codes lus (clc3) n'appartenant pas à l'instruction à lire (I1), au moyen de bits de parallélisme ("p", "/p") characterized in that it comprises a step of filtering the read codes (CLC3) not belonging to the read instruction (I1), by means of parallel bits ( "p", "/ p")
17. Procédé selon la revendication 16, caractérisé en ce que des codes filtrés sont remplacés par des codes 17. The method of claim 16, characterized in that the filtered codes are replaced by codes
18. Procédé selon la revendication 17, dans lequel les codes sont filtrés conformément à l'algorithme suivant: 18. The method of claim 17, wherein the codes are filtered in accordance with the following algorithm:
27 2812417 27 2812417
[Pour j = 0, val(j=0) = "v" s(j=O) = c' (j=O) Pour j allant de 1 à I val(j) = "v"' si: val(j-1) = "v" et si bit de parallélisme de c' (j)="p", sinon val(j-1) = "/v"; [For j = 0, val (j = 0) = "v" s (j = O) = c '(j = O) For j ranging from 1 to I val (j) = "v"' if: val ( j-1) = "v" and if parallelism bit c (j) = "p", otherwise val (j-1) = "/ v"; s(j) = c'(j) si val(j) = "v"; s (j) = c '(j) when the value of (j) = "v"; s(j) = NOP si val(j) = "/v"] dans lequel val(j) est un terme de validation associé à chaque code c' (j) de rang j, pouvant présenter deux valeurs "v" et "/v", s(j) désigne des sorties de rang j des moyens de filtrage, correspondant à des entrées de même rang recevant un code c' (j), "NOP" est un code de nonopération. s (j) = NOP if val (j) = "/ v"] wherein val (j) is a term of validation associated with each code c '(j) of rank j, which may represent two "v" values ​​and " / v ", s (j) denotes the outputs of rank j of the filtering means corresponding to the same rank of inputs receiving a code c '(j)," NOP "is a code nonopération.
19. Procédé selon l'une des revendications 16 à 18, 19. Method according to one of claims 16 to 18,
caractérisé en ce que les codes non filtrés sont envoyés à des unités d'exécution de type RISC (EU0-EU3) agencées characterized in that the unfiltered codes are sent to the type of execution units RISC (EU0-EU3) arranged
en parallèle. in parallel.
FR0009882A 2000-07-27 2000-07-27 DSP processor parallel architecture Withdrawn FR2812417A1 (en)
FR0009882A FR2812417A1 (en) 2000-07-27 2000-07-27 DSP processor parallel architecture
EP20010430021 EP1176505A1 (en) 2000-07-27 2001-07-20 Parallel digital signal processor architecture
US09/915,761 US6944748B2 (en) 2000-07-27 2001-07-26 Signal processor executing variable size instructions using parallel memory banks that do not include any no-operation type codes, and corresponding method
FR2812417A1 true FR2812417A1 (en) 2002-02-01
ID=8852997
FR0009882A Withdrawn FR2812417A1 (en) 2000-07-27 2000-07-27 DSP processor parallel architecture
US (1) US6944748B2 (en)
EP (1) EP1176505A1 (en)
FR (1) FR2812417A1 (en)
EP0473420A2 (en) * 1990-08-29 1992-03-04 Hitachi, Ltd. Virtual long instruction word memory architecture for digital signal processor
2000-07-27 FR FR0009882A patent/FR2812417A1/en not_active Withdrawn
2001-07-20 EP EP20010430021 patent/EP1176505A1/en not_active Withdrawn
2001-07-26 US US09/915,761 patent/US6944748B2/en active Active
US20020116596A1 (en) 2002-08-22
US6944748B2 (en) 2005-09-13
EP1176505A1 (en) 2002-01-30
EP0030504B1 (en) 1985-07-03 Device for the synchronization and allocation of processes between several processors in a data processing system
US7313677B2 (en) 2007-12-25 Processing activity masking in a data processing system
RU2440604C2 (en) 2012-01-20 Viewing response data of geologic environment using streaming processors
KR19980069764A (en) 1998-10-26 Instruction scheduling methods and micro-processor using a single-cycle instruction
EP0198729A1 (en) 1986-10-22 Electronic circuit simulation system
FR2828294A1 (en) 2003-02-07 A method for generating an image in ROM
KR20000075810A (en) 2000-12-26 Instruction compression and decompression system and method for a processor
FR2636163A1 (en) 1990-03-09 Method and device synthesis of speech by overlap-add waveforms
CN100527093C (en) 2009-08-12 Performance monitoring device, and data collecting method
FR2860313A1 (en) 2005-04-01 Dynamically reconfigurable component architecture
FR2780535A1 (en) 1999-12-31 Device for processing acquisition data, in particular image data