Source: https://patents.google.com/patent/JPH0951358A/en
Timestamp: 2020-02-24 07:07:46
Document Index: 735617812

Matched Legal Cases: ['art 26', 'art 24', 'art 21', 'art 21', 'art 26', 'art 27', 'art 26', 'art 26']

JPH0951358A - Pwm communication system - Google Patents
JPH0951358A
JPH0951358A JP20318495A JP20318495A JPH0951358A JP H0951358 A JPH0951358 A JP H0951358A JP 20318495 A JP20318495 A JP 20318495A JP 20318495 A JP20318495 A JP 20318495A JP H0951358 A JPH0951358 A JP H0951358A
JP20318495A
博史 山添
真一 鈴木
1995-08-09 Application filed by Mitsubishi Denki Semiconductor Software Kk, Mitsubishi Electric Corp, 三菱電機セミコンダクタソフトウエア株式会社, 三菱電機株式会社 filed Critical Mitsubishi Denki Semiconductor Software Kk
1995-08-09 Priority to JP20318495A priority Critical patent/JPH0951358A/en
1997-02-18 Publication of JPH0951358A publication Critical patent/JPH0951358A/en
PROBLEM TO BE SOLVED: To surely detect erroneous data on a receiving side by allowing a comparing means to output an error signal when the sum of the length of a high level period and that of a low level period measured by a pulse measuring means through the use of a specified clock signal does not coincide with a prescribed period. SOLUTION: A data input part 26 inputs a value latched by a latching part 24 when an edge detection part 21 detects falling (the end point of the high level period of a signal on a signal line 3) or rising (the end point of one period). The value corresponds to the value of received data. On the other hand, when the detection part 21 detects rising, the data input part 26 confirms whether the error signal is outputted from a comparing part 27 and when the error signal is not outputted, the part 26 recognizes received data to be a right value. But when the error signal is outputted, the part 26 recognizes that erroneous data is received because of the noise of the signal line 3. Thereby erroneous data is surely detected on the receiving side.
【発明の属する技術分野】この発明は、一定周期のパルスからなるパルス列におけるパルスのハイレベル期間またはローレベル期間の長さをデータに対応させてデータを送受信するＰＷＭ通信システムに関するものである。 TECHNICAL FIELD The present invention relates to a PWM communication system for transmitting and receiving data in correspondence to the length of the high-level period or a low-level period of the pulse in the pulse train consisting of pulses having a constant period in the data.
【従来の技術】図１４は例えば特開平３−１５４４２８ BACKGROUND ART FIG. 14, for example JP-A 3-154428
号公報に示された従来のＰＷＭ通信システムの構成を示すブロック図である。 No. is a block diagram showing a configuration of a conventional PWM communication system shown in Japanese. 図において、１０１はＰＷＭ信号を信号線３に送出する送信側ＣＰＵ、１０２は信号線３ In the figure, 101 is the transmission side CPU for sending a PWM signal to the signal line 3, 102 signal lines 3
からＰＷＭ信号を入力する受信側ＣＰＵ、１０４は送信側ＣＰＵ１０１および受信側ＣＰＵ１０２に必要な電力を供給する電源、１４は送信側ＣＰＵ１０１にパルス周期およびデータ長を設定するためのクロック信号を供給するクロック発生部、２８は受信側ＣＰＵ１０２にクロック信号を供給するクロック発生部である。 Recipient CPU for inputting the PWM signal from 104 power supplies power required for the transmission side CPU 101 and the receiving-side CPU 102, a clock provides a clock signal for setting the pulse period and the data length on the transmission side CPU 101 14 generating unit, 28 denotes a clock generator for supplying a clock signal to the receiving side CPU 102. 図１５はＰ 15 P
ＷＭ信号の一例を示すタイミング図である。 Is a timing diagram showing an example of a WM signal. 図において、Ｔはパルス周期、ｔ 1 ，ｔ 2 ，ｔ nはそれぞれデータ長を示す。 In Figure, T is indicating each pulse cycle, the t 1, t 2, t n data length. この場合には、各パルスのロー期間がデータに対応する。 In this case, the low period of each pulse corresponds to the data.
【０００３】次に動作について説明する。 [0003] Next, the operation will be described. 信号線３は、 Signal line 3,
送信側ＣＰＵ１０１の出力ポートおよび受信側ＣＰＵ１ Output port and the reception side of the transmission side CPU 101 CPU 1
０２の入力ポートに接続されている。 And it is connected to 02 of the input port. 送信側ＣＰＵ１０ The transmission side CPU10
１は、信号線３が接続されている出力ポートのレベルをローレベルにする。 1, the level of the output port to which the signal line 3 is connected to the low level. そして、データ長ｔ 1に相当する時間が経過したら出力ポートのレベルをハイレベルにする。 Then, the level of the output port after the lapse of time corresponding to the data length t 1 to a high level. さらに、出力ポートのレベルをローレベルにした時点からパルス周期Ｔに相当する時間が経過したら、送信側ＣＰＵ１０１は、出力ポートのレベルを再びローレベルにする。 Further, after a lapse of time corresponding from the time of the level of the output port to the low level to the pulse period T, the transmission side CPU101 again to a low level the level of the output port.
【０００４】次に、送信側ＣＰＵ１０１は、データ長ｔ [0004] Next, the transmitting side CPU101 is, data length t
2に相当する時間が経過したら出力ポートのレベルをハイレベルにする。 Time corresponding to 2 to a high level the level of the output port after the lapse. そして、出力ポートのレベルをローレベルにした時点からパルス周期Ｔに相当する時間が経過したら、送信側ＣＰＵ１０１は、再度、出力ポートのレベルをローレベルにする。 Then, when a time corresponding the elapsed pulse period T from the time of the level of the output port to the low level, the transmission side CPU101 again, the level of the output port to the low level. さらに、データ長ｔ nに相当する時間が経過したら出力ポートのレベルをハイレベルにし、出力ポートのレベルをローレベルにした時点からパルス周期Ｔに相当する時間が経過したら、出力ポートのレベルをローレベルにする。 Further, when the level of the output port after the lapse of time corresponding to the data length t n to high level, the time corresponding elapses from the time of the level of the output port to the low level to the pulse period T, the low level of the output port to level. このようにして、図１５ Thus, as shown in FIG. 15
に示すようなデータ長ｔ 1 ，ｔ 2 ，ｔ nを有するＰＷＭ PWM having a data length t 1, t 2, t n, as shown in
信号が信号線３に順次送出されたことになる。 Signal will have been successively sent to the signal line 3.
【０００５】受信側ＣＰＵ１０２は、入力ポートを介して信号線３上の信号を入力する。 [0005] receiving side CPU102 via an input port for inputting a signal on the signal line 3. そして、入力ポートに現れた信号が立下がった時点から立上がる時点までの時間を計測する。 Then, the signal appearing on the input port is to measure the time up to the point that rises from the fall of the time. 受信側ＣＰＵ１０２は、入力ポートに現れた信号が立上がると、計測された時間に対応したデータ長を有するＰＷＭ信号を受信したと判定する。 Recipient CPU102 determines the appearing signal rises to the input port, receives the PWM signal having a data length corresponding to the measured time. このようにして、ＰＷＭ信号におけるデータ長に応じたデータが受信側ＣＰＵ１０２に受信される。 In this manner, data corresponding to the data length of the PWM signal is received by the receiving side CPU 102.
【０００６】ＰＷＭ信号によるデータ通信を行う際に、 [0006] When performing a data communication by the PWM signal,
送信側ＣＰＵ１０１と受信側ＣＰＵ１０２との間の信号遅延や、両クロック発生部１４，２８から供給されるクロック信号の誤差に起因して、受信側ＣＰＵ１０２における測定値に誤差が生ずることがある。 Signal delay or between the transmission side CPU101 and receiving CPU 102, due to the error of the clock signal supplied from both clock generator 14 and 28, there is an error occurs in the measured value at the receiver CPU 102. 測定値に誤差が生ずると、受信側ＣＰＵ１０２は、本来のデータとは異なるデータを受信したと認識する可能性がある。 When an error occurs in the measured value, the receiving side CPU102 is likely to recognize that it has received the data different from the original data. そのような可能性を回避するために、受信側ＣＰＵ１０２は、 In order to avoid such a possibility, the receiving CPU102 is
計測したデータ長ｔ 1 ，ｔ 2 ，ｔ nの補正を行う。 Perform measurement data length t 1, t 2, t n correction.
【０００７】図１６を参照して補正の方法について説明する。 [0007] With reference to FIG. 16 described method of correcting. 受信側ＣＰＵ１０２は、入力ポートに現れた立ち下がりと次に現れた立ち下がりとの間の計測値Ｔ cと本来のパルス周期Ｔとの比Ｔ／Ｔ cを用いて、計測したデータ長ｔ nを以下のように補正する。 Recipient CPU102, using the measured value T c and the ratio T / T c of the original pulse period T between the fall and the fall appeared to next appearing on the input port, the measured data length t n the correction is as follows. ｔ n '＝ｔ n・（Ｔ／Ｔ c ） このようにすれば、信号遅延やクロック信号の誤差に起因する測定値の誤差は低減される。 t n '= t n · ( T / T c) In this way, the error of the measurement value due to errors in the signal delay or clock signal is reduced. さらに、特開平３− In addition, JP-A-3
１５４４２８号公報には、複数の計測値Ｔ cの平均値を用いて、上式によって補正する方法が開示されている。 The 154,428 discloses, using the average value of the plurality of measured values T c, a method of correcting the above equation is disclosed.
【０００８】特開平５−２９２０４２号公報には、測定値の誤差を低減するための他の方法が開示されている。 [0008] Japanese Patent Laid-Open No. 5-292042, another method for reducing the error of the measured value is disclosed.
すなわち、データの送出に先立って、送信側から受信側に基準パルスが送出される。 That is, prior to the transmission of data, the reference pulse is delivered from the sender to the receiver. 受信側は、基準パルスの幅を測定し、測定値と本来の基準パルスの幅との比を用いて、以後に受信したＰＷＭ信号におけるパルス幅を補正する。 The receiving side, the width of the reference pulse is measured by using the ratio of the width of the measurement values ​​and the original of the reference pulse, for correcting the pulse width in the PWM signal received thereafter.
【発明が解決しようとする課題】従来のＰＷＭ通信システムは以上のように構成されているので、定常的に生じている信号遅延やクロック信号の誤差、および一周期が全体として延び縮みしたような場合に対して対応できるものの、一周期内で一時的に生ずる信号遅延やクロック信号の誤差には対応できないなどの課題があった。 Since INVENTION Problems to be Solved conventional PWM communication system is configured as described above, such as errors in the signal delay or clock signals occurring constantly, and one cycle is scaled so as a whole although accommodate for the case, the error of the temporarily generated signal delay or clock signal within one cycle there is a problem of being unable corresponding. 例えば、図１６におけるＡ点とＢ点との間は送信側および受信側で同じ間隔であると認識できたにもかかわらず、一時的に何らかの原因で受信側で認識したＣ点が本来のＣ For example, even though recognized as between points A and B are the same distance on the transmitting side and the receiving side in FIG. 16, C point originally recognized at the receiving side temporarily for some reason C
点からずれた場合には、従来のシステムでは、上記のような補正を行っても受信側で認識されるデータは誤ったデータとなる。 If deviated from the point, in conventional systems, the data be corrected as described above is recognized on the receiving side is the erroneous data. そして、受信側は、誤ったデータを受信したことを認識できない。 Then, the receiving side can not recognize that it has received the incorrect data.
【００１０】この発明は上記のような課題を解決するためになされたもので、受信側においてデータの誤りを確実に検出できるＰＷＭ通信システムを得ることを目的とする。 [0010] The present invention aims to obtain a PWM communication system that can reliably detect been made, an error of data at the receiving side in order to solve the aforementioned problems.
【課題を解決するための手段】請求項１記載の発明に係るＰＷＭ通信システムは、クロック信号におけるパルスをカウントして送信データの値に応じたパルス幅を有するパルス信号を作成し各パルス信号を所定の周期で信号線に送出する信号送出手段と、信号線から入力したパルス信号におけるハイレベル期間の長さとローレベル期間の長さとを、信号送出手段が用いたクロック信号の周波数に相当する周波数を有するクロック信号を用いて測定するパルス幅測定手段と、ハイレベル期間の長さとローレベル期間の長さとの和を上記の所定の周期と比較し、 Means for Solving the Problems] PWM communication system according to the first aspect of the present invention, the pulse signals to create a pulse signal having a pulse width corresponding to the value of the transmission data by counting the pulses in the clock signal frequency corresponding to the frequency of the predetermined signal sending means for sending the signal line period, the lengths of the low-level period of the high level period of the pulse signal input from the signal line, a clock signal the signal sending means is used It compares the pulse width measuring means for measuring using a clock signal, a predetermined period sum of the between the lengths of the low-level period of the high level period having,
それらが一致しないときにエラー信号を出力する比較手段とを備えたものである。 It is obtained by a comparison means for outputting an error signal when they do not match.
【００１２】請求項２記載の発明に係るＰＷＭ通信システムは、信号送出手段が、クロック信号における（２ n [0012] PWM communication system according to a second aspect of the invention, signal transmitting means, in the clock signal (2 n
−１）パルス（ｎ：正の整数）分の長さを、所定の周期として用いる構成になっているものである。 -1) pulses (n: a positive integer) partial length of the one in which has a structure used as the predetermined period.
【００１３】請求項３記載の発明に係るＰＷＭ通信システムは、比較手段が、パルス幅測定手段から２進表示されたハイレベル期間の長さとローレベル期間の長さとを入力し、それらのうちのいずれか一方と他方の１の補数とを比較し、それらが一致しないときにエラー信号を出力する構成になっているものである。 [0013] PWM communication system according to the third aspect of the present invention, comparison means, and inputs the lengths of the low-level period of the binary displayed high level period from the pulse width measuring means, of which comparing the one and the other one's complement, in which have been configured to output an error signal when they do not match.
【００１４】請求項４記載の発明に係るＰＷＭ通信システムは、信号送出手段が２進表示された本来の送信データの最下位ビットの下位側にダミービットを付加するとともにダミービットが付加されたデータを送信データとみなしてパルス信号を作成する構成であり、信号線から入力したパルス信号の有意な期間を２進数に変換しその２進数のうちダミービットのビット数分のビットを除外して本来の送信データを復元するデータ復元手段を備えたものである。 [0014] PWM communication system according to a fourth aspect of the invention, the data signal transmitting means dummy bits are added together to add dummy bits to the lower side of the least significant bits of the original transmission data displayed binary the regarded as transmission data is configured to create a pulse signal originally by excluding bits to the number of bits of the dummy bits of a significant period of time is converted to a binary number of the binary pulse signal input from the signal line those having a data restoring means for restoring the transmission data. ここで、有意な期間とは、信号送出手段が送信データの値をパルス信号のハイレベル期間に対応させた場合には、入力したパルス信号におけるハイレベル期間である。 Here, the significant period of time, when the signal transmitting means is made to correspond to the high-level period of the pulse signal the value of the transmission data is a high-level period of the input pulse signal. 信号送出手段が送信データの値をパルス信号のローレベル期間に対応させた場合には、入力したパルス信号におけるローレベル期間である。 When the signal transmitting means is made to correspond to the low-level period of the pulse signal the value of the transmission data is a low-level period of the input pulse signal.
【００１５】請求項５記載の発明に係るＰＷＭ通信システムは、信号送出手段が、送信データを複数のデータに分割し、分割された各データがとりうる最大値に応じて設定される周期でそれぞれのデータを信号線に送出する構成になっているものである。 The PWM communication system according to the invention of claim 5, wherein the signal transmitting unit divides the transmission data into a plurality of data, each with a period that is set according to the maximum value that the data can take divided in which it has a structure for sending the data to a signal line. 例えば、分割後の１データが２進４ビットで構成されている場合には、最大値は１５（１０進）である。 For example, when one data after the division is made up of binary 4-bit, the maximum value is 15 (decimal).
【発明の実施の形態】以下、この発明の実施の一形態を説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an embodiment of the present invention. 実施の形態１． The first embodiment. 図１はこの発明の実施の形態１によるＰ Figure 1 is P according to the first embodiment of the present invention
ＷＭ通信システムの構成を示すブロック図である。 Is a block diagram showing the structure of a WM communication system. 図において、１は送信側システム、２は受信側システム、３ In the figure, 1 is transmitting side system, the two receiving system 3
はデータを転送する信号線である。 Is a signal line for transferring data. 送信側システム１において、１１は送信されるデータを発生するデータ発生部、１２はデータ発生部１１からのデータに対応したＰ In the transmission side system 1, the data generator for generating data to be transmitted 11, 12 corresponding to the data from the data generator 11 P
ＷＭ信号を発生して信号線３に出力するデータ出力部、 Data output unit that outputs to the signal line 3 to generate a WM signal,
１３は１データを転送する周期を決定する周期決定部、 13 cycle determining unit for determining a period for transferring one data,
１４はデータ出力部１２および周期決定部１３にクロック信号を供給するクロック発生部である。 14 is a clock generator for supplying a clock signal to the data output unit 12 and the cycle determining unit 13. ここで、データ出力部１２および周期決定部１３は信号送出手段の一実現例である。 Here, the data output unit 12 and the cycle determining unit 13 is an implementation of the signal delivery means.
【００１７】受信側システム２において、２１は信号線３からＰＷＭ信号を入力しＰＷＭ信号の立ち下がりおよび立ち上がりを検出するエッジ検出部、２２は信号線３ [0017] In the receiving system 2, 21 is an edge detector for detecting falling and rising edges of the PWM signal inputted to the PWM signal from the signal line 3, 22 signal lines 3
からＰＷＭ信号を入力しＰＷＭ信号のハイレベル期間の長さを計測するＨパルス幅カウンタ、２３は信号線３からＰＷＭ信号を入力しＰＷＭ信号のローレベル期間の長さを計測するＬパルス幅カウンタ、２４はＨパルス幅カウンタ２２のカウント値をラッチするラッチ部、２５はＬパルス幅カウンタ２３のカウント値をラッチするラッチ部、２７はラッチ部２４がラッチした値とラッチ部２ H pulse width counter for measuring the length of the high level period of the input PWM signal to the PWM signal from 23 L pulse width counter for measuring the length of the low period enter the PWM signal from the signal line 3 PWM signal , 24 the latch portion for latching the count value of the H pulse width counter 22, 25 is a latch unit for latching a count value of the L pulse width counter 23, 27 values ​​and latch portion 2 latches 24 are latched
５がラッチした値とをどちらか一方を反転させて比較し不一致の場合にエラー信号を出力する比較部、２６はラッチ部２４がラッチした値を受信したデータ長として入力するとともに比較部２７からのエラー信号を検出するデータ入力部、２８はＨパルス幅カウンタ２２およびＬ 5 compares inverts the either one of a value obtained by latching comparator for outputting an error signal in case of disagreement, 26 from the comparator 27 receives an input as a data length that has received the value latch portion 24 is latched data input unit for detecting an error signal, 28 H pulse width counter 22 and L
パルス幅カウンタ２３にクロック信号を供給するクロック発生部である。 The pulse width counter 23 is a clock generator for supplying a clock signal. クロック発生部２８からのクロック信号の周波数は、送信側システム１におけるクロック発生部１４が出力するクロック信号の周波数と等しい。 The frequency of the clock signal from the clock generator 28 is equal to the frequency of the clock signal output from the clock generator 14 in the transmitting side system 1. ここで、Ｈパルス幅カウンタ２２およびＬパルス幅カウンタ２３はパルス幅測定手段の一実現例であり、比較部２７ Here, H pulse width counter 22 and the L pulse width counter 23 is an implementation of the pulse width measuring means, a comparator 27
は比較手段の一実現例である。 Is an implementation of the comparison means.
【００１８】図２は比較部２７の一構成例を示す回路図である。 [0018] FIG. 2 is a circuit diagram showing an example of the configuration of a comparator unit 27. 図に示すように、比較部２７は、それぞれラッチ部２４の出力の１ビットを一方の入力とする８つの排他的反転論理和（ＥＸＮＯＲ）回路５１〜５８、ラッチ部２５の出力の１ビットを反転させて対応するＥＸＮＯ As shown, comparator 27, eight exclusive NOR respectively to one input of the 1-bit output of the latch section 24 (EXNOR) circuit 51 to 58, the 1-bit output of the latch section 25 by inverting the corresponding EXNO
Ｒ回路５１〜５８の他方の入力に与える反転（ＮＯＴ） Inversion applied to the other input of the R circuit 51 to 58 (NOT)
回路４１〜４８、および各ＥＸＮＯＲ回路５１〜５８の出力の論理積をとる反転論理積（ＮＡＮＤ）回路６０を有する。 Having inverted logical product (NAND) circuit 60 for taking a logical product of the outputs of the circuits 41 to 48, and each EXNOR circuits 51 to 58. ここで、ＮＡＮＤ回路６０は比較回路の一実現例である。 Here, NAND circuit 60 is one implementation of the comparator circuit.
【００１９】次に動作について説明する。 [0019] Next, the operation will be described. ここでは、２ Here, 2
進８桁のデータを転送する場合を例にとる。 A case of transferring the advance 8-digit data taken as an example. データの値に応じたパルス幅を有するパルスがＰＷＭ信号として伝送されるが、この例では、ＰＷＭ信号におけるパルスのハイレベル期間がデータの値に対応しているとする。 The pulse having a pulse width corresponding to the value of the data is transmitted as a PWM signal, in this example, the high level period of the pulse in the PWM signal corresponds to the value of the data. また、各データは、クロック発生部１４からのクロック信号のパルス２５５個分からなる１周期で伝送されるとする。 Also, each data is to be transmitted in one cycle consisting of 255 pieces of pulses of the clock signal from the clock generator 14. 従って、パルス数「１」からパルス数「２５４」に相当する値の各データが送信可能である。 Therefore, each data value corresponding pulse number from "1" to the pulse number "254" can be transmitted.
【００２０】データ発生部１１は、送信されるべき２進８桁のデータをデータ出力部１２に引き渡す。 The data generating section 11 delivers a binary 8-digit data to be transmitted to the data output unit 12. 周期決定部１３は、クロック発生部１４からのパルスを計数し、 Cycle determining unit 13 counts the pulses from the clock generator 14,
計数値が２５５になるたびに、データ出力部１２に１周期開始信号を与える。 Each time the count value becomes 255, provide one cycle start signal to the data output unit 12. データ出力部１２は、周期決定部１３から１周期開始信号を受けると、データ発生部１１ The data output unit 12, when the cycle determining unit 13 receives the one cycle starting signal, the data generator 11
から入力されたデータが存在する場合には、信号線３に出力される信号を立ち上げる。 If the input data exists from raises the signal output to the signal line 3. そして、クロック発生部１４からのクロック信号のパルスを計数し、計数値がデータ発生部１１から入力されたデータの値に一致したら、信号線３に出力される信号を立下げる。 Then, by counting the pulses of the clock signal from the clock generator 14, when the count value matches the value of the data input from the data generator 11 to lower the signal output to the signal line 3 standing. 次に周期決定部１３から１周期開始信号を受けると、データ出力部１２は、信号線３に出力される信号を立ち上げる。 Next, when the period determination section 13 receives the one cycle starting signal, the data output unit 12 raises the signal output to the signal line 3. 以上のようにして、１つのデータに対応したＰＷＭ信号の信号線３への出力が完了するとともに、次のデータの送出が開始される。 As described above, the output to one signal line 3 of the PWM signal corresponding to the data is completed, transmission of the next data is started. なお、次に送るべきデータがないときには、Ｌレベルまたは適当なダミーデータが信号線３に送出される。 Incidentally, when there is no data to send then the, L level or appropriate dummy data is sent to the signal line 3.
【００２１】図３は、データ”ＡＡ（Ｈ）”をＰＷＭ信号によって送信した場合を示すタイミング図である。 [0021] FIG. 3 is a timing diagram illustrating a case of transmitting data "AA (H)" by the PWM signal.
（Ｈ）は１６進数を示す。 (H) represents a hexadecimal number. 図に示すように、クロック発生部１４からのパルス１７０個分（＝ＡＡ（Ｈ））に相当する期間において信号線３にはハイレベルが出力される。 As shown, a high level is output to the signal line 3 in the period corresponding to the pulse 170 pieces of from the clock generator 14 (= AA (H)). そして、”ＦＦ（Ｈ）”−”ＡＡ（Ｈ）”＝”５５ And, "FF (H)" - "AA (H)" = "55
（Ｈ）”（＝８５（Ｄ））分のパルスに相当する期間において信号線３にはローレベルが出力される。（Ｄ）は１０進数を示す。 (H) "(= 85 (D)) a low level to the signal line 3 in the period corresponding to the pulse of the content is output. (D) shows a decimal.
【００２２】受信側システム２において、Ｈパルス幅カウンタ２２は、クロック発生部２８からのクロック信号を用いて、信号線３上の信号のハイレベル期間の長さを測定する。 [0022] In the receiving system 2, H pulse width counter 22 uses the clock signal from the clock generator 28, measures the length of the high-level period of the signal on the transmission line 3. すなわち、信号線３上の信号がハイレベルになっている期間におけるクロック発生部２８からのパルスの数をカウントする。 In other words, to count the number of pulses from the clock generator 28 in the period in which the signal on the transmission line 3 is at the high level. Ｈパルス幅カウンタ２２のカウント値は、エッジ検出部２１が信号線３上の信号の立ち下がりを検出したときに、ラッチ部２４にラッチされる。 The count value of the H pulse width counter 22, when the edge detection unit 21 detects the falling edge of the signal on the signal line 3 is latched by the latch section 24.
【００２３】また、Ｌパルス幅カウンタ２３は、クロック発生部２８からのクロック信号を用いて、信号線３上の信号のローレベル期間の長さを測定する。 Further, L pulse width counter 23 uses the clock signal from the clock generator 28, measures the length of the low-level period of the signal on the transmission line 3. すなわち、 That is,
信号線３上の信号がローレベルになっている期間におけるクロック発生部２８からのパルスの数をカウントする。 Counting the number of pulses from the clock generator 28 in the period in which the signal on the transmission line 3 is at the low level. Ｌパルス幅カウンタ２３のカウント値は、エッジ検出部２１が信号線３上の信号の立ち上がりを検出したときに、ラッチ部２５にラッチされる。 The count value of the L pulse width counter 23, when the edge detection unit 21 detects the rising edge of the signal on the signal line 3 is latched by the latch section 25. なお、Ｈパルス幅カウンタ２２およびＬパルス幅カウンタ２３は、それぞれ８ビットカウンタであり、８ビットで表示されるカウント値がラッチ部２４，２５にラッチされる。 Incidentally, H pulse width counter 22 and the L pulse width counter 23 is a 8-bit counter, respectively, the count value displayed by 8 bits is latched by the latch portion 24, 25. また、ラッチ部２４，２５から比較部２７には、それぞれ８ビットのデータが入力される。 Further, the comparing unit 27 from the latch portions 24 and 25, 8-bit data, respectively, it is input.
【００２４】比較部２７において、各ＥＸＮＯＲ回路５ [0024] In comparison portion 27, the EXNOR circuit 5
１〜５８は、ラッチ部２４からのデータのうちの１ビットを一方の入力に導入する。 1-58 introduces the one bit of the data from the latch portion 24 at one input. ここで、ＥＸＮＯＲ回路５ Here, EXNOR circuit 5
Ｘ（Ｘ＝１〜８）は、ラッチ部２４からのデータのうちの第Ｘビットを導入する。 X (X = 1 to 8) introduces the first X bits of the data from the latch portion 24. ラッチ部２５からのデータは、ＮＯＴ回路４１〜４８で反転された後に、各ＥＸＮ The data from the latch portion 25, after being inverted by the NOT circuit 41 to 48, each EXN
ＯＲ回路５１〜５８の他方の入力に導入される。 It is introduced to the other input of the OR circuit 51 to 58. ここで、ＮＯＴ回路４Ｘ（Ｘ＝１〜８）は、ラッチ部２５からのデータのうちの第Ｘビットを導入する。 Here, NOT circuits 4X (X = 1 to 8) introduces the first X bits of the data from the latch portion 25. 送信側システム１から出力されたＰＷＭ信号のハイレベル期間におけるクロック発生部１４からのパルスの数とローレベル期間におけるクロック発生部１４からのパルスの数との和は、”ＦＦ（Ｈ）”である。 The sum of the number pulses from the clock generator 14 in the number and the low-level period of the pulse from the clock generator 14 in the high level period of the output from the transmission side system 1 PWM signal, "FF (H)" is there. すなわち、ハイレベル期間におけるパルスの数は、２進表示した場合に、ローレベル期間におけるパルスの数の１の補数に相当している。 That is, the number of pulses in the high-level period, when displaying binary corresponds to 1's complement of the number of pulses in the low-level period.
【００２５】Ｈパルス幅カウンタ２２およびＬパルス幅カウンタ２３が期間長の計測に用いたクロック信号の周波数は送信側システム１においてＰＷＭ信号が作成されたときに用いられたクロック信号の周波数と同じである。 The frequency of the clock signal H pulse width counter 22 and the L pulse width counter 23 is used to measure the period length is the same as the frequency of the clock signal used when the PWM signal is created at the sender system 1 is there. よって、受信したＰＷＭ信号のハイレベル期間におけるクロック発生部２８からのパルスの数とローレベル期間におけるクロック発生部２８からのパルスの数との和は、”ＦＦ（Ｈ）”になっているはずである。 Therefore, the sum of the number of pulses from the clock generator 28 in the number and the low-level period of the pulse from the clock generator 28 in the high level period of the received PWM signal should be in the "FF (H)" it is. 換言すれば、ハイレベル期間におけるクロック発生部２８からのパルスの数は、２進表示した場合に、ローレベル期間におけるクロック発生部２８からのパルスの数の１の補数に相当しているはずである。 In other words, the number of pulses from the clock generator 28 in the high level period, when displaying binary, should correspond to the pulse 1's complement of the number of the clock generator 28 in the low-level period is there.
【００２６】ＥＸＮＯＲ回路５１〜５８は、ラッチ部２ [0026] EXNOR circuit 51 to 58, the latch unit 2
４の出力、すなわち、受信したＰＷＭ信号のハイレベル期間におけるクロック発生部２８からのパルスの数と、 4 outputs, i.e., the number of pulses from the clock generator 28 in the high level period of the received PWM signal,
ＮＯＴ回路４１〜４８を介したラッチ部２５の出力、すなわち、ローレベル期間におけるクロック発生部２８からのパルスの数の１の補数とを比較する。 The output of the latch unit 25 through the NOT circuit 41 to 48, i.e., to compare the pulse 1's complement of the number of the clock generator 28 in the low-level period. それらが一致していれば、全てのＥＸＮＯＲ回路５１〜５８はハイレベルを出力する。 And they match, all the EXNOR circuit 51 to 58 outputs a high level. その場合には、ＮＡＮＤ回路６０は、 In that case, NAND circuit 60,
ローレベルを出力する。 Outputs a low level. ＥＸＮＯＲ回路５１〜５８のうち一つ以上の回路の入力が不一致であれば、ＮＡＮＤ回路６０はハイレベルを出力する。 If the input mismatch of one or more circuits among the EXNOR circuit 51 to 58, NAND circuit 60 outputs a high level. すなわち、受信したＰ In other words, the received P
ＷＭ信号のハイレベル期間におけるクロック発生部２８ Clock generator 28 in the high level period of the WM signal
からのパルスの数とローレベル期間におけるクロック発生部２８からのパルスの数との和が”ＦＦ（Ｈ）”になっていない場合には、ＮＡＮＤ回路６０は、エラー信号としてハイレベルを出力する。 If the sum of the number of pulses from the clock generator 28 in the number and the low-level period of the pulse is not set to "FF (H)" from the NAND circuit 60 outputs a high level as an error signal .
【００２７】データ入力部２６は、エッジ検出部２１が立ち下がりを検出したとき（信号線３上の信号のハイレベル期間の終点）、または、立ち上がりを検出したとき（１周期の終点）に、ラッチ部２４がラッチした値を入力する。 The data input unit 26, when detecting the edge detection unit 21 is falling (the end point of the high-level period of the signal on the transmission line 3), or, when it detects a rising edge (end point of one period), latch portion 24 enters a value latched. その値は、受信したデータの値に相当している。 Its value is equivalent to the value of the received data. また、エッジ検出部２１が立ち上がりを検出したときに、比較部２７からエラー信号が出力されたかどうか確認する。 Further, when the edge detection unit 21 detects a rise, to determine whether the error signal is outputted from the comparator 27. エラー信号が出力されなければ、データ入力部２６は、受信したデータを正しい値と認識する。 If no error signal is output, the data input unit 26 recognizes the received data as the correct value. エラー信号が出力された場合には、データ入力部２６は、信号線３におけるノイズ等によって誤ったデータを受信したと認識できる。 If an error signal is output, the data input unit 26 can recognize that it has received the incorrect data due to noise or the like in the signal line 3. なお、ここでは、ラッチ部２５の出力が反転されてＥＸＮＯＲ回路５１〜５８に入力されるように構成したが、ラッチ部２４の方の出力を反転させるようにしてもよい。 Here, although the output of the latch unit 25 is configured to be inputted being inverted to EXNOR circuit 51 to 58, it may be configured to invert the output towards the latch section 24.
【００２８】以上のように、受信したＰＷＭ信号のハイレベルの期間とローレベルの期間との和が本来の１周期に等しいかどうか検出することによって、受信側においてデータの誤りが確実に検出される。 [0028] As described above, the sum of the high level period and the low level period of the received PWM signal by detecting equality to the original one cycle, the data error can be reliably detected at the receiving side that. 特に、１周期がクロック信号の［２ n −１］個（ｎ＝正の整数）のパルス数に相当している場合には、本実施の形態のように、ハイレベルの期間に相当するカウント値とローレベルの期間に相当するカウント値とのうちのいずれか一方を反転した後にそれらを比較することによって、容易に、データの誤りを検出できる。 In particular, the count one cycle when corresponds to the number of pulses of the [2 n -1] number (n = positive integer) of the clock signal, as in the present embodiment, corresponding to a period of high level by comparing them either one of the count value after inversion corresponding to the value and duration of the low level, easily it can detect errors in the data.
【００２９】実施の形態２． [0029] Embodiment 2. 図４はこの発明の実施の形態２によるＰＷＭ通信システムの構成を示すブロック図である。 Figure 4 is a block diagram showing the configuration of a PWM communication system according to a second embodiment of the present invention. 図において、７１は送信側ＣＰＵ、７２は受信側ＣＰＵ、３はデータを転送する信号線である。 In the figure, 71 is the sender CPU, 72 recipient CPU, 3 is a signal line for transferring data. この場合には、ＣＰＵが有する汎用のＩ／Ｏポートを用いてＰ In this case, by using a general-purpose I / O ports having the CPU P
ＷＭ信号を送出し、汎用のＩ／Ｏポートおよび割り込み端子を用いて、ＰＷＭ信号の受信を行う。 It sends a WM signal, using a general-purpose I / O ports and interrupt terminal, to receive the PWM signal. ここで、送信側ＣＰＵ７１は、信号送出手段の一実現例であり、受信側ＣＰＵ７２は、パルス幅測定手段および比較手段の一実現例である。 Here, the transmission side CPU71 is an implementation of the signal delivery unit, the receiving side CPU72 is an implementation of the pulse width measuring means and comparison means.
【００３０】次に動作について図５および図６のフローチャートを参照して説明する。 [0030] Referring now to the flowchart of FIG. 5 and FIG. 6 will be described operation. この場合にも、１周期は２５５パルス分に相当とする。 In this case, one period is set to correspond to 255 pulses. 図５は送信側ＣＰＵ７１ Figure 5 is the transmission side CPU71
の動作を示すフローチャートである。 Is a flowchart showing the operation. 送信側ＣＰＵ７１ The transmission side CPU71
は、１周期の開始時に出力ポートを介して信号線３の信号を立ち上げる（ステップＳＴ１）。 It may launch a signal of the signal line 3 via the output port at the start of one period (step ST1). そして、内部のタイマをスタートさせる（ステップＳＴ２）。 Then, to start the internal timer (step ST2). タイマは、 Timer,
クロック発生部１４からのクロック信号を、そのままあるいは分周して用いる。 The clock signal from the clock generator 14, used to directly or division. タイマがデータ長に相当するパルスをカウントすると、送信側ＣＰＵ７１は、出力ポートを介して信号線３の信号を立ち下げる（ステップＳＴ When the timer counts the pulses corresponding to the data length, the transmission side CPU71 may lowers the signal of the signal line 3 via the output port (step ST
３，ＳＴ４）。 3, ST4). そして、タイマが１周期に相当するパルスをカウントすると、送信側ＣＰＵ７１は、ステップＳ Then, when the timer counts the pulses corresponding to one period, the transmission side CPU71, the step S
Ｔ１の処理に戻る。 Back to the T1 of processing. このように、ソフトウェア処理によっても、ＰＷＭ信号を送出できる。 Thus, even by software processing, it sends a PWM signal.
【００３１】図６は受信側ＣＰＵ７２の動作を示すフローチャートである。 [0031] FIG 6 is a flowchart showing the operation of the receiving-side CPU 72. 図４に示すように、受信側ＣＰＵ７ As shown in FIG. 4, the receiving side CPU7
２において、信号線３は、入力ポートと立ち上がりエッジで割り込み発生を検出する割り込み端子とに導入されている。 In 2, the signal line 3 is introduced into the interrupt terminal for detecting the interrupt generation at the rising edge and the input port. 図６に示す処理は、割り込み端子に入力される信号に最初の立ち上がり変化が生じたときに起動される。 The process shown in FIG. 6 is started when the first rising transition on the signal inputted to the interrupt terminal has occurred. 割り込み端子に入力される信号に立ち上がり変化が生ずると、受信側ＣＰＵ７２は、内部の第１のタイマを起動する（ステップＳＴ１１）。 When changing the rise in the signal inputted to the interrupt terminal is generated, the receiving side CPU72 starts the inside of the first timer (step ST11). 受信側ＣＰＵ７２の内部タイマは、クロック発生部２８からのクロック信号を、そのままあるいは分周して用いる。 The internal timer of the receiving side CPU72 is a clock signal from the clock generator 28, used to directly or division. 上述したように、クロック発生部２８からのクロック信号の周波数は、送信側のクロック発生部１４からのクロック信号の周波数と等しい。 As described above, the frequency of the clock signal from the clock generator 28 is equal to the frequency of the clock signal from the clock generator 14 of the transmitting side. また、受信側ＣＰＵ７２の内部タイマは、０からアップカウントとする。 The internal timer of the receiving side CPU72 is from 0 counts up.
【００３２】受信側ＣＰＵ７２は、入力ポートを介して信号線３上の信号を取り込み、その信号が立ち下がるかどうか監視する。 The receiving side CPU72 takes the signal on the transmission line 3 via the input port, to monitor whether the signal falls. 信号線３上の信号に立ち下がりエッジが現れることなく第１のタイマが”ＦＦ（Ｈ）”をカウントすると（ステップＳＴ１３）、受信側ＣＰＵ７２ When the first timer without falling edge signal on the signal line 3 appears to count the "FF (H)" (step ST13), the receiving side CPU72
は、伝送されるＰＷＭ信号に誤りが生じたと判断し、エラー表示を行う（ステップＳＴ１４）。 Determines that the error occurs in the PWM signal to be transmitted, an error message is displayed (step ST14). ＰＷＭ信号におけるハイレベル期間はパルス数”ＦＦ（Ｈ）”未満であるから、受信側ＣＰＵ７２は、信号線３上の信号のハイレベル期間がパルス数”ＦＦ（Ｈ）”以上継続した場合には、エラーが生じたと認識できる。 Since the high-level period of the PWM signal is less than the number of pulses "FF (H)", the receiving side CPU72, when the high-level period of the signal on the signal line 3 continues pulse number "FF (H)" or more It can recognize that an error has occurred.
【００３３】信号線３上の信号に立ち下がりエッジが現れると（ステップＳＴ１２）、受信側ＣＰＵ７２は、第１の内部タイマのカウント動作を停止させる（ステップＳＴ１５）。 [0033] When the falling edge signal on the signal line 3 appears (step ST12), the receiving side CPU72 stops the counting operation of the first internal timer (step ST15). そして、信号線３上の信号のローレベル期間の時間を測定するために、第２の内部タイマをスタートさせる（ステップＳＴ１６）。 Then, in order to measure the time of low-level period of the signal on the signal line 3, and it starts the second internal timer (step ST16). 同時に、第１の内部タイマのカウント値を検出する（ステップＳＴ１７）。 At the same time, it detects a count value of the first internal timer (step ST17).
【００３４】信号線３上の信号に立ち上がりエッジが現れることなく第１の内部タイマが”ＦＦ（Ｈ）”を計数すると（ステップＳＴ１９）、受信側ＣＰＵ７２は、伝送されるＰＷＭ信号に誤りが生じたと判断し、エラー表示を行う（ステップＳＴ２０）。 [0034] When the signal line without a rising edge appears in the signal on the 3 first internal timer counts the "FF (H)" (step ST19), the receiving side CPU72 performs error occurs in the PWM signal to be transmitted It determines that, an error message is displayed (step ST20). 次に信号線３上の信号に立ち上がりエッジが現れると（ステップＳＴ１８）、 Next, when a rising edge appears in the signal on the transmission line 3 (step ST18),
受信側ＣＰＵ７２は、第２の内部タイマのカウント動作を停止させる（ステップＳＴ２１）。 Recipient CPU72 stops the counting operation of the second internal timer (step ST21). そして、第２の内部タイマのカウント値を検出する（ステップＳＴ２ Then, to detect the count value of the second internal timer (step ST2
２）。 2). 受信側ＣＰＵ７２は、信号線３上の信号のローレベル期間の長さを示す第２の内部タイマのカウント値とステップＳＴ１７で得たハイレベル期間の長さを示す第１の内部タイマのカウント値とを加算する（ステップＳ Recipient CPU72, the count value of the first internal timer indicating the length of the count value and the high-level period obtained in step ST17 of the second internal timer indicating the length of the low period of the signal on the signal line 3 adding the door (step S
Ｔ２３）。 T23).
【００３５】加算結果が”ＦＦ（Ｈ）”であれば、受信側ＣＰＵ７２は、受信したデータが正常であったと認識する（ステップＳＴ２４、ＳＴ２５）。 If [0035] the addition result is "FF (H)", the receiving side CPU72 recognizes that the received data is normal (step ST24, ST25). 受信したデータとは、ステップＳＴ１７で得たカウント値がデータ長として示しているデータである。 And the received data is data count indicates the data length obtained in step ST17. 加算結果が”ＦＦ Addition result is "FF
（Ｈ）”でない場合には、受信したＰＷＭ信号の１周期は何らかの原因で正規の１周期と異なっていたことを示しているので、受信側ＣＰＵ７２は、受信したデータが正常でなかったと認識する。そして、受信側ＣＰＵ７２ If not (H) ", since one period of the received PWM signal indicates that was different from the one period of the normal for some reason, the receiving side CPU72 recognizes that the received data is not normal . Then, the receiving side CPU72
は、エラー表示を行う（ステップＳＴ２６）。 Is, an error message is displayed (step ST26).
【００３６】以上のようにして、ソフトウェア処理によっても、確実に、データの誤りを検出できる。 [0036] As described above, even by software processing, reliable, able to detect errors in the data. なお、ここでは、２つの内部タイマを使用する場合について説明したが、１つの内部タイマで兼用することもできる。 Here, the description has been given of the case of using two internal timers may also be combined with one of the internal timer.
【００３７】実施の形態３．１周期の長さは送信されるデータの最大の値に応じて設定されるので、送信されるデータの種類が多い場合には、１周期の長さが長くなる。 [0037] Since the length of the form 3.1 periods embodiment is set according to the maximum value of the data to be transmitted, when the type of data to be transmitted is large, the length of one period is longer . 従って、データ転送に要する時間が長くなる。 Therefore, the time required for data transfer is prolonged. 例えば、ＰＷＭ信号を作成するためのクロック信号の周波数が５ＭＨｚである場合には、クロック信号の周期は０． For example, when the frequency of the clock signal to generate a PWM signal is 5MHz, the period of the clock signal is zero.
２μｓｅｃである。 It is 2μsec. 従って、２進８ビットデータを送信する場合には、ＰＷＭ信号の１周期は５１（０．２×２ Therefore, when transmitting binary 8-bit data, one cycle of the PWM signal 51 (0.2 × 2
５５）μｓｅｃである。 55) is a μsec. しかし、データを分割して送信すると、短時間でデータを送信することができる。 However, when transmitted by dividing the data, it can transmit data in a short time.
【００３８】以下、データを２分割して送信する場合の具体例を説明する。 [0038] Hereinafter, a specific example of a case of transmitting data divided into two parts to. 図７は、データ”ＡＡ（Ｈ）”を２ 7, 2 data "AA (H)"
分割して送信する場合のＰＷＭ信号を示すタイミング図である。 Divided and is a timing diagram illustrating the PWM signal when transmitting. 図に示すように、まず、データの上位側４ビットを１データとみなして送信する。 As shown, first transmits the upper 4-bit data is regarded as one data. 次に、下位側４ビットを１データとみなして送信する。 Then transmits the lower 4 bits is regarded as one data. このようにすれば、 In this way,
ＰＷＭ信号を作成するためのクロック信号の周波数が５ The frequency of the clock signal to generate a PWM signal 5
ＭＨｚである場合には、２進８ビットデータは、０．２ If it is MHz is binary 8-bit data, 0.2
×１５×２＝６μｓｅｃで送信完了する。 × transmission completed in 15 × 2 = 6μsec.
【００３９】図８は、そのような方法を実施するための実施の形態の一例を示すブロック図である。 [0039] FIG. 8 is a block diagram showing an example of an embodiment for carrying out such a method. ここでも、 even here,
２進８ビットデータを送信する場合を例にとる。 Take as an example the case of transmitting the binary 8-bit data. 図８において、図１に示された構成と異なる点は、送信側システム１ａにおいて、データ出力部１２ａが入力したデータを４ビットずつ２分割してから送出することと、周期決定部１３ａが１５個のパルスをカウントすると１周期開始信号を出力することである。 8, the configuration shown differs from FIG. 1, the transmission side system 1a, a sending a data data output unit 12a is input by 4 bits from the 2 division, cycle determining portion 13a 15 When counting the number of pulses it is to output one cycle start signal. また、受信側システム２ａにおいて、Ｈパルス幅カウンタ２２ａおよびＬパルス幅カウンタ２３ａはともに４ビットカウンタであり、 Further, the receiving system 2a, H pulse width counter 22a and the L pulse width counter 23a are both 4-bit counter,
ラッチ部２４ａ，２５ａはそれぞれ４ビットのデータを比較部２７ａに出力する。 Latch portion 24a, 25a is output the 4 bits of data to the comparison unit 27a. また、データ入力部２６ａ In addition, the data input section 26a
は、ラッチ部２４ａから入力した２つの４ビットデータを結合して１つの２進８ビットデータを再生する。 Combines the two 4-bit data input from the latch portion 24a reproduces one binary 8-bit data. ここで、データ出力部１２ａおよび周期決定部１３ａは信号送出手段の一実現例である。 Here, the data output unit 12a and the cycle determining unit 13a is an implementation of the signal delivery means. Ｈパルス幅カウンタ２２ａ H pulse width counter 22a
およびＬパルス幅カウンタ２３ａはパルス幅カウンタの一実現例であり、比較部２７ａは比較手段の一実現例である。 And L pulse width counter 23a is an implementation of the pulse width counter, the comparison unit 27a is one implementation of the comparison means.
【００４０】比較部２７ａは、図９に示すように、それぞれラッチ部２４ａの出力の１ビットを一方の入力とする４つのＥＸＮＯＲ回路５１〜５４、ラッチ部２５ａの出力の１ビットを反転させて対応するＥＸＮＯＲ回路５ The comparison unit 27a, as shown in FIG. 9, each of the four EXNOR circuits as one input one bit of the output of the latch portion 24a 51 to 54, by inverting the 1-bit output of the latch portion 25a the corresponding EXNOR circuit 5
１〜５４の他方の入力に与えるＮＯＴ回路４１〜４４、 NOT circuits 41-44 provide to the other input of the 1-54,
および各ＥＸＮＯＲ回路５１〜５４の論理積をとるＮＡ And NA ANDing the EXNOR circuits 51 to 54
ＮＤ回路６０ａを有する。 Having ND circuit 60a. ここで、ＮＡＮＤ回路６０ａ Here, NAND circuit 60a
は比較回路の一実現例である。 Is an implementation of the comparator circuit.
【００４１】次に動作について説明する。 [0041] Next, the operation will be described. 送信側システム１ａにおいて、データ発生部１１は、送信されるべき２進８桁のデータをデータ出力部１２ａに引き渡す。 In the sending system 1a, the data generator 11 delivers a binary 8-digit data to be transmitted to the data output unit 12a. 周期決定部１３ａは、クロック発生部１４からのパルスを計数し、計数値が１５になるたびに、データ出力部１２ Cycle determining unit 13a counts the pulses from the clock generator 14, each time the count value becomes 15, the data output unit 12
ａに１周期開始信号を与える。 Provide one cycle start signal to a. データ出力部１２ａは、 The data output unit 12a,
周期決定部１３ａから１周期開始信号を受けると、データ発生部１１から入力されたデータが存在する場合には、信号線３に出力される信号を立ち上げる。 Upon receiving the one cycle starting signal from the cycle determining unit 13a, when the data input from the data generator 11 is present, it raises the signal output to the signal line 3. そして、 And,
クロック発生部１４からのクロック信号のパルスを計数し、計数値がデータ発生部１１から入力された８ビットデータの上位４ビットで表されるデータの値に一致したら、信号線３に出力される信号を立下げる。 After counting the pulses of the clock signal from the clock generator 14, coincides with the value of the data count value is represented by the upper 4 bits of the 8-bit data input from the data generator 11, is output to the signal line 3 lowering the signal stand.
【００４２】次に周期決定部１３ａから１周期開始信号を受けると、データ出力部１２ａは、信号線３に出力される信号を立ち上げるとともに、新たにクロック発生部１４からのパルスの計数を開始する。 [0042] Referring now undergo one cycle starting signal from the cycle determining unit 13a, the data output unit 12a, as well as launch a signal output to the signal line 3, start a new pulse count from clock generator 14 to. そして、クロック発生部１４からのクロック信号のパルスを計数し、計数値がデータ発生部１１から入力された８ビットデータの下位４ビットで表されるデータの値に一致したら、信号線３に出力される信号を立下げる。 Then, when counting the pulses of the clock signal from the clock generator 14, coincides with the value of the data count value is represented by the lower 4 bits of the 8-bit data input from the data generator 11, the output to the signal line 3 the signal to be pulled down. 次に周期決定部１３ Next cycle determining unit 13
ａから１周期開始信号を受けると、データ出力部１２ａ Upon receiving the one cycle starting signal from a, data output unit 12a
は、信号線３に出力される信号を立ち上げる。 Raises the signal output to the signal line 3. 以上のようにして、１つの８ビットデータに対応したＰＷＭ信号が信号線３に出力されるとともに、次のデータの送出が開始される。 As described above, PWM signal corresponding to one of 8-bit data is output to the signal line 3, the transmission of the next data is started.
【００４３】受信側システム２ａにおいて、Ｈパルス幅カウンタ２２ａは、クロック発生部２８からのクロック信号を用いて、信号線３上の信号のハイレベル期間の長さを測定する。 [0043] In the receiving system 2a, H pulse width counter 22a uses the clock signal from the clock generator 28, measures the length of the high-level period of the signal on the transmission line 3. Ｈパルス幅カウンタ２２ａのカウント値は、エッジ検出部が信号線３上の信号の立ち下がりを検出したときに、ラッチ部２４ａにラッチされる。 The count value of the H pulse width counter 22a, when the edge detection unit detects a fall of the signal on the signal line 3, is latched by the latch portion 24a.
【００４４】また、Ｌパルス幅カウンタ２３ａは、クロック発生部２８からのクロック信号を用いて、信号線３ [0044] Further, L pulse width counter 23a uses the clock signal from the clock generator 28, the signal lines 3
上の信号のローレベル期間の長さを測定する。 Measuring the length of the low period of the above signals. Ｌパルス幅カウンタ２３ａのカウント値は、エッジ検出部が信号線３上の信号の立ち上がりを検出したときに、ラッチ部２５ａにラッチされる。 The count value of the L pulse width counter 23a, when the edge detection unit detects the rising edge of the signal on the signal line 3, it is latched by the latch portion 25a. ラッチ部２４ａ，２５ａから比較部２７ａには、それぞれ４ビットのデータが入力される。 Latch portion 24a, the comparing unit 27a from 25a, each 4-bit data is input.
【００４５】比較部２７ａにおいて、各ＥＸＮＯＲ回路５１〜５４は、ラッチ部２４ａからのデータのうちの１ [0045] In comparison portion 27a, the EXNOR circuits 51 to 54, one of the data from the latch portion 24a
ビットを一方の入力に導入する。 Introducing bits at one input. ラッチ部２５ａからのデータは、ＮＯＴ回路４１〜４４で反転された後に、各ＥＸＮＯＲ回路５１〜５４の他方の入力に導入される。 Data from the latch portion 25a, after being inverted by the NOT circuit 41 to 44, is introduced to the other input of each EXNOR circuits 51 to 54.
【００４６】送信側システム１ａから出力されたＰＷＭ The PWM output from the transmission side system 1a
信号のハイレベル期間におけるクロック発生部１４からのパルスの数とローレベル期間におけるクロック発生部１４からのパルスの数との和は、”０Ｆ（Ｈ）”である。 The sum of the number of pulses from the clock generator 14 in the number and the low-level period of the pulse from the clock generator 14 in the high level period of the signal is a "0F (H)". 受信したＰＷＭ信号のハイレベル期間におけるクロック発生部２８からのパルスの数とローレベル期間におけるクロック発生部２８からのパルスの数との和は、” The sum of the number of pulses from the clock generator 28 in the number and the low-level period of the pulse from the clock generator 28 in the high level period of the received PWM signal, "
０Ｆ（Ｈ）”になっているはずである。 0F (H) should have become ".
【００４７】ＥＸＮＯＲ回路５１〜５４は、ラッチ部２ [0047] EXNOR circuit 51 to 54, the latch unit 2
４ａの出力、すなわち、受信したＰＷＭ信号のハイレベル期間におけるクロック発生部２８からのパルスの数と、ラッチ部２５ａの出力、すなわち、ローレベル期間におけるクロック発生部２８からのパルスの数の１の補数とを比較する。 4a output, ie, the number pulses from the clock generator 28 in the high level period of the received PWM signal, the output of the latch portion 25a, i.e., the pulse from the clock generator 28 in the low-level period number 1 It is compared with the complement. それらが一致していれば、全てのＥＸ If they match, all of the EX
ＮＯＲ回路５１〜５４はハイレベルを出力する。 NOR circuits 51 to 54 outputs a high level. その場合には、ＮＡＮＤ回路６０ａは、ローレベルを出力する。 In this case, NAND circuit 60a outputs a low level. ＥＸＮＯＲ回路５１〜５４のうち一つ以上の回路の入力が不一致であれば、ＮＡＮＤ回路６０ａはハイレベルを出力する。 If the input mismatch of one or more circuits among the EXNOR circuit 51 to 54, NAND circuit 60a outputs a high level. すなわち、受信したＰＷＭ信号のハイレベル期間におけるクロック発生部２８からのパルスの数とローレベル期間におけるクロック発生部２８からのパルスの数との和が”０Ｆ（Ｈ）”になっていない場合には、ＮＡＮＤ回路６０ａは、エラー信号としてハイレベルを出力する。 That is, when the high level period of the received PWM signal sum of the number of pulses from the clock generator 28 in the number and the low-level period of the pulse from the clock generator 28 is "0F (H)" not in It is NAND circuit 60a outputs a high level as an error signal.
【００４８】さらに、エッジ検出部２１、Ｈパルス幅カウンタ２２ａ、Ｌパルス幅カウンタ２３ａ、ラッチ部２ [0048] Furthermore, the edge detection unit 21, H pulse width counter 22a, L pulse width counter 23a, a latch section 2
４ａ，２５ａおよび比較部２７ａは、続いて受信する信号のハイレベル期間およびローレベル期間について再度上記処理を行う。 4a, 25a and the comparison unit 27a subsequently high level period and low level period of the received signal again performs the above processing for.
【００４９】データ入力部２６ａは、エッジ検出部２１ The data input unit 26a, the edge detecting section 21
が立ち下がりを検出したとき（信号線３の信号のハイレベル期間の終点）、または、立ち上がりを検出したとき（１周期の終点）に、ラッチ部２４ａがラッチした値を入力する。 When detects a falling edge (the end point of the high-level period of the signal of the signal line 3), or, when it detects a rising edge (end point of one period), and inputs the value to the latch portion 24a is latched. その値は、受信した４ビットのデータの値に相当している。 The value corresponds to the value of the 4 bits of the data received. １つの８ビットデータの伝送に際して、 Upon transmission of a single 8-bit data,
エッジ検出部２１は２回の立ち下がりおよび立ち上がりを検出するはずであるから、データ入力部２６ａは、２ Since the edge detection unit 21 should detect falling and rising edges of the two, the data input unit 26a, 2
つの４ビットデータを得る。 One of obtaining 4-bit data. また、エッジ検出部２１が立ち上がりを検出したときに、比較部２７ａからエラー信号が出力されたかどうか確認する。 Further, when the edge detection unit 21 detects a rise, to determine whether the error signal is outputted from the comparison section 27a. エラー信号が出力されなければ、データ入力部２６ａは、受信したデータを正しい値と認識する。 If no error signal is output, the data input unit 26a recognizes the received data as the correct value. エラー信号が出力された場合には、データ入力部２６ａは、信号線３におけるノイズ等によって誤ったデータを受信したと認識できる。 If an error signal is output, the data input unit 26a can recognize that it has received the incorrect data due to noise or the like in the signal line 3.
【００５０】エラー信号が一度も出力されなかった場合には、データ入力部２６ａは、２つの４ビットデータを結合して１つの８ビットデータを再生する。 [0050] When the error signal is not output even once, the data input unit 26a combines the two 4-bit data to play one 8-bit data. なお、ここでは、ラッチ部２５ａの出力が反転されてＥＸＮＯＲ回路５１〜５４に入力するように構成したが、ラッチ部２ Here, although the output of the latch portion 25a is configured to enter is inverted EXNOR circuits 51 to 54, the latch portion 2
４の方の出力を反転させるようにしてもよい。 The output of the 4/5 may be reversing.
【００５１】以上のように、２進８ビットデータを２つに分けて伝送することにより、データの転送に要する時間は短縮される。 [0051] As described above, by transmitting divided binary 8-bit data into two, the time required for data transfer is reduced. また、受信したＰＷＭ信号のハイレベルの期間とローレベルの期間との和が本来の１周期に等しいかどうか検出することによって、受信側においてデータの誤りが確実に検出される。 Further, the sum of the high level period and the low level period of the received PWM signal by detecting equality to the original one cycle, data error can be reliably detected at the receiving side. ここではデータを２つに分けて伝送する場合について説明したが、さらに分割の度合いを増やしてもよい。 Here it has been described the case of transmitting divided data into two may further increase the degree of division.
【００５２】実施の形態４． [0052] Embodiment 4. 実施の形態３は、ハードウェアによってデータを２分割して送信する方法を実現したが、そのような方法を図４に示す構成におけるソフトウェアによっても実現することもできる。 Embodiment 3 is realized a method of transmitting by 2 divides the data by hardware or may be realized by software in the configuration shown such a method in FIG. 図１０は、そのような方法をソフトウェアによって実現した場合の処理を示すフローチャートである。 Figure 10 is a flowchart showing the processing of a case of realizing such a method by software.
【００５３】送信側ＣＰＵ７１は、送信すべき８ビットデータを上位側の４ビットデータと下位側の４ビットデータとに分割する（ステップＳＴ３１）。 [0053] transmitting side CPU71 divides 8-bit data to be transmitted to the 4-bit data of the 4-bit data and lower side of the upper side (step ST31). そして、１周期の開始時に出力ポートを介して信号線３の信号を立ち上げる（ステップＳＴ３２）。 Then, launch signal of the signal line 3 via the output port at the start of one period (step ST32). そして、内部のタイマをスタートさせる（ステップＳＴ３３）。 Then, to start the internal timer (step ST33). タイマは、クロック発生部１４からのクロック信号を、そのままあるいは分周して用いる。 Timer, a clock signal from the clock generator 14, used to directly or division. タイマが８ビットデータの上位側の４ビットが示す値に相当するパルスを計数すると、ＣＰ When the timer counts the pulses corresponding to the value indicated by the four bits of the upper half of the 8-bit data, CP
Ｕ７１は、出力ポートを介して信号線３の信号を立ち下げる（ステップＳＴ３４，ＳＴ３５）。 U71 is lowers the signal of the signal line 3 via the output port (step ST34, ST35). そして、タイマが１周期に相当するパルスを計数する（ステップＳＴ３ Then, it counts the pulses timer corresponding to one cycle (step ST3
６）と、ＣＰＵは、ステップＳＴ３７の処理に移行する。 And 6), CPU proceeds to the processing in step ST37.
【００５４】ステップＳＴ３７〜ＳＴ４０において、送信側ＣＰＵ７１は、８ビットデータの下位側の４ビットが示す値を対象として、ステップＳＴ３２〜ＳＴ３５の処理と同様の処理を行う。 [0054] In step ST37～ST40, sender CPU71 as target value indicated by the 4-bit low-order 8-bit data, performs the same processing as the processing in step ST32～ST35. そして、タイマが１周期に相当するパルスを計数すると、ＣＰＵは、ステップＳＴ３ When the timer counts the pulses corresponding to one period, CPU, the step ST3
１の処理に戻る。 Back to 1 of treatment. 以上のようにして、図７に示すようなＰＷＭ信号が信号線３に送出される。 As described above, PWM signal as shown in FIG. 7 is sent to the signal line 3.
【００５５】受信側ＣＰＵ７２は、１つの８ビットデータに関して、図６のフローチャートに示す処理を２回行う。 [0055] receiving side CPU72 is for one 8-bit data, and 2 times the processing shown in the flowchart of FIG. ただし、この場合には、ステップＳＴ１３、ステップＳＴ１９およびステップＳＴ２４において、比較する値は”０Ｆ（Ｈ）”である。 However, in this case, step ST13, in step ST19 and step ST24, the value to be compared is "0F (H)". また、２回目のステップＳ In addition, the second step S
Ｔ２５において、２回のステップＳＴ１７の処理で得た４ビットデータを結合して１つの８ビットデータを再生する。 In T25, it reproduces the single 8-bit data by combining the 4-bit data obtained in the process of two step ST17.
【００５６】実施の形態５． [0056] Embodiment 5. 上記の各実施の形態によると、２進８ビットデータが”１１１１１１１１”または”００００００００”である場合には、ＰＷＭ信号上の立ち下がりまたは立ち上がりがないので、データを伝送することはできない。 According to the above embodiments, if the binary 8-bit data is "11111111" or "00000000", since there is no falling or rising edge on the PWM signal is not able to transmit data. そこで、ここで、本来の送信されるべき２進データに１ビット以上のダミーデータを付加する実施の形態を提案する。 Therefore, here it is proposed embodiment for adding dummy data of one or more bits in the binary data to be original transmission. この実施の形態は、例えば、図４に示す構成で実現される。 This embodiment is realized, for example, in the configuration shown in FIG. この場合に、受信側ＣＰＵ７２は、パルス幅測定手段および比較手段を実現するとともに、データ復元手段をも実現する。 In this case, the receiving side CPU72 serves to achieve a pulse width measuring means and comparison means, also achieve the data restoring means.
【００５７】次に、図１１および図１３のフローチャートを参照して動作について説明する。 Next, the operation will be described with reference to the flowchart of FIG. 11 and FIG. 13. ここでは、送信されるデータとして２進４ビットデータを例にとる。 Here, taking as an example the binary 4-bit data as the data to be transmitted. また、本来のデータのＬＳＢの下位側に２ビットのダミーデータを付加する場合を例にする。 Also, the case of adding dummy data of two bits in the lower side of the LSB of the original data as an example.
【００５８】図１１は送信側ＣＰＵ７１の動作を示すフローチャートである。 [0058] Figure 11 is a flowchart showing the operation of the transmission side CPU 71. 送信側ＣＰＵ７１は、まず、データのＬＳＢの下位側に２ビットのデータ”０１（Ｂ）” Sender CPU71, first, 2-bit data to a lower side of the LSB of the data "01 (B)"
を付加する。 To add. （Ｂ）は２進数を示す。 (B) shows a binary number. 従って、信号線３ Therefore, the signal lines 3
には、２進６ビットで表現されるデータに対応したＰＷ The, PW corresponding to the data represented in binary 6-bit
Ｍ信号が送出される。 M signal is sent. その後、送信側ＣＰＵ７１は、図５のフローチャートにおけるステップＳＴ１〜ＳＴ５と同様の処理を行う（ステップＳＴ５２〜ＳＴ５６）。 Thereafter, the transmitting side CPU71 performs the same processing as step ST1~ST5 in the flowchart of FIG. 5 (step ST52~ST56).
【００５９】本来のデータが”１１１１（Ｂ）”である場合には、信号線３に出力されるＰＷＭ信号は、”１１ [0059] When original data is "1111 (B)" is PWM signal output to the signal line 3, "11
１１０１（Ｂ）＝６１（Ｄ）”に対応した信号であり、 1101 (B) a signal corresponding to = 61 (D) ",
本来のデータが”００００（Ｂ）”である場合には、信号線３に出力されるＰＷＭ信号は、”０００００１ If the original data is "0000 (B)" is PWM signal output to the signal line 3, "000001
（Ｂ）＝０１（Ｄ）”に対応した信号である。従って、 (B) a = 01 signal corresponding to (D) ". Therefore,
図１２に示すように、本来のデータが”１１１１ As shown in FIG. 12, the original data is "1111
（Ｂ）”である場合には、クロック信号の６１パルス分に相当する期間のハイレベル期間と２パルス分に相当する期間のローレベル期間とが、ＰＷＭ信号として信号線３に現れる。本来のデータが”００００（Ｂ）”である場合には、クロック信号の１パルス分に相当する期間のハイレベル期間と６２パルス分に相当する期間のローレベル期間とが、ＰＷＭ信号として信号線３に現れる。 If it is (B) "is a low-level period of the period corresponding to the high-level period and two pulses of period corresponding to 61 pulses of the clock signal appears at the signal line 3 as a PWM signal. Original If the data is "0000 (B)" is a low-level period of the period corresponding to the high-level period and 62 pulses of a period of time corresponding to one pulse of the clock signal, the signal line 3 as a PWM signal appear.
【００６０】図１３は受信側ＣＰＵ７２の動作を示すフローチャートである。 [0060] Figure 13 is a flow chart showing the operation of the receiving-side CPU 72. 図１３に示す処理は、割り込み端子に入力される信号に最初の立ち上がり変化が生じたときに起動される。 The process shown in FIG. 13 is started when the first rising transition on the signal inputted to the interrupt terminal has occurred. 割り込み端子に入力される信号に立ち上がり変化が生ずると、受信側ＣＰＵ７２は、内部の第１のタイマを起動する（ステップＳＴ６１）。 When changing the rise in the signal inputted to the interrupt terminal is generated, the receiving side CPU72 starts the inside of the first timer (step ST61).
【００６１】受信側ＣＰＵ７２は、入力ポートを介して信号線３上の信号を取り込み、その信号が立ち下がるかどうか監視する。 [0061] receiving side CPU72 takes the signal on the transmission line 3 via the input port, to monitor whether the signal falls. 信号線３上の信号に立ち下がりエッジが現れることなく第１のタイマが”３Ｅ（Ｈ）”をカウントすると（ステップＳＴ６３）、受信側ＣＰＵ７２ When the first timer without falling edge signal on the signal line 3 appears to count the "3E (H)" (step ST63), the receiving side CPU72
は、伝送されるＰＷＭ信号に誤りが生じたと判断し、エラー表示を行う（ステップＳＴ６４）。 Determines that the error occurs in the PWM signal to be transmitted, an error message is displayed (step ST64). 図１２からわかるように、ＰＷＭ信号におけるハイレベル期間の最大値はクロック信号のパルス６１個分（＝３Ｄ（Ｈ））である。 As can be seen from Figure 12, the maximum value of the high-level period in the PWM signal is 61 pieces of the clock signal pulses (= 3D (H)). 従って、第１のタイマのカウント値が”３Ｅ Accordingly, the count value of the first timer is "3E
（Ｈ）”以上の時には、何らかのエラーが生じたと判断できる。 (H) "or more in time, it can be determined that some error has occurred.
【００６２】信号線３上の信号に立ち下がりエッジが現れると（ステップＳＴ６２）、受信側ＣＰＵ７２は、第１の内部タイマのカウント動作を停止させる（ステップＳＴ６５）。 [0062] When the falling edge signal on the signal line 3 appears (step ST62), the receiving side CPU72 stops the counting operation of the first internal timer (step ST65). そして、信号線３上の信号のローレベル期間の時間を測定するために、第２の内部タイマをスタートさせる（ステップＳＴ６６）。 Then, in order to measure the time of low-level period of the signal on the signal line 3, and it starts the second internal timer (step ST66). 同時に、第１の内部タイマのカウント値を検出する（ステップＳＴ６７）。 At the same time, it detects a count value of the first internal timer (step ST67).
【００６３】信号線３上の信号に立ち上がりエッジが現れることなく第１の内部タイマが”３Ｆ（Ｈ）”をカウントすると（ステップＳＴ６９）、受信側ＣＰＵ７２ [0063] The signal line without a rising edge appears in the signal on the 3 first internal timer when counting "3F (H)" (step ST69), the receiving side CPU72
は、伝送されるＰＷＭ信号に誤りが生じたと判断し、エラー表示を行う（ステップＳＴ７０）。 Determines that the error occurs in the PWM signal to be transmitted, an error message is displayed (step ST70). 図１２からわかるように、ＰＷＭ信号におけるローレベル期間の最大値はクロック信号のパルス６２個分（＝３Ｅ（Ｈ））である。 As can be seen from Figure 12, the maximum value of the low level period in the PWM signal is 62 pieces of the clock signal pulses (= 3E (H)). 従って、第１のタイマのカウント値が”３Ｆ Accordingly, the count value of the first timer is "3F
【００６４】次に信号線３上の信号に立ち上がりエッジが現れると（ステップＳＴ６８）、受信側ＣＰＵ７２ [0064] Then a rising edge appears in the signal on the transmission line 3 (step ST 68), the receiving side CPU72
は、第２の内部タイマのカウント動作を停止させる（ステップＳＴ７１）。 Stops the counting operation of the second internal timer (step ST71). そして、第２の内部タイマのカウント値を検出する（ステップＳＴ７２）。 Then, to detect the count value of the second internal timer (step ST72). 受信側ＣＰＵ７ The receiving side CPU7
２は、信号線３上の信号のローレベル期間の長さを示す第２の内部タイマのカウント値とステップＳＴ６７で得たハイレベル期間の長さを示す第１の内部タイマのカウント値とを加算する（ステップＳＴ７３）。 2, the count value of the first internal timer indicating the length of the count value and the high-level period obtained in step ST67 of the second internal timer indicating the length of the low period of the signal on the signal line 3 adding (step ST73).
【００６５】加算結果が”３Ｆ（Ｈ）”であれば、受信側ＣＰＵ７２は、受信したデータが正常であったと認識する（ステップＳＴ７４、ＳＴ７５）。 [0065] If the addition result is "3F (H)", the receiving side CPU72 recognizes that the received data is normal (step ST74, ST75). 受信したデータとは、ステップＳＴ６７で得たカウント値がデータ長として示しているデータである。 And the received data is data count indicates the data length obtained in step ST67. 加算結果が”３Ｆ Addition result is "3F
は、エラー表示を行う（ステップＳＴ７６）。 Is, an error message is displayed (step ST76). 受信側Ｃ The receiving side C
ＰＵ７２は、受信したデータが正常であったと認識した場合には、受信したデータの上位４ビットを抽出し、抽出された４ビットからなるデータを、最終的に受信できたデータとする。 PU72, when the received data is recognized as was normal extracts upper four bits of the received data, the extracted data consisting of 4 bits are, and finally be received data.
【００６６】このように、本来のデータに追加ビットが付加された場合には、全０および全１のデータも送信できるようになるとともに、次のような効果も生まれる。 [0066] Thus, if the additional bits to the original data is added, along with also all zeros and all ones data will be able to send, born also the following effects.
すなわち、ＰＷＭ信号が信号線３上でノイズ等によって変形した場合であっても、本来のデータが桁上がりまたは桁下がりしない範囲の変形であれば、本来のデータは正確に受信側で認識される。 That is, even when the PWM signal is deformed by noise or the like on the signal line 3, the original data if the deformation of the range not fall carry or are recognized by the original data exactly recipient . 例えば、本来の４ビットデータの下位側に２ビットが追加され、６ビットのデータにもとづくＰＷＭ信号が伝送される場合に、本来のデータが”１１１１（Ｂ）”であるときには、”１１１１０ For example, the additional 2 bits to the lower side of the original 4-bit data, when the PWM signal based on the 6-bit data is transmitted, when an original data is "1111 (B)" is "11110
１（Ｂ）”にもとづくＰＷＭ信号が伝送される。すなわち、図１２に示すように、６１パルス分に相当するハイレベル期間を有するＰＷＭ信号が信号線３に送出される。仮に、受信側に、６０パルス分に相当するハイレベル期間を有するＰＷＭ信号が到達したとすると、受信側ＣＰＵ７２は、まず、”１１１１００（Ｂ）”のデータを受信したと認識する。しかし、最終的には、その上位４ビットを本来の受信データとして認識するので、本来のデータ”１１１１（Ｂ）”を受信できたと認識できる。 PWM signal based on 1 (B) "is transmitted. That is, as shown in FIG. 12, a PWM signal having a high level period corresponding to 61 pulses is sent to the signal line 3. If, on the reception side When PWM signal having a high level period corresponding to 60 pulses is to have reached the receiving side CPU72, first, recognizes that it has received the data "111100 (B)". However, in the end, the since recognizing upper 4 bits as the original received data, can be recognized and can be received the original data "1111 (B)".
【００６７】なお、ここでは、２つの内部タイマを使用する場合について説明したが、１つの内部タイマを兼用することもできる。 [0067] Here, the description has been given of the case of using two internal timers, can be shared with one of the internal timer. また、実施の形態３や実施の形態４ Further, Embodiment 3 and Embodiment 4
で実現されたように、ダミービットが付加されたデータを分割して送信してもよい。 In As implemented, it may be transmitted by dividing the data in which the dummy bits are added.
【００６８】上記の各実施の形態は、送信されるべきデータの値に対応したハイレベル期間を有するＰＷＭ信号を扱うものであったが、送信されるべきデータの値に対応したローレベル期間を有するＰＷＭ信号を扱うものであってもよい。 [0068] Each of the above embodiments, but was intended to cover a PWM signal having a high level period corresponding to the value of the data to be transmitted, the low-level period corresponding to the value of the data to be transmitted or it may be dealing with a PWM signal having.
【発明の効果】以上のように、請求項１記載の発明によれば、ＰＷＭ通信システムを、受信したパルス信号におけるハイレベル期間の長さとローレベル期間の長さとを信号送出手段が用いたクロック信号の周波数に相当する周波数を有するクロック信号を用いてパルス幅測定手段が測定し、ハイレベル期間の長さとローレベル期間の長さとの和が所定の周期と一致しないときに比較手段がエラー信号を出力するように構成したので、受信側においてデータの誤りを確実に検出できるものが得られる効果がある。 As is evident from the foregoing description, according to the first aspect of the invention, the PWM communication system, the length and the signal sending means length and low-level period of the high level period of the received pulse signal is used clock the measured pulse width measurement means using a clock signal having a frequency corresponding to the frequency of the signal, comparing means error signal when the sum of the lengths of the low-level period of the high level period does not coincide with the predetermined cycle and then, is output, the effect of those errors in the data can be reliably detected at the receiving side is obtained.
【００７０】請求項２記載の発明によれば、ＰＷＭ通信システムを、クロック信号における（２ n −１）パルス分の長さを各パルス信号を送出するための所定の周期とするように構成したので、パルス信号における２進表示されたハイレベル期間の長さとローレベル期間の長さとのうちの一方が他方の１の補数になり、受信側においてデータの誤りを確実に検出できるとともに、簡易な比較方式によってデータの誤りを検出できるものが得られる効果がある。 [0070] According to the second aspect of the present invention, the PWM communication system, and in the clock signal (2 n -1) length of pulses configured to the predetermined period for delivering the pulse signals since, becomes 1's complement one of the other of the lengths of the low-level period of the binary displayed high level period of the pulse signal, the data error can be reliably detected at the receiving side, simple there is an effect that it can detect an error in data by the comparison method is obtained.
【００７１】請求項３記載の発明によれば、ＰＷＭ通信システムを、２進表示された受信パルス信号におけるハイレベル期間の長さとローレベル期間の長さとのうちのいずれか一方と他方の１の補数とを比較しそれらが一致しないときにエラー信号を出力するように構成したので、受信側においてデータの誤りを確実に検出できるとともに、簡易なハードウェアによってデータの誤りを検出できるものが得られる効果がある。 [0071] According to the third aspect of the present invention, the PWM communication system, binary displayed a high level period in the received pulse signal length and the low-level period of the length one and other of the first since it is configured to output an error signal when compared with the complement do not match them, with an error of data can be reliably detected at the receiving side, is obtained which can detect an error in data by a simple hardware effective.
【００７２】請求項４記載の発明によれば、ＰＷＭ通信システムを、２進表示された本来の送信データにダミービットを付加してパルス信号を作成し、受信したパルス信号の有意な期間を２進数に変換しその２進数のうちダミービット分を除外して本来の送信データを復元するように構成したので、全０や全１の２進の送信データを送出する際にもパルス信号を生成できるようになり、その結果、全０や全１の２進のデータも送信できるものが得られる効果がある。 [0072] According to the fourth aspect of the present invention, the PWM communication system, the original transmission data displayed binary by adding a dummy bit to create a pulse signal, a significant period of time of the received pulse signal 2 converted to decimal so constructed as to restore the original transmit data by excluding dummy bits of its binary, it generates a pulse signal even when transmitting a binary transmission data of all 0 or all 1 It can be as becomes, as a result, the effect of which binary data of all 0 or all 1 can also transmit is obtained. また、信号が何らかの原因によって変形した場合であっても、本来のデータが桁上がりまたは桁下がりしない範囲の変形であれば、本来のデータが正確に受信側で認識される効果もある。 Further, even if the signal is deformed for some reason, the original data if the deformation of the range not fall carry or, there is an effect that the original data is recognized correctly receiving side.
【００７３】請求項５記載の発明によれば、ＰＷＭ通信システムを、送信データを複数のデータに分割し、分割された各データがとりうる最大値に応じて設定される周期でそれぞれのデータを送出するように構成したので、 [0073] According to the invention of claim 5, wherein the PWM communication system divides the transmission data into a plurality of data, each data period set according to the maximum value that the data divided may take and then, it is transmitted,
短時間で、すなわち、高速でデータを伝送できるものが得られる効果がある。 Short time, i.e., the effect of which can transmit data at a high speed is obtained.
【図１】 この発明の実施の形態１によるＰＷＭ通信システムの構成を示すブロック図である。 1 is a block diagram showing the configuration of a PWM communication system according to a first embodiment of the present invention.
【図２】 比較部の一構成例を示す回路図である。 2 is a circuit diagram showing a structural example of the comparison unit.
【図３】 データ”ＡＡ（Ｈ）”をＰＷＭ信号によって送信した場合を示すタイミング図である。 The Figure 3 data "AA (H)" is a timing diagram illustrating a case where transmitted by the PWM signal.
【図４】 この発明の実施の形態２によるＰＷＭ通信システムの構成を示すブロック図である。 4 is a block diagram showing the configuration of a PWM communication system according to a second embodiment of the present invention.
【図５】 この発明の実施の形態２によるＰＷＭ通信システムにおける送信側ＣＰＵの動作を示すフローチャートである。 5 is a flowchart showing the operation of the transmission side CPU in the PWM communication system according to a second embodiment of the present invention.
【図６】 この発明の実施の形態２によるＰＷＭ通信システムにおける受信側ＣＰＵの動作を示すフローチャートである。 6 is a flowchart showing the operation of the receiving-side CPU in the PWM communication system according to a second embodiment of the present invention.
【図７】 データ”ＡＡ（Ｈ）”を２分割して送信する場合のＰＷＭ信号を示すタイミング図である。 7 is a timing diagram illustrating the PWM signal when transmitting data "AA (H)" 2 divided and.
【図８】 この発明の実施の形態３によるＰＷＭ通信システムの構成を示すブロック図である。 8 is a block diagram showing the configuration of a PWM communication system according to a third embodiment of the present invention.
【図９】 実施の形態３における比較部の一構成例を示す回路図である。 9 is a circuit diagram showing an exemplary configuration of a comparing unit according to the third embodiment.
【図１０】 この発明の実施の形態４によるＰＷＭ通信システムにおける送信側ＣＰＵの動作を示すフローチャートである。 10 is a flowchart showing the operation of the transmission side CPU in the PWM communication system according to the fourth embodiment of the present invention.
【図１１】 この発明の実施の形態５によるＰＷＭ通信システムにおける送信側ＣＰＵの動作を示すフローチャートである。 11 is a flowchart showing the operation of the transmission side CPU in the PWM communication system according to a fifth embodiment of the present invention.
【図１２】 この発明の実施の形態５によるＰＷＭ通信システムにおけるＰＷＭ信号の一例を示すタイミング図である。 12 is a timing diagram showing an example of a PWM signal in the PWM communication system according to a fifth embodiment of the present invention.
【図１３】 この発明の実施の形態５によるＰＷＭ通信システムにおける受信側ＣＰＵの動作を示すフローチャートである。 13 is a flowchart showing the operation of the reception-side CPU in the PWM communication system according to a fifth embodiment of the present invention.
【図１４】 従来のＰＷＭ通信システムの構成を示すブロック図である。 14 is a block diagram showing a configuration of a conventional PWM communication system.
【図１５】 従来のＰＷＭ信号の一例を示すタイミング図である。 15 is a timing diagram showing an example of a conventional PWM signal.
【図１６】 受信したＰＷＭ信号の補正の方法を説明するためのタイミング図である。 16 is a timing chart for explaining the method of correcting the received PWM signal.
１２，１２ａ データ出力部（信号送出手段）、１３， 12,12a data output section (signal sending means), 13,
１３ａ 周期決定部（信号送出手段）、２２，２２ａ 13a period determination section (signal sending means), 22, 22a
Ｈパルス幅カウンタ（パルス幅測定手段）、２３，２３ H pulse width counter (pulse width measurement means) 23, 23
ａ Ｌパルス幅カウンタ（パルス幅測定手段）、２７， a L pulse width counter (pulse width measurement means) 27,
２７ａ 比較部（比較手段）、６０，６０ａ ＮＡＮＤ 27a comparison unit (comparison means), 60, 60a NAND
回路（比較回路）、７１ 送信側ＣＰＵ（信号送出手段）、７２ 受信側ＣＰＵ（パルス幅測定手段、比較手段、データ復元手段）。 Circuit (comparison circuit), 71 sender CPU (signal sending means), 72 recipient CPU (pulse width measurement means, comparison means, the data restoring means).
【請求項１】 クロック信号におけるパルスをカウントして送信データの値に応じたパルス幅を有するパルス信号を作成し、作成された各パルス信号を所定の周期で信号線に送出する信号送出手段と、前記信号線からパルス信号を入力しパルス信号におけるハイレベル期間の長さとローレベル期間の長さとを、前記信号送出手段が用いたクロック信号の周波数に相当する周波数を有するクロック信号を用いて測定するパルス幅測定手段と、前記パルス幅測定手段が測定したハイレベル期間の長さとローレベル期間の長さとの和を前記所定の周期と比較し、それらが一致しないときにエラー信号を出力する比較手段とを備えたＰＷＭ通信システム。 1. A creates a pulse signal having a pulse width corresponding to the value of the transmission data by counting the pulses in the clock signal, a signal sending means for sending to the signal line of each pulse signal generated at a predetermined period , measuring the lengths of the low-level period of the high level period of the pulse signal by inputting a pulse signal from the signal line, by using a clock signal having a frequency corresponding to the frequency of the clock signal by the signal transmitting means is used comparison of the pulse width measuring means is compared with the predetermined period the sum of the length of the low period of the high-level period of the pulse width measuring means to measure, and outputs an error signal when they do not match to PWM communication system comprising a means.
【請求項２】 信号送出手段は、クロック信号における（２ n −１）パルス（ｎ：正の整数）分の長さを、所定の周期として用いる請求項１記載のＰＷＭ通信システム。 Wherein signal transmitting means, in the clock signal (2 n -1) pulses: a (n positive integer) partial length of, PWM communication system according to claim 1, wherein used as the predetermined period.
【請求項３】 比較手段は、パルス幅測定手段から２進表示されたハイレベル期間の長さとローレベル期間の長さとを入力し、ハイレベル期間の長さとローレベル期間の長さとのうちのいずれか一方と他方の１の補数とを比較し、それらが一致しないときにエラー信号を出力する比較回路を備えた請求項２記載のＰＷＭ通信システム。 Wherein the comparing means inputs the lengths of the low-level period of the binary displayed high level period from the pulse width measuring means, a high-level period length and the low-level period of the length comparing the one and the other one's complement, PWM communication system according to claim 2, further comprising a comparator circuit for outputting an error signal when they do not match.
【請求項４】 信号送出手段は２進表示された本来の送信データの最下位ビットの下位側にダミービットを付加するとともにダミービットが付加されたデータを送信データとみなしてパルス信号を作成し、信号線から入力したパルス信号の有意な期間を２進数に変換しその２進数のうちの前記ダミービットのビット数分のビットを除外して本来の送信データを復元するデータ復元手段をさらに備えた請求項１記載のＰＷＭ通信システム。 4. A signal transmitting unit creates a pulse signal is regarded as transmission data the data that dummy bits are added together to add dummy bits to the lower side of the least significant bits of the original transmission data displayed binary , further comprising a data restoring means for restoring the original transmission data by excluding the bit for the number of bits of the dummy bits of a significant period of time into a binary number that binary pulse signal input from the signal line PWM communication system according to claim 1, wherein the.
【請求項５】 信号送出手段は、送信データを複数のデータに分割し、それぞれのデータを、分割された各データがとりうる最大値に応じて設定される周期で信号線に送出する請求項１から請求項４のうちいずれか１項記載のＰＷＭ通信システム。 5. The signal transmitting means may claim that divides the transmission data into a plurality of data, each data is transmitted to the signal line in a cycle that is set according to the maximum value that the data can take divided PWM communication system according to any one of claims 1 to 4.
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