Source: https://patents.google.com/patent/JPH07142583A/en
Timestamp: 2018-12-10 20:30:26
Document Index: 136390624

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JPH07142583A - Semiconductor integrated circuit and layout method thereof - Google Patents
Semiconductor integrated circuit and layout method thereof
JPH07142583A
JPH07142583A JP28718293A JP28718293A JPH07142583A JP H07142583 A JPH07142583 A JP H07142583A JP 28718293 A JP28718293 A JP 28718293A JP 28718293 A JP28718293 A JP 28718293A JP H07142583 A JPH07142583 A JP H07142583A
JP28718293A
充 小野寺
PURPOSE: To improve the stability of operation, to improve circuit density, to enhance the flexibility of design and to make it possible to perform the free design of a power supply suitable for respective circuit parts by laying power supply lines exclusive for a region along the peripheral line or a line in parallel with the peripheral line in the region, wherein a logic part or a macro-part is formed.
CONSTITUTION: Four regions are secured in the element-forming-type cell array part (SOG part) at the entire surface of a semiconductor chip 11. First - fourth circuit parts 15-18 are formed in these regions. A pair of power supply lines 15b and 15c are laid in parallel with a peripheral line 15a of the first circuit part 15. Furthermore, a pair of power supply lines 16b and 16c are laid in parallel with a peripheral line 16a of the second circuit part 16. A pair of power supply lines 17b and 17c are laid in parallel with a peripheral line 17a of the third circuit part 17. Furthermore, a pair of power supply lines 18b and 18c are laid in parallel with a peripheral line 18a of the fourth circuit part 18. Therefore, the unnecessary power supply lines do not cross each circuit part, the effect of power supply noises is hard to receive and the using efficiency of the SOG part can be improved.
【産業上の利用分野】本発明は、全面素子形成型セルアレイ（ＳＯＧ：Sea Of Gate）を利用して作られるセミカスタムの半導体集積回路及びそのレイアウト方法に関し、特に、多電源で動作する半導体集積回路及びそのレイアウト方法に関する。 BACKGROUND OF THE INVENTION This invention is entirely element forming cell array: relates to a semiconductor integrated circuit and a layout method of the semi-custom made by using (SOG Sea Of Gate), in particular, a semiconductor integrated operating at multiple power supply circuit and its layout method. 全面素子形成型セルアレイは、 Entire element formation type cell array,
半導体基板に配線を含まない基本構造のみのトランジスタを多数作り込んだもの（通称「ベーシックセル」） Those yelling to make a large number of transistors of only the basic structure that does not include the wiring in a semiconductor substrate (called "basic cell")
で、自在な配線設計によって、任意のロジック部やマクロ部を作ることができ、少量多品種の半導体集積回路に多用されている。 In, the universal wiring design, can make any logic section and the macro section, it is widely used in the semiconductor integrated circuit of the high-mix low-volume.
【従来の技術】図７はベーシックセルの概略平面図である。 BACKGROUND ART FIG. 7 is a schematic plan view of a basic cell. この図において、１は半導体チップ、２は全面素子形成型セルアレイ部（以下「ＳＯＧ部」）であり、ＳＯ In this figure, 1 is a semiconductor chip, 2 is the entire element formation cell array section (hereinafter "SOG unit"), SO
Ｇ部２を含むチップ全面には、数種類（ここでは２種類）のメッシュ状の電源線３、４がレイアウトされている。 The entire surface of the chip containing the G unit 2, meshed power lines 3 and 4 of the several (two in this case) has been laid. なお、一点鎖線で示す電源線３は例えば＋５Ｖ系、 The power supply line 3 shown by a dashed line, for example + 5V system,
破線で示す電源線４は例えば＋３Ｖ系である。 Power line 4 indicated by a broken line, for example + 3V system.
【０００３】図８は図７のベーシックセルを利用して、 [0003] FIG. 8 by using the basic cell of FIG. 7,
異なる電源で動作する複数個（ここでは２個）の回路部（第１及び第２の回路部５、６）をレイアウトした例である。 It is an example of layout circuit section (first and second circuit portions 5, 6) of the plurality of operating at different supply (two here). これらの回路部５、６は、フルカスタム設計されたロジックであってもよいし、ライブライリ資産であるマクロであってもよい。 These circuits 5 and 6 may be a full custom designed logic, may be macro is Raiburairi assets. ここで、第１の回路部５の動作電圧を＋５Ｖ、第２の回路部６の動作電圧を＋３Ｖとすると、これらの回路部５、６には、同一系統の電源線３、４を介して電源電圧（＋５Ｖ又は＋３Ｖ）が供給される。 Here, the operation voltage of the first circuit portion 5 + 5V, when the operating voltage of + 3V to the second circuit portion 6, these circuits 5 and 6, through the power lines 3 and 4 of the same system supply voltage (+ 5V or + 3V) is supplied.
【０００４】すなわち、第１の回路部５には、一点鎖線で示す電源線３を介して＋５Ｖが供給され、また、第２ [0004] That is, the first circuit part 5, through the power supply line 3 shown by a dashed line + 5V is supplied, and the second
の回路部６には、破線で示す電源線４を介して＋３Ｖが供給される。 The circuit portion 6, via a power supply line 4 shown by broken lines + 3V is supplied.
【発明が解決しようとする課題】しかしながら、かかる従来の半導体集積回路及びそのレイアウト方法にあっては、メッシュ状の電源線３、４をレイアウトした後に、 [SUMMARY OF THE INVENTION However, in the such a conventional semiconductor integrated circuit and a layout method, after laying out meshed power lines 3 and 4,
第１及び第２の回路部５、６の領域を確保する構成となっていたため、＋５Ｖ系の第１の回路部５の領域内を＋ Because it is configured to secure an area of ​​the first and second circuit portions 5 and 6, the first circuit portion 5 of the + 5V system the region +
３Ｖ系の電源線４が横切り、また、＋３Ｖ系の第２の回路部６の領域内を＋５Ｖ系の電源線３が横切ることとなり、異系の電源線からの誘導雑音によって、それぞれの回路部が誤動作しやすくなるという問題点があった。 3V system power supply line 4 crosses the, also, + 3V type second circuit portion will be 6 region of + 5V system power supply line 3 of the crossing of the induction noise from the power supply line of allogeneic, each circuit portion but there is a problem that is likely to malfunction.
【０００６】また、第１及び第２の回路部５、６の領域の一部が不要な電源線に占有されるから、領域の使用効率が悪く、集積度の向上を阻害するという問題点もある。 Further, since part of the area of ​​the first and second circuit portions 5 and 6 are occupied by unnecessary power supply line, poor utilization of space, the problem that inhibits the increased density is there. さらに、メッシュ状の電源線３、４の電流容量があらかじめ決まっているため、それぞれの回路部５、６に適合した柔軟な電源設計を行えないという問題点もある。 Furthermore, there is a current capacity of the mesh-like power supply lines 3 and 4 is determined in advance, a problem that can not be performed, power, flexible design adapted to the respective circuits 5 and 6. ［目的］そこで、本発明は、電源雑音の影響を受け難くして動作安定性の向上を図ること、ＳＯＧ部の使用効率を改善して集積度の向上を図ること、及び、設計の柔軟性を高めてそれぞれの回路部に適合した自在な電源設計を可能にすることを目的とする。 [Object] The present invention is possible to improve the operational stability and difficult to receive an influence of power supply noise, possible to improve the degree of integration by improving the use efficiency of the SOG portions, and design flexibility and an object thereof is to enable a universal power supply design adapted to the respective circuit portions to enhance.
【課題を解決するための手段】本発明の半導体集積回路は、全面素子形成型セルアレイ上に確保した任意の大きさの領域内に任意のロジック部又はマクロ部を形成する半導体集積回路において、前記領域の外縁線又は外縁線と平行する線に沿って、その領域専用の電源線を敷設したことを特徴とする。 The semiconductor integrated circuit of the present invention According to an aspect of the semiconductor integrated circuit to form an arbitrary logic unit or macro section in the region of an arbitrary size which is secured on the entire surface element forming cell array on the along a line parallel to the outer line or edge line region, characterized in that laying the power line of the region only.
【０００８】本発明の半導体集積回路のレイアウト方法は、外周電源線を含むＩ／Ｏ領域及び該Ｉ／Ｏ領域に囲まれた全面素子形成型セルアレイを有するベーシックセルを用意し、該全面素子形成型セルアレイ上に任意の大きさの領域を確保し、該領域の外縁線又は外縁線と平行する線に沿って電源線を敷設し、該電源線と前記外周電源線との間を接続するとともに、該電源線と前記領域の内部電源線との間を接続することを特徴とする。 [0008] The layout method of a semiconductor integrated circuit of the present invention is to provide a basic cell having the entire element formation type cell array enclosed in the I / O region and the I / O region including the outer peripheral power line, 該全 surface elements formed together to secure the area of ​​arbitrary size on the mold array, laying power line along a line parallel to the outer line or edge line of the region, which connects the outer peripheral power supply line and said power line characterized by connecting the internal power supply line of the with the power line region.
【０００９】又は、前記半導体集積回路若しくは前記半導体集積回路のレイアウト方法において、前記領域の外縁線又は外縁線と平行する線に沿って敷設される電源線は、有端線であることを特徴とする。 [0009] or, in the layout method of the semiconductor integrated circuit or the semiconductor integrated circuit, a power supply line that is laid along a line parallel to the outer line or edge line of the region, and characterized by a closed end line to. 又は、前記半導体集積回路若しくは前記半導体集積回路のレイアウト方法において、前記領域は、少なくともその領域の外縁線の一部と外周電源線との間に他の領域が介在しないようにレイアウトされていることを特徴とする。 Or, in the layout method of the semiconductor integrated circuit or the semiconductor integrated circuit, the region, at least the other areas between the part and the peripheral power supply line of the outer edge line of the region is laid out so as not intervene the features.
【作用】本発明では、全面素子形成型セルアレイ（ＳＯ According to the present invention, the entire surface element forming cell array (SO
Ｇ部）上の任意のロジック部又はマクロ部の周囲に電源線が敷設され、その電源線を介してロジック部又はマクロ部に所要の電源電圧が供給される。 G section) on any logic unit or power supply line is laid around the macro section, the required supply voltage to the logic unit or the macro section through the power line is supplied. したがって、ロジック部又はマクロ部を異系の電源線が横切らないので、 Therefore, since no cross power line allogeneic logic unit or macro section,
電源雑音の影響を受け難くして動作安定性の向上を図ることができ、また、ＳＯＧ部の使用効率を改善して集積度の向上を図ることができ、さらに、設計の柔軟性を高めてそれぞれの回路部に適合した自在な電源設計を可能にすることができる。 Was hardly affected by power supply noise to be able to improve the operational stability, also to improve the use efficiency of the SOG portions can be improved degree of integration, further increasing the flexibility of design it can allow a universal power supply design adapted to the respective circuit portion.
【実施例】以下、本発明の実施例を図面に基づいて説明する。 BRIEF DESCRIPTION OF THE PREFERRED embodiment of the present invention with reference to the drawings. 図１〜図６は本発明に係る半導体集積回路の一実施例を示す図である。 1 to 6 are views showing an embodiment of a semiconductor integrated circuit according to the present invention. 図１において、１１は半導体チップであり、半導体チップ１１の周縁部のＩ／Ｏ領域には、図示を略したＩ／Ｏバッファや電源端子及び信号端子とともに、＋５Ｖ用の外周電源線１２、＋３Ｖ用の外周電源線１３、及び、グランド用の外周電源線１４が敷設されている。 1, 11 is a semiconductor chip, the I / O region at the peripheral edge of the semiconductor chip 11, along with the I / O buffer and the power supply terminal short for illustration and signal terminals, the outer peripheral power supply line 12 for + 5V, + 3V outer peripheral power supply line 13 of the use, and the outer peripheral power supply line 14 is laid in the ground.
【００１２】半導体チップ１１の内部領域…Ｉ／Ｏ領域に囲まれた領域で全面素子形成型セルアレイ部（ＳＯＧ [0012] entire element formation cell array section within a region ... surrounded by the I / O area region of the semiconductor chip 11 (SOG
部）の領域…には４つの領域が確保されており、それぞれの領域には第１〜第４の回路部１５〜１８が形成されている。 Area parts) ... in are secured four regions, and each region is the first to fourth circuit portion 15 to 18 is formed. これらの回路部１５〜１８は、あらかじめ設計されたＲＡＭ又はＭＰＵ等のライブラリ資産（マクロ） These circuit portions 15 to 18, pre-designed RAM or library assets such as an MPU (macro)
やフルカスタム設計されたロジック部であり、動作電源電圧は、例えば、第１の回路部１５と第３の回路部１７ And a full custom designed logic unit, operating supply voltage, for example, a first circuit portion 15 the third circuit section 17
が＋５Ｖ、第２の回路部１６と第４の回路部１８が＋３ There + 5V, and the second circuit portion 16 fourth circuit portion 18 is +3
Ｖである。 A V.
【００１３】それぞれの回路部１５〜１８は、全面素子形成型セルアレイ上に確保された任意形状（ここでは矩形状）の領域内に形成されており、各領域の外縁線１５ [0013] Each of the circuit portions 15 to 18, (in this case rectangular) arbitrary shape secured to the entire element formation cell array on which is formed in the region of the outer edge lines of each region 15
ａ〜１８ａと平行する線（仮想の線）に沿って、その領域専用の電源線１５ｂ、１５ｃ、１６ｂ、１６ｃ、１７ Along a line (imaginary line) in parallel with A～18a, power line 15b in the region only, 15c, 16b, 16c, 17
ｂ、１７ｃ、１８ｂ及び１８ｃが敷設されている。 b, 17c, 18b and 18c are laid. すなわち、第１の回路部１５の外縁線１５ａと平行して一対の電源線１５ｂ、１５ｃが敷設され、第２の回路部１６ That is, the first circuit portion 15 in parallel with the outer edge line 15a a pair of power supply lines 15b of, 15c are laid, the second circuit portion 16
の外縁線１６ａと平行して一対の電源線１６ｂ、１６ｃ A pair of power supply line 16b in parallel to the outer edge lines 16a, 16c
が敷設され、第３の回路部１７の外縁線１７ａと平行して一対の電源線１７ｂ、１７ｃが敷設され、第４の回路部１８の外縁線１８ａと平行して一対の電源線１８ｂ、 There is laid, the third edge line 17a parallel to the pair of power supply line 17b of the circuit portion 17, 17c is laid, the fourth in parallel with the outer edge line 18a a pair of power supply line 18b of the circuit portion 18,
１８ｃが敷設されている。 18c is laid.
【００１４】そして、図では省略しているが、各一対の電源線の一方が＋５Ｖ又は＋３Ｖの外周電源線１２、１ [0014] Then, although not shown in the figure, the outer peripheral power supply line of one is + 5V or + 3V of each pair of power line 12,1
３の何れかに接続され、且つ、各一対の電源線の他方がグランド用の外周電源線１４に接続されている。 It is connected to one of 3, and the other of each pair of power lines are connected to the outer peripheral power supply line 14 for grounding. 例えば、第１の回路部１５と第３の回路部１７の各一方の電源線１５ｂ、１７ｂが＋５Ｖ用の外周電源線１２に接続され、第２の回路部１６と第４の回路部１８の各一方の電源線１６ｂ、１８ｂが＋３Ｖ用の外周電源線１３に接続され、さらに、全部の回路部１５〜１８の各他方の電源線１５ｃ、１６ｃ、１７ｃ及び１８ｃがグランド用の外周電源線１４に接続されている。 For example, each one of the power supply line 15b of the first circuit portion 15 the third circuit portion 17, 17b is connected to the outer peripheral power supply line 12 for + 5V, and the second circuit portion 16 of the fourth circuit portion 18 each one of the power supply line 16b, 18b are connected to the outer peripheral power supply line 13 for + 3V, further each other power line 15c of all the circuit portions 15 to 18, 16c, 17c and 18c outer peripheral power supply line for ground 14 It is connected to the.
【００１５】以上の構成によれば、それぞれの回路部１ According to the above configuration, each of the circuit portions 1
５〜１８を取り囲んで、各回路部に専用の電源線（例えば第１の回路部にあっては電源線１５ｂ、１５ｃ）が敷設される。 Surrounds 5 to 18, dedicated power line to each circuit unit (for example, the first power supply line 15b In the circuit portion, 15c) is laid. したがって、各回路部を不要な電源線（異系の電源線）が横切らないから、電源雑音の影響を受け難くして動作安定性の向上を図ることができる。 Accordingly, since each circuit portion unnecessary power line (allogeneic power line) does not cross, it is possible to improve the operational stability and difficult to receive an influence of power supply noise. また、各回路部に不要な電源線を敷設しないから、ＳＯＧ部の使用効率を改善して集積度の向上を図ることができる。 Also, since not route an unnecessary power supply line to each circuit section, it is possible to increase the degree of integration by improving the use efficiency of the SOG portions. さらに、各電源線の線幅等を自在に設計できるから、設計の柔軟性を高めてそれぞれの回路部に適合した自在な電源設計を可能にすることができる。 Further, since the line width of each power supply line can be freely designed, it is possible to allow a universal power supply design adapted to the respective circuit portions to enhance the design flexibility.
【００１６】図２〜図５は本実施例の概略レイアウト工程図である。 [0016] Figure 2-5 is a schematic layout process diagram of the present embodiment. （１）まず、ＳＯＧのベーシックセルを用意する。 (1) First, a basic cell of the SOG. 図２ Figure 2
はベーシックセルの概略平面図であり、２１は半導体基板、２２はＩ／Ｏ領域に形成された＋５Ｖ用の外周電源線、２３は同じくＩ／Ｏ領域に形成された＋３Ｖ用の外周電源線である。 Is a schematic plan view of a basic cell, 21 denotes a semiconductor substrate, 22 an outer peripheral power supply line for + 5V formed in the I / O region, 23 also at the outer peripheral supply line for + 3V formed in the I / O region is there. なお、グランド用の外周電源線は省略してある。 Incidentally, the outer peripheral power supply line for ground is omitted. ２４はＳＯＧ部である。 24 is a SOG part. （２）次いで、ベーシックセルのＳＯＧ部２４内に任意のロジック部又はマクロ部の領域を確保する。 (2) Then, to secure the area of ​​any logic unit or macro portion SOG portion 24 of the basic cell. 図３は便宜的に３つの領域２６〜２７を確保した例を示している。 Figure 3 shows an example of securing a conveniently three regions 26-27. ここで、第１の領域２５は＋３Ｖ動作のロジック部の形成領域、第２の領域２６は＋３Ｖ動作のマクロ部の形成領域、第３の領域２７は＋５Ｖ動作のロジック部の形成領域である。 Here, formation region of the first region 25 is the logic portion of the + 3V operation, the second region 26 is + 3V operation of macro portion forming region, the third region 27 is forming region of the logic portion of the + 5V operation. （３）次に、図４に示すように、各領域２５〜２７の周囲に電源線２５ａ〜２７ａを敷設する。 (3) Next, as shown in FIG. 4, laying the power line 25a~27a around each region 25-27. なお、グランド用の電源線は省略してある。 In addition, the power supply line for the ground is omitted. （４）最後に、同一系の電源線２５ａ〜２７ａと外周電源線２２、２３との間を接続する。 (4) Finally, a connection between the power supply line 25a~27a and the outer power supply line 22 and 23 of the same system. 例えば、図５に示すように、第１及び第２の領域２５、２６の各電源線２５ For example, as shown in FIG. 5, each power line of the first and second regions 25, 26 25
ａ、２６ａと＋３Ｖ用の外周電源線２３との間を接続（符号Ａ、Ｂ参照）するとともに、第３の領域２７の電源線２７ａと＋５Ｖ用の外周電源線２２との間を接続（符号Ｃ参照）する。 a, connects the outer peripheral power supply line 23 for 26a and + 3V (code A, B refer) as well as the connection between the outer power supply line 22 of the power supply line 27a and the + 5V of the third region 27 (code C reference) to.
【００１７】このようなレイアウト方法によれば、第１ [0017] According to such a layout method, the first
〜第３の領域２５〜２７に形成されるロジック部やマクロ部に対して、専用の電源線２５ａ〜２７ａを敷設することができ、それぞれの領域を横切る異系の電源線をなくすことができる。 It can be relative to the logic section and the macro section to be formed through the third region 25 to 27, a dedicated power line 25a~27a can laying, eliminating the power supply line of allogeneic across the respective region . したがって、動作安定性や集積度の向上を図ることができるとともに、それぞれの回路部に適合した自在な電源設計を可能にすることができる。 Therefore, it is possible to allow the operation it is possible to improve the stability and degree of integration, the universal power supply design adapted to the respective circuit portion.
【００１８】なお、上記実施例では、ロジック部やマクロ部の周囲に閉鎖ループ状の無端の信号線を敷設しているが、これに限るものではなく、ループの一部が開放した有端の信号線であっても構わない。 [0018] In the above embodiment, although laying a signal line of the closed loop-shaped endless around the logic section and the macro section, not limited to this, chromatic end of the part of the loop is open it may be a signal line. また、ロジック部やマクロ部の領域は、少なくともその領域の外縁線の一部と外周電源線との間に他の領域が介在しないようにレイアウトすることが好ましい。 The area of ​​the logic portion and the macro section preferably other areas between the part and the peripheral power supply line of at least the outer edge line of the region is laid out so as not intervene. 例えば、図６に示すように、４つの領域３１〜３４をレイアウトする場合には、 For example, as shown in FIG. 6, when laying out the four regions 31 to 34,
すべての領域３１〜３４について少なくともその外縁線の一部（矩形領域であれば少なくとも１辺）が外周電源線３５〜３７と直に対向するようにレイアウトする。 For all the regions 31 to 34 at least a portion of the outer edge line (if the rectangular area at least one side) is laid out to directly face the outer peripheral power supply line 35-37. これは、各領域の少なくとも１辺と外周電源線との間には、他の領域が介在しないことを意味する。 This is between the at least one side and the outer power supply line of each region, which means that other regions is not interposed. このようにすれば、各領域３１〜３４の周囲に敷設した電源線３１ In this way, the power supply line laid around each region 31 to 34 31
ａ、３１ｂ、３２ａ、３２ｂ、３３ａ、３３ｂ、３４ａ a, 31b, 32a, 32b, 33a, 33b, 34a
及び３４ｂと外周電源線３５〜３７との間の接続を最短経路で行うことができるから好ましい。 And preferred because the connection between 34b and the outer power supply line 35 to 37 can be carried out in the shortest route.
【００１９】なお、上記実施例では、＋５Ｖと＋３Ｖの２電源を例としているが、これに限るものではなく、別の電源電圧であってもよいし、又は、３種類以上の多電源であってもよい。 [0019] In the above embodiment, + 5V and + 3V for although the two power supply embodiment, the present invention is not limited thereto, may be a separate supply voltage, or a three or more multi-power it may be.
【発明の効果】本発明によれば、全面素子形成型セルアレイ（ＳＯＧ）上に確保した任意の大きさの領域の外縁線又は外縁線と平行する線に沿って、その領域専用の電源線を敷設したので、電源雑音の影響を受け難くして動作安定性の向上を図ることができるとともに、ＳＯＧ部の使用効率を改善して集積度の向上を図ることができ、 According to the present invention, along a line parallel to the outer line or edge line of the desired size of the area secured on the entire surface element forming cell array (SOG), a power supply line of the area dedicated since laying the, it is possible to improve the operational stability and difficult to receive an influence of power supply noise, and improve use efficiency of the SOG portions can be improved degree of integration,
さらに、設計の柔軟性を高めてそれぞれの回路部に適合した自在な電源設計を可能にすることができる。 Furthermore, it is possible to allow a universal power supply design adapted to the respective circuit portions to enhance the design flexibility.
【図１】一実施例の半導体集積回路の概略平面図である。 1 is a schematic plan view of a semiconductor integrated circuit according to one embodiment.
【図２】一実施例のレイアウト方法に用いるベーシックセルの概略平面図である。 2 is a schematic plan view of a basic cell used in the layout method of one embodiment.
【図３】一実施例のレイアウト方法における領域確保の概念図である。 3 is a conceptual diagram of area allocation in the layout method of the embodiment.
【図４】一実施例のレイアウト方法における領域毎の電源線敷設の概念図である。 4 is a conceptual diagram of a power supply line laid for each area in the layout method of the embodiment.
【図５】一実施例のレイアウト方法における領域毎の電源線と外周電源線との間の接続概念図である。 5 is a connection schematic diagram between the power supply line and the outer power supply line for each area in the layout method of the embodiment.
【図６】一実施例の半導体集積回路の他の概略平面図である。 6 is another schematic plan view of a semiconductor integrated circuit according to one embodiment.
【図７】従来例のメッシュ状の電源線を含むベーシックセルの概略平面図である。 7 is a schematic plan view of a basic cell including a conventional mesh-like power supply line.
【図８】従来例の領域確保の概念図である。 8 is a conceptual view of the region securing the conventional example.
１２〜１４：外周電源線 １５〜１８：第１〜第４の回路部（ロジック部又はマクロ部） １５ａ、１６ａ、１７ａ、１８ａ：外縁線 １５ｂ、１５ｃ、１６ｂ、１６ｃ、１７ｂ、１７ｃ、１ 12-14: outer peripheral power supply line 15 to 18: first to fourth circuit portion (logic unit or the macro section) 15a, 16a, 17a, 18a: outer edge lines 15b, 15c, 16b, 16c, 17b, 17c, 1
８ｂ、１８ｃ：電源線 8b, 18c: power line
【請求項１】全面素子形成型セルアレイ上に確保した任意の大きさの領域内に任意のロジック部又はマクロ部を形成する半導体集積回路において、 前記領域の外縁線又は外縁線と平行する線に沿って、その領域専用の電源線を敷設したことを特徴とする半導体集積回路。 1. A semiconductor integrated circuit to form an arbitrary logic unit or macro section in the region of any secured in the entire element formation cell array on size, a line parallel to the outer line or edge line of the region along, a semiconductor integrated circuit, characterized in that laid the power line of the region only.
【請求項２】外周電源線を含むＩ／Ｏ領域及び該Ｉ／Ｏ 2. A comprises an outer power supply line I / O region and the I / O
領域に囲まれた全面素子形成型セルアレイを有するベーシックセルを用意し、 該全面素子形成型セルアレイ上に任意の大きさの領域を確保し、 該領域の外縁線又は外縁線と平行する線に沿って電源線を敷設し、 該電源線と前記外周電源線との間を接続するとともに、 該電源線と前記領域の内部電源線との間を接続することを特徴とする半導体集積回路のレイアウト方法。 Providing a basic cell having the entire element formation type cell array surrounded by regions, ensuring the desired size of the area to 該全 surface elements forming cell array on, along a line parallel to the outer line or edge line of the region laying the power line Te, along with connecting the said outer peripheral power supply line and said power supply line, a layout method of a semiconductor integrated circuit, characterized in that the connection between the internal power supply line of the with the power line region .
【請求項３】前記領域の外縁線又は外縁線と平行する線に沿って敷設される電源線は、有端線であることを特徴とする請求項１記載の半導体集積回路又は請求項２記載の半導体集積回路のレイアウト方法。 3. A power supply line is laid along a line parallel to the outer line or edge line of the region, according to claim 1 semiconductor integrated circuit or claim 2 wherein the wherein the a chromatic end line layout method of the semiconductor integrated circuit.
【請求項４】前記領域は、少なくともその領域の外縁線の一部と外周電源線との間に他の領域が介在しないようにレイアウトされていることを特徴とする請求項１記載の半導体集積回路又は請求項２記載の半導体集積回路のレイアウト方法。 Wherein said region is at least a semiconductor integrated according to claim 1, wherein the other region is laid out so as not interposed between a portion of the outer edge line and the outer power supply line of the region layout method of a semiconductor integrated circuit of the circuit or claim 2, wherein.
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