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Timestamp: 2018-12-19 10:34:27
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JP2679680B2 - A method of manufacturing a semiconductor device - Google Patents
JP2679680B2
JP2679680B2 JP12318395A JP12318395A JP2679680B2 JP 2679680 B2 JP2679680 B2 JP 2679680B2 JP 12318395 A JP12318395 A JP 12318395A JP 12318395 A JP12318395 A JP 12318395A JP 2679680 B2 JP2679680 B2 JP 2679680B2
JP12318395A
JPH08293551A (en )
【産業上の利用分野】本発明は半導体装置に関し、特に回路動作上の配線遅延が全体の遅延を律速するクリティカルパスを改善した半導体装置の製造方法に関する。 The present invention relates to relates to a semiconductor device, a method of manufacturing a semiconductor device with improved critical path especially interconnect delay of the circuit operation is rate limiting the overall delay.
【従来の技術】従来の多層配線構造を有する半導体装置では、回路動作の高速化を図るためにクリティカルパスの抵抗を低減する工夫がなされている。 In the semiconductor device having the Conventional multi-layer wiring structure, it devised to reduce the resistance of the critical path to increase the speed of the circuit operation is made. 図８はその一例の半導体装置の断面図である。 Figure 8 is a cross-sectional view of a semiconductor device of the example. すなわち素子分離領域２ That element isolation region 2
が選択的に形成されている半導体基板１上に第１の層間絶縁膜４が形成され、この層間絶縁膜４には素子領域に対して選択的に開口されたコンタクトホール３が開設される。 There the first interlayer insulating film 4 is formed on the semiconductor substrate 1 is selectively formed, a contact hole 3 which is selectively opened to the element region is opened in the interlayer insulating film 4.
【０００３】これら第１の層間絶縁膜４上、及びコンタクトホール３内には、下から順に、膜厚６００Åのチタン５ａ、膜厚１０００Åの窒化チタン６ａから成るバリア層が配線パターンとして形成され、さらに、コンタクトホール３内にはタングステン７ａが埋設されている。 [0003] On these first interlayer insulating film 4, and the contact hole 3, in order from the bottom, a titanium 5a having a thickness of 600 Å, a barrier layer made of titanium nitride 6a having a thickness of 1000Å is formed as a wiring pattern, further, tungsten 7a is embedded in the contact hole 3.
前記窒化チタン６ａ上、及びコンタクトホール３を埋設しているタングステン７ａ上にはアルミニウム８ｂが形成され、さらにその上には、アルミニウムをフォトリソグラフィ工程でパターニングする際にハレーション等によるパターンの変形を防ぐための反射防止策としての窒化チタン６ｂが形成されており、これにより前記チタン５ａ、窒化チタン６ａ、アルミニウム８ｂ、窒化チタン６ｂにより第１の配線層９が構成される。 Wherein the titanium nitride 6a, and aluminum 8b is formed on the tungsten 7a are buried contact hole 3, further thereon, prevent deformation of the pattern due to the halation, etc. in patterning aluminum photolithography process and titanium nitride 6b is formed as a reflection prevention for the titanium 5a, titanium nitride 6a, aluminum 8b, the first wiring layer 9 of titanium nitride 6b is constituted thereby.
【０００４】この第１の配線層９上には第２の層間絶縁膜１１が形成され、この層間絶縁膜１１には前記第１の配線層９に電気導通を行うためのビアホール１０が選択的に開設される。 [0004] On the first wiring layer 9 and the second interlayer insulating film 11 is formed, selectively via hole 10 for electrical conduction to the first wiring layer 9 on the interlayer insulating film 11 It is opened in. 前記第２の層間絶縁膜１１上、及びビアホール１０内には、下から順にチタン５ｂ、窒化チタン６ｄから成るバリア膜が配線パターンとして形成され、さらに、ビアホール１０内には、タングステン７ｃ Wherein on the second interlayer insulating film 11, and the via hole 10, a titanium 5b in this order from the bottom, barrier film made of titanium nitride 6d is formed as a wiring pattern, further, the via hole 10, tungsten 7c
が埋設されている。 There has been buried. 前記窒化チタン６ｄ及びタングステン７ｃ上には、アルミニウム８ｄ及びフォトリソグラフィ工程における反射防止膜としての窒化チタン６ｃが形成されており、これにより前記チタン５ｂ、窒化チタン６ｄ、アルミニウム８ｄ、窒化チタン６ｃにより第２の配線層１２が構成される。 Wherein the on titanium nitride 6d and tungsten 7c, titanium nitride 6c as an antireflection film in the aluminum 8d and photolithography processes are formed, thereby the titanium 5b, titanium nitride 6d, aluminum 8d, the titanium nitride 6c first second wiring layer 12 is formed. 第２の配線層１２の上には、 On the second wiring layer 12,
ポリイミド等から成るカバー膜１３が形成される。 Cover film 13 made of polyimide or the like is formed.
【０００５】次に、図８に示した従来の構造の半導体装置の製造方法を、図９及び図１０に順を追って示す。 [0005] Next, a manufacturing method of a semiconductor device of the conventional structure shown in FIG. 8, step-by-step illustration in FIGS. まず、図９（ａ）のように、半導体基板１に、公知のシリコン窒化膜を酸化時のマスクとして用いる選択酸化により、素子分離領域２を形成し、例えば８０００Åの厚さの第１の層間絶縁膜４を形成し、コンタクトホール３を開口する。 First, as shown in FIG. 9 (a), the semiconductor substrate 1 by selective oxidation using a known silicon nitride film as a mask during oxidation to form an element isolation region 2, for example, a first interlayer thickness of 8000Å of forming the insulating film 4, a contact hole 3.
【０００６】次に、図９（ｂ）のように、チタン５ａ、 [0006] Next, as shown in FIG. 9 (b), the titanium 5a,
窒化チタン６ａをスパッタ法によりコンタクトホール３ A contact hole 3 a titanium nitride 6a by sputtering
を含む全面に形成し、続いてコンタクトホール３の内部をタングステンの全面気相成長及びエッチングバックにより埋設し、その後アルミニウム８ｂ及び窒化チタン６ It is formed on the entire surface including, subsequently the contact hole 3 is buried on the entire surface by vapor deposition and etching back of the tungsten, then an aluminum 8b and titanium nitride 6
ｂをスパッタ法により全面形成し、フォトリソグラフィ工程及び反応性イオンエッチングにより、窒化チタン６ The b is formed over the entire surface by sputtering, by photolithography and reactive ion etching, titanium nitride 6
ｂ、アルミニウム８ｂ、窒化チタン６ａ、チタン５ａをパターニングし、第１の配線層９を形成する。 b, aluminum 8b, titanium nitride 6a, titanium 5a is patterned to form a first wiring layer 9. さらに、 further,
第２の層間絶縁膜１１を形成し、フォトリソグラフィ工程及び反応性イオンエッチングにより、ビアホール１０ A second interlayer insulating film 11 is formed by photolithography and reactive ion etching, the via hole 10
を開口する。 The opening. このとき、ビアホール内の窒化チタン６ｂ At this time, the titanium nitride in the via hole 6b
は、エッチングされてなくなる。 It is, no longer are etched.
【０００７】次に、図１０に示すように、チタン５ｂ、 [0007] Next, as shown in FIG. 10, titanium 5b,
窒化チタン６ｄをスパッタ法により全面に形成し、タングステンを化学的気相成長法により全面に形成し、エッチングバックすることにより、ビアホール１０の内部のみにタングステン７ｃを残し、アルミニウム８ｄ、窒化チタン６ｃをスパッタ法により全面形成し、フォトリソグラフィ工程及び反応性イオンエッチングにより窒化チタン６ｃ、アルミニウム８ｄ、窒化チタン６ｄ、チタン５ｂをパターニングし、第２の配線層１２を形成する。 Titanium nitride 6d is formed on the entire surface by sputtering, tungsten is formed on the entire surface by chemical vapor deposition, by etching back, leaving tungsten 7c only in the via hole 10, aluminum 8d, titanium nitride 6c by sputtering entirely formed, photolithography and reactive ion etching of titanium nitride 6c, aluminum 8d, titanium nitride 6d, patterning the titanium 5b, to form the second wiring layer 12.
その後、図８に示したようにカバー膜１３を形成する。 Then, a cover film 13 as shown in FIG.
【０００８】ここで、第１の配線層９を構成している各膜厚は、例えば、チタン５ａが６００Å、窒化チタン６ [0008] Here, each film thickness constituting a first wiring layer 9 is, for example, titanium 5a is 600 Å, titanium nitride 6
ａが１０００Å、アルミニウム８ｂが５０００Å、窒化チタン６ｂが５００Åである。 a is 1000 Å, aluminum 8b is 5000 Å, titanium nitride 6b is 500 Å. アルミニウム８ｂには、 In aluminum 8b is,
エレクトロマイグレーション耐性を上げるために、０． To increase the electromigration resistance, 0.
５％程度の銅が含有されているものが通常用いられる。 That about 5% of the copper is contained is usually used.
また、第１層配線のアルミニウムと半導体基板のシリコンとの反応を防ぐため、１％程度のシリコンが含有されているアルミニウムが用いられることもある。 In order to prevent the reaction between silicon of the aluminum and the semiconductor substrate of the first layer wiring, sometimes aluminum silicon of about 1% is contained, it is used.
【０００９】第１の層間絶縁膜４としては、例えば、下から順に、常圧での化学的気相成長法で形成された約１ [0009] about 1 as the first interlayer insulating film 4, for example, to the order from the bottom, which is formed by chemical vapor deposition at atmospheric pressure
０００Åの膜厚のシリコン酸化膜と、ＴＥＯＳ（テトラエトキシオキシシラン）と酸素を原料ガスとする常圧での化学的気相成長法で形成された約１００００Åの膜厚のＢＰＳＧ（ボロン・フォスフォ・シリケート・グラス）を形成し、公知のＳＯＧ（スピンオン・グラス）エッチングバック法等により、平坦化を行い、全体の膜厚を例えば８０００Åに調整する。 A silicon oxide film having a thickness of 000Å, TEOS (tetraethoxy silane) and oxygen chemical vapor about 10000Å in film thickness formed by deposition at atmospheric pressure as a raw material gas BPSG (boron phospho- silicate glass) is formed by a known SOG (spin-on-glass) etchback method was smoothened, adjusting the film thickness of the entire example, 8000 Å.
【００１０】第２の配線層１２を構成している各層の膜厚は、例えば、チタン５ｂが３００Å、窒化チタン６ｄ [0010] The film thickness of each layer constituting the second wiring layer 12 is, for example, titanium 5b is 300 Å, titanium nitride 6d
が１０００Å、アルミニウム８ｄが６０００Å、窒化チタン６ｃが５００Åである。 But 1000 Å, aluminum 8d is 6000 Å, titanium nitride 6c is 500 Å.
【００１１】また、第２の層間絶縁膜１１の形成方法としては、例えば、プラズマＣＶＤ法により厚さ７０００ [0011] As a method for forming the second interlayer insulating film 11, for example, a thickness of 7000 by a plasma CVD method
Åのシリコン酸化膜を形成し、有機シリカ又は無機シリカを用いたＳＯＧエッチングバック法により平坦化し、 Forming a silicon oxide film of Å, planarized by SOG etch back method using an organic silica or inorganic silica,
さらにプラズマＣＶＤ法によりシリコン酸化膜を形成して、所望の膜厚、例えば８０００Åに調整する。 Further by forming a silicon oxide film by plasma CVD, for adjusting the desired thickness, for example, 8000 Å. さらに、カバー膜１３には、例えば、プラズマＣＶＤ法により厚さ２０００Åのシリコン酸化膜及びプラズマＳｉＯ Further, the cover film 13, for example, a silicon oxide film and a plasma SiO having a thickness of 2000Å by plasma CVD
Ｎ膜を形成する。 N film is formed.
【発明が解決しようとする課題】この従来の配線構造の半導体装置では、クリティカルパスの配線と他の配線とは全て同じ膜厚、線幅に形成されている。 BRIEF Problem to be Solved] In the semiconductor device of this conventional wiring structure, all the wiring and another wiring of the critical path same film thickness, it is formed in a line width. したがって、 Therefore,
クリティカルパスにおける配線の抵抗を下げて配線遅延を低減するためには、例えば図１１（ａ）に平面図を示すように、第１の配線層或いは第２の配線層においてクリティカルパスに相当する配線９Ａの幅を大きくする必要がある。 To reduce the wiring delay by reducing the resistance of the wiring in the critical path, for example as shown in the plan view of FIG. 11 (a), the first wiring layer or the corresponding wire on the critical path in the second wiring layer it is necessary to increase the width of 9A. あるいは、図１１（ｂ）に平面図を示すように、例えば第１の配線層９Ｂと第２の配線層１２Ｂを上下に重なる配線パターンとして形成し、これらの配線層を複数箇所においてビアホール１０Ａで接続して同電位とすることにより、実効的な配線断面積を大きく必要がある。 Alternatively, as shown in the plan view in FIG. 11 (b), for example, the first wiring layer 9B and the second wiring layer 12B is formed as a wiring pattern overlapping vertically, these wiring layers in the via hole 10A at a plurality of locations by the same potential are connected, it is necessary increase the effective wiring cross-sectional area.
【００１３】このため、前者の配線幅を大きくする場合には、配線を微細化する際の障害となり、集積度が悪くなるという問題があった。 [0013] Thus, when increasing the former wiring width becomes a barrier to miniaturization of wiring, there is a problem that integration is deteriorated. この場合、クリティカルパスの配線を配線パターンの配置に比較的余裕のある最上層に形成することも考えられるが、この最上層のクリティカルパスにまで電気導通を行うためのビアホールの抵抗分が逆に抵抗を増加させる原因となったり、配線のルートが制限されることがあり、クリティカルパスの配線本数が多い場合には、更に多数の層構造にする必要が生じて製造工程が長くなる等の問題が生じる。 In this case, it is conceivable to form the wiring of the critical path to the top layer with a relatively margin in the arrangement of the wiring patterns, the resistance of the via holes opposite for electrical conduction to the critical path of the uppermost layer may become a cause of increasing the resistance, it may route the wiring is limited, when the number of wiring lines of the critical path is large, problems such as a greater number of manufacturing steps required occurs to the layer structure is long It occurs.
【００１４】また、後者の複数層の配線を同電位の配線として構成する構造では、同電位の配線を上層に設けなければならないため、それだけ上層における配線パターンの配列スペースに制約を受け、全体としての集積度が悪くなるという問題が生じる。 Further, in the structure forming the interconnection of the latter plurality of layers as wirings at the same potential, because it must provide a wire having the same potential in the upper layer, it receives a correspondingly constrained sequence space of the wiring pattern in the upper layer, as a whole It arises a problem that the degree of integration becomes worse. また、同電位の上層の配線を下層のクリティカルパスの配線と全く同じマスクパターンを用いてフォトリソグラフィ工程により製造する必要があり、かつ各配線を相互に電気導通させるためのビアホールの形成工程を含めると、その製造工程数が極めて多くなるという問題も生じる。 Further, it is necessary to manufacture by a photolithography process using a layer of exactly the same mask pattern as a lower layer of the critical path wiring lines having the same potential, and include the via hole forming step for mutually to electrically conduct the respective wirings When arises a problem that the number of manufacturing processes is extremely large.
【発明の目的】本発明の目的は、配線幅を増大することなく、しかも同電位の配線を上層に設けることなくクリティカルパスの形成を可能とし、これにより配線パターンのレイアウトの自由度を向上して集積度を向上し、かつ製造工程を複雑化することがない半導体装置の製造方法を提供することにある。 An object of the present invention is an object of the invention, without increasing the wiring width, yet to allow the formation of the critical path without providing a wiring of the same potential to the upper layer, thereby improving the degree of freedom in the layout of the wiring pattern to improve the integration degree Te, and to provide a method of manufacturing is not a semiconductor device increasing the complexity of the manufacturing process.
【課題を解決するための手段】 本発明の半導体装置の製造方法は、クリティカルパスに相当する配線層とその他の配線層を含む第１の配線層を形成する工程と、第１の配線層を覆うように第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜の、前記その他の配線層の所望位 The method of manufacturing a semiconductor device of the present invention, in order to solve the problems] includes a step of forming a first wiring layer including a wiring layer and other wiring layer corresponding to the critical path, the first wiring layer forming a first interlayer insulating film so as to cover, in the first interlayer insulating film, the desired position of the other wiring layer
置に第１のビアホールを、前記クリティカルパスに相当 A first via hole location, corresponding to the critical path
する配線層上の所望位置に第１のビアホールとクリティカルパス上の所要領域にわたって開口溝をそれぞれ形成する工程と、 前記第１のビアホールと開口溝の内部のみを導電材料で埋設する工程と、少なくともこの導電材料を覆うように第２の層間絶縁膜を形成する工程と、第２ Forming an opening groove over the required area on the first via hole and the critical path to the desired position on the wiring layers, respectively, a step of embedding only the inside of the first via hole and the opening groove with a conductive material, at least forming a second interlayer insulating film so as to cover the conductive material, the second
の層間絶縁膜の、前記第１のビアホール上を含む位置に選択的に第２のビアホールを形成する工程と、第２のビアホールを含む第２の層間絶縁膜上に第２の配線層を形成する工程を含むことを特徴とする。 Forming an interlayer insulating film, forming a first selective second via hole in a position including on the via hole, a second wiring layer on the second interlayer insulating film including the second via hole characterized in that it comprises a step of.
【００１９】ここで、第１のビアホールと開口溝、また [0019] Here, the first via hole and the opening groove also
は第２のビアホールに導電材料を埋設する工程は、全面に導電材料を形成した後に化学機械研磨法により表面研磨を行って表面を平坦化する方法、あるいは選択成長法により導電材料を成長させる方法が採用される。 Method steps, growing the conductive material by a method or a selective growth process to flatten the surface subjected to surface polishing by a chemical mechanical polishing method after forming a conductive material on the entire surface of burying a conductive material in the second via hole There are employed.
【作用】本発明方法により製造される半導体装置によれば、クリティカルパスの膜厚がその他の配線層の膜厚よりも厚く形成されているため、クリティカルパスの配線抵抗が低くなり、クリティカルパスの配線遅延時間が短くなり、回路全体の動作速度を速くすることが可能となる。 According to the semiconductor device manufactured by the [action] The present invention process, because they are thicker than the thickness of each of the critical path other wiring layer, wiring resistance of the critical path is low, the critical path wiring delay time is reduced, it is possible to increase the operating speed of the entire circuit. したがって、クリティカルパスに相当する配線の配線幅を大きくする必要がなく、また同電位の配線を上層に延設する必要もないため、配線パターンのレイアウトに制約を与えることはなく、しかも集積度を向上することが可能となる。 Therefore, it is not necessary to increase the wiring width of the wiring corresponding to the critical path, and there is no need to extend the wiring having the same potential to the upper layer, not giving the limitation to the layout of the wiring pattern, yet the degree of integration it is possible to improve.
【００２１】また、本発明の製造方法では、膜厚が異なるクリティカルパスとその他の配線層とを同時に形成でき、従来のクリティカルパスを製造するための方法に比較して製造工程を簡略化することができる。 [0021] In the manufacturing method of the present invention, it can be formed simultaneously and have different film thicknesses critical paths and other wiring layers, to simplify the manufacturing process compared to the process for the preparation of conventional critical path can.
【実施例】次に、本発明の実施例を図面を参照して説明する。 EXAMPLES Next, an example of the present invention with reference to the drawings. 図１は本発明の一実施例の半導体装置の一部を破断した斜視図である。 Figure 1 is a broken perspective view of part of a semiconductor device of an embodiment of the present invention. 同図において、選択的に素子分離領域２を有する半導体基板１上に、約８０００Åの膜厚を有する第１の層間絶縁膜４が形成され、この層間絶縁膜４には素子領域に対応してコンタクトホール３が選択的に開口されている。 In the figure, on a semiconductor substrate 1 having a selective isolation region 2, the first interlayer insulating film 4 is formed to have a thickness of about 8000 Å, the interlayer insulating film 4 corresponding to the element region a contact hole 3 is selectively opened. そして、第１の層間絶縁膜４上及びコンタクトホール３内には、下から順に膜厚６００Å Then, the first interlayer insulating film 4 and on the contact hole 3, the film thickness in this order from the bottom 600Å
のチタン５ａ、膜厚１０００Åの窒化チタン６ａより成るバリア層が形成され、さらにコンタクトホール３内にはタングステン７ａが埋設されている。 Titanium 5a, the barrier layer is formed made of titanium nitride 6a having a thickness of 1000 Å, is more in the contact hole 3 is buried tungsten 7a. そして、前記バリア層及びコンタクトホール３を含む領域には、選択的に第１の配線層９ａ，９ｂが形成されている。 Then, the area including the barrier layer and the contact hole 3 is selectively first wiring layer 9a, 9b are formed.
【００２３】ここで、第１の配線層９ａは、回路動作上、配線遅延時間が回路全体の動作速度を律速する配線（クリティカルパス）に相当し、その構成は、下から順にチタン５ａ、窒化チタン６ａ、約８０００Åの膜厚をもつアルミニウム８ａより成る。 [0023] Here, the first wiring layer 9a is the circuit operation, corresponds to a wiring line delay time is rate limiting the operating speed of the entire circuit (critical path), its structure, titanium 5a in order from the bottom, nitride titanium 6a, made of aluminum 8a having a thickness of about 8000 Å. また、第１の配線層９ A first wiring layer 9
ｂは、クリティカルパス以外の配線に相当し、その構成は、下から順にチタン５ａ、窒化チタン６ａ、約４００ b corresponds to the wiring other than the critical path, the configuration is titanium in order from the bottom 5a, titanium nitride 6a, about 400
０Åの膜厚をもつアルミニウム８ｂ、約５００Åの膜厚をもつ窒化チタン６ｂより成る。 Aluminum 8b with thickness of 0 Å, composed of titanium nitride 6b having a thickness of about 500 Å. このように、クリティカルパスに相当する第１の配線層９ａの膜厚は、それ以外の配線に相当する第１の配線層９ｂよりも厚く形成されている。 Thus, the thickness of the first wiring layer 9a which corresponds to the critical path is formed thicker than the first wiring layer 9b corresponding to the other wire.
【００２４】また、前記第１の配線層９ａ，９ｂを覆うように第２の層間絶縁膜１１が形成され、この層間絶縁膜１１には前記第１の配線層に選択的に電気導通されるビアホール１０が開口されている。 Further, the first wiring layer 9a, a second interlayer insulating film 11 so as to cover the 9b are formed, it is selectively electrically conducted to the first wiring layer in the interlayer insulating film 11 via hole 10 is opened. このビアホール１０ This via hole 10
内には、アルミニウム８ｃが埋設されている。 The inner, aluminum 8c is embedded. そして、 And,
このビアホール１０を含む前記第２の層間絶縁膜１１の上には、第２の配線層１２が形成されている。 On the second interlayer insulating film 11 including the via hole 10, the second wiring layer 12 is formed. なお、第２の層間絶縁膜１１の膜厚は、クリティカルパスの第１ The thickness of the second interlayer insulating film 11, a critical path 1
の配線層９ａ上で約８０００Åとなるようにする。 So that the wiring layer 9a on at about 8000 Å.
【００２５】第２の配線層１２は、下から順に６０００ [0025] The second wiring layer 12, 6000 in order from the bottom
Åの厚さのアルミニウム８ｄ、５００Åの厚さの窒化チタン６ｃにより構成されている。 Å thick aluminum 8d, is constituted by titanium nitride 6c of 500Å thickness. そして、第２の配線層１２上を含む全面を覆うようにカバー膜１３が形成されている。 Then, the cover film 13 so as to cover the entire surface including the second wiring layer 12 above is formed.
【００２６】したがって、この構成によれば、クリティカルパスに相当する第１の配線層９ａの膜厚が他の配線層９ｂの膜厚よりも厚く形成されているため、クリティカルパスの配線抵抗が低くなり、クリティカルパスの配線遅延時間が短くなり、回路全体の動作速度を速くすることが可能となる。 [0026] Thus, according to this configuration, since the film thickness of the first wiring layer 9a corresponding to the critical path is formed larger than the thickness of the other wiring layers 9b, the wiring resistance of the critical path is low becomes, the wiring delay time of the critical path is shortened, it is possible to increase the operating speed of the entire circuit. これにより、クリティカルパスに相当する配線の配線幅を大きくする必要がなく、また同電位の配線を上層に延設する必要もないため、配線パターンのレイアウトに制約を与えることはなく、しかも集積度を向上することが可能となる。 Accordingly, it is unnecessary to increase the line width of the wiring corresponding to the critical path, and there is no need to extend the wiring having the same potential to the upper layer, not giving the limitation to the layout of the wiring pattern, moreover integration it is possible to improve.
【００２７】また、第１の層間絶縁膜は上面が平坦に形成されているため、クリティカルパスに相当する配線層が他の配線層よりも厚く形成されていても、層間絶縁膜の表面に段差が発生することはなく、上層配線における段線等の不具合が生じることもない。 Further, since the first interlayer insulating film is an upper surface is formed flat, even wiring layer corresponding to the critical path are formed thicker than the other wiring layer, a step on the surface of the interlayer insulating film There never occurs, it does not cause trouble stages rays in the upper layer wiring.
【００２８】次に、この第１の実施例の半導体装置の製造方法を、図２及び図３を参照して説明する。 Next, a method for manufacturing the semiconductor device of the first embodiment will be described with reference to FIGS. まず、図２（ａ）のように、通常のシリコン窒化膜を酸化時のマスクとして用いた選択酸化法により、半導体基板１に素子分離領域２を形成し、区画された素子領域に所要の素子を形成する。 First, as shown in FIG. 2 (a), the by selective oxidation method using a conventional silicon nitride film as a mask during oxidation to form an element isolation region 2 in the semiconductor substrate 1, the required element compartmentalized element region to form. そして、半導体基板１の上に第１の層間絶縁膜４を平坦に形成し、フォトリソグラフィ工程及び反応性イオンエッチングにより、所要箇所にコンタクトホール３を開口する。 Then, the first interlayer insulating film 4 is formed flat on the semiconductor substrate 1 by photolithography and reactive ion etching, a contact hole 3 to the required position.
【００２９】この第１の層間絶縁膜４は、例えば、常圧ＣＶＤ法でシリコン酸化膜を１５００Å形成した後、Ｔ [0029] The first interlayer insulating film 4, for example, by 1500Å form a silicon oxide film by normal-pressure CVD method, T
ＥＯＳとオゾン（Ｏ 3 ）を原料ガスとした常圧ＣＶＤ法によりＢＰＳＧを約１００００Åの厚さだけ形成した後、ＣＭＰにより、ＢＰＳＧ表面が平坦になるように研磨し、第１の層間絶縁膜４の全体の膜厚が約８０００Å After forming the BPSG by the thickness of about 10000Å by EOS and ozone (O 3) atmospheric pressure CVD method using a raw material gas, by CMP, BPSG surface is polished to a flat, first interlayer insulating film 4 the total thickness of about 8000Å of
となるようにして形成する。 Made to be formed.
【００３０】続いて、チタン５ａ、窒化チタン６ａをスパッタ法により形成し、タングステンを全面気相成長法により成長し、かつエッチングバックを行うことでコンタクトホール３内にタングステン７ａを残して充填させる。 [0030] Subsequently, titanium 5a, titanium nitride 6a is formed by sputtering, tungsten is grown on the entire surface by vapor deposition, and is filled to leave a tungsten 7a in the contact hole 3 by performing etching back. ついで、アルミニウム８ｂ、窒化チタン６ｂを各々４０００Å，５０００Åの膜厚だけスパッタ法により形成し、フォトリソグラフィ工程及び反応性イオンエッチングによりパターニングし、第１の配線層９ａ，９ｂを形成する。 Then, aluminum 8b, is formed by a titanium nitride 6b each 4000 Å, only the thickness of 5000Å sputtering, and patterned by photolithography and reactive ion etching, the first wiring layer 9a, to form a 9b. ただし、第１の配線層９ａはクリティカルパスに相当する配線であり、この段階ではその一部のみが形成されることになる。 However, the first wiring layer 9a is a wiring corresponding to the critical path, in this stage and only a portion is formed. また、第１の配線層９ｂはその他のパスに相当する配線である。 A first wiring layer 9b is wiring corresponding to the other paths.
【００３１】次に、図２（ｂ）のように、前記第１の層間絶縁膜４及び第１の配線層９ａ，９ｂの上に、これらを覆う第２の層間絶縁膜１１ａを平坦に形成し、フォトリソグラフィ工程及びＣＦ 4を原料ガスとする反応性イオンエッチングにより、第１の配線層のうち、クリティカルパスに相当する第１の配線層９ａ上の第２の層間絶縁膜１１ｂを除去して溝１４を形成する。 Next, as in FIG. 2 (b), the first interlayer insulating film 4 and the first wiring layer 9a, on top of 9b, flat forming a second interlayer insulating film 11a covering them and, a photolithography process and CF 4 by reactive ion etching using a raw material gas, among the first wiring layer, removing the second interlayer insulating film 11b on the first wiring layer 9a which corresponds to the critical path Te to form a groove 14. なお、これと同時にクリティカルパス以外の第１の配線層９ｂ上の必要箇所にはビアホールの下半分１５ａを開口する。 Incidentally, at the same time the necessary portions on the first wiring layer 9b other than the critical path for opening the bottom half of the via hole 15a. このとき、溝１４及びビアホールの下半部１５ａは、第１の配線層９ａ，９ｂ上の窒化チタン６ｂを貫通するまで深く形成される。 At this time, the lower half 15a of the groove 14 and the via hole, the first wiring layer 9a, formed deeper until through the titanium nitride 6b on 9b.
【００３２】次に、図３（ａ）のように、アルミニウム８ｃをテトラメチルアルミニウム（ＴＭＡ）等を原料ガスとして用いた化学的気相成長法により、溝１４及びビア・ホールの下半部１５ａが埋め込まれるまで全面成長し、かつ化学的機械的研磨（ＣＭＰ）を行うことにより溝１４及びビアホールの下半部１５ａの内部のみにアルミニウム８ｃを残して充填する。 [0032] Next, as shown in FIG. 3 (a), the tetramethyl aluminum (TMA), etc. The aluminum 8c was used as the raw material gas chemical vapor deposition, grooves 14 and lower half 15a of the via hole confluent until embedded, and by performing a chemical mechanical polishing (CMP) is filled, leaving only the aluminum 8c inside the lower half portion 15a of the grooves 14 and the via hole. さらに、その上に第２ In addition, the second on the
の層間絶縁膜１１ｂを全面形成した後、クリティカルパスに接続されるビアホール１６と、前記ビアホールの下半分につながるビアホールの上半部１５ｂをフォトリソグラフィ工程と反応性イオンエッチングにより開口する。 After the interlayer insulating film 11b over the entire surface formation, the via hole 16 connected to the critical path is opened by reactive ion etching halves 15b on the via holes leading to the lower half of the via hole and the photolithography process.
【００３３】しかる上で、図３（ｂ）のように、アルミニウム８ｄをＣＶＤ法により約１００００Å形成し、かつこれをＣＭＰすることによりビアホール１６と１５ｂ [0033] In on accordingly, as shown in FIG. 3 (b), the via hole 16 and 15b by the aluminum 8d about to 10000Å formed by a CVD method, and this is CMP
の内部のみに残して充填する。 To fill, leaving only the inside of the. 次いで、窒化チタン７ｃ Then, titanium nitride 7c
をスパッタ法により形成し、フォトリソグラフィ工程及び反応性イオンエッチングによりパターニングを行うことで第２の配線層１２が形成される。 Was formed by sputtering, the second wiring layer 12 is formed by performing a patterning by photolithography and reactive ion etching. 最後にカバー膜１ Finally, cover film 1
３を形成して、図１に示した構造が完成する。 3 to form the indicated structure is completed in FIG.
【００３４】ここで、第２の層間絶縁膜１１は、例えばＴＥＯＳを原料としたプラズマＣＶＤ法により膜厚１０ [0034] Here, the second interlayer insulating film 11 is, for example, a thickness of 10 by TEOS plasma CVD method using a raw material
０００Åのシリコン酸化膜を形成した後、ＣＭＰにより、第１の配線層９ｂ上での膜厚が４０００Åとなるまで、研磨を行うことにより下半分の第２の層間絶縁膜１ After forming the silicon oxide film 000A, a CMP, until the film thickness on the first wiring layer 9b is 4000 Å, a second interlayer insulating the lower half by performing a polishing film 1
１ａを形成する。 1a to the formation. 上半分の第２の層間絶縁膜１１ｂは、 The second interlayer insulating film 11b of the upper half,
ＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、クリティカルパスに相当する第１の配線層９ａ上の膜厚が約８０００Åとなるように形成する。 By a plasma CVD method using TEOS as a raw material gas to form as the film thickness on the first wiring layer 9a corresponding to the critical path is about 8000 Å. このとき、第２の層間絶縁膜１１ｂの下面は、充分に平坦化されているため、第２の層間絶縁膜１１ｂを形成した後の平坦化は不要である。 At this time, the lower surface of the second interlayer insulating film 11b, because they are flattened sufficiently, flattening after forming the second interlayer insulating film 11b is not necessary.
【００３５】この製造方法を用いることにより、図１に示したように、クリティカルパスとしての第１層配線９ [0035] By using this manufacturing method, as shown in FIG. 1, the first layer wiring as a critical path 9
ａと、その他のパスとしての第１層配線９ｂとを同時に形成するとともに、クリティカルパスの配線の膜厚を他の配線よりも厚く形成することができる。 And a, thereby forming a first layer wiring 9b as other paths can be simultaneously formed thicker than other wiring thickness of the wiring of the critical path. そして、この製造方法では、図８に示した従来の半導体装置の製造方法に比較すれば、フォトリソグラフィ回数が１回増えるだけで済む。 And, in this manufacturing method, when compared to the conventional method of manufacturing a semiconductor device shown in FIG. 8, photolithography number need only increases once. したがって、図１１（ｂ）に示したような上層に同電位の配線を延設する構造を製造する場合に比較すれば、製造工程が複雑化されることはない。 Therefore, compared to the case of manufacturing a structure for extending a wire having the same electric potential to the upper layer as shown in FIG. 11 (b), is not the manufacturing process is complicated.
【００３６】次に、本発明の第２の実施例を図４を参照して説明する。 [0036] Next, a second embodiment of the present invention with reference to FIG. 同図は、本発明の第２の実施例の半導体装置の断面図である。 The figure is a cross-sectional view of a semiconductor device of the second embodiment of the present invention. この第２実施例の構造は、図１に示した第１の実施例の構造に比較すると、ビアホール１ The structure of the second embodiment is different from the structure of the first embodiment shown in FIG. 1, the via hole 1
０の中に埋設されている物質がタングステン７ｂである点と、第１の配線層９ｂの構成が、下から順に、チタン５ａ、窒化チタン６ａ、アルミニウム８ｂ、チタン５ A point buried in that material is tungsten 7b in 0, configuration of the first wiring layer 9b, in order from the bottom, a titanium 5a, titanium nitride 6a, aluminum 8b, titanium 5
ｂ、窒化チタン６ｂの５層構造になっている点と、クリティカルパスに相当する第１の配線層９ａの構成が、下から順に、チタン５ａ、窒化チタン６ａ、アルミニウム８ｂ、チタン５ｂ、窒化チタン６ｂ、タングステン７ｂ b, a point that is a five-layer structure of a titanium nitride 6b, the structure of the first wiring layer 9a corresponding to the critical path, in order from the bottom, a titanium 5a, titanium nitride 6a, aluminum 8b, titanium 5b, titanium nitride 6b, tungsten 7b
の６層より成っている点と、クリティカルパス以外の配線上のビアホール１０の底に、窒化チタン６ｄ及びチタン５ｂが残されている点が異なっている。 And that it consist of six layers, at the bottom of the via hole 10 on the wiring other than the critical path, are different in that the titanium nitride 6d and titanium 5b are left.
【００３７】この第２実施例においても、クリティカルパスに相当する第１の配線層９ａの膜厚が他の配線層９ [0037] In the second embodiment, the first wiring layer 9a film thickness is another wiring layer corresponding to the critical path 9
ｂの膜厚よりも厚く形成されているため、クリティカルパスの配線抵抗が低くなり、クリティカルパスの配線遅延時間が短くなり、回路全体の動作速度を速くすることが可能となる。 Because it is thicker than the thickness of b, the wiring resistance of the critical path is low, the wiring delay time of the critical path is shortened, it is possible to increase the operating speed of the entire circuit. これにより、クリティカルパスに相当する配線の配線幅を大きくする必要がなく、また同電位の配線を上層に延設する必要もないため、配線パターンのレイアウトに制約を与えることはなく、しかも集積度を向上することが可能となる。 Accordingly, it is unnecessary to increase the line width of the wiring corresponding to the critical path, and there is no need to extend the wiring having the same potential to the upper layer, not giving the limitation to the layout of the wiring pattern, moreover integration it is possible to improve.
【００３８】ただし、この第２実施例では、クリティカルパスの配線が、アルミニウム８ｂとタングステン７ｃ [0038] However, in this second embodiment, the wiring of the critical path, aluminum 8b and tungsten 7c
を含むため、配線抵抗の減少効果は、第１の実施例よりも少ないが、製造工程でのＣＭＰの回数を減らすことができるという利点を有する。 To include the reduction effect of the wiring resistance, but less than in the first embodiment, has the advantage that it is possible to reduce the number of CMP in the manufacturing process.
【００３９】図４に示した第２実施例の半導体装置の製造工程を、図５及び図６の斜視断面図を参照して説明する。 [0039] The manufacturing process of the semiconductor device of the second embodiment shown in FIG. 4 will be described with reference to the perspective cross-sectional view of FIGS. まず、図５（ａ）のように、通常のシリコン窒化膜を用いた選択酸化法により半導体基板１上に素子分離領域２を形成し、その上に第１の層間絶縁膜４を形成し、 First, as shown in FIG. 5 (a), an element isolation region 2 is formed on the semiconductor substrate 1 by a selective oxidation method using a conventional silicon nitride film, forming a first interlayer insulating film 4 thereon,
フォトリソグラフィ工程及び反応性イオンエッチングにより素子領域に対応してコンタクトホール３を開口する。 Photolithography and corresponds to the device region by reactive ion etching to form contact holes 3. 次いで、チタン５ａ、窒化チタン６ａをスパッタ法により形成し、タングステンを全面にＣＶＤ法で形成し、エッチングバックを施すことによりコンタクトホール３の内部のみにタングステン７ａを残す。 Then, titanium 5a, titanium nitride 6a is formed by sputtering, a tungsten is formed by CVD on the entire surface, leaving tungsten 7a only in the contact holes 3 by etching back.
【００４０】さらに、アルミニウム８ｂ、チタン５ｂ、 [0040] In addition, aluminum 8b, titanium 5b,
窒化チタン６ｂをスパッタ法により形成し、フォトリソグラフィ工程及び反応性イオンエッチングにより、所望のパターンの第１の配線層９ａ，９ｂを形成する。 Titanium nitride 6b formed by sputtering, by photolithography and reactive ion etching to form a first wiring layer 9a, 9b of the desired pattern. ここで、第１の配線層９ａはクリティカル・パスに相当し、 Here, the first wiring layer 9a corresponds to the critical path,
第１の配線層９ｂはそれ以外の配線に相当する。 The first wiring layer 9b corresponds to the other wiring. なお、 It should be noted that,
第１の配線層の各々の層の膜厚は下からチタン５ａが６ Titanium 5a from below the film thickness of each layer of the first wiring layer 6
００Å、窒化チタン６ａが１０００Å、アルミニウム８ Å, titanium nitride 6a is 1000 Å, aluminum 8
ｂが４５００Å、チタン５ｂが２００Å、窒化チタン６ b is 4500Å, titanium 5b is 200Å, titanium nitride 6
ｂが５００Åである。 b is 500Å.
【００４１】次に、図５（ｂ）のように、第２の層間絶縁膜１１ａを全面に平坦に形成し、フォトリソグラフィ工程及びＣＦ 4 ，ＣＨＦ 3を原料ガスとする反応性イオンエッチングにより、クリティカルパスに相当する第１ Next, as shown in FIG. 5 (b), the second interlayer insulating film 11a is formed flat over the entire surface, by reactive ion etching using photolithography and CF 4, CHF 3 as a raw material gas, the first corresponds to the critical path 1
の配線層９ａ上の第２の層間絶縁膜１１ａを除去して溝１４を形成し、同時にクリティカルパス以外の第１の配線層９ｂ上には、ビアホールの下半部１５ａを開口する。 Of the second interlayer insulating film 11a is removed to form a groove 14 on the wiring layer 9a, simultaneously on the critical path other than the first wiring layer 9b, opening the lower half 15a of the via hole. このとき、溝１４及びビアホールの下半部１５ａ At this time, the groove 14 and the lower half 15a of the via hole
は、第１の配線層９ａ，９ｂ上のチタン５ｂまではエッチングせず、窒化チタン６ｂの層で止まるようにする。 The first wiring layer 9a, to titanium 5b on 9b is not etched, so that it stops with a layer of titanium nitride 6b.
【００４２】次に、図６（ａ）のように、ＷＦ 6ガスを用いた選択ＣＶＤ法により、溝１４内及びビアホールの下半部１５ａの内部のみにタングステン７ｂを形成し、 Next, as shown in FIG. 6 (a), the by selective CVD method using WF 6 gas, to form tungsten 7b only in the lower half 15a of the groove 14 and the via hole,
さらに、第２の層間絶縁膜１１ｂを全面に形成し、ビアホールの上半部１５ｂをフォトリソグラフィ工程と反応性イオンエッチングにより開口する。 Further, a second interlayer insulating film 11b is formed on the entire surface, to open the half portion 15b on the via holes by photolithography and reactive ion etching process.
【００４３】次に、図６（ｂ）のように、再度ＷＦ 6ガスを用いた選択ＣＶＤ法によりタングステン７ｃをビアホールの上半部１５ｂ内のみに形成し、その上にアルミニウム８ｄ、窒化チタン６ｃをスパッタ法によって形成し、フォトリソグラフィ工程及び反応性イオンエッチングによりパターニングして、下からアルミニウム８ｄ、 Next, as shown in FIG. 6 (b), the tungsten 7c formed on only half of the 15b on the via holes by selective CVD method using again WF 6 gas, aluminum 8d thereon, a titanium nitride 6c was formed by sputtering, and patterned by photolithography and reactive ion etching, the aluminum from the bottom 8d,
窒化チタン６ｃより成る第２の配線層１２を形成する。 Forming a second wiring layer 12 made of titanium nitride 6c.
最後にカバー膜１３を全面に形成して、図４に示した半導体装置が完成する。 Finally, a cover film 13 on the entire surface, the semiconductor device is completed as shown in FIG.
【００４４】ここで、第２の層間絶縁膜１１は、ＴＥＯ [0044] Here, the second interlayer insulating film 11, TEO
Ｓを原料としたプラズマＣＶＤ法により膜厚１００００ The film thickness by the plasma CVD method as a raw material the S 10000
Åのシリコン酸化膜を形成した後、ＣＭＰ法により第１ After forming a silicon oxide film of Å, the by CMP 1
の配線層９ｂ上での膜厚が４０００Åとなるまで研磨を行うことにより下半部の第２の層間絶縁膜１１ａを形成する。 Thickness on the wiring layer 9b of a second interlayer insulating film 11a of the lower half portion by performing polishing until the 4000 Å. 上半部の第２の層間絶縁膜１１ｂは、ＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、クリティカルパスに相当する第１の配線層９ａ上の膜厚が約８０００ The second interlayer insulating film 11b of the upper halves, by a plasma CVD method using TEOS as a raw material gas, the film thickness on the first wiring layer 9a corresponding to the critical path is about 8000
Åとなるように形成する。 It formed so as to Å.
【００４５】この製造方法によると、溝１４及びビアホールの下半部１５ａの内部、及びビアホールの上半部１ [0045] According to this manufacturing method, the interior of the lower half 15a of the grooves 14 and the via hole, and the upper half of the via hole 1
５ｂの内部をタングステンで選択的に埋め込むため、Ｃ To embed the internal 5b selectively with tungsten, C
ＭＰ法の回数を第１の実施例より２回少ない１回に減らすことができ、高スループット化が可能となる。 It is possible to reduce the number of MP method twice less once than in the first embodiment, it is possible to high throughput. また、 Also,
ビアホールの下半部１５ａ及び溝１４の開口時に窒化チタン６ｂが抜け切らないようにする理由は、タングステンを選択成長するときにアルミニウム８ｂが腐食しないようにするためである。 The reason for such titanium nitride 6b during opening of the lower half portion 15a and the groove 14 of the via hole is not Kira missing an aluminum 8b is for preventing corrosion during selective growth of tungsten. さらに、アルミニウム８ｂと窒化チタン６ｂの間にチタン５ｂを挿入する理由は、窒化チタン６ｂのスパッタ時にアルミニウム８ｂの表面が窒化されることによる高抵抗化を防ぐためである。 Furthermore, the reason for inserting a titanium 5b between aluminum 8b and titanium nitride 6b is to prevent the high resistance due to the surface of the aluminum 8b is nitrided during sputtering of titanium nitride 6b.
【００４６】この第２実施例の製造方法においても、クリティカルパスとしての第１層配線９ａと、その他のパスとしての第１層配線９ｂとを同時に形成するとともに、クリティカルパスの配線の膜厚を他の配線よりも厚く形成することができる。 [0046] Also in the manufacturing method of the second embodiment, a first layer wiring 9a as the critical path, thereby forming a first layer wiring 9b as other paths simultaneously, the thickness of the wiring of the critical path it can be formed thicker than the other wiring. そして、この製造方法では、 And, in this manufacturing method,
図８に示した従来の半導体装置の製造方法に比較すれば、フォトリソグラフィ回数が１回増えるだけで済む。 In comparison to the conventional method of manufacturing a semiconductor device shown in FIG. 8, photolithography number only has increased once.
したがって、図１１（ｂ）に示したような上層に同電位の配線を延設する構造を製造する場合に比較すれば、製造工程が複雑化されることはない。 Therefore, compared to the case of manufacturing a structure for extending a wire having the same electric potential to the upper layer as shown in FIG. 11 (b), is not the manufacturing process is complicated. また、第１実施例に比較してＣＭＰ工程数が低減できることは前記した通りである。 Also, the CMP process number can be reduced as compared with the first embodiment are as described above.
【００４７】因みに、本発明を適用した半導体装置上での配線遅延時間の度数分布を従来法の場合と比較した結果を図７に示す。 [0047] Incidentally, the results of the frequency distribution of the line delay time as compared with the conventional method on the semiconductor device according to the present invention shown in FIG. 図中に示した斜線部は、配線遅延時間の長い配線に相当し、この部分の配線の膜厚を２倍にすることで、配線遅延時間が大幅に低減できていることが分かる。 Hatched portion shown in the drawing, corresponds to the long wiring of the wiring delay time, with a thickness of the wiring of the partial doubling, it is understood that the wiring delay time is greatly reduced.
【００４８】ここで、前記各実施例においては配線層数が２層で、しかも、配線膜厚に違いをもたせる配線層が１層目のみの場合であるが、本発明は繰り返しの構造とすることにより、所望の層数の多層配線とすることができる。 [0048] Here, the two layers is the number of wiring layers in each of the embodiments, moreover, the wiring layer to have a difference in wiring layer thickness is the case of only the first layer, the present invention is a structure of repeating it is thus possible to obtain a desired number of layers of the multilayer wiring. また、各実施例では、第２の配線層を形成する前にビアホールにタングステンやアルミニウムを充填しているが、この第２配線層が最上層として構成される場合のようにその上面の平坦化が特に要求されない場合には、第２の配線層の一部をビアホール内に進入させて第１の配線層との電気導通を行うように構成してもよい。 In the embodiments, although filled with tungsten or aluminum in the via hole before forming the second wiring layer, planarizing the upper surface as in the second wiring layer is formed as the top layer There if not particularly required, may constitute a part of the second wiring layer so as to make electrical conduction between the first wiring layer is advanced in the via hole.
【発明の効果】以上説明したように、本発明方法により As described above, according to the present invention, by the method of the present invention
製造される半導体装置は、クリティカルパスとなる配線の膜厚がそれ以外の配線の膜厚より厚く形成していることにより、配線幅を変えることなく、即ち、集積度が低下することなく、クリティカルパスの配線の抵抗低減が可能となるという効果を有する。 The semiconductor device manufactured by the film thickness of the wiring which becomes critical path is formed thicker than the other wiring, without changing the wiring width, i.e., without the degree of integration decreases, the critical Drag reduction of the path of wire has the advantage that it is possible. また、クリティカルパスを下層の配線において形成できるため、クリティカルパスを配線ピッチの大きな上層に配設する必要がなく、 Further, since it forms the critical path in the lower layer wiring, it is not necessary to provide the critical paths in the large upper wiring pitch,
レイアウト上の自由度を犠牲にすることなく、しかも製造を複雑にすることなく回路全体の動作速度を向上することができる。 Without sacrificing the freedom of layout, yet it is possible to improve the operating speed of the entire circuit without complicating the manufacture.
【００５０】また、本発明の製造方法によれば、ビアホールの形成工程の一部を利用してクリティカルパス上に開口溝を形成し、この開口溝にビアホールと同時に導電材料を埋設することで製造工程を複雑化することなく、 [0050] Further, according to the manufacturing method of the present invention, produced by the opening groove is formed on the critical path by utilizing a part of the via hole forming step, to embed the same time the conductive material and the via holes in the opening groove without complicating the process,
クリティカルパスの膜厚をその他の配線よりも厚く形成することができる。 The thickness of the critical path can be formed thicker than the other wires. この場合、開口溝に導電材料を埋設する方法としてＣＭＰ法を採用すれば、その表面を平坦化でき、多層配線構造への採用が可能となる。 In this case, by adopting a CMP method as a method of burying a conductive material in the opening groove, the surface can be planarized, it is possible to adopt the multi-layer wiring structure. また、選択成長法を採用すれば、ＣＭＰ工程が削減でき、より少ない工程数での製造が可能となる。 Further, by employing a selective growth method, it reduces the CMP process, it is possible to manufacture with less number of steps.
【図１】本発明の半導体装置の一実施例の破断斜視図である。 1 is a cutaway perspective view of an embodiment of a semiconductor device of the present invention.
【図２】図１の半導体装置の製造方法を工程順に示す破断斜視図のその１である。 Figure 2 is a part 1 of a broken perspective view sequentially showing the steps of producing the semiconductor device of FIG.
【図３】図１の半導体装置の製造方法を工程順に示す破断斜視図のその２である。 Figure 3 is a part 2 of broken perspective view sequentially showing the steps of producing the semiconductor device of FIG.
【図４】本発明の半導体装置の第２実施例の破断斜視図である。 4 is a cutaway perspective view of a second embodiment of the semiconductor device of the present invention.
【図５】図４の半導体装置の製造方法を工程順に示す破断斜視図のその１である。 5 is a Part 1 of broken perspective view sequentially showing the steps of producing the semiconductor device of FIG.
【図６】図４の半導体装置の製造方法を工程順に示す破断斜視図のその２である。 6 is a Part 2 of broken perspective view sequentially showing the steps of producing the semiconductor device of FIG.
【図７】本発明と従来の半導体装置における配線遅延時間の度数分布を示す図である。 7 is a diagram showing a frequency distribution of wiring delay time in the present invention and a conventional semiconductor device.
【図８】従来の半導体装置の一例を示す断面図である。 8 is a sectional view showing an example of a conventional semiconductor device.
【図９】図８の半導体装置の製造方法を工程順に示す破断斜視図のその１である。 9 is a Part 1 of broken perspective view sequentially showing the steps of producing the semiconductor device of FIG.
【図１０】図８の半導体装置の製造方法を工程順に示す破断斜視図のその２である。 10 is a Part 2 of broken perspective view sequentially showing the steps of producing the semiconductor device of FIG.
【図１１】従来装置におけるクリティカルパスの構成例を示す平面図である。 11 is a plan view showing a configuration example of a critical path in a conventional apparatus.
１ 半導体基板 ３ コンタクトホール ４ 第１の層間絶縁膜 ５ チタン ６ 窒化チタン ７ タングステン ８ アルミニウム ９ａ，９ｂ 第１の配線層 １０ ビアホール １１ 第２の層間絶縁膜 １２ 第２の配線層 １３ カバー膜 １４ 溝 １５，１６ ビアホール 1 semiconductor substrate 3 contact hole 4 first interlayer insulating film 5 titanium 6 titanium nitride 7 tungsten 8 aluminum 9a, 9b first wiring layer 10 via hole 11 and the second interlayer insulating film 12 and the second wiring layer 13 cover film 14 groove 15 and 16 via holes
【請求項１】 半導体基板上に回路動作上の配線遅延時間が回路全体の遅延時間を律速するクリティカルパスに相当する配線層とその他の配線層を含む第１の配線層を形成する工程と、前記第１の配線層を覆うように第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の、前記その他の配線層の所望位置に第１のビアホール And 1. A process for line delay time of the circuit operation on a semiconductor substrate to form a first wiring layer including a wiring layer and other wiring layer corresponding to the critical path of the rate-limiting the delay time of the entire circuit, forming a first interlayer insulating film to cover the first wiring layer, the first via hole to a desired position of said first interlayer insulating film, the other wiring layer
を、前記クリティカルパスに相当する配線層上の所要領域にわたって開口溝をそれぞれ形成する工程と、前記第 And forming a open groove each over a required area on the wiring layer corresponding to the critical path, the first
１のビアホールと開口溝の内部のみを導電材料で埋設する工程と、少なくともこの導電材料を覆うように第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜の、前記第１のビアホール上を含む位置に選択的に第２ A step of embedding only the internal one of the via hole and the opening groove with a conductive material, and forming a second interlayer insulating film so as to cover at least the conductive material, the second interlayer insulating film, the first selectively second at a position including an upper via hole
のビアホールを形成する工程と、前記第２のビアホールを含む前記第２の層間絶縁膜上に第２の配線層を形成する工程を含むことを特徴とする半導体装置の製造方法。 Forming a via hole, a method of manufacturing a semiconductor device characterized by comprising the step of forming a second wiring layer on the second interlayer insulating film including the second via hole.
【請求項２】 第１のビアホールと開口溝に導電材料を埋設する工程は、全面に導電材料を形成した後に化学機械研磨法により表面研磨を行って表面を平坦化する方法である請求項１に記載の半導体装置の製造方法。 2. A burying a conductive material in the first via hole and the opening groove, claim 1 is a method of planarizing a surface subjected to surface polishing by a chemical mechanical polishing method after forming a conductive material on the entire surface the method of manufacturing a semiconductor device according to.
【請求項３】 第１のビアホールと開口溝に導電材料を埋設する工程は、選択成長法により導電材料を成長させる方法である請求項１ に記載の半導体装置の製造方法。 3. A burying a conductive material in the first via hole and the opening groove, a manufacturing method of a semiconductor device according to claim 1 is a method of growing the conductive material by a selective growth method.
【請求項４】 前記第２の配線層を形成する工程は、前 Wherein the step of forming the second wiring layer, before
記第２のビアホールの内部のみを導電材料で埋設する工 Engineering embedding the only internal serial second via holes with a conductive material
程と、前記第２のビアホールを含む前記第２の層間絶縁 And degree, the second interlayer insulation including the second via hole
膜上に所要パターンの配線層を形成する工程を含む請求 Claims including the step of forming a wiring layer of the required pattern on the membrane
項１ないし３のいずれかに記載の半導体装置の製造方 It no claim 1 production side of the semiconductor device according to any one of 3
法。 Law.
【請求項５】 第２のビアホールに導電材料を埋設する Embedding a conductive material wherein the second via hole
工程は、全面に導電材料を形成した後に化学機械研磨法 Process, a chemical mechanical polishing method after forming a conductive material on the entire surface
により表面研磨を行って表面を平坦化する方法である請 By a method of planarizing a surface subjected to surface polishing請
求項４に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to Motomeko 4.
【請求項６】 第２のビアホールに導電材料を埋設する 6. burying a conductive material in the second via hole
工程は、選択成長法により導電材料を成長させる方法で In step, a method of growing the conductive material by a selective growth method
ある請求項４に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to some claim 4.
JP12318395A 1995-04-24 1995-04-24 A method of manufacturing a semiconductor device Expired - Fee Related JP2679680B2 (en)
JP12318395A JP2679680B2 (en) 1995-04-24 1995-04-24 A method of manufacturing a semiconductor device
KR19960012693A KR100200020B1 (en) 1995-04-24 1996-04-24 Semiconductor apparatus
US08636962 US5883433A (en) 1995-04-24 1996-04-24 Semiconductor device having a critical path wiring
US08977659 US5990001A (en) 1995-04-24 1997-11-24 Method of forming a semiconductor device having a critical path wiring
JPH08293551A true JPH08293551A (en) 1996-11-05
JP2679680B2 true JP2679680B2 (en) 1997-11-19
ID=14854250
JP12318395A Expired - Fee Related JP2679680B2 (en) 1995-04-24 1995-04-24 A method of manufacturing a semiconductor device
US (2) US5883433A (en)
JP (1) JP2679680B2 (en)
KR (1) KR100200020B1 (en)
JP3352851B2 (en) * 1995-07-31 2002-12-03 株式会社東芝 The method of wiring a semiconductor integrated circuit device
US5854515A (en) * 1996-07-23 1998-12-29 Advanced Micro Devices, Inc. Integrated circuit having conductors of enhanced cross-sectional area
JPH10107140A (en) * 1996-09-26 1998-04-24 Nec Corp Multilayer wiring semiconductor device and its production
JPH10335458A (en) * 1997-05-30 1998-12-18 Nec Corp Semiconductor device and manufacture thereof
KR100249047B1 (en) 1997-12-12 2000-03-15 윤종용 Semiconductor device and method for manufacturing thereof
JPH11220025A (en) 1998-02-03 1999-08-10 Rohm Co Ltd Semiconductor device and its manufacture
US6075293A (en) * 1999-03-05 2000-06-13 Advanced Micro Devices, Inc. Semiconductor device having a multi-layer metal interconnect structure
JP3262164B2 (en) 1999-06-29 2002-03-04 日本電気株式会社 Semiconductor device and manufacturing method thereof
DE10011886A1 (en) * 2000-03-07 2001-09-20 Infineon Technologies Ag A method for manufacturing a circuit structure for an integrated circuit
US6399471B1 (en) 2001-02-15 2002-06-04 Chartered Semiconductor Manufacturing Ltd. Assorted aluminum wiring design to enhance chip-level performance for deep sub-micron application
US7067920B2 (en) * 2002-01-22 2006-06-27 Elpida Memory, Inc. Semiconductor device and method of fabricating the same
KR100480632B1 (en) * 2002-11-16 2005-03-31 삼성전자주식회사 Method for forming metal wiring layer of semiconductor device
CN104517937B (en) * 2013-09-29 2017-06-13 中芯国际集成电路制造(上海)有限公司 Test method for forming the structure and testing method
JPH0831458B2 (en) * 1987-09-08 1996-03-27 三菱電機株式会社 Superconducting wiring integrated circuit
JP2839579B2 (en) * 1989-10-02 1998-12-16 株式会社東芝 Semiconductor device and manufacturing method thereof
KR940008936B1 (en) * 1990-02-15 1994-09-28 사토 후미오 Highly purified metal material and sputtering target using the same
GB2240949B (en) * 1990-02-20 1993-10-20 Xerox Corp Fibre traps in copiers
FR2663784B1 (en) * 1990-06-26 1997-01-31 Commissariat Energie Atomique A method of making a floor of a integrated circuit.
US5532516A (en) * 1991-08-26 1996-07-02 Lsi Logic Corportion Techniques for via formation and filling
JPH04361568A (en) * 1991-06-10 1992-12-15 Hitachi Ltd Semiconductor memory device and manufacture thereof
JP2887985B2 (en) * 1991-10-18 1999-05-10 日本電気株式会社 Semiconductor device and manufacturing method thereof
JPH05136125A (en) * 1991-11-14 1993-06-01 Hitachi Ltd Clock wiring and semiconductor integrated circuit device having clock wiring
JP3063338B2 (en) * 1991-11-30 2000-07-12 日本電気株式会社 Semiconductor device and manufacturing method thereof
JP3086747B2 (en) * 1992-05-07 2000-09-11 三菱電機株式会社 Semiconductor device and manufacturing method thereof
JP2924450B2 (en) * 1992-05-22 1999-07-26 日本電気株式会社 Semiconductor device
US5340774A (en) * 1993-02-04 1994-08-23 Paradigm Technology, Inc. Semiconductor fabrication technique using local planarization with self-aligned transistors
JP3256623B2 (en) * 1993-05-28 2002-02-12 株式会社東芝 A method of manufacturing a semiconductor device
US5883433A (en) 1999-03-16 grant
KR100200020B1 (en) 1999-06-15 grant
US5990001A (en) 1999-11-23 grant
JPH08293551A (en) 1996-11-05 application
US5760429A (en) 1998-06-02 Multi-layer wiring structure having varying-sized cutouts
US5759911A (en) 1998-06-02 Self-aligned metallurgy
US6077770A (en) 2000-06-20 Damascene manufacturing process capable of forming borderless via
US6165893A (en) 2000-12-26 Insulating layers and a forming method thereof
US6097094A (en) 2000-08-01 Semiconductor device having wiring layers and method of fabricating the same
US5462893A (en) 1995-10-31 Method of making a semiconductor device with sidewall etch stopper and wide through-hole having multilayered wiring structure
US5883433A (en) 1999-03-16 Semiconductor device having a critical path wiring
JPH1126576A (en) 1999-01-29 Semiconductor device and manufacture thereof
US6232215B1 (en) 2001-05-15 Method for forming increased density for interconnection metallization
US20040056359A1 (en) 2004-03-25 Interconnect structure with an enlarged air gaps disposed between conductive structures or surrounding a conductive structure within the same
JP2001085519A (en) 2001-03-30 Manufacture of wiring structuer of semiconductor element
US20020014679A1 (en) 2002-02-07 Interconnect structure
US6680248B2 (en) 2004-01-20 Method of forming dual damascene structure
JPH06125013A (en) 1994-05-06 Semiconductor device and its manufacture
US20020043673A1 (en) 2002-04-18 Semiconductor device and method for fabricating the same
JP2002373937A (en) 2002-12-26 Semiconductor device and its manufacturing method
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