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Timestamp: 2018-07-23 08:25:06
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JP5264640B2 - The stacked semiconductor device and a manufacturing method thereof - Google Patents
The stacked semiconductor device and a manufacturing method thereof
JP5264640B2
JP5264640B2 JP2009173037A JP2009173037A JP5264640B2 JP 5264640 B2 JP5264640 B2 JP 5264640B2 JP 2009173037 A JP2009173037 A JP 2009173037A JP 2009173037 A JP2009173037 A JP 2009173037A JP 5264640 B2 JP5264640 B2 JP 5264640B2
JP2009173037A
JP2011029370A (en )
JP2011029370A5 (en )
<P>PROBLEM TO BE SOLVED: To provide a multilayer semiconductor device that supports narrow pitch arrangement of connection pads for semiconductor chips as well as having highly reliable common electrodes on both sides. <P>SOLUTION: Semiconductor chips 5 that each have a connection pad 12 and a wire terminal 20 connected to it and extending outward are laminated, and then, there are provided a multilayer semiconductor chip section 6 in which insulating layers 18 are formed between the semiconductor chips 5 and at the side faces and common electrodes 50 formed such that they are set upright at the side face of the multilayer semiconductor chip section 6 and connected to two or more wire terminals 20 arranged side by side perpendicularly, the common electrodes consisting of electrolytic metal plating layers. <P>COPYRIGHT: (C)2011,JPO&amp;INPIT
本発明は積層型半導体装置及びその製造方法に係り、さらに詳しくは、複数の半導体チップが積層されて側方に共通電極が設けられた積層型半導体装置及びその製造方法に関する。 The present invention relates to a stacked semiconductor device and a manufacturing method thereof, and more particularly, the common electrode relates to a stacked semiconductor device and a manufacturing method thereof provided in the plurality of semiconductor chips are stacked laterally.
従来、複数の半導体チップが積層されて側方に共通電極が設けられた積層型半導体装置がある。 Conventionally, there is a plurality of semiconductor chips stacked semiconductor device in which the common electrode is provided on are laminated side.
特許文献１及び２には、一端側の電極端子に外側に延在する金属ワイヤが接続された構造の半導体素子を積層し、積層された半導体チップの金属ワイヤに導電性ペーストから形成された側面配線を接続することが記載されている。 Patent Documents 1 and 2, a semiconductor element of a metal wire is connected structure extending outwardly to the electrode terminals of the one end stacked, formed from stacked semiconductor chips of the metal wires in the conductive paste side It has been described to connect the wires.
特開２００９−２７０３９号公報 JP 2009-27039 JP 特開２００９−２６９６９号公報 JP 2009-26969 JP
後述する関連技術の欄で説明するように、積層型半導体装置を製造する際に、側面に設けられる共通電極は、ディスペンサなどによって塗布される銀（Ａｇ）ペーストから形成される。 As explained in the column of the related art will be described later, when manufacturing a stacked semiconductor device, the common electrode provided on the side surface is formed of silver (Ag) paste is applied by a dispenser. 銀ペーストを塗布する方法では、横方向への濡れ広がりを制御できないため、半導体チップの接続パッドのピッチが１５０μｍ以下に微細化されると、共通電極同士が繋がって電気ショートを引き起こす問題がある。 In the method of applying a silver paste, can not control the wetting and spreading in the lateral direction, the pitch of the connection pads of the semiconductor chip is miniaturized to 150μm or less, there is a problem of causing an electric short circuit connected common electrodes to each other.
また、ディスペンサのノズルを１００μｍ以下に設定して微細化に対応させる方法があるが、ノズルが細くなると目詰まりが起こりやすく、安定して共通電極を形成することは困難である。 Although by setting the nozzle of the dispenser to 100μm or less there is a method to cope with the miniaturization, the nozzle is the clogging easily occurs thin, it is difficult to stably form a common electrode.
また、銀からなる共通電極はエレクトロマイグレーション耐性が十分ではなく、エレクトロマイグレーション耐性が十分に得られる金属材料を使用することが望まれる。 Further, the common electrode made of silver is not sufficient electromigration resistance is desired that the electromigration resistance uses a sufficiently obtained metallic material.
本発明は以上の課題を鑑みて創作されたものであり、半導体チップの接続パッドの狭ピッチ化に対応できると共に、信頼性の高い共通電極を側面に備えた積層型半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, it is possible corresponding to the pitch of the connection pads of the semiconductor chip, a stacked semiconductor device and a manufacturing method thereof with high reliability common electrode on the side surface an object of the present invention is to provide.
上記課題を解決するため、本発明は積層型半導体装置に係り、 複数の接続パッドと該接続パッドにそれぞれ接続されて外側に延在する複数のワイヤ端子とを備えた半導体チップが積層されて、前記積層された半導体チップの間及び側面に絶縁層が形成された積層チップ構造体と、 垂直方向に並んで配置された前記ワイヤ端子に対応する部分の前記積層チップ構造体の側面に、前記絶縁層から外側に突出して形成された複数の共通電極とを有し、 前記複数の共通電極は相互に分離されており、前記共通電極は電解金属めっき層から形成され、前記ワイヤ端子が前記電解金属めっき層に直接接続されており、かつ、前記共通電極は、前記積層チップ構造体の下面から外部に延在していることを特徴とする。 To solve the above problems, the present invention relates to a stacked semiconductor device, a semiconductor chip having a plurality of wires terminals extending respectively connected to the plurality of connection pads and said connection pads on the outside is laminated, the stacked chip structure that an insulating layer is formed between and a side surface of the stacked semiconductor chips, a side surface of the stacked chip structure of a portion corresponding to the wire terminals arranged side by side in the vertical direction, the insulation and a plurality of common electrodes which are formed to protrude outwardly from the layer, the plurality of common electrodes are separated from each other, the common electrode is formed from the electroless metal plating layer, wherein the wire terminals of the electrolytic metal plating layer is directly connected to, and, wherein the common electrode is characterized by extending to the outside from the lower surface of the laminated chip structure.
本発明の積層型半導体装置を製造する際には、まず、めっき給電部材の上に開口部が設けられた治具が配置される。 When manufacturing a stacked semiconductor device of the present invention, first, the opening is arranged jig provided on the plating power feeding member. 治具の開口部の外周には半導体チップに設けられたワイヤ端子に対応する部分に外側に突出する突出開口部が設けられている。 The outer periphery of the opening of the jig protruding opening is provided which projects outward at a portion corresponding to the wire terminals provided on the semiconductor chip.
そして、治具の開口部にワイヤ端子を備えた半導体チップが積層されて積層チップ構造体が配置される。 The stack chip structure is disposed a semiconductor chip with a wire terminal to the opening of the jig is laminated. 外部で作成した積層チップ構造体を治具の開口部に配置してもよい。 The laminated chip structure created outside may be disposed in an opening of the jig.
このようにして、積層チップ構造体と治具の突出開口部の側面とによってワイヤ端子の周りに三次元的なめっき空間を構成し、電解めっきによってめっき空間にワイヤ端子に接続される共通電極が形成される。 In this way, constitute a three-dimensional plating space around the wire terminal by the side surface of the projecting apertures of the stacked chip structure and the jig, the common electrode connected to the wire terminals in the plating space by electroplating It is formed.
従って、銀ペーストを塗布して共通電極を形成する方法と違って、共通電極が不必要に横方向に広がって形成されることがないので、半導体チップの接続パッドの狭ピッチ化に対応できるようになる。 Therefore, unlike the method of forming the common electrode silver paste was applied, since there is no the common electrode is formed spreads unnecessarily laterally, to accommodate the narrower pitch of the connection pads of the semiconductor chip become.
また、エレクトロマイグレーション耐性に優れた銅めっき層から共通電極を容易に形成できるので、エレクトロマイグレーションに強く信頼性の高い共通電極を構成することができる。 Since it easily form the common electrode from the copper plating layer excellent in electro-migration resistance, it is possible to constitute a common electrode reliable strong electromigration.
しかも、多数の開口部を備えた治具を使用できるので、多数の開口部に積層チップ構造体をそれぞれ配置した状態で、多数の積層チップ構造体の側面に一括して共通電極を形成することができる。 Moreover, it is possible to use a jig having a number of openings, a number of the openings stack chip structure while disposed respectively, to form a common electrode collectively to the side of a number of stacked chip structure can. これにより、積層型半導体装置の生産効率の向上及び低コスト化を図ることができる。 Thus, it is possible to improve and cost reduction of the production efficiency of the stacked semiconductor device.
上記した発明において、積層チップ構造体のワイヤ端子が半導体チップの側方の絶縁層から外側に延在し、ワイヤ端子の先端部が共通電極の中に配置されていてもよい。 In the invention described above, the wire terminals of the stacked chip structure extends outwardly from the insulating layer of the side of the semiconductor chip, the tip of the wire terminals may be disposed in a common electrode.
あるいは、ワイヤ端子の先端面が半導体チップの側方の絶縁層の外面と同一位置に配置されて、その先端面が共通電極に接続されるようにしてもよい。 Alternatively, the distal end surface of the wire terminal is disposed on the outer surface at the same position of the insulating layer on the side of the semiconductor chip, it may be the distal end surface is connected to the common electrode.
以上説明したように、本発明では、積層型半導体装置において、半導体チップの接続パッドの狭ピッチ化に対応できると共に、信頼性の高い共通電極が側面に容易に形成される。 As described above, in the present invention, the stacked semiconductor device, it is possible corresponding to the pitch of the connection pads of the semiconductor chip, with high reliability common electrode is easily formed on the side surface.
図１は関連技術の積層型半導体装置を示す断面図である。 Figure 1 is a cross-sectional view of a stacked type semiconductor device of the related art. 図２（ａ）〜（ｃ）は本発明の第１実施形態の積層型半導体装置の製造方法を示す断面図（その１）である。 Figure 2 (a) ~ (c) are sectional views showing a manufacturing method of a stacked semiconductor device of the first embodiment of the present invention (Part 1). 図３（ａ）〜（ｃ）は本発明の第１実施形態の積層型半導体装置の製造方法を示す断面図（その２）である。 Figure 3 (a) ~ (c) are sectional views showing a manufacturing method of a stacked semiconductor device of the first embodiment of the present invention (Part 2). 図４（ａ）及び（ｂ）は本発明の第１実施形態の積層型半導体装置の製造方法を示す断面図（その３）である。 4 (a) and (b) are sectional views showing a manufacturing method of a stacked semiconductor device of the first embodiment of the present invention (Part 3). 図５は本発明の第１実施形態の積層型半導体装置の製造方法で使用される電解めっき用の治具を示す平面図である。 Figure 5 is a plan view showing a jig for electrolytic plating used in the method of manufacturing a stacked semiconductor device of the first embodiment of the present invention. 図６は本発明の第１実施形態の積層型半導体装置の製造方法を示す断面図（その４）である。 6 is a sectional view showing a method of manufacturing a stacked semiconductor device of the first embodiment of the present invention (Part 4). 図７は本発明の第１実施形態の積層型半導体装置の製造方法を示す断面図（その５）である。 Figure 7 is a sectional view showing a method of manufacturing a stacked semiconductor device of the first embodiment of the present invention (Part 5). 図８は本発明の第１実施形態の積層型半導体装置の製造方法を示す断面図及び平面図（その６）である。 Figure 8 is a cross-sectional view and a plan view illustrating a method of manufacturing a stacked semiconductor device of the first embodiment of the present invention (Part 6). 図９は本発明の第１実施形態の積層型半導体装置の製造方法を示す断面図及び平面図（その７）である。 Figure 9 is a cross-sectional view and a plan view illustrating a method of manufacturing a stacked semiconductor device of the first embodiment of the present invention (Part 7). 図１０は本発明の第１実施形態の積層型半導体装置の製造方法を示す断面図（その８）である。 Figure 10 is a sectional view showing a method of manufacturing a stacked semiconductor device of the first embodiment of the present invention (Part 8). 図１１は本発明の第１実施形態の積層型半導体装置の製造方法を示す断面図（その９）である。 Figure 11 is a sectional view showing a method of manufacturing a stacked semiconductor device of the first embodiment of the present invention (Part 9). 図１２は本発明の第１実施形態の積層型半導体装置の製造方法を示す断面図（その１０）である。 Figure 12 is a sectional view showing a method of manufacturing a stacked semiconductor device of the first embodiment of the present invention (Part 10). 図１３は本発明の第１実施形態の積層型半導体装置を示す断面図及び平面図である。 Figure 13 is a cross-sectional view and a plan view illustrating a stacked type semiconductor device of the first embodiment of the present invention. 図１４（ａ）及び（ｂ）は本発明の第１実施形態の変形例の積層型半導体装置の製造方法を示す平面図である。 Figure 14 (a) and (b) are plan views showing a manufacturing method of a stacked semiconductor device of a modified example of the first embodiment of the present invention. 図１５は本発明の第１実施形態の積層型半導体装置を配線基板に実装する例を示す断面図である。 Figure 15 is a sectional view showing an example of mounting the stacked semiconductor device of the first embodiment of the present invention to the wiring board. 図１６は本発明の第１実施形態の積層型半導体装置を配線基板に実装する別の例を示す断面図である。 Figure 16 is a sectional view showing another example of mounting the stacked semiconductor device of the first embodiment of the present invention to the wiring board. 図１７は図１４の積層型半導体装置がモールド樹脂で封止された様子を示す断面図である。 Figure 17 is a sectional view showing a state in which the stacked semiconductor device in FIG 14 is sealed with a molding resin. 図１８（ａ）及び（ｂ）は本発明の第２実施形態の積層型半導体装置の製造方法を示す断面図（その１）である。 Figure 18 (a) and (b) are sectional views showing a manufacturing method of a stacked semiconductor device of the second embodiment of the present invention (Part 1). 図１９（ａ）及び（ｂ）は本発明の第２実施形態の積層型半導体装置の製造方法を示す断面図（その２）である。 Figure 19 (a) and (b) are sectional views showing a manufacturing method of a stacked semiconductor device of the second embodiment of the present invention (Part 2). 図２０（ａ）及び（ｂ）は本発明の第２実施形態の積層型半導体装置の製造方法を示す断面図（その３）である。 Figure 20 (a) and (b) are sectional views showing a manufacturing method of a stacked semiconductor device of the second embodiment of the present invention (Part 3). 図２１（ａ）及び（ｂ）は本発明の第２実施形態の積層型半導体装置の製造方法を示す断面図（その４）である。 Figure 21 (a) and (b) are sectional views showing a manufacturing method of a stacked semiconductor device of the second embodiment of the present invention (Part 4). 図２２は本発明の第２実施形態の積層型半導体装置の製造方法を示す断面図（その５）である。 Figure 22 is a sectional view showing a method of manufacturing a stacked semiconductor device of the second embodiment of the present invention (Part 5). 図２３は本発明の第２実施形態の積層型半導体装置の製造方法を示す断面図（その６）である。 Figure 23 is a sectional view showing a method of manufacturing a stacked semiconductor device of the second embodiment of the present invention (Part 6). 図２４は本発明の第２実施形態の積層型半導体装置の製造方法を示す断面図（その７）である。 Figure 24 is a sectional view showing a method of manufacturing a stacked semiconductor device of the second embodiment of the present invention (Part 7). 図２５は本発明の第２実施形態の積層型半導体装置の製造方法を示す平面図（その８）である。 Figure 25 is a plan view illustrating the manufacturing method of the stacked semiconductor device of the second embodiment of the present invention (Part 8). 図２６は本発明の第２実施形態の積層型半導体装置を示す断面図及び平面図である。 Figure 26 is a cross-sectional view and a plan view illustrating a stacked type semiconductor device of the second embodiment of the present invention.
本発明の実施形態を説明する前に、本発明に関連する関連技術の問題点について説明する。 Before describing embodiments of the present invention will be described problems of the related art related to the present invention. 図１は関連技術の積層型半導体装置を示す断面図である。 Figure 1 is a cross-sectional view of a stacked type semiconductor device of the related art.
図１に示すように、関連技術の積層型半導体装置を構成する配線基板１００では、絶縁基板２００の両面側に配線層３００がそれぞれ形成されている。 As shown in FIG. 1, the wiring board 100 constitute a stacked semiconductor device of the related art, a wiring layer 300 on both sides of the insulating substrate 200 are formed. 両面側の配線層３００は絶縁基板２００を貫通する貫通電極（不図示）を介して相互接続されている。 Wiring layers 300 on both surface sides are interconnected via a through electrode passing through the insulating substrate 200 (not shown). 絶縁基板２００の両面側には配線層３００のパッド部の上に開口部が設けられたソルダレジスト４００がそれぞれ形成されている。 On both surface sides of the insulating substrate 200 solder resist 400 in which opening portions are provided on the pad portion of the wiring layer 300 are formed.
配線基板１００の上には、４つの半導体チップ５００が積層されている。 On the wiring substrate 100, four semiconductor chips 500 are stacked. 各半導体チップ５００では、パッシベーション膜５４０と周縁側に配置された接続パッド５２０とを備えている。 In each of the semiconductor chip 500, and a connection pad 520 which is disposed in the passivation film 540 and the peripheral side. さらに、各半導体チップ５００の接続パッド５２０には外側に延在する金ワイヤ５６０が接続されている。 Furthermore, gold wire 560 extending outwardly is connected to the connection pads 520 of the semiconductor chip 500. 半導体チップ５００の両面及び側面は絶縁樹脂５８０で被覆されており、金ワイヤ５６０の先端部が絶縁樹脂５８０から外側に突出している。 Both surfaces and side surfaces of the semiconductor chip 500 is covered with the insulating resin 580, the tip of the gold wire 560 protrudes outwardly from the insulating resin 580.
そのような構造の半導体チップ５００がその接続パッド５２０が下側になって接着剤６００を介して積層されている。 Such semiconductor chip 500 structure is the connection pads 520 are laminated through the adhesive 600 becomes lower. そして、各半導体チップ５００の垂直方向に並んで配置された金ワイヤ５６０に銀ペーストからなる共通電極７００が接続されている。 Then, the common electrode 700 made of silver paste gold wire 560 arranged in the vertical direction of the semiconductor chip 500 is connected. 図１の部分平面模式図に示すように、半導体チップ５００の一辺には複数の共通電極７００が相互に分離されて設けられる。 As it is shown in a partial schematic plan view of FIG. 1, a plurality of common electrodes 700 are provided separated from each other in one side of the semiconductor chip 500.
そして、積層された半導体チップ５００はモールド樹脂７２０によって封止されており、半導体チップ５００同士の隙間にもモールド樹脂７２０が充填されている。 Then, the semiconductor chip 500 are stacked is sealed by a mold resin 720, the molding resin 720 is filled in the gaps of the semiconductor chip 500 to each other.
関連技術の積層型半導体装置では、側面に設けられる共通電極７００は、ディスペンサなどによって銀（Ａｇ）ペーストを塗布して形成される。 In stacked semiconductor device of the related art, a common electrode 700 provided on the side surface is formed by applying a silver (Ag) paste by a dispenser. 銀ペーストを塗布する方法では、横方向への濡れ広がりを制御できないため、半導体チップ５００の接続パッド５２０のピッチが１５０μｍ以下に狭小化されると、共通電極７００同士が繋がって電気ショートを引き起こす問題がある。 In the method of applying a silver paste, can not control the wetting and spreading in the lateral direction, the pitch of the connection pads 520 of the semiconductor chip 500 is narrowed to 150μm or less, a problem of causing electrical shorting connected common electrodes 700 to each other there is.
また、ディスペンサのノズルを１００μｍ以下に設定して狭小化に対応させる方法があるが、ノズルが細くなると目詰まりが起こりやすく、安定して共通電極を形成することは困難である。 Although by setting the nozzle of the dispenser to 100μm or less there is a method to cope with narrowing the nozzle is the clogging easily occurs thin, it is difficult to stably form a common electrode.
また、銀から形成される共通電極７００はエレクトロマイグレーション耐性が十分ではなく、エレクトロマイグレーション耐性が十分に得られる金属材料を使用することが望まれる。 Further, the common electrode 700 formed of silver is not sufficient electromigration resistance is desired that the electromigration resistance uses a sufficiently obtained metallic material.
以下に説明する本実施形態の半導体装置は、前述した不具合を解消することができる。 The semiconductor device of this embodiment can solve the problem mentioned above described below.
図２〜図１２は本発明の第１実施形態の積層型半導体装置の製造方法を示す断面図（一部平面図）、図１３は同じく積層型半導体装置を示す断面図及び平面図である。 FIGS 12 is a sectional view showing a manufacturing method of a stacked semiconductor device of the first embodiment of the present invention (partial plan view), FIG. 13 is a likewise cross-sectional view and a plan view illustrating a stacked type semiconductor device.
図２（ａ）に示すように、まず、個々の半導体チップを得るための多数のチップ領域Ａを備えた厚みが７２５μｍ程度のシリコンウェハ１０を用意する。 As shown in FIG. 2 (a), first, a thickness with multiple chips area A to obtain the individual semiconductor chips is prepared a silicon wafer 10 of about 725 .mu.m. 図２（ａ）ではシリコンウェハ１０の２つのチップ領域Ａが部分的に描かれている。 Two chips region A of the silicon wafer 10 in FIGS. 2 (a) is partially depicted. シリコンウェハ１０の各チップ領域Ａには、トランジスタやそれに接続された多層配線などが設けられたデバイス回路１２が形成されている。 Each chip region A of the silicon wafer 10, device circuitry 12 such as transistors and connected multilayer wiring thereto is provided is formed.
シリコンウェハ１０の上部には多層配線に接続された接続パッド１４が形成されている。 On top of the silicon wafer 10 connection pads 14 connected to the multilayer wiring is formed. さらに、接続パッド１４上に開口部１６ａが設けられたパッシベーション膜１６がシリコンウェハ１０の上に形成されている。 Further, a passivation film 16 an opening 16a is provided on the connection pads 14 are formed on the silicon wafer 10.
本実施形態では、シリコンウェハ１０からＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどの半導体チップ（メモリチップ）が得られる。 In this embodiment, DRAM silicon wafer 10, SRAM, a semiconductor chip such as a flash memory (memory chip) can be obtained.
次いで、図２（ｂ）に示すように、シリコンウェハ１０の背面側をグラインダなどで研削することにより、シリコンウェハ１０の厚みを５０μｍ程度に薄型化する。 Then, as shown in FIG. 2 (b), by grinding the back side of the silicon wafer 10 grinder or the like, to thin the thickness of the silicon wafer 10 to approximately 50 [mu] m.
続いて、図２（ｃ）に示すように、シリコンウェハ１０をダイシングテープ１５の上に配置して仮固定し、ダイシング装置のブレード（不図示）によって各チップ領域Ａが得られるようにシリコンウェハ１０を切断する。 Subsequently, as shown in FIG. 2 (c), temporarily fixed and positioned on the dicing tape 15 to the silicon wafer 10, a silicon wafer as each chip area A by the blade (not shown) of the dicing apparatus to obtain 10 to cut.
これにより、シリコンウェハ１０が個々のシリコン部１０ａに分割され、ダイシングテープ１５の上に相互に分離された多数の半導体チップ５が並んで配置される。 Thus, is divided into the silicon wafer 10 individual silicon portion 10a, a number of semiconductor chips 5 which are separated from each other are arranged side by side on the dicing tape 15. このとき、ダイシング装置のブレードの厚みは１００μｍ程度に設定され、半導体チップ５同士の間隔は１００μｍ程度となる。 At this time, the blade thickness of the dicing machine is set to about 100 [mu] m, the semiconductor chip 5 distance between is about 100 [mu] m.
さらに、図３（ａ）に示すように、多数の半導体チップ５の上に保護テープ１７を貼付した後に、下側のダイシングテープ１５を除去する。 Furthermore, as shown in FIG. 3 (a), after sticking a protective tape 17 on a plurality of semiconductor chips 5, to remove the lower of the dicing tape 15.
続いて、図３（ｂ）に示すように、半硬化状態（Ｂステージとも呼ばれる）の樹脂フィルムを各半導体チップ５の下面に押圧しながら貼付する。 Subsequently, as shown in FIG. 3 (b), the resin film a semi-cured state (also called B stage) is affixed while pressing the lower surface of each semiconductor chip 5. これにより、半導体チップ５同士の間の領域が樹脂層１８（絶縁層）で埋め込まれると共に、半導体チップ５の下面に樹脂層１８（絶縁層）が形成される。 Thus, the area between the semiconductor chip 5 to each other with are filled with the resin layer 18 (insulating layer), the resin layer 18 (insulating layer) on the lower surface of the semiconductor chip 5 is formed. 樹脂層１８の下面は全体にわたって平坦化されて形成される。 The lower surface of the resin layer 18 is formed is flattened throughout.
あるいは、液状樹脂をスピンコートなどによって塗布することにより、同様な樹脂層１８を形成してもよい。 Alternatively, by applying a liquid resin by spin coating, it may be formed similar resin layer 18. 樹脂層１８は半導体チップ５が積層されるまで半硬化状態が維持される。 The resin layer 18 is semi-cured state is maintained until the semiconductor chip 5 is stacked.
さらに、図３（ｃ）に示すように、ダイシング装置のブレード７によって半導体チップ５同士の間の領域に埋め込まれた樹脂層１８の中央部を厚み方向に貫通加工して切断する。 Furthermore, as shown in FIG. 3 (c), cutting the central portion of the dicing apparatus blade 7 by the semiconductor chip 5 with each other layer resin embedded in a region between 18 and drilled through in the thickness direction. これにより、半導体チップ５の側面及び下面が樹脂層１８で被覆された状態となる。 Thus, a state where the side surface and the lower surface of the semiconductor chip 5 is coated with a resin layer 18.
ダイシング装置のブレード７の厚みが４０μｍ程度に設定される場合は、半導体チップ５同士の間隔が１００μｍ程度であることから、半導体チップ５の側面に３０μｍ程度の樹脂層１８が残される。 When the thickness of the blade 7 of the dicing machine is set to approximately 40μm, since the semiconductor chip 5 distance to each other is about 100 [mu] m, 30 [mu] m approximately resin layer 18 is left on the side surface of the semiconductor chip 5.
その後に、図４（ａ）に示すように、各半導体チップ５を仮固定する保護テープ１７を除去し、多数の半導体チップ５をピックアップしてトレイ（不図示）の上に並べる。 Then, as shown in FIG. 4 (a), the protective tape 17 for temporarily fixing the semiconductor chip 5 is removed, arranged on a tray (not shown) to pick up a number of semiconductor chips 5.
さらに、図４（ｂ）に示すように、半導体チップ５の接続パッド１４に接続されるワイヤ端子２０を半導体チップ５の外側に延在させて形成する。 Furthermore, as shown in FIG. 4 (b), formed by extending a wire terminal 20 which is connected to the connection pads 14 of the semiconductor chip 5 to the outside of the semiconductor chip 5. ワイヤ端子２０としては、金（Ａｕ）ワイヤ又はアルミニウム（Ａｌ）ワイヤなどが使用され、ワイヤボンディング法に基づいて形成される。 The wire terminals 20, such as gold (Au) wires or aluminum (Al) wire is used, is formed on the basis of the wire bonding method.
第１実施形態で使用される半導体チップ５では、シリコン部１０ａの下面と側面が樹脂層１８（絶縁層）で被覆されており、ワイヤ端子２０は樹脂層１８で被覆されておらず露出した状態となっている。 State the semiconductor chip 5 is used in the first embodiment, the lower surface and the side surface of the silicon portion 10a is covered with a resin layer 18 (insulating layer), the wire terminal 20 is exposed not covered by the resin layer 18 It has become.
後述するように、本実施形態では、図４（ｂ）の半導体チップ５が複数個で積層されて、その側面に各ワイヤ端子２０が垂直方向に並んで配置される。 As described later, in the present embodiment, the semiconductor chip 5 shown in FIG. 4 (b) are laminated in plurality, each wire terminals 20 are aligned in the direction perpendicular to the side surface. そして、それらのワイヤ端子２０に接続される共通電極が電解めっきによって立設して形成される。 The common electrode connected to their wire terminals 20 are formed by upright by electroplating. 図５にはそのときに使用される電解めっき用の治具３０が示されている。 Jig 30 is shown for electrolytic plating is used at that time in Fig.
図５に示すように、治具３０は、シリコンウェハ３０ａにその厚み方向に貫通する複数の開口部３２が設けられて構成される。 As shown in FIG. 5, the jig 30 is configured by a plurality of openings 32 penetrating in the thickness direction to the silicon wafer 30a is provided. 開口部３２はその外周に半円状に外側に突出する複数の突出開口部３４を備えて形成される。 Opening 32 is formed with a plurality of protruding openings 34 projecting outward in a semicircular shape on the outer periphery. 突出開口部３４は前述した半導体チップ５のワイヤ端子２０に対応する部分に切り込まれている。 Protruding opening 34 is cut in a portion corresponding to the wire terminal 20 of the semiconductor chip 5 as described above.
開口部３２の突出開口部３４を除く四角部は、半導体チップ５が配置される際に所定のクリアランスが確保されるように、樹脂層１８を含む半導体チップ５のサイズより一回り大きく設定される。 Rectangular portion excluding the protruding opening 34 of the opening 32, so that the semiconductor chip 5 is ensured a predetermined clearance when placed, is set larger slightly than the size of the semiconductor chip 5 including the resin layer 18 .
図５の治具３０を作成する方法としては、まず、シリコンウェハ３０ａの上にフォトリソグラフィによって開口部が設けられたレジストなどのマスクを形成する。 As a method for creating a fixture 30 of FIG. 5, first, a mask such as a resist having an opening provided by photolithography on the silicon wafer 30a. その後に、マスクの開口部を通して異方性ドライエッチング（ＲＩＥなど）によってシリコンウェハ３０ａを貫通加工することにより、突出開口部３４を備えた開口部３２を容易に形成することができる。 Then, by penetrating processing a silicon wafer 30a by anisotropic dry etching (such as RIE) through the openings of the mask, the opening 32 having a protruding opening 34 can be easily formed.
治具３０をシリコンウェハ３０ａから形成する例を説明したが、絶縁性の材料から治具３０を形成してもよい。 The jig 30 has been described an example of forming a silicon wafer 30a, it may be formed jig 30 of an insulating material. あるいは、導電性の金属から治具３０を形成してもよく、この場合は、突出開口部３４を備えた開口部３２を絶縁樹脂層などでコーティングして使用される。 Alternatively, may be a conductive metal to form the jig 30, this case is used an opening 32 having a protruding opening 34 is coated with an insulating resin layer.
また、加工方法としては、ドライエッチングの他に、プレス加工などを用いた打ち抜き（型抜き）などにより、突出開口部３４を備えた開口部３２を形成することができる。 As the processing method, in addition to the dry etching, such as by punching (stamping) using, for example, press working, it is possible to form an opening 32 having a protruding opening 34.
次いで、図６に示すように、銅板などのめっき給電部材４０の上に接着剤４２を介して上記した治具３０を配置する。 Then, as shown in FIG. 6, placing the jig 30 described above via the adhesive 42 on the plating power feeding members 40 such as a copper plate. 図６では、図５の治具３０の一つの開口部３２の周りの断面が部分的に示されている。 In Figure 6, the cross-section of around one opening 32 of the jig 30 of FIG. 5 it is partially shown.
続いて、治具３０の開口部３２の底部の接着剤４２の上に、半導体チップ５を積層して配置する。 Subsequently, onto the adhesive 42 at the bottom of the opening 32 of the jig 30 is disposed by stacking a semiconductor chip 5. 図６の例では、３つの半導体チップ５を積層しているが、半導体チップ５の積層数は任意に設定できることはいうまでもない。 In the example of FIG. 6, but by stacking three semiconductor chips 5, the number of stacked semiconductor chips 5 can of course be set arbitrarily.
図５に示したように、治具３０には多数の開口部３２を設けることができ、多数の開口部３２に半導体チップ５がそれぞれ積層される。 As shown in FIG. 5, the jig 30 can be provided with a number of openings 32, the semiconductor chip 5 to the number of openings 32 are laminated, respectively.
さらに、積層された半導体チップ５を上側からプレス（加圧）することにより、下側の半導体チップ５のワイヤ端子２０を上側の半導体チップ５の未硬化状態の樹脂層１８に埋設させる。 Further, by pressing (pressurizing) the semiconductor chip 5 that is stacked from above, thereby burying the wire terminal 20 of the lower semiconductor chip 5 in the resin layer 18 in the uncured state of the upper semiconductor chip 5. その後に、積層された半導体チップ５をキュア（加熱処理）することにより、半導体チップ５の側面及び下面の未硬化状態の樹脂層１８を硬化させて上下側の半導体チップ５を接着させる。 Then, by the semiconductor chip 5 that is laminated to cure (heat treatment), it is cured to bond the semiconductor chip 5 of the upper and lower side of the resin layer 18 of uncured side and the lower surface of the semiconductor chip 5.
これにより、３つの積層された半導体チップ５は硬化した樹脂層１８によって一体化されて積層チップ構造体６となり、治具３０の開口部３２の底部に仮固定される。 Thus, it integrated in the semiconductor chip 5 that is three laminated with the resin layer 18 and cured multilayer chip structure 6, and the is temporarily fixed to the bottom of the opening 32 of the jig 30. そして、各半導体チップ５の各ワイヤ端子２０は積層チップ構造体６の側面の樹脂層１８から外側に突出して露出した状態で垂直方向に並んで配置される。 Each wire terminals 20 of the semiconductor chip 5 is arranged in the vertical direction in a state where the side surface of the resin layer 18 of the laminated chip structure 6 is exposed to protrude outwardly.
なお、外部で作成した積層チップ構造体６を治具３０の開口部３２に配置してもよく、治具３０の開口部３２に積層チップ構造体６を形成すればよい。 Incidentally, may be arranged stacked chip structure 6 which is created outside the opening 32 of the jig 30 may be a stacked chip structure 6 in the opening 32 of the jig 30.
図７には、図６の構造体を上側からみた様子が示されている。 Figure 7 shows how the saw structure of Figure 6 from above. 図７に示すように、積層チップ構造体６は、治具３０の開口部３２のうち突出開口部３４を除く四角部の側面との間にクリアランスｃ（隙間）が設けられた状態で配置される。 As shown in FIG. 7, the laminated chip structure 6 is arranged in a state where a clearance c (gap) is provided between the side surface of the rectangular portion excluding the protruding opening 34 of the opening 32 of the jig 30 that.
そして、積層チップ構造体６の四辺から外側に突出する複数のワイヤ端子２０が治具３０の突出開口部３４の中央部に配置される。 A plurality of wires terminals 20 projecting outwardly from the four sides of the laminated chip structure 6 is disposed in the center of the projected opening 34 of the jig 30. 例えば、クリアランスｃは５μｍ程度に設定され、積層チップ構造体６と治具３０の突出開口部３４の最外側面との間隔ｄは５０μｍ程度に設定される。 For example, the clearance c is set to about 5 [mu] m, the distance d between the outermost surface of the laminated chip structure 6 and the protrusion opening 34 of the jig 30 is set to about 50 [mu] m.
前述したように、治具３０の開口部３２は、フォトリソグラフィ及び異方性ドライエッチングによって容易に形成することができる。 As described above, the opening 32 of the jig 30 can be easily formed by photolithography and anisotropic dry etching. このため、治具３０の開口部３２の突出開口部３４を半導体チップ５のワイヤ端子２０の位置に合わせて精度よく形成することができる。 Therefore, it is possible to accurately form the combined projected opening 34 of the opening 32 of the jig 30 to the position of the semiconductor chip 5 of the wire terminal 20.
しかも、半導体チップ５は、治具３０の開口部３２にクリアランスｃをもって配置されるので、高度な位置合わせ技術を使用することなく、半導体チップ５を治具３０の開口部３２に配置することができると同時に、半導体チップ５のワイヤ端子２０を突出開口部３４に配置することができる。 Moreover, the semiconductor chip 5, since it is arranged with a clearance c in the opening 32 of the jig 30, without using an advanced alignment technology, is possible to arrange the semiconductor chip 5 to the opening 32 of the jig 30 can at the same time, it is possible to arrange the wire terminals 20 of the semiconductor chip 5 to the projection opening 34.
なお、図７のように半導体チップ５の四辺が治具３０の開口部３２の側面に接触しないように配置することもできるし、あるいは、半導体チップ５の一角を治具３０の開口部３２の一角に押し当てて配置するようにしてもよい。 Incidentally, can either be four sides of the semiconductor chip 5 as shown in FIG. 7 is arranged so as not to contact the side surface of the opening 32 of the jig 30, or the corner of the semiconductor chip 5 of the opening 32 of the jig 30 it may be arranged pressed against the corner.
次いで、図８に示すように、レーザ又は酸素プラズマにより積層チップ構造体６と治具３０の開口部３２の側面との間に露出する接着剤４２を除去してめっき給電部材４０を露出させる。 Then, as shown in FIG. 8, thereby exposing the plating power feeding member 40 to remove the adhesive 42 exposed between the laser or oxygen plasma by the side surface of the stacked chip structure 6 and the opening 32 of the jig 30.
図８の平面図を加えて参照すると、積層チップ構造体６と治具３０の開口部３２の側面との間にはクリアランスｃが設けられているので、治具３０の突出開口部３４内だけではなく、隣り合う突出開口部３４の間のクリアランスｃの部分の接着剤４２が除去される（図８の平面図のハッチング領域）。 Referring added a plan view of FIG. 8, since the clearance c is provided between the side surface of the stacked chip structure 6 and the opening 32 of the jig 30, only within the projected opening 34 of the jig 30 rather, adhesive 42 portion of the clearance c between the protruding adjacent the opening 34 is removed (hatched area in plan view of FIG. 8).
次いで、図９の断面図及び平面図に示すように、めっき給電部材４０をめっき給電経路に利用する電解めっきにより、積層チップ構造体６と治具３０の開口部３２の側面との間隔ｄ及びクリアランスｃに銅めっきを施す。 Then, as shown in a sectional view and a plan view of FIG. 9, the electroplating utilizing the plating power feeding member 40 as a plating power feeding path, the distance d and the side surface of the stacked chip structure 6 and the opening 32 of the jig 30 copper plating is performed to clearance c. 間隔ｄ及びクリアランスｃに露出するめっき給電部材４０の上から銅めっきが上方向に順次成長していく。 Copper plating sequentially grown upward from the top of the plating power feeding member 40 which is exposed to the distance d and clearance c.
これにより、積層チップ構造体６と治具３０の突出開口部３４の側面との間隔ｄに外側に突出する突出金属部５０ａが立設して形成される。 Thus, the protruding metal portion 50a protruding outward is formed by standing on the distance d between the side surface of the stacked chip structure 6 and the protrusion opening 34 of the jig 30. また、積層チップ構造体６と治具３０の開口部３２の側面とのクリアランスｃに突出金属部５０ａに繋がる薄膜の繋り部５０ｂが同時に形成される。 Also, barbs 50b of the thin film leading to the protruding metal portion 50a on the clearance c between the side surface of the laminated chip structure 6 and the opening 32 of the jig 30 are formed at the same time.
図９の平面図を参照するように、突出金属部５０ａは積層チップ構造体６のワイヤ端子２０を包み込むように形成される。 To refer to the plan view of FIG. 9, the protruding metal portion 50a is formed so as to surround the wire terminals 20 of the stacked chip structure 6.
後述するように、突出金属部５０ａは相互に分離されて積層チップ構造体６のワイヤ端子２０に接続される共通電極となる。 As described later, the protruding metal portion 50a becomes a common electrode connected to the wire terminals 20 of the stacked chip structure 6 are separated from each other.
前述したように、積層チップ構造体６は治具３０の多数の開口部３２に配置されており、多数の積層チップ構造体６の側面に一括して突出金属部５０ａ及び繋り部５０ｂが形成される。 As described above, a number of which is disposed in the opening 32, a large number of stacked chips protruding metal collectively on the sides of the structure 6 portions 50a and barbs 50b formed of stacked chip structure 6 jig 30 It is.
次いで、図１０に示すように、めっき給電部材４０（銅板）をウェットエッチングによって除去する。 Then, as shown in FIG. 10, the plating feeding member 40 (copper plate) is removed by wet etching. さらに、図１１に示すように、酸素プラズマによって接着剤４２を除去する。 Furthermore, as shown in FIG. 11, to remove the adhesive 42 by oxygen plasma. エポキシ系又はポリイミド系の接着剤４２を使用することにより、酸素プラズマで容易に除去することができる。 By using the adhesive 42 of epoxy or polyimide, it can be easily removed by oxygen plasma.
続いて、図１２に示すように、図１１の構造体から治具３０を取り外すことにより、積層チップ構造体６の側面に形成された突出金属部５０ａ及び繋り部５０ｂを露出させる。 Subsequently, as shown in FIG. 12, by removing the jig 30 from the structure of FIG. 11, exposing the laminated chip protruding metal formed on the side surface of the structure 6 portions 50a and barbs 50b.
このとき、突出金属部５０ａ及び繋り部５０ｂは積層チップ構造体６の樹脂層１８には密着性よく形成され、治具３０（シリコン）とは単に接している状態であるため、治具３０を容易に取り外すことができる。 In this case, since the protruding metal portion 50a and the barbs 50b to the resin layer 18 of the laminated chip structure 6 is formed with good adhesion, is a state in which mere contact with the jig 30 (silicon), the jig 30 it can be removed easily.
次いで、図１２の構造体の突出金属部５０ａ及び繋り部５０ｂをウェットエッチングによって、繋り部５０ｂが消失するまでエッチバックすることにより、突出金属部５０ａを相互に分離する。 Then, by wet etching the protruding metal portion 50a and the barbs 50b of the structure of Figure 12, by etching back until the barbs 50b disappears, to separate the protruding metal portion 50a to each other.
これにより、図１３に示すように、積層チップ構造体６の垂直方向に配置された各ワイヤ端子２０の郡にそれぞれ独立して接続される共通電極５０が得られる。 Thus, as shown in FIG. 13, the common electrode 50 connected independently to the county of each wire terminal 20 which is arranged in the vertical direction of the laminated chip structure 6 can be obtained.
前述した図７のように、積層チップ構造体６が治具３０の開口部３２に配置される場合は（クリアランスｃ：５μｍ、間隔ｄ：５０μｍ）、突出金属部５０ａ及び繋り部５０ｂを外面から５μｍ以上エッチングすることにより、各ワイヤ端子２０に独立して接続される共通電極５０をそれぞれ得ることができる。 As shown in FIG. 7 described above, if the stacked chip structure 6 is disposed in the opening 32 of the jig 30 (clearance c: 5 [mu] m, distance d: 50 [mu] m), the outer surface of the protruding metal portion 50a and the barbs 50b by etching or 5μm from the common electrode 50 connected independently to the respective wire terminals 20 can be obtained respectively.
このとき、突出金属部５０ａも同時にエッチングされるが、突出金属部５０ａの突出厚みや幅が繋り部５０ｂよりかなり厚いため、特に問題は発生しない。 At this time, the protruding metal portion 50a is also etched simultaneously, since substantially thicker than the projection thickness and width barbs 50b of the protruding metal portion 50a, in particular there is no problem.
なお、好適な例として、銅めっき層から共通電極５０を形成したが、金（Ａｕ）めっき層やニッケル（Ｎｉ）めっき層などの電解めっきで形成される各種の金属から共通電極５０を形成することができる。 As a preferred example, it has formed the common electrode 50 from the copper plating layer to form the common electrode 50 from a variety of metal formed by electroless plating such as gold (Au) plating layer and a nickel (Ni) plating layer be able to.
前述した形態では、突出金属部５０ａ及び繋り部５０ｂをエッチバックすることにより共通電極５０を形成している。 In the above-described embodiment, to form a common electrode 50 by etching back the protruding metal portion 50a and the barbs 50b. 以下に説明する第１実施形態の変形例の製造方法を採用することにより、エッチバックを省略することができる。 By adopting the manufacturing method of the modification of the first embodiment described below, it is possible to omit the etch back.
変形例の製造方法では、図１４（ａ）に示すように、まず、図６及び図７の工程の後（治具３０の開口部３２に積層チップ構造体６を配置した後）に、積層チップ構造体６と治具３０の開口部３２の側面との全ての隙間（クリアランスｃ及び間隔ｄ）に樹脂体４４を積層チップ構造体６の上部までディスペンサなどで充填する（点ハッチング部）。 In the manufacturing method of the modification, as shown in FIG. 14 (a), first, after the step of FIG. 6 and FIG. 7 (after placing the stacked chip structure 6 in the opening 32 of the jig 30), stacked all of the gap between the side surface of the chip structure 6 and the opening 32 of the jig 30 is filled with a dispenser in (clearance c and interval d) a resin member 44 to the top of the stacked chip structure 6 (point hatched portion). 樹脂体４４としては、剥離可能なレジストなどを使用することができる。 The resin member 44, and the like can be used strippable resist.
次いで、図１４（ｂ）に示すように、レーザ又フォトエッチング（ＲＩＥなどの異方性ドライエッチング）によって、積層チップ構造体６と治具３０の突出開口部３４の側面との間隔ｄに充填された樹脂体４４及びその下の接着剤４２を除去することにより、めっき給電部材４０を露出させる。 Then, as shown in FIG. 14 (b) filled with a laser also photoetching (anisotropic dry etching such as RIE), the distance d between the side surface of the stacked chip structure 6 and the protrusion opening 34 of the jig 30 by removing the resin body 44 and the adhesive 42 underneath it is to expose the plating power feeding member 40.
これにより、クリアランスｃが樹脂体４４で部分的に埋め込まれるので、クリアランスｃからの電解めっきの成長を阻止することができる。 Thus, the clearance c is partially embedded in the resin body 44, it is possible to inhibit the growth of electrolytic plating from the clearance c.
その後に、図１４（ｂ）の状態で、電解めっきを行うことにより、クリアランスｃを除く間隔ｄの領域のみに銅めっき層からなる突出金属部５０ａ（図９の平面図参照）がワイヤ端子２０に接続されて形成される。 Thereafter, in the state in FIG. 14 (b), by performing the electrolytic plating, (see the plan view of FIG. 9) protruding metal portion 50a made of a copper-plated layer only in the region of the distance d with the exception of the clearance c is the wire terminal 20 is connected is formed.
そして、前述したようにめっき給電部材４０及び接着剤４２を除去し、治具３０を取り外した後に、樹脂体４４が除去される。 Then, to remove the plating power feeding member 40 and the adhesive 42 as described above, after removal of the jig 30, the resin body 44 is removed.
このような手法を採用することにより、突出金属部５０ａに繋がる繋り部５０ｂが形成されないので、エッチバックすることなく突出金属部５０ａを共通電極５０とすることができる。 By adopting such a technique, since the barbs 50b is not formed leading to protruding metal portion 50a, it may be a common electrode 50 a protruding metal portion 50a without etching back.
以上により、第１実施形態の積層型半導体装置１が得られる。 Thus, a stacked semiconductor device 1 of the first embodiment can be obtained.
以上説明したように、第１実施形態の積層型半導体装置の製造方法では、治具３０の開口部３２の突出開口部３４によって積層チップ構造体６のワイヤ端子２０の周りに三次元的なめっき空間を構成し、電解めっきによってめっき空間に共通電極５０を形成している。 As described above, in the manufacturing method of the stacked semiconductor device of the first embodiment, three-dimensional plating around the wire terminals 20 of the stacked chip structure 6 by projecting the opening 34 of the opening 32 of the jig 30 configure space to form a common electrode 50 in the plating section by electroplating.
従って、銀ペーストを塗布して共通電極を形成する方法と違って、共通電極が不必要に横方向に広がって形成されることがないので、半導体チップ５の接続パッド１４の狭ピッチ化（接続パッド１４のピッチ：１００〜５０μｍ）に対応できるようになる。 Therefore, unlike the method of the silver paste is applied to form a common electrode, since no common electrode is formed spreads unnecessarily laterally narrower pitch of the connection pads 14 of the semiconductor chip 5 (connection pitch of the pad 14: be able to correspond to 100~50μm).
また、エレクトロマイグレーション耐性に優れた銅めっき層から共通電極５０を容易に形成できるので、エレクトロマイグレーションに強く信頼性の高い共通電極５０を構成することができる。 Further, it is possible to so easily form the common electrode 50 of a copper plating layer having excellent electromigration resistance, constituting the common electrode 50 strongly reliable electromigration.
また、本実施形態の製造方法では、多数の開口部３２を備えた電解めっき用の治具３０を使用できるので、多数の開口部３２に半導体チップ５をそれぞれ積層して配置できる。 Further, in the manufacturing method of the present embodiment, since the jig 30 for electrolytic plating having a number of openings 32 can be used, many of the semiconductor chip 5 to the opening 32 can be arranged by stacking respectively. 従って、多数の積層チップ構造体６の側面に一括で共通電極５０を形成できるので、生産効率の向上及び低コスト化を図ることができる。 Accordingly, it is possible to form the common electrode 50 collectively to a number of side surface of the stacked chip structure 6, it is possible to improve and cost of the production efficiency.
図１３に示すように、第１実施形態の積層型半導体装置１では、３つの同一の半導体チップ５が積層されている。 As shown in FIG. 13, the stacked semiconductor device 1 of the first embodiment, three identical semiconductor chip 5 are laminated. 半導体チップ５は好適にはメモリチップからなる。 The semiconductor chip 5 is made of a memory chip is preferably. 各半導体チップ５では、シリコン部１０ａにデバイス回路１２が形成されており、デバイス回路１２は上部に配置された接続パッド１４に接続されている。 In each of the semiconductor chips 5, and the device circuit 12 is formed in the silicon part 10a, the device circuit 12 is connected to the connection pad 14 which is placed on top. さらに、接続パッド１４上に開口部１６ａが設けられたソルダレジスト１６が形成されている。 Further, the solder resist 16 in which opening portions 16a are provided on the connection pads 14 are formed.
積層された半導体チップ５の間には樹脂層１８（絶縁層）が充填されている。 Between the stacked semiconductor chips 5 resin layer 18 (insulating layer) is filled. また、各半導体チップ５の側面及び最下の半導体チップ５の下面が樹脂層１８（絶縁層）で被覆されている。 The lower surface of the side surface and bottom of the semiconductor chip 5 of the semiconductor chip 5 is coated with a resin layer 18 (insulating layer). このようにして、積層された半導体チップ５は樹脂層１８によって相互に電気絶縁された状態で一体化されて、積層チップ構造体６が構成される。 In this way, the semiconductor chip 5 that is laminated are integrally in a state of being electrically insulated from each other by the resin layer 18, it is composed of stacked chip structure 6.
さらに、接続パッド１４には半導体チップ５の外側に延在するワイヤ端子２０が接続されている。 Further, the wire terminals 20 that extends outside of the semiconductor chip 5 is connected to the connection pads 14. 接続パッド１４は半導体チップ５の周縁部にペリフェラル型で配置されており、ワイヤ端子２０は半導体チップ５の四辺から外側に突出している。 Connection pads 14 are arranged in a peripheral type on the peripheral portion of the semiconductor chip 5, the wire terminal 20 protrudes outwardly from the four sides of the semiconductor chip 5.
上面が樹脂層１８に埋め込まれた半導体チップ５では、ワイヤ端子２０は樹脂層１８に埋め込まれており、半導体チップ５の側方の樹脂層１８内から外側に突出して形成されている。 In the semiconductor chip 5 upper surface is buried in the resin layer 18, the wire terminal 20 is embedded in the resin layer 18 is formed to protrude outwardly from the side of the resin layer within 18 of the semiconductor chip 5. また、最上の半導体チップ５では、その上面は樹脂層１８で被覆されておらず、ワイヤ端子２０は露出した状態で側方の樹脂層１８から外側に突出して形成されている。 Further, the uppermost semiconductor chip 5, the upper surface thereof is not coated with a resin layer 18, the wire terminals 20 is formed to protrude from the side of the resin layer 18 on the outside in a state of being exposed.
図１３の平面図を加えて参照すると、積層チップ構造体６の側面に垂直方向に並んで配置された複数のワイヤ端子２０の群に共通電極５０が接続されている。 Referring added a plan view of FIG. 13, the common electrode 50 to the group of the plurality of wires terminals 20 which are arranged in the direction perpendicular to the side surface of the stacked chip structure 6 is connected. 積層チップ構造体６の四辺に複数の共通電極５０が分離されて設けられている。 Common electrode 50 a plurality of the four sides of the stack chip structure 6 is provided to be separated. 共通電極５０は積層チップ構造体６の電源ライン、グランドライン及び信号ラインなどの側面共通配線として機能する。 The common electrode 50 serves as a side common wirings such as power supply lines, ground lines and signal lines of the stacked chip structure 6.
前述したように、共通電極５０は治具３０を使用する電解めっきによって形成される。 As described above, the common electrode 50 is formed by electrolytic plating using the jig 30. このため、銀ペーストを塗布する方法よりも半導体チップ５の接続パッド１４の狭小化に対応することができる。 Therefore, than a method of applying a silver paste can correspond to narrowing of the connection pads 14 of the semiconductor chip 5.
また、共通電極５０を銅めっき層から形成できるので、エレクトロマイグレーション耐性に優れた信頼性の高い共通電極５０を構成することができる。 Further, the common electrode 50 can be formed from a copper plating layer, it is possible to configure the common electrode 50 highly superior reliability electromigration resistance. 銅めっき層の他に、電解めっきで形成される金（Ａｕ）めっき層やニッケル（Ｎｉ）めっき層などから共通電極５０を形成してもよい。 Other copper plating layer may be formed a common electrode 50 from gold (Au) plating layer and a nickel (Ni) plating layer formed by electrolytic plating.
次に、第１実施形態の積層型半導体装置１を配線基板に実装する例について説明する。 Next, an example of mounting the multilayer type semiconductor device 1 of the first embodiment on a wiring board.
図１５に示すように、まず、積層型半導体装置１を実装するための配線基板６０を用意する。 As shown in FIG. 15, first, a wiring substrate 60 for mounting a stacked semiconductor device 1. 配線基板６０では、絶縁基板６２の両面側に配線層６４がそれぞれ形成されている。 In the wiring board 60, wiring layer 64 are formed on both sides of the insulating substrate 62. 絶縁基板６２にはその厚み方向に貫通する貫通電極６６が形成されており、両面側の配線層６４は貫通電極６６を介して相互接続されている。 The insulating substrate 62 has the through electrode 66 is formed to penetrate in the thickness direction, the wiring layers 64 on both surface sides are interconnected via the through electrode 66.
絶縁基板６２の両面側には、配線層６４のパッド部の上に開口部６８ａが設けられたソルダレジスト６８がそれぞれ形成されている。 On both sides of the insulating substrate 62, a solder resist 68 in which opening portions 68a are provided on the pad portion of the wiring layer 64 are formed. さらに、両面側のソルダレジスト６８の開口部６８ａ内の配線層６４のパッド部には、Ｎｉ／Ａｕ層などからなる接続部６４ａがそれぞれ形成されている。 Furthermore, the pad portion of the wiring layer 64 in the opening 68a of the solder resist 68 on both surface sides, the connecting portion 64a made of Ni / Au layer are formed.
また、積層型半導体装置１の共通電極５０の上下面及び側面に無電解Ｎｉ／Ａｕめっき層などからなるコンタクト層５２が形成される。 The contact layer 52 made of an electroless Ni / Au plating layer on the upper and lower surfaces and side surfaces of the common electrode 50 of the stacked semiconductor device 1 is formed.
そして、積層型半導体装置１の共通電極５０の下面側のコンタクト層５２がはんだ電極７０によって配線基板６０の上面側の配線層６４の接続部６４ａに電気的に接続されて実装される。 The lower surface of the contact layer 52 of the common electrode 50 of the stacked semiconductor device 1 is mounted is electrically connected to the connecting portion 64a of the wiring layer 64 on the upper surface side of the wiring board 60 by the solder electrode 70.
あるいは、図１６に示すように、積層型半導体装置１の共通電極５０の下面側のみにＮｉ／Ａｕ層などからなるコンタクト層５２を形成してもよい。 Alternatively, as shown in FIG. 16, only the lower surface of the common electrode 50 of the stacked semiconductor device 1 may be formed a contact layer 52 made of Ni / Au layer. この形態の場合は、前述した図９の電解めっきによって共通電極５０を形成する工程において、最初にＡｕめっき及びＮｉめっきを施してコンタクト層５２を形成し、その後に銅めっき層を形成すればよい。 For this embodiment, in the step of forming the common electrode 50 by electroless plating of FIG. 9 described above, initially subjected to Au plating and Ni plating to form a contact layer 52 may be subsequently formed copper plating layer .
さらに、図１７には、上記した図１５の積層型半導体装置１がモールド樹脂７２によって封止されている。 Further, in FIG. 17, the stacked semiconductor device 1 of FIG. 15 described above are sealed by mold resin 72. 積層型半導体装置１の下側の隙間を含む全体をモールド樹脂７２で封止することにより、内部で発生するストレス緩和させることができ、共通電極５０の電気接続の信頼性を確保することができる。 By sealing with a molding resin 72 across which includes a lower clearance of the stacked semiconductor device 1, it is possible to stress relaxation occurs internally, it is possible to ensure the reliability of the electrical connection of the common electrode 50 .
図１８〜図２５は本発明の第２実施形態の積層型半導体装置の製造方法を示す断面図、図２６は同じく積層型半導体装置を示す断面図及び平面図である。 18 to 25 are sectional views showing a manufacturing method of a stacked semiconductor device of the second embodiment of the present invention, FIG 26 is a likewise cross-sectional view and a plan view illustrating a stacked type semiconductor device.
第２実施形態の特徴は、ワイヤ端子の先端面を半導体チップの側方の樹脂層の外面と同一位置に配置することにある。 A feature of the second embodiment is to place the distal end surface of the wire terminals to the outer surface at the same position of the resin layer on the side of the semiconductor chip.
第２実施形態では、第１実施形態と同一工程及び同一要素については、同一符号を付してその詳しい説明を省略する。 In the second embodiment, the same steps and the same elements as in the first embodiment, a detailed description thereof will be omitted with denoted by the same reference numerals.
第２実施形態の積層型半導体装置の製造方法では、図１８（ａ）に示すように、まず、第１実施形態の図２（ａ）と同様に、半導体チップを得るためのシリコンウェハ１０を用意する。 In the method of manufacturing a stacked semiconductor device of the second embodiment, as shown in FIG. 18 (a), first, as Fig. 2 (a) of the first embodiment, the silicon wafer 10 to obtain a semiconductor chip prepare.
次いで、図１８（ｂ）に示すように、ダイシング装置によってシリコンウェハ１０を上面側から厚みの途中まで加工することにより溝部１１を形成する。 Then, as shown in FIG. 18 (b), to form a groove portion 11 by processing the silicon wafer 10 by a dicing apparatus to the middle of the thickness from the upper surface side. 溝部１１はシリコンウェハ１０の各チップ領域Ａを取り囲むように形成される。 Groove 11 is formed to surround each chip area A of the silicon wafer 10. また、溝部１１の深さは最終的に得られる半導体チップの厚みに対応して形成され、例えば５０μｍに設定される。 The depth of the groove 11 is formed corresponding to the thickness of the semiconductor chips finally obtained, is set to, for example, 50 [mu] m. また、溝部１１の幅は例えば１００μｍ程度に設定される。 The width of the groove 11 is set to, for example, about 100 [mu] m.
次いで、図１９（ａ）に示すように、隣り合うチップ領域Ａの近接する２つの接続パッド１４間をフライングワイヤ２０ａで結線して接続する。 Then, as shown in FIG. 19 (a), connected by connecting between two connection pads 14 adjacent the adjacent chip regions A in flying wire 20a.
続いて、図１９（ｂ）に示すように、半硬化状態の樹脂フィルムをシリコンウェハ１０の上面に押圧しながら貼付することにより第１樹脂層２８（絶縁層）を形成する。 Subsequently, as shown in FIG. 19 (b), to form a first resin layer 28 by the resin film in a semi-cured state is stuck while pressing the upper surface of the silicon wafer 10 (the insulating layer). これにより、シリコンウェハ１０の溝部１１が第１樹脂層２８で埋め込まれると共に、フライングワイヤ２０ａが第１樹脂層２８の中に埋め込まれる。 Thus, the groove 11 of the silicon wafer 10 is embedded in the first resin layer 28, the flying wire 20a is embedded in the first resin layer 28. その後に、第１樹脂層２８をキュア（加熱処理）することにより硬化させる。 Thereafter, cured by the first resin layer 28 cured (heat treatment) to.
次いで、図２０（ａ）に示すように、図１９（ｂ）の構造体の上に保護テープ１７を貼付した後に、シリコンウェハ１０の下面側をグラインダによって溝部１１の下部の第１樹脂層２８が露出するまで研削する。 Then, as shown in FIG. 20 (a), FIG. 19 after sticking a protective tape 17 over the structure of (b), the first resin layer 28 at the bottom of the groove portion 11 by the grinder the lower surface side of the silicon wafer 10 There is ground to expose. これにより、シリコンウェハ１０が第１樹脂層２８の中で個々のシリコン部１０ａに分離されて半導体チップ５となる。 Thus, the silicon wafer 10 is the semiconductor chip 5 is separated into individual silicon portion 10a in the first resin layer 28.
さらに、図２０（ｂ）に示すように、半導体チップ５の下面に樹脂フィルムを貼付するなどして第２樹脂層２９（絶縁層）を形成する。 Furthermore, as shown in FIG. 20 (b), to form a second resin layer 29, such as by affixing a resin film on the lower surface of the semiconductor chip 5 (insulating layer). この時点では、第２樹脂層２９は未硬化状態となっている。 At this time, the second resin layer 29 is in the uncured state.
次いで、図２１（ａ）に示すように、図２０（ｂ）の構造体から保護テープ１７を除去した後に、第２樹脂層２９の下面にダイシングテープ１５を貼付する。 Then, as shown in FIG. 21 (a), after removing the protective tape 17 from the structure of FIG. 20 (b), the sticking a dicing tape 15 on the lower surface of the second resin layer 29.
続いて、図２１（ｂ）に示すように、ダイシング装置のブレードによって、半導体チップ５同士の間の領域の第１樹脂層２８、フライングワイヤ２０ａ及び第２樹脂層２９を貫通加工して切断する。 Subsequently, as shown in FIG. 21 (b), the blade of the dicing device, for cutting the first resin layer 28 in the region between the semiconductor chip 5 with each other, the flying wire 20a and the second resin layer 29 through the processing to . これにより、個々の半導体チップ５に分離されると同時に、フライングワイヤ２０ａが２つに分離されて個々の半導体チップ５のワイヤ端子２０となる。 Thus, at the same time being separated into individual semiconductor chip 5, it is separated flying wire 20a into two the wire terminal 20 of the individual semiconductor chip 5.
このようにして、ワイヤ端子２０の先端面が第１樹脂層２０の切断面と同一位置に配置される。 In this way, the distal end surface of the wire terminals 20 are arranged at the same position as the cut surface of the first resin layer 20. 第１実施形態と同様な設計とする場合は、半導体チップ５の側面に３０μｍ程度の第１樹脂層２８が残される。 If the same design as the first embodiment, the first resin layer 28 of approximately 30μm is left on the side surface of the semiconductor chip 5.
さらに、図２２に示すように、ダイシングテープ１５から各半導体チップ５をピックアップしてトレイ（不図示）の上に並べる。 Furthermore, as shown in FIG. 22, arranged on the tray (not shown) to pick up the semiconductor chip 5 from the dicing tape 15.
図２２に示すように、第２実施形態で使用される半導体チップ５では、シリコン部１０ａの上面及び側面が硬化した第１樹脂層２８（絶縁層）で被覆されており、下面が未硬化状態の第２樹脂層２９（絶縁層）で被覆されている。 As shown in FIG. 22, the semiconductor chip 5 is used in the second embodiment, is covered with the first resin layer 28 top and sides of the silicon part 10a is cured (insulating layer), the lower surface is uncured state the second resin layer 29 is coated with (insulating layer). 接続パッド１４に接続されるワイヤ端子２０は第１樹脂層２８に埋め込まれている。 Wire terminals 20 connected to the connection pad 14 is embedded in the first resin layer 28.
そして、ワイヤ端子２０の先端面は、側方の第１樹脂層２８の外面Ｓから外側に突出しておらず、第１樹脂層２８の外面Ｓと同一位置に配置されて露出している。 Then, the distal end surface of the wire terminal 20 is not protruded outwardly from the outer surface S of the first resin layer 28 of the side, are exposed are disposed at the same position as the outer surface S of the first resin layer 28.
次いで、図２３に示すように、第１実施形態と同様に、めっき給電部材４０の上に接着剤４２を介して治具３０を配置する。 Then, as shown in FIG. 23, similarly to the first embodiment, to place the jig 30 through an adhesive 42 on the plating power feeding member 40. その後に、治具３０の開口部３２内の接着剤４２の上に上記した半導体チップ５を積層する。 Thereafter, the stacked semiconductor chip 5 as described above onto the adhesive 42 in the opening 32 of the jig 30.
さらに、キュア（加熱処理）することによって、半導体チップ５の下面の未硬化状態の第２樹脂層２９を硬化させて積層した半導体チップ５を接着させることにより、積層チップ構造体６を得る。 Further, by curing (heat treatment), by bonding the semiconductor chip 5 that is laminated to cure the second resin layer 29 in the uncured state of the lower surface of the semiconductor chip 5, to obtain a laminated chip structure 6. つまり、下側の半導体チップ５の硬化した第１樹脂層２８に、上側の半導体チップ５の未硬化状態の第２樹脂層２９が硬化して接着する。 That is, the first resin layer 28 formed by curing of the lower semiconductor chip 5, the second resin layer 29 in the uncured state of the upper semiconductor chip 5 is adhered and cured.
次いで、図２４に示すように、第１実施形態と同様に、積層チップ構造体６と治具３０の開口部３２の側面との隙間の接着剤４２を除去する。 Then, as shown in FIG. 24, similarly to the first embodiment, to remove the adhesive 42 of the gap between the side surface of the stacked chip structure 6 and the opening 32 of the jig 30. さらに、同じく図２４に示すように、めっき給電部材４０をめっき給電経路に利用する電解めっきにより、積層チップ構造体６のワイヤ端子２０に接続される突出金属部５０ａとそれに繋がる繋り部５０ｂ（図２５参照）を形成する。 Then, as also shown in FIG. 24, the plating feeding by electrolytic plating utilizing member 40 as a plating power feeding path, multilayer chip protruding metal is connected to the wire terminal 20 of the structure 6 portions 50a and barbs 50b connected thereto ( Figure 25 Referring) to form a.
続いて、図２５に示すように、第１実施形態と同様に、図２４の構造体からめっき給電部材４０及び接着剤４２を除去した後に、治具３０を取り外すことにより、積層チップ構造体６の側面に形成された突出金属部５０ａ及び繋り部５０ｂを露出させる。 Subsequently, as shown in FIG. 25, similarly to the first embodiment, after removing the plating power feeding member 40 and the adhesive 42 from the structure of FIG. 24, by removing the jig 30, the laminated chip structure 6 exposing the protruding metal formed on the side surface 50a and the barbs 50b. さらに、第１実施形態と同様に、突出金属部５０ａ及び繋り部５０ｂを繋り部５０ｂが消失するまでウェットエッチングする。 Furthermore, as in the first embodiment, wet etching until barbs 50b disappears the protruding metal portion 50a and the barbs 50b.
これにより、図２６に示すように、積層チップ構造体６のワイヤ端子２０に接続される共通電極５０が得られる。 Thus, as shown in FIG. 26, the common electrode 50 connected to the wire terminals 20 of the stacked chip structure 6 can be obtained.
以上により、第２実施形態の積層型半導体装置１ａが得られる。 Thus, a stacked semiconductor device 1a of the second embodiment can be obtained.
第２実施形態の積層型半導体装置１ａでは、シリコンウェハ１０の状態で接続パッド１４間にフライングワイヤ２０ａが結線された後に、フライングワイヤ２０ａが第１樹脂層２８に埋め込まれる。 In the multilayer semiconductor device 1a of the second embodiment, after the flying wire 20a is connected between the connection state of the silicon wafer 10 pad 14, the flying wire 20a is embedded in the first resin layer 28. さらに、第１樹脂層２８、フライングワイヤ２０ａ、シリコンウェハ１０及び第２樹脂層２９を切断することにより半導体チップ５が得られる。 Further, the first resin layer 28, the flying wire 20a, the semiconductor chip 5 is obtained by cutting a silicon wafer 10 and the second resin layer 29.
このため、積層された半導体チップのワイヤ端子２０の先端面は、側方の第１樹脂層２８の外面Ｓと同一位置に配置されて共通電極５０に接続される。 Therefore, the distal end surface of the wire terminals 20 of the stacked semiconductor chip are connected to the common electrode 50 are disposed at the same position as the outer surface S of the first resin layer 28 of the side.
第２実施形態では、シリコンウェハ１０の状態で一般的なワイヤボンディング法により２つの接続パッド１４間をフライングワイヤ２０ａで結線することに基づいて半導体チップ５のワイヤ端子２０を形成することができる。 In the second embodiment, it is possible to form the wire terminal 20 of the semiconductor chip 5 on the basis of that connecting between two connection pads 14 by a conventional wire bonding method in the state of the silicon wafer 10 by flying wires 20a.
従って、第１実施形態のように半導体チップの状態でワイヤを接続パッドから外側まで延在させて形成する場合より、生産効率や信頼性に関して優位性がある。 Therefore, compared with the case of forming by extending the wire from the connection pads to the outside in the state of the semiconductor chip as in the first embodiment, it is superior with respect to productivity and reliability.
また、第２実施形態の積層型半導体装置１ａでは、積層された全ての半導体チップ５において、上面及び側面が第１樹脂層２８で被覆され、下面が第２樹脂層２９で被覆される。 In the multilayer type semiconductor device 1a of the second embodiment, in all of the semiconductor chip 5 that is stacked, the upper and side surfaces are covered with the first resin layer 28, the lower surface is covered with the second resin layer 29. そして、積層された半導体チップ５は第２樹脂層２９によって接着されている。 Then, the semiconductor chip 5 that is laminated is bonded by the second resin layer 29. 第１樹脂層２８及び第２樹脂層２９は、反りなどの発生を防止して信頼性を得るために同一の樹脂材料から形成することが好ましい。 The first resin layer 28 and the second resin layer 29 is preferably formed of the same resin material in order to obtain to the reliability preventing the occurrence of warpage.
他の要素は第１実施形態の積層型半導体装置１と同一であるので、その説明を省略する。 Since other elements are the same as the stacked semiconductor device 1 of the first embodiment, description thereof will be omitted.
第２実施形態の積層型半導体装置１ａは、第１実施形態と同様な効果を奏する。 The stacked semiconductor device 1a of the second embodiment has the same advantages as the first embodiment.
第２実施形態の積層型半導体装置１ａにおいても、第１実施形態と同様に、積層型半導体装置１ａの共通電極５０の下部が配線基板の配線層にはんだ電極によって接続され、積層型半導体装置１ａの下側の隙間を含む全体がモールド樹脂によって封止される。 Also in the stacked type semiconductor device 1a of the second embodiment, like the first embodiment, it is connected by a bottom solder interconnection layer of the wiring substrate electrode of the common electrode 50 of the stacked type semiconductor device 1a, the stacked semiconductor device 1a whole including the lower side of the gap is sealed by the mold resin.
また、第２実施形態においても、第１実施形態の変形例の製造方法（図１４（ａ）及び（ｂ））を適用することにより、図２５の突出金属部５０ａ及び繋り部５０ｂをエッチバックする工程を省略することができる。 Also in the second embodiment, by applying the method of manufacturing a modification of the first embodiment (FIGS. 14 (a) and 14 (b)), etching the protruding metal portion 50a and the barbs 50b of FIG. 25 it is possible to omit the step of back.
１，１ａ…積層型半導体装置、５…半導体チップ、６…積層チップ構造体、７…ブレード、１０，３０ａ…シリコンウェハ、１０ａ…シリコン部、１１…溝部、１２…デバイス回路、１４…接続パッド、１５…ダイシングテープ、１６，６８…ソルダレジスト、１６ａ，３２，６８ａ…開口部、１７…保護テープ、１８，２８，２９…樹脂層（絶縁層）、２０…ワイヤ端子、２０ａ…フライングワイヤ、３０…治具、３４…突出開口部、４０…めっき給電部材、４２…接着剤、４４…樹脂体、５０…共通電極、５０ａ…突出金属部、５０ｂ…繋り部、５２…コンタクト層、６０…配線基板、６２…絶縁基板、６４…配線層、６４ａ…接続部、６６…貫通電極、６８…ソルダレジスト、７０…はんだ電極、７２…モールド樹脂、Ａ…チップ領域 1, 1a ... stacked semiconductor device, 5 ... semiconductor chip, 6 ... stacked chip structure, 7 ... blade, 10,30A ... silicon wafer, 10a ... silicon portion, 11 ... groove, 12 ... device circuit, 14 ... connection pads , 15 ... dicing tape, 16,68 ... solder resist, 16a, 32,68A ... opening, 17 ... protective tape, 18,28,29 ... resin layer (insulating layer), 20 ... wire terminal, 20a ... flying wires, 30 ... jig, 34 ... protrusion opening 40 ... plating power feeding member, 42 ... adhesive, 44 ... resin body, 50 ... common electrode, 50a ... protruding metal portion, 50b ... barbs, 52 ... contact layer, 60 ... wiring board, 62 ... insulating substrate, 64 ... wiring layer, 64a ... connecting portion, 66 ... through electrode 68 ... solder resist, 70 ... solder electrode, 72 ... mold resin, A ... chip area Ｓ…外面。 S ... outer surface.
複数の接続パッドと該接続パッドにそれぞれ接続されて外側に延在する複数のワイヤ端子とを備えた半導体チップが積層されて、前記積層された半導体チップの間及び側面に絶縁層が形成された積層チップ構造体と、 A semiconductor chip having a plurality of wires terminals extending outwardly respectively connected to the plurality of connection pads and said connection pads are stacked, the insulating layer is formed between and a side surface of the stacked semiconductor chips the stacked chip structure,
垂直方向に並んで配置された前記ワイヤ端子に対応する部分の前記積層チップ構造体の側面に、前記絶縁層から外側に突出して形成された複数の共通電極と A side surface of the stacked chip structure of a portion corresponding to the wire terminals arranged side by side in a vertical direction, a plurality of common electrodes which are formed to protrude outwardly from the insulating layer
前記複数の共通電極は相互に分離されており、前記共通電極は電解金属めっき層から形成され、前記ワイヤ端子が前記電解金属めっき層に直接接続されており、かつ、 Wherein the plurality of common electrodes are separated from each other, the common electrode is formed from the electroless metal plating layer, the wire terminal is connected directly to the electrolytic metal plating layer, and,
前記共通電極は、前記積層チップ構造体の下面から外部に延在していることを特徴とする積層型半導体装置。 The common electrode is stacked semiconductor device characterized in that extending to the outside from the lower surface of the laminated chip structure.
前記ワイヤ端子は前記半導体チップの側方の前記絶縁層から外側に延在しており、 The wire terminal extends outwardly from the insulating layer side of the semiconductor chip,
前記ワイヤ端子の先端部が前記共通電極の中に配置されていることを特徴とする請求項１に記載の積層型半導体装置。 The stacked semiconductor device according to claim 1, wherein a distal end portion of the wire terminal is disposed in the common electrode.
最上の前記半導体チップの上面に前記絶縁層がさらに形成されており、全ての前記ワイヤ端子が前記絶縁層にそれぞれ埋め込まれており、かつ 前記ワイヤ端子の先端面は前記半導体チップの側方の前記絶縁層の外面と同一位置に配置され、 Top of the being the insulating layer is further formed on the upper surface of the semiconductor chip, all of the wire terminals are respectively embedded in the insulating layer, and the distal end surface of the wire terminal said side of the semiconductor chip It is disposed on the outer surface at the same position of the insulating layer,
前記ワイヤ端子の先端面が前記共通電極に接続されていることを特徴とする請求項１に記載の積層型半導体装置。 The stacked semiconductor device according to claim 1, characterized in that the distal end surface of the wire terminal is connected to the common electrode.
前記共通電極は、銅からなることを特徴とする請求項１乃至３のいずれか一項に記載の積層型半導体装置。 The common electrode is stacked semiconductor device according to any one of claims 1 to 3, characterized in that it consists of copper.
めっき給電部材の上に開口部が設けられた治具を配置し、前記治具の開口部に、接続パッドと該接続パッドに接続されて外側に延在するワイヤ端子とを備えた半導体チップが積層されて、前記積層された半導体チップの間及び側面に絶縁層が形成された積層チップ構造体を形成する工程であって、前記治具の開口部は前記ワイヤ端子に対応する部分に外側に突出する突出開口部を備え、 The jig opening is provided on a plating power feeding member is disposed in the opening of the jig, the semiconductor chip having been connected to the connection pads and the connection pads and wire terminals extending outwardly are laminated, comprising: forming a stacked chip structure in which an insulating layer is formed between and a side surface of the stacked semiconductor chips, the opening of the jig on the outside a portion corresponding to the wire terminal includes a protrusion opening protruding,
前記めっき給電部材をめっき給電経路に利用する電解めっきにより、前記積層チップ構造体と前記治具の突出開口部の側面との間隔に外側に突出する突出金属部を充填することに基づいて、垂直方向に並んで配置された複数の前記ワイヤ端子に接続される共通電極を得る工程と、 By electrolytic plating utilizing the plating power feeding member as a plating power feeding path, based on filling the protruding metal portion protruding outward distance between the side surfaces of the projecting opening of the jig and the laminated chip structure, vertical obtaining a common electrode connected to a plurality of the wire terminals arranged side by side in the direction,
前記めっき給電部材及び前記治具を前記積層チップ構造体から除去する工程とを有することを特徴とする積層型半導体装置の製造方法。 Method for manufacturing a stacked semiconductor device characterized by a step of removing the plating power feeding member and the jig from the laminated chip structure.
前記治具の開口部に前記積層チップ構造体を形成する工程において、 In the step of forming the multilayer chip structure in an opening of the jig,
前記積層チップ構造体と前記治具の突出開口部以外の開口部の側面との間にクリアランスが存在し、 The clearance exists between the stacked chip structure and the side surface of the opening of the non-projecting opening of the jig,
前記共通電極を得る工程において、 In the step of obtaining said common electrode,
前記クリアランス上の前記積層チップ構造体の側面に前記突出金属部に繋がる繋り部が同時に形成され、 Wherein the barbs leads to the protruding metal portions on the side surfaces of the laminated chip structure on the clearance is formed at the same time,
前記めっき給電部材及び前記治具を除去する工程の後に、 After the plating power feeding member and the step of removing the jig,
前記突出金属部及び前記繋り部を、外面から前記繋り部が消失するまでエッチングすることにより、前記共通電極を得る工程をさらに有することを特徴とする請求項５に記載の積層型半導体装置の製造方法。 The protruding metal portion and the barbs, by etching from the outer surface to the consuming unit is lost, stacked type semiconductor device according to claim 5, characterized by further comprising the step of obtaining said common electrode the method of production.
前記共通電極を得る工程の前に、 Before the step of obtaining the common electrode,
前記積層チップ構造体と前記治具の開口部の側面との隙間に前記積層チップ構造体の上部まで樹脂体を充填する工程と、 A step of filling the resin body to the top of the stacked chip structure into the gap between the side surface of the opening of the jig and the laminated chip structure,
前記積層チップ構造体と前記治具の突出開口部の側面との間隔に充填された前記樹脂体を除去して前記めっき給電部材を露出させ、前記クリアランスに充填された前記樹脂体を残す工程とをさらに有することを特徴とする請求項５に記載の積層型半導体装置の製造方法。 A step of leaving the stack chip structure and said removing the resin member filled in the interval between the side surfaces of the projecting opening of the jig to expose the plating power feeding member, the resin member filled in the clearance method for manufacturing a stacked semiconductor device according to claim 5, characterized in that it further comprises a.
前記共通電極を形成する工程において、 In the step of forming the common electrode,
前記ワイヤ端子の先端部が前記突出開口部の中に配置されることを特徴とする請求項５又は６に記載の積層型半導体装置の製造方法。 Method for manufacturing a stacked semiconductor device according to claim 5 or 6, characterized in that the front end portion of the wire terminal is disposed in said protrusion opening.
最上の前記半導体チップの上面に前記絶縁層がさらに形成されおり、全ての前記ワイヤ端子は前記絶縁層にそれぞれ埋め込まれており、かつ 前記ワイヤ端子の先端面は前記半導体チップの側方の前記絶縁層の外面と同一位置に配置され、 Top of the semiconductor chip upper surface the insulating layer is further formed on, all of the wire terminals are respectively buried in the insulating layer, and the insulation of the distal end surface of the wire terminal side of the semiconductor chip It is disposed on the outer surface at the same position of the layer,
前記ワイヤ端子の先端面が前記共通電極に接続されることを特徴とする請求項５又は６に記載の積層型半導体装置の製造方法。 Method for manufacturing a stacked semiconductor device according to claim 5 or 6, characterized in that the distal end surface of the wire terminal is connected to the common electrode.
前記共通電極は、銅から形成されることを特徴とする請求項５又は６に記載の積層型半導体装置の製造方法。 The common electrode method of manufacturing a stacked semiconductor device according to claim 5 or 6, characterized in that it is formed of copper.
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