Source: https://patents.google.com/patent/JPH09312374A/en
Timestamp: 2019-11-12 16:50:23
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JPH09312374A - Semiconductor package and manufacture thereof - Google Patents
Semiconductor package and manufacture thereof
JPH09312374A
JPH09312374A JP8129467A JP12946796A JPH09312374A JP H09312374 A JPH09312374 A JP H09312374A JP 8129467 A JP8129467 A JP 8129467A JP 12946796 A JP12946796 A JP 12946796A JP H09312374 A JPH09312374 A JP H09312374A
JP8129467A
1996-05-24 Application filed by Sony Corp, ソニー株式会社 filed Critical Sony Corp
1997-12-02 Publication of JPH09312374A publication Critical patent/JPH09312374A/en
PROBLEM TO BE SOLVED: To prevent voids from growing locally on leads and chemicals liq. from penetrating through a step difference by forming a lead protective film on the leads, except bump-forming regions and electrode-forming regions thereof and a lead-reinforcing film on the lead protective film. SOLUTION: A solder resist film 12 of about 40μm thick e.g. is formed on a lead forming face of a metal base, except bump forming regions and electrode forming regions of leads 3 as a film for protecting the leads 3 from outside. A polyimide film 13 of about 75μm thick e.g. is formed on the resist film 12 so as to locate at inner leads 3a of the leads 3 as a lead reinforcing film for suppressing the warp and flapping of the top ends of the leads 3, i.e., inner leads 3a and hence it is formed across the leads 3 so as to interconnect the leads 3.
【発明の属する技術分野】本発明は、新規なリードフレームに半導体チップを接合して超多ピン構造とした半導体パッケージとその製造方法に関するものである。 The present invention relates to relates to a semiconductor package and a manufacturing method thereof that a novel lead frame to the semiconductor chip bonding to super multi-pin structure.
【従来の技術】半導体パッケージを半田ボールなどの突起電極を備えた有機基板を介して配線基板等に接続できるようにしたものとして図５に示すものがある。 Background of the Invention there is shown in FIG. 5 as those to be connected through the organic substrate provided with a projecting electrode such as a semiconductor package solder balls on the wiring board or the like. 図５においては、有機材料を用いた２乃至６層程度の多層有機配線基板５０に対し、その基板表面に半導体チップ５１ In FIG. 5, to 2 to multilayer organic wiring substrate 50 of about 6 layers using organic materials, the semiconductor chip 51 on the substrate surface
がマウントされている。 There has been mounted. そしてこの半導体チップ５１の電極と多層有機配線基板５０の表面に形成された配線膜５２とが例えば金線５３等を用いたワイヤボンディングによって接続されている。 And they are connected by wire bonding using wiring film 52 formed on the surface of the electrodes and the multilayer organic wiring substrate 50 of the semiconductor chip 51, for example, gold wires 53 and the like.
【０００３】多層有機配線基板５０の裏面には、スルーホール５４を介して表面の配線膜５２と電気的に接続された、突起電極となる半田ボール５５が設けられており、この半田ボール５５がソルダーレジスト膜５６の開口より外部に臨んでいる。 [0003] the rear surface of the multilayer organic wiring board 50 is electrically connected to the wiring film 52 on the surface through the through hole 54, and the solder ball 55 is provided as a protruding electrode, the solder balls 55 It faces the outside from the opening of the solder resist film 56. 半導体チップ５１は金線５３ The semiconductor chip 51 is a gold wire 53
とともに封止用樹脂５７にて封止されている。 It is sealed by the sealing resin 57 along with.
【０００４】上記構成からなる半導体パッケージ５８ [0004] The semiconductor package 58 having the above structure
は、裏面に形成されている半田ボール５５を回路配線基板５９に接続するようにしている。 It is designed so as to connect the solder balls 55 formed on the rear surface to the circuit wiring board 59. また多層有機配線基板５０は、半田ボール５５が多数格子状に配設されていることからボールグリッドアレイ（ＢＧＡ）と称されることが多く、この多層有機配線基板５０を用いた半導体パッケージ５８をＢＧＡパッケージと称している。 The multilayer organic wiring substrate 50 is often referred to as ball grid array (BGA) from the solder balls 55 are arranged in multiple grid pattern, the semiconductor package 58 using the multilayer organic wiring board 50 It is referred to as a BGA package.
【発明が解決しようとする課題】ところで、このＢＧＡ The object of the invention is to be Solved by the way, the BGA
パッケージ５８は、ワイヤボンディングを行って半導体チップ５１の電極と多層有機配線基板５０の配線膜５２ Package 58, the wiring film 52 of the electrodes and the multilayer organic wiring substrate 50 of the semiconductor chip 51 by performing wire bonding
とを接続しているため、半導体チップ５１側で電極パッドのピッチを縮小するには限界があった。 Since connecting the bets, to reduce the pitch of the electrode pads in the semiconductor chip 51 side is limited.
【０００６】また、多層有機配線基板５０側での電極形成は、いわゆる半田ボールを物理的に置く方法を採るために、次のような問題があった。 [0006] The electrode formation in multilayer organic wiring board 50 side, in order to adopt a method of placing a so-called solder balls physically, has the following problems. (1) 半田ボール５５を所定位置にセットするときの位置ずれが生じやすい。 (1) positional deviation is likely to occur when setting the solder balls 55 in position. (2) 半田ボール５５の大きさをふるいやメッシュ等を用いて選別しているため、ボールサイズがバラツキやすい。 (2) Due to the selection with the size sieve and mesh, etc. of the solder balls 55, it is easily variations ball size. (3) 半田ボール５５の配列ピッチの微細化に限界がある。 (3) there is a limit to the miniaturization of the arrangement pitch of the solder balls 55. (4) 多層有機配線基板５０のベースが絶縁性基板であるため、半田ボール５５の形成としてサイズの均一化、ピッチの微細化が可能な電気メッキによる形成ができない。 (4) Since the base of the multilayer organic wiring substrate 50 is an insulating substrate, uniformity of size as the formation of solder balls 55, it can not be formed by electroplating capable finer pitch. (5) 半田ボール５５の組成に制限がある。 (5) there is a limit to the composition of the solder ball 55.
【０００７】そこで本出願人は、先に新規なリードフレームと半導体チップを接合して超多ピン構造とした半導体パッケージを提案した。 [0007] The present applicant has proposed a semiconductor package by bonding a novel lead frame and the semiconductor chip above a super multi-pin structure. この半導体パッケージは、図６に示すような構造をなすもので、以下のようにして製造される。 The semiconductor package is intended to form a structure as shown in FIG. 6, it is manufactured as follows.
【０００８】先ず、図６に示す半導体パッケージ６０を製造するにあたっては、予め用意した金属ベース（不図示）の面上に銅電解メッキによる多数のリード６１を形成し、そのインナーリード部６１ａを除く部分において各リード６１を保持するためのポリイミド膜６２を形成し、さらにソルダーレジスト膜６３を形成する。 [0008] First, in manufacturing the semiconductor package 60 is shown in FIG. 6, the number of leads 61 by electrolytic copper plating is formed on the surface of the previously prepared metal base (not shown), except for the inner lead portion 61a forming a polyimide film 62 for holding the leads 61 in the portion, further forming a solder resist film 63. 次に、 next,
各リード６１のアウターリード部６１ｂに電解メッキにより突起電極６４を形成し、その後、金属ベースをその外周の連結部を残して選択的に除去し、これによって各リード６１が分離されてなるリードフレーム６５を得る。 The protruding electrode 64 is formed by electrolytic plating in the outer lead portion 61b of each lead 61, then the lead frame with metal base, leaving the connecting portion of the outer periphery is selectively removed, thereby each lead 61 formed by separating get a 65.
【０００９】続いて、リード６１のインナーリード部６ [0009] Subsequently, the lead 61 inner lead portion 6
１ａにバンプ６６を介して半導体チップ６７を接合し、 Bonding the semiconductor chip 67 through a bump 66 1a,
その後、インナーリード部６１ａを除くリード６１の裏面に接着剤層６８を介してパッケージ本体６９を接着する。 Thereafter, bonding the package body 69 through an adhesive layer 68 on the back surface of the lead 61 except the inner lead portion 61a. そして最終的には、パッケージ本体６９に収容した半導体チップ６７を樹脂７０にて封止し、さらにリードフレーム６５の連結部分を切除することで、単個の半導体パッケージ６０が得られる。 And finally, the semiconductor chip 67 accommodated in the package body 69 is sealed with a resin 70, by further ablating a connecting portion of the lead frame 65, the single pieces of semiconductor package 60 is obtained. この場合、突起電極６４ In this case, the projection electrodes 64
は半導体チップ６７を中心にその周辺に格子状に多数、 Number in a lattice pattern on the periphery around the semiconductor chip 67,
配列形成される。 It is arranged and formed.
【００１０】この半導体パッケージ６０によれば、金属ベースを用いリード６１及び突起電極６４を電気メッキで形成することにより、リード６１のファインパターン化が図られる。 According to this semiconductor package 60, by forming the leads 61 and the projecting electrode 64 with a metal base by electroplating, fine patterning of the lead 61 is achieved. また突起電極６４の位置ずれがないうえ、各突起電極６４のサイズも均一化され、突起電極６ Also after no positional deviation of the bump electrode 64 is, the size of each projection electrode 64 is also made uniform, protruding electrodes 6
４のピッチもより微細化することができ、ＬＳＩの小型化ならびに超多ピン化が可能となる。 4 of pitches can be more miniaturized, can be miniaturized and super multi-pin of the LSI.
【００１１】ところが、この半導体パッケージ６０の構成では、リード補強用のポリイミド膜６２とリード保護用のソルダーレジスト膜６３とがリード６１上で互いに重なり合い、その重なり部分で段差が生じていることから、以下のような問題があった。 [0011] However, in the structure of the semiconductor package 60, since the overlapping each other and the solder resist film 63 for the polyimide film 62 and the lead protection leads reinforcement on lead 61, is a step in the overlapping portion occurs, there has been a problem such as the following. すなわち、図７に示すように、ポリイミド膜６２とソルダレジスト膜６３とが重なっている段差内部が局部的に空洞になっているため、パッケージ製造工程で金属ベースを選択エッチングしようとしたときに、その空洞部分７１でリード６１が局部的にエッチングされて断線不良が発生する虞れがあった。 That is, as shown in FIG. 7, the internal step which overlaps the polyimide film 62 and the solder resist film 63 is in the locally cavity, when the metal base tried to selective etching in the package production process, its lead 61 in the cavity portion 71 there is locally etched by disconnection occurs possibility. また、半田メッキボールを形成する際、図中Ａの箇所からメッキ液等の薬液が浸入して空洞部分７１に溜まり、その周辺に異常析出不良が発生して合金層が形成される虞れもあった。 Further, when forming the solder plating balls, accumulates in the cavity portion 71 intrudes the chemical plating solution and the like from the point in the figure A, also a possibility that the alloy layer is abnormal deposition failure occurs in the periphery thereof is formed there were. この異常析出による合金層は、リード６１間に跨がって形成され、金属ベースを選択エッチングしたときでもエッチングされずに残るため、リード間ショートを引き起こす原因となる。 Alloy layer formed by the abnormal deposition is formed to bridge between the leads 61, to remain unetched even when selecting etching the metal base, the cause of lead between short. さらに最終的なリードフレームの洗浄工程においては、メッキ液等の薬液残りが発生し、これがシミ不良を引き起こす要因にもなっていた。 In yet a final washing step of the lead frame, chemical remaining plating liquid or the like occurs, which had also become factors that cause stain defects.
【課題を解決するための手段】本発明に係る半導体パッケージは、リード接合面側にチップ収容凹部が形成されたパッケージ本体と、このパッケージ本体のチップ収容凹部に収容固定された半導体チップと、パッケージ本体のリード接合面上に接合保持されるとともに、半導体チップにバンプを介してインナーリード部が接合されかつアウターリード部に突起電極が形成された複数のリードと、このリードのバンプ形成領域及び電極形成領域を除いて該リード上に形成されたリード保護膜と、上記リードのインナーリード部側に位置してリード保護膜の上に形成されたリード補強膜とを備える。 The semiconductor package according to the present invention, in order to solve the problems] includes a package body in which the chip accommodating recess is formed in the lead bonding surface side, a semiconductor chip housed fixed in the chip accommodating recess of the package body, the package while being bonded and fixed on a lead bonding surface of the main body, a plurality of leads protruding electrodes are formed on the inner lead portion is bonded and outer lead portions through the bumps on the semiconductor chip, the bump formation region and the electrode of the lead It comprises a lead protective film formed on the lead with the exception of the formation region, and a lead reinforcing film positioned inner lead portion of the lead is formed on the lead protective film.
【００１３】また、本発明に係る半導体パッケージの製造方法は、銅又は銅合金の基板上にエッチングストップ膜及びメッキ下地膜を順次積層してなる金属ベースの面上に、銅メッキによる複数のリードを形成する工程と、 Further, a method of manufacturing a semiconductor package according to the present invention, copper or on a substrate of a copper alloy to the etching stop film and the plating underlayer film sequentially laminated to become a metal base on the surface, a plurality of leads by copper plating forming a,
金属ベースのリード形成面上に、リードのバンプ形成領域及び電極形成領域を除いてリード保護膜を形成する工程と、リードのインナーリード部側に位置してリード保護膜の上にリード補強膜を形成する工程と、リードのアウターリード部に突起電極を形成する工程と、金属ベースをエッチングにより選択的に除去して各リードを分離する工程と、リードのインナーリード部に半導体チップを接合する工程とを有する。 The metal base of the lead forming surface, forming a lead protective film except a bump formation region and the electrode forming region of the lead, the lead reinforcing film positioned inner lead portion of the lead on the lead protective film forming step of bonding and forming a protruding electrode on the outer lead portion of the lead, and separating the metal base is selectively removed by etching the leads, the semiconductor chip to the inner lead portions of the leads with the door.
【００１４】本発明においては、複数のリードの上に、 [0014] In the present invention, on top of the plurality of leads,
そのバンプ形成領域及び電極形成領域を除いてリード保護膜を形成し、このリード保護膜の上にリード補強膜を形成するようにしたので、従来のように膜同士の重なりによる段差部がリード上に形成されることがない。 Forming a lead protective film except that bump formation region and electrode formation region, since so as to form a lead reinforcing film on the lead protective film, the step portion due to overlapping between the films as in the prior art on lead it will not be formed. したがって、リード上には局部的な空洞が存在し得ず、また上記段差部からの薬液の浸入による薬液溜まりも存在し得ないため、これに起因した種々の問題を確実に防止することが可能となる。 Accordingly, since the local cavity on a lead linking moiety, also not exist reservoir chemical by penetration of the chemical liquid from the step portion, it is possible to reliably prevent various problems due to to become.
【発明の実施の形態】以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described in detail with reference to the drawings, embodiments of the present invention. 図１は本発明に係る半導体パッケージの一実施形態を示す側断面図であり、図２〜図４は本実施形態における半導体パッケージの製造工程図である。 Figure 1 is a side sectional view showing an embodiment of a semiconductor package according to the present invention, Figures 2-4 illustrate a manufacturing process of the semiconductor package in the present embodiment. 図１に示す半導体パッケージ１ The semiconductor package 1 shown in FIG. 1
は、主として、リードフレーム（厳密にはリードフレームの連結部が切除された後のリード構体を指す）２と、 Mainly, the lead frame (strictly refers to lead structure after the connection portion of the lead frame is cut) and 2,
このリードフレーム２の各リード３のインナーリード部３ａに接合された半導体チップ４と、パッケージ本体となる補強板５とから成るもので、以下の方法で製造される。 A semiconductor chip 4 is bonded to the inner lead portions 3a of the leads 3 of the lead frame 2, made of a reinforcing plate 5 for the package body, it is produced by the following method.
【００１６】先ず、図２（ａ）に示すように、金属ベース６を用意する。 [0016] First, as shown in FIG. 2 (a), preparing a metal base 6. この金属ベース６は、厚さ１５０μｍ The metal base 6 has a thickness of 150μm
程度の銅又は銅合金からなる基板（以下、銅基板という）７の表面に、例えば蒸着によって厚さ４．５μｍ程度のアルミニウム膜８を形成し、さらに厚さ１〜２μｍ The extent of substrate made of copper or a copper alloy (hereinafter, copper as the substrate) the surface of 7, to form an aluminum film 8 having a thickness of about 4.5μm for example by vapor deposition, further thickness 1~2μm
程度のニッケル膜９を形成した３層構造の積層板である。 Is a laminate of three-layer structure formed of the degree of the nickel film 9. ニッケル膜９は、蒸着と電気メッキによって形成される。 Nickel film 9 is formed by vapor deposition and electroplating.
【００１７】このうち、アルミニウム膜８は、その後の工程で銅基板７をエッチングするときに金属ベース６の表面側がエッチングされないようにするためのエッチングストップ膜に相当するものである。 [0017] Among them, the aluminum film 8 is given a surface side of the metal base 6 corresponds to the etching stop layer for preventing etched when etching the copper substrate 7 in a subsequent step. これに対してニッケル膜９は、金属ベース６の面上にリードを形成するための銅メッキの下地、つまりメッキ下地膜に相当するものである。 Nickel film 9 on the other hand, the base of the copper plating to form a lead on the surface of the metal base 6, that corresponds to the plating foundation film. 金属ベース６は、それ自身がリードとならず、最終的には切除されるものであるが、非常に微細なリードを形成するにあたっては、ベース基板として、またその後においてリードフレームとして過渡的に必要不可欠なもので、いわゆるリード形成用基板となるものである。 Metallic base 6, not itself lead, but ultimately is intended to be excised, when the formation is very fine lead, as the base substrate, also transiently necessary in subsequent as a lead frame indispensable, and serves as a so-called lead forming substrate.
【００１８】なお、金属ベース６としては、アルミニウム膜８とニッケル膜９との間に、双方の密着性を高めるべく、例えば厚さ０．５μｍ程度のクロム膜を密着膜として形成するようにしてもよい。 [0018] The metal base 6, between the aluminum film 8 and the nickel film 9, to enhance both adhesion, for example, a thickness of 0.5μm about chromium film to form a contact layer it may be. また、メッキ下地膜としては、ニッケル膜９の代わりに銅の薄膜を形成するようにしてもよい。 As the plating foundation film, it may be formed a thin film of copper instead of nickel film 9.
【００１９】次に、図２（ｂ）に示すように、金属ベース６の表面、即ちニッケル膜９の表面に選択メッキ法により銅からなる多数のリード即ち、リード端部に突起電極（半田ボール等）形成用のパッド部分を一体に有するリード３を形成する。 Next, as shown in FIG. 2 (b), the surface of the metal base 6, i.e. number of leads that is, protruding electrodes (solder balls to the lead end portion made of copper by selective plating on the surface of the nickel film 9 the pad portion etc.) for forming forms a lead 3 which integrally. このリード３は、半導体チップの４辺に形成された電極に対応して四方に延長されるように多数形成され、そのリード端部のパッド部分（不図示）は外周囲に格子状に配列される。 The lead 3 is formed in a large number to be extended in all directions in response to electrodes formed on the four sides of the semiconductor chip, the pad portion of the lead end (not shown) is formed in a lattice pattern on the outer periphery that.
【００２０】ここで上記選択メッキは、金属ベース６の表面をレジストパターン等により選択的に覆い、このレジストパターンをマスクとして電解メッキすることにより行う。 [0020] The selective plating Here, the surface of the metal base 6 selectively covered with a resist pattern or the like, carried out by electrolytic plating using the resist pattern as a mask. このように金属ベース６上に電解メッキ法により銅を選択メッキすることにより、膜質を良くしつつファインパターン化したリード３を形成することができる。 By selective plating copper by such electrolytic plating on the metal base 6, it is possible to form a lead 3 which is fine pattern while improving the film quality. この場合、リード３は例えば厚さ２５μｍ、幅３５ In this case, the lead 3 is, for example, a thickness of 25 [mu] m, width 35
μｍ、ピッチ７０μｍで形成される。 [mu] m, are formed at a pitch 70 [mu] m.
【００２１】次に、図２（ｃ）に示すように、リードフレームのチップ毎の外形を規定するためのスリット１１ Next, as shown in FIG. 2 (c), a slit 11 for defining the outer shape of each chip of the lead frame
や、金属ベース６に製造をやりやすくするための孔（不図示）を形成する。 And, forming a hole (not shown) for easier manufacturing the metal base 6. さらに、金属ベース６のリード形成面上に、リード３のバンプ形成領域Ｅ１及び電極形成領域Ｅ２を除いて、例えば厚さ４０μｍ程度のソルダーレジスト膜１２を形成する。 Further, on a lead forming surface of the metal base 6, except for the bump formation region E1 and the electrode formation region E2 of the lead 3, forming the solder resist film 12 of, for example, about the thickness of 40 [mu] m. このソルダーレジスト膜１２ The solder resist film 12
は、リード３を外部から保護するリード保護膜に相当するもので、リード３間の絶縁状態を保持する役目を果たす。 Is equivalent to the lead protective film for protecting the leads 3 from the outside, it serves to retain the insulated state between the lead 3. これに対して、バンプ形成領域Ｅ１は、リード３にバンプを形成する際に必要となる領域で、電極形成領域Ｅ２は、リード３に突起電極を形成する際に必要となる領域であり、これらの領域Ｅ１，Ｅ２に被らないようにソルダーレジスト膜１２がパターニングされる。 In contrast, the bump formation region E1 is an area which is required for forming bumps on the lead 3, the electrode formation region E2 is a region that is required when forming the protruding electrodes to the lead 3, these the solder resist film 12 is patterned so as not to suffer the areas E1, E2.
【００２２】続いて、図３（ａ）に示すように、リード３のインナーリード部３ａ側に位置して、リード保護膜であるソルダーレジスト膜１２の上に、例えば厚さ７５ [0022] Subsequently, as shown in FIG. 3 (a), located in the inner lead part 3a of the lead 3, on the solder resist film 12 is a lead protective film, a thickness of 75
μｍ程度のポリイミド膜１３を形成する。 Forming a μm order of polyimide film 13. このポリイミド膜１３は、リード３の先端側、つまりインナーリード部３ａの反りやバタツキ等を抑えるリード補強膜に相当するもので、各リード３を互いに連結すべくそれぞれのリード３間に跨がって帯状に形成される。 The polyimide film 13, the tip side of the lead 3, i.e. corresponds to the lead reinforcing film to suppress the warp and flutter like the inner lead portion 3a, Tsu span between respective leads 3 in order to connecting the leads 3 to each other It is formed in a strip Te. またポリイミド膜１３は、上記バンプ形成領域Ｅ１を取り囲むようにして、平面視略四角形の枠状に形成される。 The polyimide film 13, so as to surround the bump formation region E1, is formed into a frame-shaped plan view a square.
【００２３】このとき、ソルダレジスト膜１２はリード３上に平坦に形成され、そのソルダーレジスト膜１２の上に積層したかたちでポリイミド膜１３が形成されることから、リード３上には膜同士の重なりによる段差が生じない。 [0023] At this time, the solder resist film 12 is formed flat on the lead 3, since the polyimide film 13 in the form which is laminated on the solder resist film 12 is formed, between the films is formed on the lead 3 step due to the overlap does not occur. なお、リード補強膜については、予め枠状に形成されたポリイミドテープをソルダーレジスト膜１２の上に接着することで形成するようにしてもよい。 Note that the lead reinforcing film may be formed by adhering a polyimide tape formed in advance a frame shape on the solder resist film 12.
【００２４】次に、図３（ｂ）に示すように、リード３ Next, as shown in FIG. 3 (b), the lead 3
のアウターリード部３ｂにメッキ法によって半田ボールによる突起電極１４を形成する。 Forming a protruding electrode 14 by solder balls by the plating method on the outer lead part 3b. この突起電極１４は、 The projection electrodes 14,
上記電極形成領域Ｅ２に露出したリードパッド上に、例えば図示はしないが、電解メッキ法によって銅（Ｃｕ） On a lead pad exposed in the electrode formation region E2, for example, although not shown, the copper by electrolytic plating (Cu)
又はニッケル（Ｎｉ）、或いは金（Ａｕ）などの金属材料からなる下地膜を形成し、この下地膜の上に、さらに電解メッキ法によってＳｎ−Ｐｂ（錫−鉛）合金の半田材料を積層したのち、その半田材料をリフローしてボール状に成形することで得られる。 Or nickel (Ni), or the base film is formed of a metallic material such as gold (Au), on the underlying film, Sn-Pb by further electrolytic plating method - stacked solder material (tin-lead) alloy later, obtained by molding a ball shape by reflowing the solder material.
【００２５】なお、突起電極の形成にあたっては、上記下地膜をＳｎ−Ｐｂ合金で形成し、その上に同組成の半田材料を積層してボール状に成形するようにしてもよいが、リードパッド部と突起電極との接合性を考慮すると、下地膜としては銅、ニッケル等を採用した方が好適である。 [0025] Incidentally, when the formation of the protruding electrodes, the base film was formed in the Sn-Pb alloy, but may be laminated solder material of the same composition thereon molded into ball-shaped, lead pads and considering the bonding of the bump electrode parts, they are preferable person employing copper, nickel or the like as the base film.
【００２６】次に、図３（ｃ）に示すように、外周の連結部１５を残すように、金属ベース６の銅基板７を、これに対応したエッチング液（例えば、過酸化水素１２ Next, as shown in FIG. 3 (c), to leave a connecting portion 15 of the outer periphery, a copper substrate 7 of the metal base 6, an etching solution corresponding thereto (e.g., hydrogen peroxide 12
％、硫酸１２％、水７６％）を用いて選択エッチングにより除去する。 %, It is removed by selective etching with 12% sulfuric acid, 76% water). このエッチングに際しては、アルミニウム膜８がエッチングストッパーとして作用し、銅基板７ In this etching, the aluminum film 8 acts as an etching stopper, the copper substrate 7
のみを除去することができる。 It can be removed only.
【００２７】続いて、図４（ａ）に示すように、金属ベース６のアルミニウム膜８を選択エッチングにて除去し、さらにニッケル膜９を選択エッチングにより除去して、各リード３を分離する。 [0027] Subsequently, as shown in FIG. 4 (a), to remove the aluminum film 8 of the metal base 6 by selective etching, further nickel film 9 is removed by selective etching, to separate the leads 3. その後、インナーリード３ Then, the inner lead 3
ａの先端にスパッタ法又は蒸着法によってアルミニウムからなるバンプ１６を形成する。 Forming bumps 16 made of aluminum by sputtering or vapor deposition on the tip of a.
【００２８】なお、バンプ１６の形成に際しては、アルミニウム膜８及びニッケル膜９のエッチング時に、インナーリード部３ａの先端にアルミニウム膜８によるバンプ１６が残るように選択エッチングすることでも得られるが、エッチングによるバンプの汚れなどを考えると、 It should be noted, the formation of the bumps 16, during the etching of the aluminum film 8 and the nickel film 9, it may be obtained by selective etching so that the bumps 16 of aluminum film 8 is left on the tip of the inner lead portion 3a, etching Given the dirt of the bump by,
別途、バンプ形成を行った方が好適である。 Separately, it is preferable those who carried out the bump formation.
【００２９】ここで、金属ベース６による外周の連結部１５は、ソルターレジスト膜１２によって保持されている。 [0029] Here, the connecting portion 15 of the outer periphery by the metal base 6 is held by Salter resist film 12. このようにして、多数のリード３とそのアウターリード部３ｂに形成した突起電極１３を有するリードフレーム２が形成される。 In this way, the lead frame 2 having the bump 13 formed with a number of leads 3 to the outer lead 3b is formed.
【００３０】次に、図４（ｂ）に示すように、リードフレーム２に半導体チップ４を接合する。 Next, as shown in FIG. 4 (b), bonding the semiconductor chip 4 to the lead frame 2. 即ち、各インナーリード３ａの先端を、そこに形成されたバンプ１６を介して半導体チップ４の電極（アルミパッド等）に接合し、これによってリードフレーム２と半導体チップ４とを電気的に接続させる。 That is, the tip of each inner lead 3a, via the bumps 16 formed thereon bonded to the electrode of the semiconductor chip 4 (aluminum pads), thereby to electrically connect the lead frame 2 and the semiconductor chip 4 . このとき、インナーリード部３ In this case, the inner lead portions 3
ａの横方向の動きはポリイミド膜１３によって抑制されることから、リードフレーム２と半導体チップ４との接合強度が非常に安定したものとなる。 Lateral movement of a is from being suppressed by the polyimide film 13, becomes the bonding strength between the lead frame 2 and the semiconductor chip 4 is very stable.
【００３１】続いて、図４（ｃ）に示すように、半導体チップ４を収容するように断面凹型状の補強板５を、リードフレーム２のアウタリード部３ｂに対応する裏面に接着剤１７を介して接着する。 [0031] Subsequently, as shown in FIG. 4 (c), the reinforcing plate 5 of the cross-sectional concave shape so as to accommodate the semiconductor chip 4, the bonding agent 17 through the back surface corresponding to the outer lead part 3b of the lead frame 2 to adhere Te. ここで、パッケージ全体の放熱性を考慮すると、補強板５としてはセラミックスやアルミニウムの剛性板を採用し、接着剤１７としては放熱性に優れた延性弾性接着剤、例えばポリオレフィン系接着剤を採用するとよい。 Here, considering the entire heat radiation package, the reinforcing plate 5 employs a rigid plate of ceramics or aluminum, ductile elastic adhesive having excellent heat dissipation properties as an adhesive 17, for example, employing a polyolefin-based adhesive good.
【００３２】一方、半導体チップ４については、その裏面を熱伝導性ペースト１８を介して補強板５の凹部底面に接着し、これによって補強板５の凹部５ａ内に半導体チップ４を収容固定する。 On the other hand, the semiconductor chip 4, the back surface adhered to the recess bottom surface of the reinforcing plate 5 via a thermally conductive paste 18, thereby accommodating fix the semiconductor chip 4 in the concave portion 5a of the reinforcing plate 5. そして最終的には、補強板５ And finally, the reinforcing plate 5
の凹部５ａ内に樹脂１９を注入し、これによって半導体チップ４を封止したのち、リードフレーム２の連結部１ The resin 19 is injected into the recess 5a of, whereby after sealing the semiconductor chip 4, the connecting portion 1 of the lead frame 2
５が除去されるように、図４（ｂ）に示す鎖線位置から切断する。 As 5 is removed to disconnect from the chain line position shown in Figure 4 (b). これにより、図１に示す超多ピン構造の半導体パッケージ１が得られる。 Thus, the semiconductor package 1 of the super multi-pin structure is obtained as shown in FIG.
【００３３】このようにして得られた半導体パッケージ１の構成では、図１に示すように、パッケージ本体となる補強板５の凹部、即ちチップ収容凹部５ａに熱伝導性ペースト１８によって半導体チップ４が収容固定される。 [0033] In this manner, the semiconductor package 1 obtained configuration, as shown in FIG. 1, the recess of the reinforcing plate 5 as the package body, that is, the semiconductor chip 4 by a thermally conductive paste 18 in the chip accommodating recess 5a is It is housed and fixed. また、補強板５のリード接合面５ｂに接着剤１７によって複数のリード３が接合保持される。 Further, a plurality of leads 3 are bonded and fixed by an adhesive 17 to the lead bonding surface 5b of the reinforcing plate 5. 各リード３のインナーリード部３ａはバンプ１６を介して半導体チップ４に接合され、アウターリード部３ｂには半田ボールによる突起電極１４が形成される。 Inner lead portions 3a of the leads 3 are bonded to the semiconductor chip 4 through the bump 16, the outer lead portion 3b protruding electrode 14 by solder balls are formed. さらに、リード３上には、上述したバンプ形成領域及び電極形成領域を除いたかたちで、リード保護膜としてのソルダーレジスト膜１２が形成され、このソルダーレジスト膜１２の上に、 Further, on the lead 3 in the form excluding the bump formation region and the electrode formation region as described above, the solder resist film 12 as a lead protective film is formed on top of the solder resist film 12,
インナーリード部３ａ側に位置してリード補強膜であるポリイミド膜１３が形成される。 Polyimide film 13 is formed located in the inner lead portion 3a side is read reinforcing film. そして、補強板５のチップ収容凹部５ａに収容固定された半導体チップ４は樹脂１９にて封止される。 Then, the semiconductor chip 4, which is housed and fixed in the chip housing recess 5a of the reinforcing plate 5 is sealed with a resin 19.
【００３４】このように本実施形態においては、リード保護膜となるソルダーレジスト膜１２を各リード３上に平坦に形成し、そのソルダーレジスト膜１２の上に、リード補強膜となるポリイミド膜１３を形成するようにしたので、リード３上に膜同士の重なりによる段差部が形成されることがない。 [0034] As described above, in this embodiment, formed flat solder resist film 12 serving as a lead protective film on each lead 3, on top of the solder resist film 12, the polyimide film 13 serving as a lead reinforcing film since so as to form, it never stepped portion due to the overlapping between the films on the lead 3 are formed. したがって、半導体パッケージ１ Therefore, the semiconductor package 1
の製造工程においては、リード３上に段差による空洞部分が形成されず、またリード３とソルダーレジスト膜１ In the manufacturing process, not formed hollow portion due to the step on the lead 3 and the lead 3 and the solder resist film 1
２との界面にエッチング液やメッキ液等の薬液が浸入することがなくなるため、これに起因した種々の問題を確実に回避することができる。 Because it eliminates the chemical solution such as a surface in an etching solution or plating solution of 2 from entering, it is possible to reliably avoid various problems caused by this.
【００３５】また、リード補強膜であるポリイミド膜１ [0035] In addition, the polyimide film 1, which is a lead reinforcing film
３を平面視略四角形の枠状とし、これをソルダーレジスト膜１２の上に形成しているため、半導体チップ４を樹脂１９にて封止するときに、ソルダーレジスト膜１２の上のポリイミド膜１３が外堀となって、いわゆる堰の役目を果たすようになる。 3 and plan view rectangular frame, for forming this on the solder resist film 12, when sealing the semiconductor chip 4 with the resin 19, the polyimide film 13 on the solder resist film 12 There is the outer moat, so play the role of the so-called weir. これにより、補強板５の凹部５ Thus, the recess 5 of the reinforcing plate 5
ａ（チップ収容凹部）に樹脂１９を注入した際には、その注入量に若干のバラツキが生じても、樹脂１９の周縁部がポリイミド膜１３の枠上で堰き止められるようになるため、外観的に優れた半導体パッケージ１を容易に得ることが可能となる。 a upon injection of (chip accommodating recess) in the resin 19, since the even the injection volume slight variations occur, so that the peripheral portion of the resin 19 is dammed on the frame of the polyimide film 13, the appearance it is possible to obtain easily to superior semiconductor package 1.
【００３６】なお、リード補強膜としては、上述したポリイミド膜３以外にも、リード補強機能を奏する他の材料からなる膜を採用してもかまわない。 [0036] As the lead reinforcing film, in addition to the polyimide film 3 described above, may be employed a film made of another material to achieve the lead reinforcing function.
複数のリードの上に、そのバンプ形成領域及び電極形成領域を除いてリード保護膜を形成し、このリード保護膜の上にリード補強膜を形成するようにしたので、従来のように膜同士の重なりによる段差部がリード上に形成されることがなくなる。 Over the plurality of leads, forming leads protective film except that bump formation region and electrode formation region, since so as to form a lead reinforcing film on the lead protective film, between the films as in the prior art stepped portions due to the overlap is formed on the lead is eliminated. したがって、リード上には局部的な空洞が存在し得ず、また上記段差部からの薬液の浸入による薬液溜まりも存在し得ないため、金属ベースの選択エッチング時のリード断線不良や、異常析出に伴うリード間ショート、さらには薬液残りによるシミ不良といった種々の問題を確実に回避することができる。 Therefore, there are localized cavity on a lead Eze, also because not exist reservoir chemical by penetration of the chemical liquid from the step portion, when the selective etching of and lead disconnection metal base, the abnormal deposition between the leads short with news it is possible to reliably avoid various problems such as stain defects due chemical remaining. その結果、超多ピン構造をなす半導体パッケージの品質向上とともに品質安定化が図られる。 As a result, stable quality with improved quality of the semiconductor package forming the super multi-pin structure can be achieved.
【図１】本発明に係る半導体パッケージの一実施形態を示す側断面図である。 1 is a side sectional view showing an embodiment of a semiconductor package according to the present invention.
【図２】本発明に係る半導体パッケージの製造方法の一実施形態を示す製造工程図（その１）である。 It is a [2] Production process diagram showing one embodiment of a method of manufacturing a semiconductor package according to the present invention (Part 1).
【図３】本発明に係る半導体パッケージの製造方法の一実施形態を示す製造工程図（その２）である。 A [3] Production process diagram showing one embodiment of a method of manufacturing a semiconductor package according to the present invention (Part 2).
【図４】本発明に係る半導体パッケージの製造方法の一実施形態を示す製造工程図（その３）である。 A [4] manufacturing process diagrams showing one embodiment of a method of manufacturing a semiconductor package according to the present invention (Part 3).
【図５】従来におけるＢＧＡパッケージの側断面図である。 5 is a side sectional view of the BGA package in the prior art.
【図６】超多ピン構造の半導体パッケージの一例を示す側断面図である。 6 is a side sectional view showing an example of a semiconductor package of the super multi-pin structure.
【図７】課題を説明する図である。 FIG. 7 is a diagram illustrating a problem.
１ 半導体パッケージ ２ リードフレーム ３ 1 semiconductor package 2 lead frame 3
リード ３ａ インナーリード部 ３ｂ アウターリード部 Lead 3a inner lead portion 3b outer lead portions
４ 半導体チップ ５ 補強板 ６ 金属ベース ８ アルミニウム膜 ９ ニッケル膜 １２ ソルダーレジスト膜 １３ ポリイミド膜 4 the semiconductor chip 5 reinforcing plate 6 metal base 8 aluminum film 9 a nickel film 12 solder resist film 13 of polyimide film
１４ 突起電極 １６ バンプ Ｅ１ バンプ形成領域 Ｅ２ 電極形成領域 14 bump electrode 16 bump E1 bump formation region E2 electrode formation region
【請求項１】 リード接合面側にチップ収容凹部が形成されたパッケージ本体と、 前記パッケージ本体のチップ収容凹部に収容固定された半導体チップと、 前記パッケージ本体のリード接合面上に接合保持されるとともに、前記半導体チップにバンプを介してインナーリード部が接合されかつアウターリード部に突起電極が形成された複数のリードと、 前記リードのバンプ形成領域及び電極形成領域を除いて該リード上に形成されたリード保護膜と、 前記リードのインナーリード部側に位置して前記リード保護膜の上に形成されたリード補強膜とを備えたことを特徴とする半導体パッケージ。 And 1. A package body chip housing recess in the lead bonding surface side is formed, a semiconductor chip housed and fixed in the chip accommodating recess of the package body, is bonded and fixed on a lead bonding surface of said package body together, formed on the lead, except a plurality of leads protruding electrodes are formed on the inner lead portion is bonded and outer lead portions through the bumps on the semiconductor chip, the bump formation region and the electrode forming region of the lead the semiconductor package according to claim lead protective film that is, that located in the inner lead portion of the lead and a lead reinforcing film formed on the lead protective film.
【請求項２】 前記リード補強膜が平面視略四角形の枠状に形成されるとともに、前記パッケージ本体のチップ収容凹部に収容固定された前記半導体チップを樹脂にて封止してなることを特徴とする請求項１記載の半導体パッケージ。 Together wherein said lead reinforcing film is formed in a frame-shaped plan view rectangle, characterized by comprising sealing the semiconductor chip housed fixed in the chip accommodating recess of the package body with the resin the semiconductor package of claim 1 wherein.
【請求項３】 銅又は銅合金の基板上にエッチングストップ膜及びメッキ下地膜を順次積層してなる金属ベースの面上に、銅メッキによる複数のリードを形成する工程と、 前記金属ベースのリード形成面上に、前記リードのバンプ形成領域及び電極形成領域を除いてリード保護膜を形成する工程と、 前記リードのインナーリード部側に位置して前記リード保護膜の上にリード補強膜を形成する工程と、 前記リードのアウターリード部に突起電極を形成する工程と、 前記金属ベースをエッチングにより選択的に除去して前記各リードを分離する工程と、 前記リードのインナーリード部に半導体チップを接合する工程とを有することを特徴とする半導体パッケージの製造方法。 To 3. A copper or metal based on the surface on a substrate of a copper alloy formed by sequentially laminating the etching stop layer and the plating underlayer film, and forming a plurality of leads by copper plating, the metal base of the lead formed on the forming surface, forming a lead protective film except a bump formation region and the electrode forming region of the lead, the lead reinforcing film on the lead protective layer positioned inner lead portion of the lead a step of, forming a protruding electrode on the outer lead portion of the lead, and separating each of said leads said metal base is selectively removed by etching, the semiconductor chip to the inner lead portion of the lead the method of manufacturing a semiconductor package, characterized by a step of bonding.
JP8129467A 1996-05-24 1996-05-24 Semiconductor package and manufacture thereof Pending JPH09312374A (en)
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