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Timestamp: 2020-02-19 06:44:25
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JPH0676560A - Input/output selection circuit for column repair - Google Patents
Input/output selection circuit for column repair
JPH0676560A
JPH0676560A JP4348087A JP34808792A JPH0676560A JP H0676560 A JPH0676560 A JP H0676560A JP 4348087 A JP4348087 A JP 4348087A JP 34808792 A JP34808792 A JP 34808792A JP H0676560 A JPH0676560 A JP H0676560A
JP4348087A
JP2631609B2 (en
勝敏 金
Hyundai Electron Ind Co Ltd
1991-12-31 Priority to KR91025756A priority Critical patent/KR940008213B1/en
1991-12-31 Priority to KR25756 priority
1992-12-28 Application filed by Hyundai Electron Ind Co Ltd, 現代電子産業株式会社 filed Critical Hyundai Electron Ind Co Ltd
1994-03-18 Publication of JPH0676560A publication Critical patent/JPH0676560A/en
1997-07-16 Publication of JP2631609B2 publication Critical patent/JP2631609B2/en
PURPOSE: To eliminate multiple spare columns, to reduce a layout area and to facilitate high integration by cutting only zero to three fuses in accordance with selected inputs/outputs when eight inputs and outputs exist. CONSTITUTION: When input/output selection fuses 11-13 are cut, the output terminals of the fuses 11-13 become low/high levels. Thus, all the NAND inputs of a decoder part 21 in input/output decoder parts 21-28 become the high levels, one input of the decoder parts 22-28 becomes the low level, the output side of the decoder part 21 becomes the low level. Only when a ready signal inputted to the NOR gate is the low level, the gate inputs of the transistors NM11 and NM12 inputted to a spare transfer part 31 become high and information of a spare bit inputted to a drain is connected to a data bus DB. Thus, one of eight inputs/outputs can be selected by cutting three fuses and the layout area can be reduced without the need of multiple spare columns.
【産業上の利用分野】本発明は、カラムリペア（Ｃｏｌ BACKGROUND OF THE INVENTION This invention is, column repair (Col
ｕｍｎ Ｒｅｐａｉｒ）の入出力選択回路に関するものであり、特に、記憶装置において１つのスペアカラム（ＳｐａｒｅＣｏｌｕｍｎ）により多数個の入出力から１つを選択する場合、選択される入出力に従って少数個のヒューズだけをカッティングすればよいカラムリペアの入出力選択回路に関するものである。 Relates output selection circuit umn Repair), in particular, when selecting one from a large number of input and output by one of the spare columns (SpareColumn) in the storage device, only a small number of fuses in accordance with input and output to be selected it relates output selecting circuit of the or column repair to be cut. たとえば、本発明によれば、ｎ個の入出力があるとき、ｍ個以下のヒューズだけをカッティングすればよい。 For example, according to the present invention, when there are n input may be cut only m or less fuses. ここで、ｍ，ｎは自然数であり、ｎ＝２ mである。 Here, m, n are natural numbers, and n = 2 m.
【従来の技術】一般的に、１つのアドレスにより数個の入出力を動作させるバイト幅（ｂｙｔｅ ｗｉｄｅ）記憶装置では、１個のスペアカラムで、数個の入出力からフェイル（Ｆａｉｌ）した入出力を選択しなければならないという問題が発生する。 2. Description of the Related Art In general, in several of the input and output operations are to byte-wide (byte wide) storage device by the one address, in one of the spare columns, input from several input and output has failed (Fail) a problem that it is necessary to select the output is generated. もし、入出力選択回路を使用しなければ、入出力の数だけスペアカラムが必要となるので、レイアウト（Ｌａｙｏｕｔ）面積が増加することになる。 If no use input and output selection circuit, since the spare column the number of input and output is required, so that the layout (Layout) area increases.
【０００３】したがって、従来のカラムリペアの入出力選択回路では、図１に示したように、スペアビットＳ [0003] Thus, the output selecting circuit of the conventional column repair, as shown in FIG. 1, a spare bit S
Ｂ，／ＳＢの入力をドレインに共通に受け、ソースは各々対応のデータバスＤＢ１，／ＤＢ１−ＤＢｎ，／ＤＢ B, / SB input received in common to the drain of the source each corresponding data buses DB1, / DB1-DBn, / DB
ｎに接続される２個ずつ対をなすｎ個のＮＭＯＳトランジスタ（ＮＭ１１，ＮＭ１２），（ＮＭ２１，ＮＭ２ n number of NMOS transistors forming the two portions pair connected to n (NM11, NM12), (NM21, NM2
２），…，（ＮＭｎ１，ＮＭｎ２）のゲートを抵抗Ｒ１ 2), ..., (NMn1, NMn2 resistance the gate of) R1
−Ｒｎを通し接地すると同時に、その接続点はｎ個のヒューズＦ１−Ｆｎを通した後、インバータＩ１からのレディ信号／φＲＥＤＹの入力が受けられるようにされて、ｎ個の入出力からフェイルした入出力を選択する同一構成のｎ個の入出力選択部が設けられる。 And at the same time grounded through -rn, the connection point after passing through the n-number of fuses F1-Fn, the input of ready signal / FaiREDY from the inverter I1 is to be received, and fail of n input and output n-number of input and output selection portion of the same configuration for selecting the input and output is provided.
【０００４】このように構成された従来の技術動作は、 [0004] Thus, the prior art operation that has been configured as described above,
リペアしたアドレスが選択されれば、レディ信号／φＲ If the repair address is selected, the ready signal / φR
ＥＤＹがローレベルとなり、一方リペアしたアドレスが選択されなければ、レディ信号／φＲＥＤＹはハイレベルとなる。 EDY goes low, whereas if the repair address is not selected, the ready signal / FaiREDY becomes high level.
【０００５】すなわち、１つのスペアカラムのビットラインＳＢ，／ＳＢが２個ずつ対をなすｎ個のＮＭＯＳトランジスタ（ＮＭ１１，ＮＭ１２）−（ＮＭｎ１，ＮＭ [0005] That is, the bit line SB of one spare column, / SB are n NMOS transistors forming the two portions pair (NM11, NM12) - (NMn1, NM
ｎ２）のドレインすなわち各入出力に印加される場合、 When applied to the drain that is, each input and output of n2),
もしｎ個の入出力Ｉ／Ｏ １ないしＩ／Ｏ ｎの中でＩ If to n-number of input and output I / O 1 no I in the I / O n
／Ｏ １がフェイルとなったならば、ｎ個のヒューズＦ If / O 1 has become a fail, n-number of fuse F
１ないしＦｎの中でフェイルされた入出力を除外した残りの入出力のヒューズを切ってやらなければならないので、Ｆ１を除いた残りのヒューズＦ２よりＦｎまで、すなわち、ｎ−１個のヒューズをブローイング（Ｂｌｏｗ Since 1 to must Yara off the fuse remaining output excluding the input and output that is failed in the Fn, to Fn than the rest of the fuses F2 excluding F1, i.e., the n-1 fuses Blowing (Blow
ｉｎｇ）しなければならない。 ing) and must be. ヒューズＦ２ないしＦｎ Fuse F2 to Fn
が切られた状態であるため、ＭＯＳトランジスタ（ＮＭ Since it is a state of being turned off, MOS transistor (NM
２１，ＮＭ２２），…，（ＮＭｎ１，ＮＭｎ２）のゲート電圧が接地抵抗Ｒ２−Ｒｎによりローレベルとなるため、スペアビットＳＢ，／ＳＢラインの情報がデータバス（ＤＢ２，／ＤＢ２），…，（ＤＢｎ，／ＤＢｎ）に伝達されない。 21, NM22), ..., (NMn1, NMn2 the gate voltage of) becomes the low level by the ground resistor R2-Rn, spare bit SB, / SB line information data bus (DB2, / DB2), ..., ( DBn, not transmitted to / DBn).
【発明が解決しようとする課題】しかしながら、リペアしようとする入出力がＩ／Ｏ １の場合にはヒューズＦ The object of the invention is to be Solved However, in the case input and output to be repaired is the I / O 1 is fuse F
１がブローイングされた状態でないため、レディ信号／ Because 1 is not in the state of being blowing, ready signal /
φＲＥＤＹによりＮＭＯＳトランジスタＮＭ１１，ＮＭ NMOS transistor NM11 by φREDY, NM
１２のゲートノード点が制御されることになる。 So that the gate node point 12 is controlled. ゆえに、フェイルされた入出力Ｉ／Ｏの中で第１番目の入出力Ｉ／Ｏ １の場合だけがレディ信号φＲＥＤＹにより制御を受ける状態になるため、入出力Ｉ／Ｏ１だけがリペアされる。 Therefore, only the case in a fail has been output I / O of the first input-output I / O 1 is in a state for receiving a control by ready signal FaiREDY, only input and output I / O1 is repaired. しかし、このような従来のカラムリペアの入出力選択回路は、１つのスペアカラム当り常にｎ−１ However, output selecting circuit of the conventional column repair is always n-1 per one spare column
個のヒューズをブローイングしなければならないので、 Since it must be blowing the number of fuse,
大容量の記憶装置では多くのスペアカラムが必要となり、ヒューズブローイングの数があまりに多く発生するという問題点があった。 In a large capacity storage device requires more spare columns, the number of fuse blowing is a problem that occurs too much.
【課題を解決するための手段】本発明によるカラムリペアの入出力選択回路は、高集積記憶素子の入出力Ｉ／Ｏ Output selecting circuit of column repair according to the invention According to an aspect of the input-output I / O of the highly integrated memory element
の個数がｎ個の場合に、ｎ個の入出力選択ヒューズと、 When the number is of n, and n-number of input and output selection fuse,
ｎ個の基本入出力デコーダ部および２ｎ個のスペアトランスファーとトランジスタを利用して、入出力選択ヒューズによりｎ個の入出力デコーディング中の１つの入出力だけを選択できるカラムリペアの入出力選択回路であり、ここで、ｎ，ｍは、自然数でありｎ＝２ mである。 Using the n number of the basic input output decoder and the 2n spare transfer transistor, output selection fuse the n-number of input and output de one output selection circuit column repair only can be selected output in the coding , and the where, n, m are natural numbers n = 2 m.
【実施例】図２は、本発明のカラムリペアの入出力回路であり、図３は図２による入出力選択ヒューズの詳細の回路図である。 DETAILED DESCRIPTION FIG. 2 is an input-output circuit of column repair of the present invention, FIG. 3 is a circuit diagram of a detail of the input and output selection fuse according to FIG. 図を参照して、ＰＭＯＳおよびＮＭＯＳ With reference to FIG., PMOS and NMOS
トランジスタＰＭ１，ＮＭ１のドレインを共通に接続する。 To connect the drain of the transistor PM1, NM1 in common. 上記ＮＭＯＳトランジスタＮＭ１のゲートはコンデンサＣを介して電源端子Ｖｃｃおよび接地されたヒューズＦに接続し、かつインバータＩ２を通して出力端子Ａ The gate of the NMOS transistor NM1 is connected to the power supply terminal Vcc and the ground fuse F through a capacitor C, and the output terminal A through the inverter I2
に接続する。 To connect to. 上記ＰＭＯＳトランジスタＰＭ１のゲートはインバータＩ３を通して出力端子Ｂに接続する。 The gate of the PMOS transistor PM1 is connected to the output terminal B through an inverter I3. １つのヒューズをカッティングするか、あるいはカッティングしない場合に従って、各々の出力レベルＡ，Ｂを持つ第１入出力選択ヒューズ１１と、この第１入出力選択ヒューズ１１と同一に構成した第２および第３入出力選択ヒューズ１２，１３と、上記第１ないし第３入出力選択ヒューズ１１ないし１３の各出力ラインのうちの、ある組のラインを入力に受けるナンドゲートＮＡＮＤの出力とリペアとなるアドレスを制御するレディ信号／φＲＥ Or cutting one fuse, or according to if not cut, the second and third with the first output selection fuse 11 with each of the output levels A, a B, is configured the same as the first output selection fuse 11 controlling the output selection fuse 12 and 13, out of the output lines of the first to third output selection fuse 11 to 13, the address to which the NAND gate output and repair receiving the input of one set of lines ready signal / φRE
ＤＹとを入力とするノアゲートＮＯＲにより構成した第１入出力デコーダ部２１、および上記第１入出力デコーダ部２１と同一に構成する第２ないし第８入出力デコーダ部２２ないし２８と、ドレインおよびソースにスペアビットＳＢ，／ＳＢとデータバスＤＢ，／ＤＢがそれぞれ連結されるＮＭＯＳトランジスタＮＭ１１，ＮＭ１２ A first input-output decoder section 21, and the second to eighth input decoder section 22 to 28 constituting the same as the first input-output decoder section 21 is constituted by a NOR gate which receives and DY, the drain and source the spare bits SB, / SB and the data bus DB, / NMOS transistor DB are connected respectively NM11, NM12
のゲートに、上記第１入出力デコーダ部２１にてデコードされた出力信号を受け第１スペアトランスファー部３ The gate, the first spare transfer unit 3 receives an output signal decoded in said first input-output decoder section 21
１と、上記第１スペアトランスファー部３１と同一に構成され上記第２ないし第８入出力デコーダ部２２ないし２８よりの出力信号を受けて、スペアビットの情報を伝送する第２ないし第８スペアトランスファー部３２ないし３８が設けられる。 1, receives the output signal from the first spare transfer unit 31 is configured the same as the second to eighth output decoder unit 22 to 28, second to eighth spare transfer transmits the spare bits of information part 32 to 38 are provided.
【０００９】このように構成した本発明の作用および効果を、図４の入出力による入出力選択ヒューズの論理表を参照して説明すれば次のとおりである。 [0009] The operation and effect of the present invention thus configured is as follows if described with reference to the logic table of input and output selection fuse according output of FIG.
【００１０】まず、第１ないし第３入出力選択ヒューズ１１ないし１３中、３個を皆カッティングすれば、すべての入出力選択ヒューズ１１ないし１３の出力端子Ａ， [0010] First, in the first to third output selection fuse 11 to 13, if all cutting three of the output terminal A of all input and output selection fuse 11 to 13,
Ｂは各々ロー／ハイレベル状態となる。 B are each at a low / high state.
【００１１】これにより、第１ないし第８入出力デコーダ部２１ないし２８中、第１入出力デコーダ部２１のナンドゲートＮＡＮＤの入力が皆ハイレベル状態となり、 [0011] Thus, in the first to eighth output decoder unit 21 to 28, NAND gate input of the first input-output decoder section 21 becomes all high level,
残りの第２ないし第８入出力デコーダ部２２ないし２８ The remaining second to eighth output decoder unit 22 to 28
のナンドゲートＮＡＮＤ入力中、少なくとも１つの入力はローレベル状態を持つことになるので、上記第１ないし第８入出力デコーダ部２１ないし２８のナンドゲートＮＡＮＤの出力中に第１入出力デコーダ部２１の出力側のみがローレベル状態となる。 During the NAND gate inputs, at least one input will have a low level, the output of the first input-output decoder unit 21 in the output of the NAND gate NAND of the first to eighth output decoder unit 21 to 28 only the side becomes a low level state.
【００１２】ゆえに、ノアゲートＮＯＲの一方側に入力されるレディ信号／φＲＥＤＹがローレベルであるときのみ第１スペアトランスファー部３１内のＮＭＯＳトランジスタＮＭ１１，ＮＭ１２のゲート入力が、ハイレベル状態となりオンとなるので、そのＮＭＯＳトランジスタＮＭ１１，ＮＭ１２のドレインに入力されるスペアビットＳＢ，／ＳＢの情報が、ソースのデータバスＤＢ [0012] Thus, the gate input of the NMOS transistors NM11, NM12 only in the first spare transfer unit 31 when the ready signal / FaiREDY inputted to one side of the NOR gate is low level, turned on the high level state since, the NMOS transistors NM11, NM12 spare bit SB input in the drain of the / SB information, source data bus DB
１，／ＤＢ１に連結される。 1, is connected to the / DB1.
【００１３】この際、残りのデータバスＤＢ２，／ＤＢ [0013] In this case, the rest of the data bus DB2, / DB
２ないしＤＢ８，／ＤＢ８では情報伝達が行なわれない。 2 to DB8, / DB8 the signaling is not performed.
【００１４】このような動作により、３個の入出力選択ヒューズのカッティングにより、８個の入出力の中の１ [0014] By such an operation, by the cutting of the three input and output selection fuse, 1 in the eight input and output
つが選択されて出力される。 One but is selected and output.
【発明の効果】以上詳細に説明したように、入出力が８ As it has been described in detail, according to the present invention, input and output 8
個の場合に、従来では、ある入出力のリペアのためには、７個のヒューズをカッティングしなければならなかったが、本発明によれば、選択される入出力に応じて０ In the case of individual, conventionally, for some input and output of the repair is had to cut the seven fuses, according to the present invention, depending on the input selected 0
−３個のヒューズだけをカッティングすればよく、多くのスペアカラムが必要でないので、レイアウト面積が減少され、集積化を容易にする効果がある。 -3 amino may be only cut the fuse, because not need more spare columns, the layout area is reduced, the effect to facilitate the integration.
【図１】従来のカラムリペアの入出力選択回路図である。 1 is a input-output selecting circuit diagram of a conventional column repair.
【図２】本発明のカラムリペアの入出力選択回路図である。 2 is a input-output selecting circuit diagram of a column repair of the present invention.
【図３】図２に図示した入出力選択ヒューズの詳細回路図である。 3 is a detailed circuit diagram of the input and output selection fuse illustrated in Figure 2.
【図４】本発明による入出力選択ヒューズの論理図表である。 4 is a logic diagram of the input and output selection fuse according to the invention.
１１〜１３ 第１ないし第３入出力選択ヒューズ ２１〜２８ 第１ないし第８入出力デコーダ部 ３１〜３８ 第１ないし第８スペアトランスファー部 ＮＡＮＤ ナンドゲート ＮＯＲ ノアゲート Ｉ１〜Ｉ３ インバータ なお、各図中、同一符号は同一または相当部分を示す。 11-13 first to third output selection fuse 21-28 first to eighth output decoder unit 31 to 38 first to eighth spare transfer unit NAND NAND NOR NOR I1~I3 inverter In the drawings, the same numerals designate identical or corresponding parts.
【請求項１】 ヒューズ（Ｆｍ）のカッティング状態に従った出力レベルを各々が有する第１ないし第３入出力選択ヒューズと、 上記第１ないし第３入出力選択ヒューズの出力信号を否定論理積処理した出力とリペアアドレス選択によるレディ信号（／φＲＥＤＹ）を否定論理和処理して選択出力する第１ないし第８入出力デコーダ部と、 上記第１ないし第８入出力デコーダ部の出力に応答して、入力されるスペアビット（ＳＢ，／ＳＢ）の情報を対応のデータバス（ＤＢ１ないしＤＢ８および／ＤＢ１ 1. A fuse (Fm) and the first to third output selection fuse having an output level in accordance with the cutting state each, NAND processes an output signal of said first to third output selection fuse and first to eighth output decoder for selecting outputs the NOR processing the ready signal (/ φREDY) by the output and the repair address selection and, in response to an output of the first to eighth output decoder spare bits (SB, / SB) inputted information to the data bus (DB1 no corresponding DB8 and / DB1
ないし／ＤＢ８）ラインへ伝達する第１ないし第８スペアトランスファー部とを備えることを特徴とする、カラムリペアの入出力選択回路。 To / DB8), characterized in that it comprises a first to eighth spare transfer unit for transferring the line, column repair of the input and output selection circuit.
【請求項２】 上記第１入出力選択ヒューズ（１１） Wherein said first input-output selection fuse (11)
は、ドレインが共通に接続されたＰおよびＮＭＯＳトランジスタ（ＰＭ１，ＮＭ１）を含み、ＰＭＯＳトランジスタのゲートをインバータ（Ｉ３）を介してその出力端子（Ｂ）に接続し、ＮＭＯＳトランジスタのゲートは、 The drain includes a common-connected P and NMOS transistors (PM1, NM1), connected to the output terminal (B) of the gate of the PMOS transistor through an inverter (I3), the gate of the NMOS transistor,
電源端子（Ｖｃｃ）に接続されたコンデンサ（Ｃ）および接地されたヒューズ（Ｆｍ）と、インバータ（Ｉ２） Power source terminal (Vcc) a capacitor connected (C) and ground fuse as (Fm), the inverter (I2)
とを順次通して出力端子（Ａ）に接続して構成されたことを特徴とする、請求項１記載のカラムリペアの入出力選択回路。 Characterized in that it is constituted by connecting preparative sequentially through an output terminal (A) of the input and output selection circuit in the column repair according to claim 1, wherein.
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