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JP2007157916A - Tft board, and manufacturing method therefor - Google Patents
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2007-06-21 Publication of JP2007157916A publication Critical patent/JP2007157916A/en
<P>PROBLEM TO BE SOLVED: To provide a TFT board and a manufacturing method for the TFT board which can significantly cut down manufacturing costs and improve the manufacturing yield, by reducing the number of processes in manufacturing processes. <P>SOLUTION: The TFT board includes a glass board 10, a gate electrode 23 and gate wiring 24, a gate-insulating film 30, an n-type oxide semiconductor layer 40, and an oxide conductor layer 60. The TFT board further includes a channel etching stopper 53 which protects a channel 41; and source wiring 65, drain wiring 66, a source electrode 63, a drain electrode 64, and a pixel electrode 67 having the oxide conductor layer 60. <P>COPYRIGHT: (C)2007,JPO&INPIT
本発明は、ＴＦＴ基板及びＴＦＴ基板の製造方法に関し、特に、ＴＦＴ（薄膜トランジスタ）の活性層としての酸化物半導体と、チャンネル部を保護するチャンネル部用エッチストッパーと、このチャンネル部用エッチストッパーと同一の保護層から形成されたゲート配線用エッチストッパーを備え、第二の酸化物層（酸化物導電体層）が、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を兼ねることにより、チャンネル部を確実に保護して品質を向上させ、また、製造工程を削減して製造原価のコストダウンを図ることができるＴＦＴ基板及びＴＦＴ基板の製造方法に関する。 The present invention relates to a method of manufacturing a TFT substrate and TFT substrate, the same particular, the oxide semiconductor as an active layer of a TFT (thin film transistor), and etch stopper channel section to protect the channel portion, the etch stopper for this channel portion comprising an etch stopper gate wiring formed from the protective layer of the second oxide layer (oxide conductor layer), the source wiring, the drain wiring, by serving as a source electrode, a drain electrode and a pixel electrode, the channel parts and ensure protection improves the quality, also relates to a method for producing the TFT substrate and the TFT substrate can be by reducing the manufacturing steps reduce the production cost.
さて、このＴＦＴ基板の製造法としては、通常、５枚のマスクを使用する５マスクプロセスや、ハーフトーン露光技術を利用してマスクを４枚に減らした４枚マスクプロセス等が知られている。 Now, As the production method of the TFT substrate, usually 5 or mask process using five masks, four-mask process such as reduced to four mask using the halftone exposure technique is known .
図１１は、従来例にかかるＴＦＴ基板の製造方法を説明するための概略図であり、（ａ）はゲート電極が形成された断面図を、（ｂ）はエッチストッパーが成形された断面図を、（ｃ）はソース電極及びドレイン電極が形成された断面図を、（ｄ）は層間絶縁膜が形成された断面図を、（ｅ）は透明電極が形成された断面図を示している。 Figure 11 is a schematic view for explaining a method for producing a TFT substrate according to a conventional example, (a) shows a sectional view in which a gate electrode is formed, (b) is a sectional view etch stopper is formed , and (c) shows a sectional view in which a source electrode and a drain electrode are formed, (d) is a cross-sectional view interlayer insulating film is formed, (e) is a cross-sectional view which transparent electrodes are formed.
しかしながら、上記特許文献１〜７に記載された３枚のマスクを用いたＴＦＴ基板の製造方法は、ゲート絶縁膜の陽極酸化工程が付加されているなど、非常に煩雑な製造プロセスであり、実用に供することが困難な技術であるといった問題があった。 However, method for producing a TFT substrate using three masks described in Patent Document 1 to 7, such as anodic oxidation process of the gate insulating film is added, a very complicated manufacturing process, practical be subjected to there is a problem is a difficult technology.
本発明は、係る課題に鑑みなされたものであり、製造工程の工程数を削減することによって、製造コストを大幅に低減でき、かつ、製造歩留りを向上させることが可能なＴＦＴ基板及びＴＦＴ基板の製造方法の提案を目的とする。 The present invention has been made in view of the problems of, by reducing the number of steps in the production process, it can significantly reduce the manufacturing cost, and the TFT substrate and the TFT substrate capable of improving the manufacturing yield for the purpose of the proposed manufacturing method.
上記目的を達成するために、本発明のＴＦＴ基板は、基板と、この基板上に形成されたゲート電極及びゲート配線と、前記ゲート電極及びゲート配線上に形成されたゲート絶縁膜と、少なくとも前記ゲート電極上のゲート絶縁膜上に形成された第一の酸化物層と、前記第一の酸化物層上にチャンネル部によって隔てられて形成された第二の酸化物層を具備したＴＦＴ基板であって、前記第一の酸化物層上に形成され、前記チャンネル部を保護するチャンネル部用エッチストッパーを備えた構成としてある。 To achieve the above object, TFT substrate of the present invention includes a substrate, a formed gate electrode and a gate wiring on the substrate, a gate insulating film formed on the gate electrode and the gate line, at least the a first oxide layer formed on the gate insulating film on the gate electrode, in the TFT substrate provided with the second oxide layer formed by being separated by a channel portion to the first oxide layer there are formed on the first oxide layer, a configuration equipped with etch stopper channel section to protect the channel portion.
このようにすると、チャンネル部用エッチストッパーによって、チャンネル部が確実に保護されるので、品質を向上させることができる。 In this way, by an etch stopper channel section, since the channel unit is reliably protected, it is possible to improve the quality. また、ＴＦＴの活性層として酸化物半導体を使用することにより、電流を流しても安定であり、電流制御により作動させる有機電界発光装置にとって有用である。 Further, by using an oxide semiconductor as the active layer of the TFT, are stable even by applying a current, it is useful for an organic EL apparatus which is operated under current control.
このようにすると、チャンネル部，ソース電極及びドレイン電極を容易に形成することができる。 In this way, the channel part, the source electrode and the drain electrode can be easily formed.
また、本発明のＴＦＴ基板は、前記第二の酸化物層が、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を兼ねる構成としてある。 Further, TFT substrate of the present invention, the second oxide layer, it is constituted also serves as a source wiring, the drain wiring, the source electrode, the drain electrode and the pixel electrode.
このようにすると、使用するマスク数を削減でき、製造工程が削減されることにより生産効率が向上し製造原価のコストダウンを図ることができる。 In this way, it is possible to reduce the number of masks to be used to improve production efficiency by manufacturing steps is reduced can be reduced and production cost.
なお、「第二の酸化物層が、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を兼ねる」とは、成形された第二の酸化物層が、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極としての機能を有することをいう。 Incidentally, "the second oxide layer, the source wire, the drain wire, the source electrode, serving as a drain electrode and a pixel electrode" refers to the second oxide layer which is molded, the source wire, the drain wire, the source electrode refers to having a function as a drain electrode and a pixel electrode.
また、本発明のＴＦＴ基板は、前記画素電極が、前記第一の酸化物層と第二の酸化物層との積層膜よりなる構成としてある。 Further, TFT substrate of the present invention, the pixel electrodes, it is constituted of the layer film of the said first oxide layer and the second oxide layer.
このようにすると、積層膜を透明とすることができるので、光による誤動作を防止することができる。 In this way, since the laminated film may be transparent, it is possible to prevent malfunction caused by light.
また、本発明のＴＦＴ基板は、少なくとも前記第二の酸化物層の基板側に、前記第一の酸化物層が形成された構成としてある。 Further, TFT substrate of the present invention, on the substrate side of at least said second oxide layer is a structure in which the first oxide layer has been formed.
このようにすると、第二の酸化物層及び第一の酸化物層を透明とすることができるので、光による誤動作を防止することができる。 Thus, since the second oxide layer and the first oxide layer may be transparent, it is possible to prevent malfunction caused by light.
また、本発明のＴＦＴ基板は、前記チャンネル部用エッチストッパーと同一の保護層から形成された、ゲート配線用エッチストッパーを備え、前記ゲート配線用エッチストッパーが、開口部を有する構成としてある。 Further, TFT substrate of the present invention, the formed from the channel unit for etch stopper same protective layer comprises an etch stopper gate wiring, etching stopper the gate wiring, it is configured to have an opening.
このようにすると、チャンネル部用エッチストッパーと同一の保護層から形成された、ゲート配線用エッチストッパーによって、ゲート配線を保護することができる。 In this way, formed from the same protective layer and the etching stopper channel portion, the etch stopper gate wiring can be protected gate wiring. また、ゲート配線用エッチストッパーの開口部によって、ゲート配線パッド上に積層されたゲート絶縁膜を除去することができるので、三枚のマスクで製造することが可能となり、製造工程を削減でき製造原価のコストダウンを図ることができる。 Also, by the opening of the etch stopper gate lines, since the gate insulating film stacked on the gate wire pad can be removed, it is possible to manufacture a three masks, reduces the manufacturing process manufacturing costs it is possible to reduce the cost of.
また、本発明のＴＦＴ基板は、前記ゲート絶縁膜が、前記第二の酸化物層及び第一の酸化物層を成形するためのレジスト及び前記ゲート配線用エッチストッパーを用いて、エッチングされた構成としてある。 The configuration TFT substrate of the present invention, the gate insulating film, by using a resist and etch stopper the gate line for forming said second oxide layer and the first oxide layer, which is etched there as.
このようにすると、ゲート配線パッドを成形する際、不要なゲート絶縁膜を除去できるので、製造工程を増やすことなく透過光量を増加でき、品質を向上させることができる。 In this way, when forming the gate wire pad, it is possible to remove unnecessary gate insulating film, can increase the amount of transmitted light without increasing the number of manufacturing steps, it is possible to improve the quality.
また、本発明のＴＦＴ基板は、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の少なくとも一つの上に、補助導電層を形成した構成としてある。 Further, TFT substrate of the present invention, the source wire, the drain wire, on at least one source electrode, the drain electrode and the pixel electrode, it is constituted that the formation of the auxiliary conductive layer.
また、本発明のＴＦＴ基板は、前記ゲート絶縁膜が、前記補助導電層，結晶化された第二の酸化物層及びゲート配線用エッチストッパーを用いて、エッチングされた構成としてある。 Further, TFT substrate of the present invention, the gate insulating film, the auxiliary conductive layer, using the second oxide layer and the etch stopper gate wiring crystallized, there as an etch configuration.
また、本発明のＴＦＴ基板は、少なくとも前記ソース配線，ドレイン配線，ソース電極及びドレイン電極上に、絶縁膜を備えた構成としてある。 Further, TFT substrate of the present invention, at least the source wire, the drain wire, the source electrode and the drain electrode, a configuration equipped with an insulating film.
このようにすると、ＴＦＴ基板に、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることができる。 In this way, the TFT substrate, an organic EL material, by providing the electrode and the protective film can be readily obtained an organic electroluminescent device.
また、本発明のＴＦＴ基板は、前記第一の酸化物層及び第二の酸化物層のエネルギーギャップが、３．０ｅＶ以上である。 Further, TFT substrate of the present invention, the energy gap of the first oxide layer and the second oxide layer is not less than 3.0 eV.
また、上記目的を達成するために、本発明のＴＦＴ基板の製造方法は、基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、前記基板，ゲート電極及びゲート配線上に、ゲート絶縁膜，第一の酸化物層，保護層及び第二のレジストをこの順に積層し、第二のマスクを用いて、前記保護層からなるチャンネル部用エッチストッパー及びゲート配線用エッチストッパーを成形する工程と、前記第一の酸化物層，チャンネル部用エッチストッパー及びゲート配線用エッチストッパー上に、第二の酸化物層及び第三のレジストをこの順に積層し、第三のマスクを用いて、前記第三のレジストを所定の形状に形成する工程と、前記第三のレジスト，チャンネル部用エッチストッパー及びゲート配線用エッチストッパーを用い In order to achieve the above object, a method of producing a TFT substrate present invention, on a substrate, using a first mask to form a gate electrode and a gate wiring, the substrate, the gate electrode and the gate on the wiring, a gate insulating film, a first oxide layer, a protective layer and a second resist laminated in this order, by using the second mask, channel portion for etch stopper and the gate wiring made of the protective layer a step of forming an etch stopper, the first oxide layer, the etch stopper, and the gate wiring etch on stopper channel portion, the second oxide layer and the third resist laminated in this order, the third using a mask, and forming the third resist into a predetermined shape, using the third resist, etch stopper and etch stopper gate wiring channel portion 、前記第二の酸化物層及び第一の酸化物層をエッチングして、前記第二の酸化物層からなるソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を形成する工程と、前記第三のレジストをアッシングした後、前記チャンネル部用エッチストッパーによりチャンネル部を保護しつつ、開口部を有する前記ゲート配線用エッチストッパー及び成形された第二の酸化物層を用いて、前記ゲート絶縁膜をエッチングして、ゲート配線パッドを成形する工程とを有する方法としてある。 , The second oxide layer and the first oxide layer is etched, the second source wiring formed of an oxide layer, the drain wire, the source electrode, and forming a drain electrode and a pixel electrode, wherein after ashing a third resist, while protecting the channel portion by etching stopper the channel portion, with a second oxide layer that is the etching stopper and forming gate wirings having an opening, the gate insulating film is etched, and is as a method and a step of forming a gate wire pad.
このように、本発明は、ＴＦＴ基板の製造方法としても有効であり、エッチストッパーによって、チャンネル部が確実に保護されるので、品質を向上させることができ、また、マスク数が削減されることによって、生産効率が向上し製造原価のコストダウンを図ることができる。 Thus, the present invention is also effective as a manufacturing method of the TFT substrate, by an etch stopper, since the channel unit is reliably protected, it is possible to improve the quality, also the number of masks is reduced Accordingly, production efficiency is improved can be reduced and production cost. さらに、チャンネル部用エッチストッパーと同一の保護層から形成された、ゲート配線用エッチストッパーによって、ゲート配線上に積層されたゲート絶縁膜を除去することができるので、製造工程を削減でき製造原価のコストダウンを図ることができる。 Further, formed from the channel unit for etch stopper same protective layer, the etching stopper for the gate wiring, since the gate insulating film stacked on the gate wiring can be eliminated, the manufacturing costs can reduce the manufacturing process it is possible to reduce the cost down.
また、上記目的を達成するために、本発明のＴＦＴ基板の製造方法は、基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、前記基板，ゲート電極及びゲート配線上に、ゲート絶縁膜，第一の酸化物層，保護層及び第二のレジストをこの順に積層し、第二のマスクを用いて、前記保護層からなるチャンネル部用エッチストッパー及びゲート配線用エッチストッパーを成形する工程と、前記第一の酸化物層，チャンネル部用エッチストッパー及びゲート配線用エッチストッパー上に、第二の酸化物層，補助導電層及び第三のレジストをこの順に積層し、ハーフトーン露光により、前記第三のレジストを所定の形状に形成する工程と、 In order to achieve the above object, a method of producing a TFT substrate present invention, on a substrate, using a first mask to form a gate electrode and a gate wiring, the substrate, the gate electrode and the gate on the wiring, a gate insulating film, a first oxide layer, a protective layer and a second resist laminated in this order, by using the second mask, channel portion for etch stopper and the gate wiring made of the protective layer a step of forming an etch stopper, the first oxide layer, on the etching stopper and etch stopper gate wiring channel unit, stacking a second oxide layer, the auxiliary conductive layer and a third resist in this order by half-tone exposure, and forming the third resist into a predetermined shape,
前記第三のレジスト，チャンネル部用エッチストッパー及びゲート配線用エッチストッパーを用いて、前記補助導電層，第二の酸化物層及び第一の酸化物層をエッチングして、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を形成する工程と、前記第三のレジストを再形成する工程と、前記第二の酸化物層のエッチング耐性を変化させる工程と、前記ソース配線上，ドレイン配線上，ソース電極上及びドレイン電極上の再成形された前記第三のレジストを用いて、前記画素電極上の補助導電層をエッチングし、前記補助導電層を形成する工程と、前記チャンネル部用エッチストッパーによりチャンネル部を保護しつつ、開口部を有する前記ゲート配線用エッチストッパー及び成形された第二の酸化物層を用いて、前記ゲ Using said third resist, etch stopper and etch stopper gate wiring channel portion, the auxiliary conductive layer, by etching the second oxide layer and the first oxide layer, the source wire, the drain wire, source electrode, and forming a drain electrode and a pixel electrode, a step of re-forming the third resist, a step of changing the etching resistance of the second oxide layer, on the source wire, the drain wire , by using the third resist that is reshaped on the source electrode and on the drain electrode, and etching the auxiliary conductive layer on the pixel electrode, and forming the auxiliary conductive layer, an etch stopper the channel section by while protecting the channel portion, with the second oxide layer is etched stopper and molding the gate line has an opening, the gate ト絶縁膜をエッチングして、ゲート配線パッドを成形する工程とを有する方法としてある。 Etching the gate insulating film, it is a method and a step of forming a gate wire pad.
また、本発明のＴＦＴ基板の製造方法は、前記基板上に絶縁膜及びレジストをこの順に積層し、マスクを用いて、ゲート配線パッド上，ソース・ドレイン配線パッド上及び画素電極上の前記絶縁膜をエッチングし、少なくとも前記ソース配線，ドレイン配線，ソース電極及びドレイン電極上に、絶縁膜を形成する工程を有する方法としてある。 Further, a method of producing a TFT substrate present invention, by laminating an insulating film and the resist on the substrate in this order, using a mask, on a gate wire pad, the insulating film of the source-drain wiring pad and the pixel electrode the etching, at least the source wire, the drain wire, on the source electrode and the drain electrode, there is a method comprising a step of forming an insulating film.
このようにすると、基板の上部に絶縁膜を形成することができ、たとえば、このＴＦＴ基板に、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置を得ることができる。 In this way, the upper portion of the substrate can be an insulating film, for example, on the TFT substrate, an organic EL material, by providing the electrode and the protective film, it is possible to obtain an organic electroluminescent device.
本発明におけるＴＦＴ基板及びＴＦＴ基板の製造方法によれば、製造工程の工程数を削減することによって、製造コストを大幅に低減でき、かつ、チャンネル部用エッチストッパーを設けることにより、製造歩留りを向上させることができる。 According to the TFT substrate and the method for producing a TFT substrate according to the present invention, by reducing the number of steps in the production process, can significantly reduce the manufacturing cost, and by providing an etch stopper channel section, improve the production yield it can be.
同図において、まず、基板１０上に、第一のマスク２２を用いて、ゲート電極２１及びゲート配線２２を形成する（ステップＳ１）。 In the figure, first, on the substrate 10 by using a first mask 22, to form the gate electrode 21 and a gate wire 22 (Step S1).
次に、第一のマスク２２を用いた処理について、図面を参照して説明する。 Next, treatment using the first mask 22 will be described with reference to the drawings.
（第一のマスクを用いた処理） (Treatment using the first mask)
図２は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第一のマスクを用いた処理を説明するための概略図であり、（ａ）は処理前のガラス基板の断面図を、（ｂ）はメタル成膜された断面図を、（ｃ）はレジスト塗布された断面図を、（ｄ）は露光／現像／エッチング／レジスト剥離され、ゲート電極及びゲート配線が形成された断面図を示している。 2, the TFT substrate manufacturing method according to a first embodiment of the present invention, a schematic view for explaining treatment using a first mask, (a) shows the cross sectional view of the glass substrate before the treatment and the (b) was a metal deposition sectional view, the (c) was the resist coating section view, (d) is exposed / developed / etch / resist stripping, the gate electrode and a gate wire are formed It shows a cross-sectional view.
次に、同図（ｂ）に示すように、ガラス基板１０にメタル成膜を行い、ゲート電極・配線用薄膜（ゲート電極及びゲート配線用薄膜）２０を形成する。 Next, as shown in FIG. (B), the glass substrate 10 subjected to metal deposition to form the gate electrode and wiring thin film (gate electrode and the gate wiring film) 20.
本実施形態では、ガラス基板１０上に、Ａｌ（アルミニウム）とＭｏ（モリブデン）をこれらの順に高周波スパッタリング法を用いて、それぞれ膜厚約２５０ｎｍ及び５０ｎｍの金属薄膜として形成する。 In the present embodiment, on the glass substrate 10, Al (aluminum) and Mo (molybdenum) by high-frequency sputtering method that order, each formed as a metal thin film having a thickness of about 250nm and 50nm. 続いて、酸化インジウム−酸化スズ−酸化サマリウム（ＩＴＳｍＯ：Ｉｎ２０３：ＳｎＯ ２ ：Ｓｍ ２ Ｏ ３ ＝約９０：７：３ｗｔ％）からなるスパッタリングターゲットを用いて、膜厚約１００ｎｍの薄膜を形成し、Ａｌ／Ｍｏ／ＩＴＳｍＯからなるゲート電極・配線用薄膜２０を形成する。 Subsequently, indium oxide - tin oxide - samarium oxide (ITSmO: In203: SnO 2: Sm 2 O 3 = about 90: 7: 3wt%) using a sputtering target made of, to form a thin film with a thickness of about 100 nm, forming a gate electrode-wiring film 20 made of al / Mo / ITSmO.
なお、Ａｌの上のＭｏは、酸化物薄膜との接触抵抗を下げる目的で使用しており、接触抵抗が気にならない程度に低い場合は、Ｍｏ層を形成しなくてもよい。 Incidentally, Mo on the Al is used for the purpose of reducing the contact resistance between the oxide thin film, it is lower to the extent that the contact resistance is not annoying may not form a Mo layer. また、Ｍｏの代わりに、Ｔｉ（チタン），Ｎｉ（ニッケル）などを使用することができる。 Instead of Mo, Ti (titanium), or the like may be used Ni (nickel). さらに、ゲート配線としてＡｇ（金），Ｃｕ（銅）などの金属薄膜や合金薄膜を用いることもできる。 Furthermore, Ag (gold) as the gate wiring, it is also possible to use a metal thin film or an alloy film such as Cu (copper).
次に、同図（ｃ）に示すように、ゲート電極・配線用薄膜２０上に、第一のレジスト２１が塗布される。 Next, as shown in FIG. (C), on the gate electrode and wiring for the thin film 20, the first resist 21 is applied.
次に、同図（ｄ）に示すように、第一のマスク２２を用いて、ホトリソグラフィー法により、所定の形状にレジスト（図示せず）を形成する。 Next, as shown in FIG. 2 (d), by using the first mask 22, by photolithography, a resist (not shown) into a predetermined shape. 続いて、ＩＴＳｍＯ薄膜は、蓚酸水溶液を用いてエッチングし、金属薄膜は、燐酸，酢酸及び硝酸の混酸（一般的に、ＰＡＮと呼ばれている。）を用いてエッチングし、所望の形状のゲート電極２３及びゲート配線２４を形成する（図３参照）。 Subsequently, ITSmO thin film is etched using the oxalic acid aqueous solution, the metal thin film, phosphoric acid, mixed acid of acetic acid and nitric acid (commonly referred to as PAN.) Was used to etch, the gate of the desired shape forming the electrode 23 and the gate wire 24 (see FIG. 3). 図２（ｄ）に示すゲート電極２３及びゲート配線２４は、図３におけるＡ−Ａ断面及びＢ−Ｂ断面を示している。 The gate electrode 23 and the gate wire 24 shown in FIG. 2 (d) shows the A-A cross-sectional and B-B cross section in FIG. ここで、ＩＴＳｍＯは、燐酸，酢酸及び硝酸の混酸を用いてもエッチング可能であり、上記混酸を用いて金属配線と一括エッチングしてもよい。 Here, ITSmO is phosphoric acid, be used mixed acid of acetic acid and nitric acid are etchable metal wiring may be collectively etched using the mixed acid.
また、ゲート電極・配線用薄膜２０の形成後、熱処理を施しＡｌの抵抗を下げるとともに、ＩＴＳｍＯを結晶化させていてもよい。 After the formation of the gate electrode and wiring for the thin film 20, together with reducing the resistance of the Al heat treatment may be to crystallize ITSmO. すなわち、ＩＴＳｍＯは結晶化すると、蓚酸系エッチング液や燐酸，酢酸及び硝酸の混酸に溶解しなくなるので、Ａｌ／Ｍｏ層を保護することができる。 That, ITSmO is crystallized, oxalic acid-based etching solution or phosphoric acid, because no longer dissolved in a mixed acid of acetic acid and nitric acid, can be protected Al / Mo layer.
さらに、ＩＴＳｍＯなどの酸化物導電膜をゲート配線２４の表面に形成することにより、ゲート配線パッド２５を形成した際、ゲート配線２４に使用した金属表面が露出しないので、信頼性の高い接続が可能となる。 Further, by forming an oxide conductive film such as ITSmO the surface of the gate wiring 24, when forming a gate wire pad 25, since the metal surface using the gate wiring 24 is not exposed, enabling highly reliable connection to become.
次に、図１に示すように、ガラス基板１０，ゲート電極２３及びゲート配線２４上に、ゲート絶縁膜３０，第一の酸化物層としてｎ型酸化物半導体層４０，保護層５０及び第二のレジスト５１をこの順に積層し、第二のマスク５２を用いて、保護層５０からなるチャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４を成形する（ステップＳ２）。 Next, as shown in FIG. 1, a glass substrate 10, on the gate electrode 23 and the gate wire 24, the gate insulating film 30, n-type oxide semiconductor layer 40 as the first oxide layer, a protective layer 50 and a second of the resist 51 are stacked in this order, by using the second mask 52, forming a channel portion for etch stopper 53 and the gate wiring etch stopper 54 and a protective layer 50 (step S2).
次に、第二のマスク５２を用いた処理について、図面を参照して説明する。 Next, treatment using the second mask 52 will be described with reference to the drawings.
（第二のマスクを用いた処理） (Treatment using the second mask)
図４は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第二のマスクを用いた処理を説明するための概略図であり、（ａ）はゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／保護層成膜／レジスト塗布された断面図を、（ｂ）は露光／現像／エッチング／レジスト剥離され、チャンネル部用エッチストッパー及びゲート配線用エッチストッパーが形成された断面図を示している。 Figure 4 is a method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a second mask, (a) shows the gate insulating film forming / n-type the oxide semiconductor layer / protective layer / resist coated cross-sectional view, (b) is exposed / developed / etch / resist stripping, etch stopper and etch stopper gate wiring channel portion is formed sectional It shows a view.
同図（ａ）において、まず、グロー放電ＣＶＤ（化学蒸着法）法により、ガラス基板１０，ゲート電極２３及びゲート配線２４上に、窒化シリコン（ＳｉＮｘ）膜であるゲート絶縁膜３０を膜厚約３００ｎｍ堆積させる。 In FIG. (A), first, by glow discharge CVD (Chemical Vapor Deposition) method, a glass substrate 10, on the gate electrode 23 and the gate wire 24, about the gate insulating film 30 is a silicon nitride (SiNx) film thickness to 300nm deposited. なお、本実施形態では、放電ガスとして、ＳｉＨ ４ −ＮＨ ３ −Ｎ ２系の混合ガスを用いる。 In the present embodiment, as a discharge gas, a SiH 4 -NH 3 -N 2 -based mixed gas.
次に、ゲート絶縁膜３０上に、酸化インジウム−酸化ガリウム−酸化亜鉛（ＩｎＧａＺｎＯ ４ ）ターゲットを用いて、高周波スパッタリング法により、酸素約１５％、アルゴン約８５％の条件で厚み約１５０ｎｍのｎ型酸化物半導体層４０を形成する。 Next, on the gate insulating film 30, indium oxide - gallium oxide - with zinc oxide (InGaZnO 4) target by the high-frequency sputtering method, oxygen about 15%, n-type having a thickness of about 150nm argon about 85% for forming an oxide semiconductor layer 40. なお、このｎ型酸化物半導体層４０のエネルギーギャップは、約３．６ｅＶであった。 Note that the energy gap of the n-type oxide semiconductor layer 40 was about 3.6 eV.
次に、ｎ型酸化物半導体層４０上に、グロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜である保護層５０を膜厚約３５０ｎｍ堆積させる。 Next, on the n-type oxide semiconductor layer 40, by the glow discharge CVD method, thereby a protective layer 50 is a silicon nitride (SiNx) film thickness of about 350nm is deposited. なお、本実施形態では、放電ガスとして、ＳｉＨ ４ −ＮＨ ３ −Ｎ ２系の混合ガスを用いる。 In the present embodiment, as a discharge gas, a SiH 4 -NH 3 -N 2 -based mixed gas.
ここで、ゲート絶縁膜３０より、保護層５０を厚く積層させることが重要である。 Here, the gate insulating film 30, it is important to stack thick protective layer 50. すなわち、後工程において、ゲート配線パッド２５を形成する際（ゲート配線パッド２５を形成するために、ゲート配線パッド２５上のゲート絶縁膜３０をエッチングする際）、ゲート絶縁膜３０とともに保護層５０もエッチングされる。 That is, in a later step, (to form the gate wire pad 25, when etching the gate insulating film 30 on the gate wire pad 25) forming the gate wire pad 25, also protective layer 50 with the gate insulating film 30 It is etched. したがって、保護層５０をゲート絶縁膜３０より厚く積層させることにより、ゲート配線パッド２５上のゲート絶縁膜３０をエッチングしても、保護層５０（チャンネル部用エッチストッパー５３）を残すことができ、残ったチャンネル部用エッチストッパー５３がｎ型酸化物半導体層４０のチャンネル部４１を確実に保護し、ＴＦＴ基板１の品質（歩留まり）が向上する。 Therefore, by the protective layer 50 is laminated thicker than the gate insulating film 30, even if the gate insulating film 30 on the gate wire pad 25 is etched, can leave a protective layer 50 (channel section etch stopper 53), the remaining channel portion for etch stopper 53 is reliably protect the channel portion 41 of the n-type oxide semiconductor layer 40, thereby improving the quality of the TFT substrate 1 (yield) is.
なお、本実施形態では、保護層５０として、ゲート絶縁膜３０とほぼ同じ特性を有する窒化シリコン膜を、ゲート絶縁膜３０より（物理的に）厚く積層させる構成としてあるが、この構成に限定されるものではない。 In the present embodiment, as the protective layer 50, a silicon nitride film having substantially the same characteristics as the gate insulating film 30, there is a configuration for thicker stacked from the gate insulating film 30 (physically), limited to this configuration not shall. たとえば、ゲート絶縁膜３０より耐エッチング性に優れた保護層５０を積層させることにより、ゲート配線パッド２５上のゲート絶縁膜３０をエッチングしても、保護層５０（チャンネル部用エッチストッパー５３）を残すことができる。 For example, by laminating the protective layer 50 having excellent etching resistance than the gate insulating film 30, even if the gate insulating film 30 on the gate wire pad 25 is etched, the protective layer 50 (channel section etch stopper 53) it is possible to leave. かかる場合には、保護層５０がゲート絶縁膜３０より薄くても、残ったチャンネル部用エッチストッパー５３がｎ型酸化物半導体層４０のチャンネル部４１を確実に保護するので、ＴＦＴ基板１の品質が向上する。 In such a case, also the protective layer 50 is thinner than the gate insulating film 30, since the remaining channel portion for etch stopper 53 reliably protect the channel portion 41 of the n-type oxide semiconductor layer 40, the quality of the TFT substrate 1 There is improved.
次に、保護層５０上に、第二のレジスト５１を塗布し、同図（ｂ）に示すように、第二のマスク５２を用いて、ホトリソグラフィー法により、所定の形状にレジスト（図示せず）を形成する。 Next, on the protective layer 50, a second resist 51 is applied, as shown in FIG. (B), using the second mask 52 by photolithography, a resist (not allowed in a predetermined shape not) to form a. 続いて、保護層５０は、ＣＨＦ（ＣＦ ４ 、ＣＨＦ ３ガスなど）を用いてエッチングされ、チャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４が成形される（図５参照）。 Subsequently, the protective layer 50 is etched using CHF (such as CF 4, CHF 3 gas), channel unit etch stopper 53 and the gate wiring etch stopper 54 is formed (see FIG. 5). 図４（ｂ）に示すエッチストッパー５３及びゲート配線パッド用エッチストッパー５４は、図５におけるＣ−Ｃ断面及びＤ−Ｄ断面を示している。 FIG 4 (b) the etch stopper 53 and the gate wire pad etch stopper 54 shown shows a section C-C and D-D cross section in FIG.
チャンネル部用エッチストッパー５３は、図５に示すように、ゲート電極２３を覆うほぼ矩形状に形成され、ｎ型酸化物半導体層４０のチャンネル部４１を保護する。 Channel unit for etch stopper 53, as shown in FIG. 5, is formed in a substantially rectangular shape covering the gate electrode 23, to protect the channel portion 41 of the n-type oxide semiconductor layer 40.
また、ゲート配線用エッチストッパー５４は、図５に示すように、ゲート配線２４を覆う形状に形成され、さらに、ゲート配線パッド２５を形成するための開口部５５を有している。 The gate wiring etch stopper 54, as shown in FIG. 5, is formed in a shape covering the gate line 24 also has an opening 55 for forming the gate wire pad 25. このようにすると、ゲート配線２４上のゲート絶縁膜３０が保護されるとともに、開口部５５によってゲート配線パッド２５を容易に成形することができる。 In this way, it is possible to gate insulating film 30 on the gate line 24 while being protected, easily molded gate wire pad 25 by the opening 55.
次に、図１に示すように、ｎ型酸化物半導体層４０，チャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４上に、第二の酸化物層として酸化物導電体層６０及び第三のレジスト６１をこの順に積層し、第三のマスク６２を用いて、第三のレジスト６１を所定の形状に形成する（ステップＳ３）。 Next, as shown in FIG. 1, n-type oxide semiconductor layer 40, on the channel portion for etch stopper 53 and the gate wiring etch stopper 54, the oxide conductor layer 60 and the third as the second oxide layer the resist 61 are stacked in this order, by using the third mask 62, to form a third resist 61 in a predetermined shape (step S3).
次に、第三のマスク６２を用いた処理について、図面を参照して説明する。 Next, treatment using the third mask 62 will be described with reference to the drawings.
（第三のマスクを用いた処理） (Treatment using a third mask)
図６は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、（ａ）は酸化物導電体層成膜／レジスト塗布／露光／現像された断面図を、（ｂ）はソース及びドレインの電極及び配線と画素電極のエッチングが施された断面図を、（ｃ）はゲート配線パッドのためのエッチング／レジスト剥離された断面図を示している。 6, the method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a third mask, (a) shows the oxide conductor layer / after the resist coating / exposure / after development;, (b) is a sectional view etching is performed electrode and wiring and the pixel electrode of the source and drain, (c) etching / resist stripping for the gate wire pad It shows a cross-sectional view after.
同図（ａ）において、まず、ｎ型酸化物半導体層４０，チャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４上に、酸化インジウム−酸化亜鉛（ＩＺＯ:Ｉｎ ２ Ｏ ３ ：ＺｎＯ＝約９０:１０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％の条件で厚み約１５０ｎｍの酸化物導電体層６０を形成する。 In FIG. (A), first, n-type oxide semiconductor layer 40, on the channel portion for etch stopper 53 and the gate wiring etch stopper 54, indium - zinc oxide (IZO: In 2 O 3: ZnO = about 90 : with 10 wt%) target by the high-frequency sputtering method, oxygen of about 1%, to form an oxide conductor layer 60 having a thickness of about 150nm argon to about 99% of the conditions. なお、この酸化物導電体層６０のエネルギーギャップは、約３．２ｅＶであった。 Note that the energy gap of the oxide conductor layer 60 was about 3.2 eV.
次に、酸化物導電体層６０上に、第三のレジスト６１を塗布し、同図（ａ）に示すように、第三のマスク６２を用いて、ホトリソグラフィー法により、所定の形状に第三のレジスト６１を形成する。 Then, on the oxide conductor layer 60, a third resist 61 is applied, as shown in FIG. 6 (a), by using the third mask 62, by photolithography, the a predetermined shape to form a third resist 61. すなわち、第三のレジスト６１は、ソース電極６３，ドレイン電極６４，ソース配線６５，ドレイン配線６６及び画素電極６７に対応した形状に成形される。 That is, the third resist 61, the source electrode 63, drain electrode 64, source wire 65 is formed into a shape corresponding to the drain wire 66 and the pixel electrode 67.
次に、同図（ｂ）に示すように、所定の形状に成形された第三のレジスト６１により、酸化物導電体層６０であるＩＺＯとｎ型酸化物半導体層４０である酸化インジウム−酸化ガリウム−酸化亜鉛（ＩｎＧａＺｎＯ ４ ）膜を一括して蓚酸系のエッチング液にてエッチングし、所望のソース電極６３，ドレイン電極６４，ソース配線６５，ドレイン配線６６及び画素電極６７を形成する（ステップＳ４）。 Next, as shown in FIG. (B), the third by the resist 61, an oxide conductor layer 60 IZO and the n-type oxide semiconductor layer 40 a is indium oxide is formed into a predetermined shape - oxide gallium - collectively zinc oxide (InGaZnO 4) film is etched by oxalic acid-based etching solution, the desired source electrode 63, drain electrode 64, a source wiring 65, a drain wire 66 and the pixel electrode 67 (step S4 ). この際、チャンネル部用エッチストッパー５３，ゲート配線用エッチストッパー５４及びゲート絶縁膜３０は、蓚酸系のエッチング液に対して耐性を有しており、エッチングされない。 In this case, the channel part for the etch stopper 53, the gate wiring etch stopper 54 and the gate insulating film 30 has a resistance to the etching solution of oxalic acid-based, not etched. すなわち、ｎ型酸化物半導体層４０のチャンネル部４１は、チャンネル部用エッチストッパー５３によって保護される。 That is, the channel part 41 of the n-type oxide semiconductor layer 40 is protected by the channel part for the etch stopper 53. これに対し、ゲート配線用エッチストッパー５４の開口部５５に積層された酸化物導電体層６０及びこの酸化物導電体層６０の下方に積層されたｎ型酸化物半導体層４０は、エッチングされる。 In contrast, the oxide conductor layer 60 and the n-type oxide semiconductor layer 40 which is stacked below the oxide conductor layer 60 laminated on the opening 55 of the gate wiring etch stopper 54 is etched . ここで、ゲート配線用エッチストッパー５４は、開口部５５の下方のｎ型酸化物半導体層４０をエッチングするためのレジストとして機能する。 Here, the gate wiring etch stopper 54 functions the n-type oxide semiconductor layer 40 below the opening 55 as a resist for etching.
次に、同図（ｃ）に示すように、第三のレジスト６１がアッシングされた後、露出しているゲート絶縁膜３０は、ＣＨＦ（ＣＦ ４ 、ＣＨＦ ３ガスなど）を用いてエッチングされる。 Next, as shown in FIG. (C), after the third resist 61 is ashed, the gate insulating film 30 that is exposed is etched using CHF (such as CF 4, CHF 3 gas) . これにより、ゲート配線パッド２５上のゲート絶縁膜３０が除去され、ゲート配線２４の上部にあるＩＴＳｍＯ膜を露出させることにより、ゲート配線パッド２５が形成される（ステップＳ５）。 Thus, the gate insulating film 30 on the gate wire pad 25 is removed, by exposing the ITSmO film on the top of the gate wiring 24, the gate wire pad 25 is formed (step S5). 上記エッチングによって、チャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４もエッチングされるが、上述したように、チャンネル部用エッチストッパー５３は、ゲート絶縁膜３０より厚く積層されているので、ゲート配線パッド２５上のゲート絶縁膜３０が除去されたときエッチングを終了すると、チャンネル部用エッチストッパー５３が残っており、この残ったチャンネル部用エッチストッパー５３によって、チャンネル部４１が保護される。 By the etching, but the channel part for an etch stopper 53 and the gate wiring etch stopper 54 is also etched, as described above, the etch stopper 53 is channel section, since it is laminated thicker than the gate insulating film 30, the gate wiring when the gate insulating film 30 on the pad 25 is completed etched when removed, there remains a channel portion for etch stopper 53, by the remaining channel portion for etch stopper 53, the channel part 41 is protected.
ＴＦＴ基板１は、ゲート電極２３，ソース電極６３，ドレイン電極６４，ゲート配線２４，ソース配線６５，ドレイン配線６６及び画素電極６７が成形される（図７参照）。 TFT substrate 1, a gate electrode 23, source electrode 63, drain electrode 64, the gate wiring 24, a source wiring 65, drain wiring 66 and the pixel electrode 67 is formed (see FIG. 7). 図６（ｃ）に示す、ゲート電極２３，ソース電極６３，ドレイン電極６４，ソース配線６５及び画素電極６７は、図７におけるＥ−Ｅ断面を示しており、ゲート配線２４及びゲート配線パッド２５は、Ｆ−Ｆ断面を示しており、ドレイン配線６６は、Ｇ−Ｇ断面を示している。 Figure shown in 6 (c), the gate electrode 23, source electrode 63, drain electrode 64, a source wiring 65 and the pixel electrodes 67 shows an E-E cross section in FIG. 7, the gate wiring 24 and the gate wire pad 25 is shows the F-F cross section, the drain wire 66 shows a cross-section G-G.
また、ゲート配線２４とドレイン配線６６が交差する部分では、図示してないが、ガラス基板１０上に、ゲート電極２３，ゲート絶縁膜３０，ｎ型酸化物半導体層４０，ゲート配線用エッチストッパー５４及び酸化物導電体層６０が、この順で積層されており、ドレイン配線６６となる酸化物導電体層６０は、ゲート絶縁膜３０及びゲート配線用エッチストッパー５４によって、ゲート配線２４に対して絶縁されている。 Further, in the portion where the gate wiring 24 and drain wiring 66 intersect, not shown, on a glass substrate 10, a gate electrode 23, gate insulating film 30, n-type oxide semiconductor layer 40, the gate wiring etch stopper 54 and the oxide conductor layer 60, in this order are stacked, the oxide conductor layer 60 serving as the drain wiring 66, the gate insulating film 30 and the gate wiring etch stopper 54, insulated from the gate wiring 24 It is.
このように、本実施形態のＴＦＴ基板の製造方法によれば、チャンネル部用エッチストッパー５３によって、活性層としてのｎ型酸化物半導体層４０のチャンネル部４１が確実に保護されるので、品質（歩留まり）を向上させることができる。 Thus, according to the method of manufacturing the TFT substrate of this embodiment, by a channel portion for etch stopper 53, since the channel part 41 of the n-type oxide semiconductor layer 40 as an active layer is reliably protected, quality ( thereby improving the yield). また、三枚のマスク２２，５２，６２を使用して、ＴＦＴ基板１を製造することが可能となり、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。 Further, using three masks 22,52,62, it is possible to manufacture the TFT substrate 1, the production efficiency is improved manufacturing process is reduced, it is possible to reduce production cost. 特に、チャンネル部用エッチストッパー５３と同一の保護層５０から形成された、開口部５を有するゲート配線用エッチストッパー５４によって、ゲート配線パッド２５上に積層されたゲート絶縁膜３０を除去することができるので、製造工程を削減でき製造原価のコストダウンを図ることができる。 In particular, formed from the etch stopper 53 and the same protective layer 50 for the channel section, by the gate wiring etch stopper 54 having an opening 5, is possible to remove the gate insulating film 30 laminated on the gate wire pad 25 because it can reduce the production cost can be reduced manufacturing steps.
さらに、ＴＦＴの活性層に酸化物半導体（ｎ型酸化物半導体層４０）を使用したことにより、電流を流しても、安定であり、電流を制御して作動する有機電界発光装置には有用である。 Further, by using an oxide semiconductor in an active layer of the TFT (n-type oxide semiconductor layer 40), even by applying a current, a stable, useful for organic electroluminescent device which operates by controlling the current is there. また、第一の酸化物層をｎ型酸化物半導体層４０とし、第二の酸化物層を酸化物導電体層６０としてあるので、チャンネル部４１，ソース電極６３及びドレイン電極６４を容易に形成することができる。 Further, the first oxide layer is an n-type oxide semiconductor layer 40, since the second oxide layer are the oxide conductor layer 60, the channel part 41, the source electrode 63 and drain electrode 64 easily formed can do.
図８は、本発明の第二実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。 Figure 8 shows a schematic flow chart for explaining a method for producing a TFT substrate according to a second embodiment of the present invention.
同図において、まず、基板１０上に、第一のマスク２２を用いて、ゲート電極２１及びゲート配線２２を形成する（ステップＳ１１）。 In the figure, first, on the substrate 10 by using a first mask 22, to form the gate electrode 21 and the gate line 22 (step S11). 続いて、ガラス基板１０，ゲート電極２３及びゲート配線２４上に、ゲート絶縁膜３０，第一の酸化物層としてのｎ型酸化物半導体層４０，保護層５０及び第二のレジスト５１をこの順に積層し、第二のマスク５２を用いて、保護層５０からなるチャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４を成形する（ステップＳ１２）。 Subsequently, the glass substrate 10, on the gate electrode 23 and the gate wire 24, the gate insulating film 30, n-type oxide as the first oxide layer semiconductor layer 40, the protective layer 50 and the second resist 51 in this order laminated, by using a second mask 52, forming a channel portion for etch stopper 53 and the gate wiring etch stopper 54 and a protective layer 50 (step S12).
なお、ステップＳ１１における第一のマスク２２を用いた処理，及び，ステップＳ１２における第二のマスク５２を用いた処理は、それぞれ第一実施形態のステップＳ１における第一のマスク２２を用いた処理，及び，ステップＳ２における第二のマスク５２を用いた処理と同様である。 The processing using the first mask 22 in the step S11, and the process using the second mask 52 in the step S12, using the first mask 22 in the step S1 of the first embodiment, respectively processing, and is similar to the process using the second mask 52 in step S2.
次に、図８に示すように、ｎ型酸化物半導体層４０，チャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４上に、第二の酸化物層としての酸化物導電体層６０，金属層７０及び第三のレジスト７１をこの順に積層し、第三のハーフトーンマスク７２及びハーフトーン露光技術を用いて、第三のレジスト７１を所定の形状に形成する（ステップＳ１３）。 Next, as shown in FIG. 8, n-type oxide semiconductor layer 40, on the channel portion for etch stopper 53 and the gate wiring etch stopper 54, the oxide conductor layer 60 as the second oxide layer, metal laminating layers 70 and the third resist 71 in this order, by using the third half-tone mask 72 by half-tone exposure technology, to form a third resist 71 into a predetermined shape (step S13).
（第三のハーフトーンマスクを用いた処理） (Treatment using a third half-tone mask)
図９は、本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は酸化物導電体層成膜／金属層成膜／レジスト塗布／ハーフトーン露光／現像／エッチングされた断面図を、（ｂ）はゲート配線パッドのためのエッチング／レジスト剥離された断面図を示している。 9, the second embodiment method of manufacturing a TFT substrate according to the present invention, a schematic view for explaining treatment using a third half-tone mask, (a) shows the oxide conductor SoNaru the film / metal layer / resist coating / after half-tone exposure / / etched cross-sectional view, (b) shows the etching / resist stripping cross-section view for the gate wire pad.
同図（ａ）において、まず、ｎ型酸化物半導体層４０，エッチストッパー５３及びゲート配線パッド用エッチストッパー５４上に、酸化インジウム−酸化スズ−酸化サマリウム（ＩＴＳｍＯ：Ｉｎ ２ Ｏ ３ ：ＳｎＯ ２ ：Ｓｍ ２ Ｏ ３ ＝約９０：７：３ｗｔ%）からなるスパッタリングターゲットを用いて、酸化インジウム−酸化亜鉛（ＩＺＯ:Ｉｎ ２ Ｏ ３ ：ＺｎＯ＝約９０:１０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％の条件で厚み約１５０ｎｍの酸化物導電体層６０を形成する。 In FIG. (A), first, n-type oxide semiconductor layer 40, on the etch stopper 53 and the gate wire pad etch stopper 54, indium - tin oxide - samarium oxide (ITSmO: In 2 O 3: SnO 2: sm 2 O 3 = about 90: 7: using a sputtering target consisting of 3 wt%), indium oxide - zinc oxide (IZO: in 2 O 3: ZnO = about 90: 10 wt%) using a target, high-frequency sputtering method the oxygen of about 1%, to form an oxide conductor layer 60 having a thickness of about 150nm argon to about 99% of the conditions.
次に、補助導電層となる金属層（Ａｌ層）７０を約２５０ｎｍ成膜し、続いて、第三のハーフトーンマスク７２及びハーフトーン露光技術を用いて、第三のレジスト７１を所定の形状に成形する（ステップＳ１３）。 Next, a metal layer (Al layer) 70 serving as the auxiliary conductive layer was about 250nm deposited, followed by using a third half-tone mask 72 by half-tone exposure technology, the third resist 71 a predetermined shape shaping (step S13). 第三のレジスト７１は、ソース電極６３，ドレイン電極６４，ソース配線６５，ドレイン配線６６及び画素電極６７を覆い、かつ、ハーフトーンマスク部７２１によって、画素電極６７を覆う部分が他の部分より薄い形状に形成される。 Third resist 71, the source electrode 63, drain electrode 64, a source wiring 65, covering the drain wire 66 and the pixel electrode 67, and, by a half-tone mask part 721, is thinner than other parts portion covering the pixel electrode 67 It is formed into a shape.
なお、金属層７０は、Ａｌに限定されるものではなく、たとえば、Ｍｏ，Ａｇ，Ｃｕなどの金属や合金を使用してもよい。 The metal layer 70 is not limited to Al, for example, Mo, Ag, may be used a metal or alloy such as Cu. また、Ｍｏ／Ａｌ／Ｍｏ，Ｔｉ／Ａｌ／Ｔｉなどの金属薄膜の積層膜を使用してもよい。 Further, Mo / Al / Mo, may be used a laminated film of a metal thin film such as Ti / Al / Ti.
次に、第三のレジスト７１，チャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４を用いて、金属層７０，酸化物導電体層６０及びｎ型酸化物半導体層４０に対して第一のエッチングを行い、所望するソース電極６３，ドレイン電極６４，ソース配線６５，ドレイン配線６６及び画素電極６７を形成する（ステップＳ１４）。 Next, the third resist 71 by using a channel portion for etch stopper 53 and the gate wiring etch stopper 54, the metal layer 70, first the oxide conductor layer 60 and the n-type oxide semiconductor layer 40 etched, desired source electrode 63, drain electrode 64, a source wiring 65, a drain wire 66 and the pixel electrode 67 (step S14). ここで、金属層７０のＡｌは、燐酸、酢酸、硝酸の混酸によってエッチングされる。 Here, Al metal layer 70 is etched phosphoric acid, acetic acid, by mixed acid of nitric acid. また、下地の酸化インジウム−酸化スズ−酸化サマリウム（ＩＴＳｍＯ：Ｉｎ ２ Ｏ ３ ：ＳｎＯ ２ ：Ｓｍ ２ Ｏ ３ ＝約９０：７：３ｗｔ%）からなる酸化物導電体層６０及びｎ型酸化物半導体層４０である酸化インジウム−酸化ガリウム−酸化亜鉛（ＩｎＧａＺｎＯ ４ ）膜は、一括して蓚酸系のエッチング液にてエッチングされる。 Further, indium oxide base - tin oxide - samarium oxide (ITSmO: In 2 O 3: SnO 2: Sm 2 O 3 = about 90: 7: 3wt%) oxide conductor layer 60 and the n-type oxide semiconductor composed of indium oxide is a layer 40 - gallium oxide - zinc oxide (InGaZnO 4) film is etched by an etching solution of oxalic acid-based collectively.
次に、上記第三のレジスト７１を再成形する（ステップＳ１５）。 Then, re-molding the third resist 71 (step S15). すなわち、第三のレジスト７１のうちハーフトーン露光技術により薄く成形された画素電極６７上のレジストをアッシングする。 That is, ashing the resist on the third pixel electrode 67 which is formed thin by half-tone exposure technology of the resist 71.
続いて、酸化物導電体層６０のエッチング耐性を変化させる（ステップＳ１６）。 Then, changing the etching resistance of the oxide conductor layer 60 (step S16). すなわち、酸化物導電体層６０を結晶化させ、この結晶化によって、層間絶縁膜８０をエッチングするエッチング液に対して、酸化物導電体層６０が耐性を有するようになる。 That is, the oxide conductor layer 60 is crystallized by the crystallization, the etching solution for etching the interlayer insulating film 80, the oxide conductor layer 60 is so resistant.
なお、本実施形態では、第三のレジスト７１を再成形した後、酸化物導電体層６０のエッチング耐性を変化させているが、これに限定されるものではなく、たとえば、酸化物導電体層６０のエッチング耐性を変化させた後、第三のレジスト７１を再成形してもよい。 In the present embodiment, after the reshaping the third resist 71, but by changing the etching resistance of the oxide conductor layer 60 is not limited thereto, for example, the oxide conductor layer after changing the 60 etch resistance may be reshaped a third resist 71.
次に、第三のレジスト７１のうちハーフトーン露光技術により厚く成形された、ソース電極６３上，ドレイン電極６４上，ソース配線６５上，ドレイン配線６６上のレジスト７１を用いて、画素電極６７上の金属層７０を燐酸、酢酸、硝酸の混酸によりエッチングする（ステップＳ１７）。 Next, it molded thicker half-tone exposure technology of the third resist 71, on the source electrode 63, on the drain electrode 64, on the source line 65, using a resist 71 on the drain wiring 66, the upper pixel electrode 67 etching the metal layer 70 phosphoric acid, acetic acid, the mixed acid of nitric acid (step S17). これにより、画素電極６７が、透明画素電極となる。 Thus, the pixel electrode 67 becomes a transparent pixel electrode.
次に、第三のレジスト７１を全てアッシングし、ソース電極６３上，ドレイン電極６４上，ソース配線６５上，ドレイン配線６６上に、金属層７０からなる補助導電層、すなわち、ソース電極用補助電極６３１，ドレイン電極用補助電極６４１，ソース配線用補助配線６５１，ドレイン配線用補助配線６６１を形成する（ステップＳ１８）。 Then, the third resist 71 all ashing on the source electrode 63, on the drain electrode 64, on the source wiring 65, on the drain line 66, the auxiliary conductive layer made of a metal layer 70, i.e., the source electrode auxiliary electrode 631, the drain electrode auxiliary electrode 641, a source wire auxiliary wiring 651, a drain wiring auxiliary wiring 661 (step S18).
なお、図示してないが、金属層７０の上部にＩＺＯなどの酸化物薄膜を成膜してもよい。 Although not shown, it may be formed of an oxide thin film such as IZO on top of the metal layer 70. このように、金属層７０の上部に金属が露出しないように、酸化物薄膜を金属層７０上に成膜することにより、金属薄膜などの腐蝕を防止することができる。 Thus, as a metal on top of the metal layer 70 is not exposed, an oxide thin film by depositing on the metal layer 70, it is possible to prevent the corrosion of thin metal film.
次に、同図（ｂ）に示すように、露出したゲート絶縁膜３０は、ＣＨＦ（ＣＦ ４ 、ＣＨＦ ３ガスなど）を用いてエッチングされる。 Next, as shown in FIG. (B), the exposed gate insulating film 30 is etched using a CHF (such as CF 4, CHF 3 gas). これにより、ゲート配線パッド２５上のゲート絶縁膜３０が除去され、ゲート配線パッド２５の上部にあるＩＴＳｍＯ膜（図示せず）を露出させることにより、ゲート配線パッド２５が形成される（ステップＳ１９）。 This will gate insulating film 30 on the gate wire pad 25 is removed, by exposing the ITSmO film (not shown) at the top of the gate wire pad 25, the gate wire pad 25 is formed (step S19) .
次に、図８に示すように、ゲート配線パッド２５を成形した後に、ガラス基板１０の上部層としての層間絶縁膜８０及び第四のレジスト８１をこの順に積層し、第四のマスク８２を用いて、ゲート配線パッド２５上，ドレイン配線６６と接続されるドレイン配線パッド（図示せず）上，及び画素電極６７上の層間絶縁膜８０をエッチングし、続いて、第四のレジスト８１をアッシングし、上部層としての層間絶縁膜８０を形成する（ステップＳ２０）。 Next, as shown in FIG. 8, after forming the gate wire pad 25, stacking the interlayer insulating film 80 and the fourth resist 81 as an upper layer of the glass substrate 10 in this order, using the fourth mask 82 Te, on the gate wire pad 25, on the drain wire pad connected to the drain wiring 66 (not shown), and etching the interlayer insulating film 80 on the pixel electrode 67, followed by ashing the fourth resist 81 , an interlayer insulating film 80 as an upper layer (step S20).
次に、第四のマスクを用いた処理について、説明する。 Next, treatment using the fourth mask, will be described.
（第四のマスクを用いた処理） (Treatment using a fourth mask)
図１０は、本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第四のマスクを用いた処理を説明するための概略図であり、（ａ）は層間絶縁膜成膜／レジスト塗布／露光／現像された断面図を、（ｂ）はエッチング／レジスト剥離された断面図を示している。 Figure 10 is a second exemplary method of manufacturing a TFT substrate according to the present invention, a schematic view for explaining treatment using a fourth mask, (a) shows the interlayer insulating film forming / resist coating / exposure / after development a cross-sectional view, shows a (b) etching / resist stripping cross-section view.
同図（ａ）において、まず、ゲート配線パッド２５の形成されたＴＦＴ基板１ａに、グロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜である層間絶縁膜８０を膜厚約２００ｎｍ堆積する。 In FIG. (A), first, the TFT substrate 1a formed of the gate wire pad 25, by the glow discharge CVD method, an interlayer insulating film 80 is a silicon nitride (SiNx) film thickness of about 200nm is deposited. 放電ガスとしては、ＳｉＨ ４ −ＮＨ ３ −Ｎ ２系の混合ガスを用いる。 The discharge gas used SiH 4 -NH 3 -N 2 -based mixed gas. 続いて、第四のレジスト８１を塗布し、第四のマスク７２及び露光技術を用いて、第四のレジスト８１を所定の形状に成形する。 Subsequently, the fourth resist 81 is applied, by using a fourth mask 72 and the exposure technique, forming a fourth resist 81 in a predetermined shape. 第四のレジスト８１は、ソース電極６３，ドレイン電極６４，ソース配線６５，ドレイン配線６６及びゲート配線用エッチストッパー５４を覆う形状に形成される。 Fourth resist 81, the source electrode 63, drain electrode 64, is formed in a shape to cover the source wiring 65, drain wiring 66 and the gate wiring etch stopper 54.
次に、同図（ｂ）に示すように、ゲート配線パッド２５、ソース配線パッド（図示せず）及び画素電極６７上の層間絶縁膜８０をＣＨＦ（ＣＦ ４ ，ＣＨＦ ３ガスなど）を用いて、エッチングする。 Next, as shown in FIG. (B), the gate wire pad 25, a source wire pad (not shown) and the interlayer insulating film 80 on the pixel electrode 67 using a CHF (such as CF 4, CHF 3 gas) and etching. これにより、ソース電極６３，ドレイン電極６４，ソース配線６５及びドレイン配線６６上に、絶縁膜として層間絶縁膜８０が形成される。 Thus, the source electrode 63, drain electrode 64, on the source wiring 65 and drain wiring 66, an interlayer insulating film 80 is formed as an insulating film.
このように、本実施形態のＴＦＴ基板の製造方法によれば、金属層７０からなる補助電極及び補助配線によって、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。 Thus, according to the method of manufacturing the TFT substrate of this embodiment, the auxiliary electrode and the auxiliary wiring formed of a metal layer 70, it is possible to reduce the electric resistance of each wire or each electrode can be improved and reliability it is possible, it is possible to suppress a decrease in energy efficiency. また、四枚のマスク２２，５２，７２，８２を使用して、ＴＦＴ基板１ａを製造することが可能となり、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。 Moreover, by using four masks 22,52,72,82, it is possible to manufacture the TFT substrate 1a, production efficiency is improved manufacturing process is reduced, reducing the cost of manufacturing costs it can. また、ガラス基板１０の上部に層間絶縁膜８０を形成することによって、たとえば、このＴＦＴ基板１ａに、有機ＥＬ材料，電極及び保護膜を設けると、有機電界発光装置を容易に得ることができる。 Further, by forming the interlayer insulating film 80 on top of the glass substrate 10, for example, in the TFT substrate 1a, an organic EL material, providing the electrode and the protective film can be readily obtained an organic electroluminescent device.
第一実施形態にかかるＴＦＴ基板１は、図６（ｃ）及び図７に示すように、基板１０と、この基板１０上に形成されたゲート電極２３及びゲート配線２４と、ゲート電極２３及びゲート配線２４上に形成されたゲート絶縁膜３０と、少なくともゲート電極２３上のゲート絶縁膜３０上に形成されたｎ型酸化物半導体層４０と、ｎ型酸化物半導体層４０上にチャンネル部４１によって隔てられて形成された酸化物導電体層６０を具備している。 TFT substrate 1 according to the first embodiment, as shown in FIG. 6 (c) and 7, a substrate 10, a substrate 10 a gate electrode 23 and the gate wiring 24 formed on the gate electrode 23 and the gate a gate insulating film 30 formed on the wiring 24, the n-type oxide semiconductor layer 40 formed on the gate insulating film 30 on at least the gate electrode 23, the channel part 41 on the n-type oxide semiconductor layer 40 are provided with the oxide conductor layer 60 formed are separated. すなわち、第一の酸化物層として、ｎ型酸化物半導体層４０を設け、第二の酸化物層として、酸化物導電体層６０を設けてあるこのようにすると、チャンネル部４１，ソース電極６３及びドレイン電極６４を容易に形成することができる。 That is, the first oxide layer, the n-type oxide semiconductor layer 40 is provided, as a second oxide layer, In this way is provided with the oxide conductor layer 60, the channel part 41, the source electrode 63 and a drain electrode 64 can be easily formed.
また、ＴＦＴ基板１は、ｎ型酸化物半導体層４０上に形成され、チャンネル部４１を保護するチャンネル部用エッチストッパー５３を備えている。 Further, TFT substrate 1 is formed on the n-type oxide semiconductor layer 40, and a channel portion for etch stopper 53 to protect the channel portion 41. このようにすると、チャンネル部用エッチストッパー５３によって、チャンネル部４１が確実に保護され、品質（歩留まり）が向上する。 In this way, by a channel portion for etch stopper 53, the channel part 41 is reliably protected, thereby improving the quality (yield) is. また、ＴＦＴの活性層として酸化物半導体を使用することにより、電流を流しても安定であり、電流制御により作動させる有機電界発光装置にとって有用である。 Further, by using an oxide semiconductor as the active layer of the TFT, are stable even by applying a current, it is useful for an organic EL apparatus which is operated under current control.
さらに、ＴＦＴ基板１は、酸化物導電体層６０が、ソース配線６５，ドレイン配線６６，ソース電極６３，ドレイン電極６４及び画素電極６７を兼ねている。 Furthermore, TFT substrate 1, the oxide conductor layer 60 also serves as a source wiring 65, drain wiring 66, the source electrode 63, the drain electrode 64 and the pixel electrode 67. すなわち、上述した第一実施形態の製造方法により三枚のマスク２２，５２，６２で製造されるので、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。 That is, since it is produced in three masks 22,52,62 by the manufacturing method of the first embodiment described above, the production efficiency is improved manufacturing process is reduced, it is possible to reduce production cost.
また、ＴＦＴ基板１は、画素電極６７が、ｎ型酸化物半導体層４０と酸化物導電体層６０との積層膜よりなっている。 Further, TFT substrate 1, the pixel electrode 67, which is a laminated film of oxide conductor layer 60 and the n-type oxide semiconductor layer 40. このようにすると、積層膜を透明とすることができるので、光による誤動作を防止することができる。 In this way, since the laminated film may be transparent, it is possible to prevent malfunction caused by light.
さらに、ＴＦＴ基板１は、少なくとも酸化物導電体層６０の下層に、ｎ型酸化物半導体層４０が形成されており、酸化物導電体層６０及びｎ型酸化物半導体層４０を透明とすることができるので、光による誤動作をより確実に防止することができる。 Furthermore, TFT substrate 1, the lower layer of the at least oxide conductor layer 60, n-type oxide and semiconductor layer 40 is formed, to the transparent oxide conductor layer 60 and the n-type oxide semiconductor layer 40 since it is, it is possible to more reliably prevent the malfunction caused by light.
また、ｎ型酸化物半導体層４０及び酸化物導電体層６０のエネルギーギャップを、３．０ｅＶ以上としてあり、エネルギーギャップを３．０ｅＶ以上とすることにより、光による誤動作を防止することができる。 Further, the energy gap of the n-type oxide semiconductor layer 40 and the oxide conductor layer 60, there as above 3.0 eV, the energy gap by the above 3.0 eV, it is possible to prevent a malfunction caused by light.
さらに、ＴＦＴ基板１は、チャンネル部用エッチストッパー５３と同一の保護層５０から形成された、ゲート配線用エッチストッパー５４を備え、ゲート配線用エッチストッパー５４が、ゲート配線パッド２５を成形するための開口部５５を有している。 Furthermore, TFT substrate 1 was formed from the etch stopper 53 and the same protective layer 50 for the channel section, a gate wiring etch stopper 54, the gate wiring etch stopper 54, for forming the gate wire pad 25 It has an opening 55. このようにすると、チャンネル部用エッチストッパー５３と同一の保護層５０から形成された、ゲート配線用エッチストッパー５４によって、ゲート配線２４を保護することができる。 In this way, formed from the etch stopper 53 and the same protective layer 50 for the channel section, by the gate wiring etch stopper 54, it is possible to protect the gate wiring 24. また、ゲート配線用エッチストッパー５４の開口部５５によって、ゲート配線パッド２５上に積層されたゲート絶縁膜３０を除去することができるので、製造工程を削減でき製造原価のコストダウンを図ることができる。 Further, the opening 55 of the gate wiring etch stopper 54, since the gate insulating film 30 laminated on the gate wire pad 25 can be removed, it is possible to reduce production cost can be reduced and production steps .
また、ＴＦＴ基板１は、ゲート絶縁膜３０が、酸化物導電体層６０及びｎ型酸化物半導体層４０を成形するための第三のレジスト６１及びゲート配線用エッチストッパー５４を用いて、エッチングされる。 Further, TFT substrate 1, a gate insulating film 30, using the third resist 61 and the gate wiring etch stopper 54 for molding the oxide conductor layer 60 and the n-type oxide semiconductor layer 40 is etched that. このようにすると、ゲート配線パッド２５を成形する際、不要なゲート絶縁膜３０を除去できるので、製造工程を増やすことなく透過光量を増加でき、品質を向上させることができる。 In this way, when forming a gate wire pad 25, it is possible to remove unnecessary gate insulating film 30, can increase the amount of transmitted light without increasing the number of manufacturing steps, it is possible to improve the quality.
このように、本実施形態のＴＦＴ基板１は、チャンネル部用エッチストッパー５３によって、チャンネル部４１が確実に保護されるので、品質（歩留まり）を向上させることができる。 Thus, TFT substrate 1 of this embodiment, by a channel portion for etch stopper 53, since the channel part 41 is reliably protected, it is possible to improve the quality (yield). また、第一実施形態の製造方法により三枚のマスク２２，５３，６２で製造されるので、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。 Further, since it is produced in three masks 22,53,62 by the manufacturing method of the first embodiment, production efficiency is improved manufacturing process is reduced, it is possible to reduce production cost.
第二実施形態にかかるＴＦＴ基板１ａは、ＴＦＴ基板１と比べると、図１０（ｂ）に示すように、ソース電極６３上，ドレイン電極６４上，ソース配線６５上，ドレイン配線６６上に、金属層７０からなる補助導電層、すなわち、ソース電極用補助電極６３１，ドレイン電極用補助電極６４１，ソース配線用補助配線６５１，ドレイン配線用補助配線６６１を形成した構成としてある。 TFT substrate 1a according to the second embodiment differs from the TFT substrate 1, as shown in FIG. 10 (b), on the source electrode 63, on the drain electrode 64, on the source wiring 65, on the drain wiring 66, metal auxiliary conductive layer comprising a layer 70, that is, as a source electrode for the auxiliary electrode 631, the drain electrode auxiliary electrode 641, a source wire auxiliary wiring 651 and a drain wiring auxiliary wiring 661 configuration. このようにすると、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。 In this way, it is possible to reduce the electric resistance of each wire or each electrode, it is possible to improve the reliability, it is possible to suppress a decrease in energy efficiency.
また、本実施形態では、ソース電極６３上，ドレイン電極６４上，ソース配線６５上，ドレイン配線６６上に、補助導電層を形成した構成としてあるが、この構成に限定されるものではない。 Further, in the present embodiment, on the source electrode 63, on the drain electrode 64, on the source wiring 65, on the drain line 66, there is a formed configuration in which the auxiliary conductive layer, is not limited to this configuration. たとえば、ソース電極６３，ドレイン電極６４，ソース配線６５，ドレイン配線６６及び画素電極６７の少なくとも一つの上に、補助導電層を形成した構成としてもよい。 For example, the source electrode 63, drain electrode 64, on at least one of the source wiring 65, drain wiring 66 and the pixel electrode 67 may be formed with the structure of the auxiliary conductive layer.
また、ＴＦＴ基板１ａは、上述した第二実施形態の製造方法により製造され、ゲート絶縁膜３０が、ソース電極用補助電極６３１，ドレイン電極用補助電極６４１，ソース配線用補助配線６５１，ドレイン配線用補助配線６６１，結晶化された酸化物導電体層６０及びゲート配線用エッチストッパー５４を用いて、エッチングされる。 Further, TFT substrate 1a is manufactured by the manufacturing method of the second embodiment described above, the gate insulating film 30 is, the source electrode auxiliary electrode 631, the drain electrode auxiliary electrode 641, a source wire auxiliary wiring 651, a drain wire an auxiliary wiring 661, crystallized oxide conductor layer 60 and the gate wiring etch stopper 54, is etched. このようにすると、ゲート配線パッド２５を成形する際、不要なゲート絶縁膜３０を除去できるので、製造工程を増やすことなく透過光量を増加でき、品質を向上させることができる。 In this way, when forming a gate wire pad 25, it is possible to remove unnecessary gate insulating film 30, can increase the amount of transmitted light without increasing the number of manufacturing steps, it is possible to improve the quality.
さらに、ＴＦＴ基板１ａは、ソース電極６３，ドレイン電極６４，ソース配線６５及びドレイン配線６６上に、絶縁膜として層間絶縁膜８０を備えている。 Furthermore, TFT substrate 1a, a source electrode 63, drain electrode 64, on the source wiring 65 and drain wiring 66, and a interlayer insulation film 80 as an insulating film. このようにすると、ＴＦＴ基板１ａに、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることができる。 In this way, the TFT substrate 1a, an organic EL material, by providing the electrode and the protective film can be readily obtained an organic electroluminescent device.
また、ＴＦＴ基板１ａは、上述した第二実施形態の製造方法により四枚のマスク２２，５２，７２、８２で製造されるので、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。 Further, TFT substrate 1a is, because it is produced by the four masks 22,52,72,82 by the manufacturing method of the second embodiment described above, the production efficiency is improved manufacturing process is reduced, the manufacturing cost of the cost it can be achieved down.
このように、本実施形態のＴＦＴ基板１ａは、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。 Thus, TFT substrate 1a of the present embodiment can reduce the electric resistance of each wire or each electrode, it is possible to improve the reliability, it is possible to suppress a decrease in energy efficiency. また、ＴＦＴ基板１ａは、ガラス基板１０の上部に層間絶縁膜８０を備えており、たとえば、このＴＦＴ基板１ａに、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることができる。 Further, the TFT substrate 1a is, the upper portion of the glass substrate 10 provided with the interlayer insulating film 80, for example, in the TFT substrate 1a, an organic EL material, by providing the electrode and the protective film, an organic light emitting device easily it is possible to obtain.
たとえば、第一実施形態のＴＦＴ基板１に、ＴＦＴ基板１ａの金属層７０や層間絶縁膜８０を形成する構成としてもよい。 For example, the TFT substrate 1 of the first embodiment, may be provided with a metal layer 70 and the interlayer insulating film 80 of the TFT substrate 1a.
本発明の第一実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。 It shows a schematic flow chart for explaining a method for producing a TFT substrate according to a first embodiment of the present invention. 本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第一のマスクを用いた処理を説明するための概略図であり、（ａ）は処理前のガラス基板の断面図を、（ｂ）はメタル成膜された断面図を、（ｃ）はレジスト塗布された断面図を、（ｄ）は露光／現像／エッチング／レジスト剥離され、ゲート電極及びゲート配線が形成された断面図を示している。 The TFT substrate manufacturing method according to a first embodiment of the present invention, a schematic view for explaining treatment using a first mask, the (a) is a cross-sectional view of a glass substrate before treatment, (b ) is a cross-sectional view after metal deposition, the (c) was the resist coating section view, (d) is exposed / developed / etch / resist stripping, it shows a cross-sectional view in which the gate electrode and a gate wire are formed ing. 本発明の第一実施形態にかかるＴＦＴ基板の製造方法において、ゲート電極及びゲート配線が形成されたガラス基板の要部の概略平面図を示している。 The method of manufacturing a TFT substrate according to a first embodiment of the present invention, shows a schematic plan view of an essential portion of the glass substrate where the gate electrode and the gate wiring is formed. 本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第二のマスクを用いた処理を説明するための概略図であり、（ａ）はゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／保護層成膜／レジスト塗布された断面図を、（ｂ）は露光／現像／エッチング／レジスト剥離され、チャンネル部用エッチストッパー及びゲート配線用エッチストッパーが形成された断面図を示している。 Method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a second mask, (a) shows the gate insulating film forming / n-type oxide semiconductor layer the deposition / protective layer / resist coated cross-sectional view, (b) the exposure / development / etching / resist is stripped, a cross-sectional view showing the state etch stopper and etch stopper gate wiring channel portion is formed there. 本発明の第一実施形態にかかるＴＦＴ基板の製造方法において、エッチストッパー及びゲート配線パッド用エッチストッパーが形成されたガラス基板の要部の概略平面図を示している。 In the first embodiment method of manufacturing a TFT substrate according to the present invention, it shows a schematic plan view of an essential portion of the glass substrate etch stopper etch stopper and the gate wire pad is formed. 本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、（ａ）は酸化物導電体層成膜／レジスト塗布／露光／現像された断面図を、（ｂ）はソース及びドレインの電極及び配線と画素電極のエッチングが施された断面図を、（ｃ）はゲート配線パッドのためのエッチング／レジスト剥離された断面図を示している。 Method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a third mask, (a) shows the oxide conductor layer / after the resist coating / exposure / a developed sectional view, (b) is a sectional view etching of electrodes and wiring and the pixel electrode of the source and drain is performed, (c) etching / resist stripping cross-section view for the gate wire pad the shows. 本発明の第一実施形態にかかるＴＦＴ基板の製造方法において、ゲート配線パッドが形成されたＴＦＴ基板の要部の概略平面図を示している。 The method of manufacturing a TFT substrate according to a first embodiment of the present invention, shows a schematic plan view of an essential part of a TFT substrate where the gate wire pad is formed. 本発明の第二実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。 It shows a schematic flow chart for explaining a method for producing a TFT substrate according to a second embodiment of the present invention. 本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は酸化物導電体層成膜／金属層成膜／レジスト塗布／ハーフトーン露光／現像／エッチングされた断面図を、（ｂ）はゲート配線パッドのためのエッチング／レジスト剥離された断面図を示している。 The second embodiment method of manufacturing a TFT substrate according to the present invention, a schematic view for explaining treatment using a third half-tone mask, (a) shows the oxide conductor layer / metal layer the deposition / resist coating / after half-tone exposure / / etched cross-sectional view, (b) shows the etching / resist stripping cross-section view for the gate wire pad. 本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第四のマスクを用いた処理を説明するための概略図であり、（ａ）は層間絶縁膜成膜／レジスト塗布／露光／現像された断面図を、（ｂ）はエッチング／レジスト剥離された断面図を示している。 The second embodiment method of manufacturing a TFT substrate according to the present invention, a schematic view for explaining treatment using a fourth mask, (a) shows the interlayer insulating film forming / resist coating / exposing / developing a cross-sectional view after shows (b) has been etched / resist stripping section view. 従来例にかかるＴＦＴ基板の製造方法を説明するための概略図であり、（ａ）はゲート電極が形成された断面図を、（ｂ）はエッチストッパーが成形された断面図を、（ｃ）はソース電極及びドレイン電極が形成された断面図を、（ｄ）は層間絶縁膜が形成された断面図を、（ｅ）は透明電極が形成された断面図を示している。 Is a schematic view for explaining a method for producing a TFT substrate according to a conventional example, (a) represents a sectional view in which a gate electrode is formed, (b) is a sectional view etch stopper is formed, (c) It is a cross-sectional view in which a source electrode and a drain electrode are formed, indicating the (d) are cross-sectional views interlayer insulating film is formed, (e) is a cross-sectional view which transparent electrodes are formed.
１，１ａ ＴＦＴ基板１０ ガラス基板２０ ゲート電極・配線用薄膜２１ 第一のレジスト２２ 第一のマスク２３ ゲート電極２４ ゲート配線２５ ゲート配線パッド３０ ゲート絶縁膜４０ ｎ型酸化物半導体層４１ チャンネル部５０ 保護層５１ 第二のレジスト５２ 第二のマスク５３ チャンネル部用エッチストッパー５４ ゲート配線用エッチストッパー５５ 開口部６０ 酸化物導電体層６１ 第三のレジスト６２ 第三のマスク６３ ソース電極６４ ドレイン電極６５ ソース配線６６ ドレイン配線６７画素電極７０ 金属層７１ 第三のレジスト７２ 第三のハーフトーンマスク８０ 層間絶縁膜８１ 第四のレジスト８２ 第四のマスク２１０ ガラス基板２１２ ゲート電極２１３ ゲート絶縁膜２１４ α−Ｓｉ：Ｈ（ｉ）膜２１５ エッチストッパー２１ 1, 1a TFT substrate 10 glass substrate 20 a gate electrode and wiring for the thin film 21 first resist 22 first mask 23 gate electrode 24 gate line 25 gate wire pad 30 gate insulating film 40 n-type oxide semiconductor layer 41 channel portion 50 protective layer 51 the second resist 52 second for the mask etch stopper 54 gate wiring 53 channel unit etch stopper 55 opening 60 the oxide conductor layer 61 third resist 62 third mask 63 source electrode 64 drain electrode 65 a source wiring 66 drain wiring 67 pixel electrode 70 a metal layer 71 the third resist 72 third half-tone mask 80 interlayer insulating film 81 fourth resist 82 the fourth mask 210 glass substrate 212 gate electrode 213 gate insulating film 214 alpha- Si: H (i) film 215 etch stopper 21 ６ α−Ｓｉ：Ｈ（ｎ）膜２１７ａ ソース電極２１７ｂ ドレイン電極２１８ 層間絶縁膜２１８ａ スルーホール２１９ 透明電極６３１ ソース電極用補助電極６４１ ドレイン電極用補助電極６５１ ソース配線用補助配線６６１ ドレイン配線用補助配線 6 α-Si: H (n) film 217a source electrode 217b drain electrode 218 interlayer insulating film 218a through hole 219 transparent electrodes 631 source electrode auxiliary electrode 641 drain electrode auxiliary electrode 651 source wire auxiliary wiring 661 drain wiring auxiliary wiring
基板と、この基板上に形成されたゲート電極及びゲート配線と、前記ゲート電極及びゲート配線上に形成されたゲート絶縁膜と、少なくとも前記ゲート電極上のゲート絶縁膜上に形成された第一の酸化物層と、前記第一の酸化物層上にチャンネル部によって隔てられて形成された第二の酸化物層を具備したＴＦＴ基板であって、 Substrate and the formed gate electrode and a gate wiring on the substrate, wherein a gate insulating film formed on the gate electrode and the gate on the wiring, first formed on the gate insulating film on at least said gate electrode an oxide layer, a said TFT substrate provided with the second oxide layer first formed are separated by a channel portion on the oxide layer,
前記第一の酸化物層上に形成され、前記チャンネル部を保護するチャンネル部用エッチストッパーを備えたことを特徴とするＴＦＴ基板。 Wherein formed on the first oxide layer, TFT substrate comprising the etch stopper channel section to protect the channel portion.
前記第一の酸化物層が、ｎ型酸化物半導体層であり、かつ、前記第二の酸化物層が、酸化物導電体層であることを特徴とする請求項１記載のＴＦＴ基板。 The first oxide layer is an n-type oxide semiconductor layer and the second oxide layer, TFT substrate of claim 1, wherein the is an oxide conductor layer.
前記第二の酸化物層が、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を兼ねることを特徴とする請求項１又は２記載のＴＦＴ基板。 Said second oxide layer, the source wire, the drain wire, according to claim 1 or 2 TFT substrate according to, characterized in that also serves as a source electrode, a drain electrode and a pixel electrode.
前記画素電極が、前記第一の酸化物層と第二の酸化物層との積層膜よりなることを特徴とする請求項１〜３のいずれか一項に記載のＴＦＴ基板。 The pixel electrode, the first oxide layer and the TFT substrate according to any one of claims 1 to 3, characterized in that of the layer film of the second oxide layer.
少なくとも前記第二の酸化物層の基板側に、前記第一の酸化物層が形成されたことを特徴とする請求項１〜４のいずれか一項に記載のＴＦＴ基板。 At least it said the second substrate side of the oxide layer, TFT substrate according to any one of claims 1 to 4, characterized in that said first oxide layer is formed.
前記チャンネル部用エッチストッパーと同一の保護層から形成された、ゲート配線用エッチストッパーを備え、前記ゲート配線用エッチストッパーが、開口部を有することを特徴とする請求項１〜５のいずれか一項に記載のＴＦＴ基板。 Formed from the same protective layer and an etching stopper for the channel section, with the etch stopper gate wiring, etching stopper the gate wiring, any one of the preceding claims, characterized in that it comprises an opening TFT substrate according to item.
前記ゲート絶縁膜が、前記第二の酸化物層及び第一の酸化物層を成形するためのレジスト及び前記ゲート配線用エッチストッパーを用いて、エッチングされたことを特徴とする請求項６記載のＴＦＴ基板。 The gate insulating layer, using the resist and etch stopper the gate line for forming said second oxide layer and the first oxide layer, according to claim 6, wherein the etched TFT substrate.
前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の少なくとも一つの上に、補助導電層を形成したことを特徴とする請求項１〜７のいずれか一項に記載のＴＦＴ基板。 At least one on, TFT substrate according to any one of claims 1 to 7, characterized in that the formation of the auxiliary conductive layer of the source wire, the drain wire, the source electrode, the drain electrode and the pixel electrode.
前記ゲート絶縁膜が、前記補助導電層，結晶化された第二の酸化物層及びゲート配線用エッチストッパーを用いて、エッチングされたことを特徴とする請求項８記載のＴＦＴ基板。 The gate insulating film, the auxiliary conductive layer, using the second oxide layer and the etch stopper gate wiring crystallized, TFT substrate of claim 8, wherein the etched.
少なくとも前記ソース配線，ドレイン配線，ソース電極及びドレイン電極上に、絶縁膜を備えたことを特徴とする請求項１〜９のいずれか一項に記載のＴＦＴ基板。 At least the source wire, the drain wire, the source electrode and the drain electrode on, TFT substrate according to any one of claims 1-9, characterized in that it comprises an insulating film.
前記第一の酸化物層及び第二の酸化物層のエネルギーギャップが、３．０ｅＶ以上であることを特徴とする請求項１〜１０のいずれか一項に記載のＴＦＴ基板。 Wherein the energy gap of the first oxide layer and the second oxide layer, TFT substrate according to any one of claims 1 to 10, characterized in that at least 3.0 eV.
基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、 On a substrate, a step of using a first mask to form a gate electrode and a gate wire,
前記基板，ゲート電極及びゲート配線上に、ゲート絶縁膜，第一の酸化物層，保護層及び第二のレジストをこの順に積層し、第二のマスクを用いて、前記保護層からなるチャンネル部用エッチストッパー及びゲート配線用エッチストッパーを成形する工程と、 The substrate, the gate electrode and the gate on the wiring, a gate insulating film, and laminating the first oxide layer, a protective layer and a second resist in this order, by using the second mask, the channel part consisting of the protective layer a step of forming a use etch stopper and etch stopper gate lines,
前記第一の酸化物層，チャンネル部用エッチストッパー及びゲート配線用エッチストッパー上に、第二の酸化物層及び第三のレジストをこの順に積層し、第三のマスクを用いて、前記第三のレジストを所定の形状に形成する工程と、 The first oxide layer, on the etch stopper etch stopper, and the gate wiring channel portion, the second oxide layer and the third resist laminated in this order, by using the third mask, the third forming a resist in a predetermined shape,
前記第三のレジスト，チャンネル部用エッチストッパー及びゲート配線用エッチストッパーを用いて、前記第二の酸化物層及び第一の酸化物層をエッチングして、前記第二の酸化物層からなるソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を形成する工程と、 Using said third resist, etch stopper and etch stopper gate wiring channel portion, by etching the second oxide layer and the first oxide layer, a source consisting of the second oxide layer wire, the drain wire, and forming a source electrode, a drain electrode and a pixel electrode,
前記第三のレジストをアッシングした後、前記チャンネル部用エッチストッパーによりチャンネル部を保護しつつ、開口部を有する前記ゲート配線用エッチストッパー及び成形された第二の酸化物層を用いて、前記ゲート絶縁膜をエッチングして、ゲート配線パッドを成形する工程と を有することを特徴とするＴＦＴ基板の製造方法。 Wherein after the third resist ashing, while protecting the channel portion by etching stopper the channel portion, with the second oxide layer is etched stopper and molding the gate line having an opening, the gate the insulating film is etched, the manufacturing method of the TFT substrate, characterized by a step of forming a gate wire pad.
前記第一の酸化物層，チャンネル部用エッチストッパー及びゲート配線用エッチストッパー上に、第二の酸化物層，補助導電層及び第三のレジストをこの順に積層し、ハーフトーン露光により、前記第三のレジストを所定の形状に形成する工程と、 The first oxide layer, the etch stopper, and the gate wiring etch on stopper channel portion, the second oxide layer, the auxiliary conductive layer and the third resist laminated in this order, by half-tone exposure, the second forming a third resist into a predetermined shape,
前記第三のレジスト，チャンネル部用エッチストッパー及びゲート配線用エッチストッパーを用いて、前記補助導電層，第二の酸化物層及び第一の酸化物層をエッチングして、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を形成する工程と、 Using said third resist, etch stopper and etch stopper gate wiring channel portion, the auxiliary conductive layer, by etching the second oxide layer and the first oxide layer, the source wire, the drain wire, forming a source electrode, a drain electrode and a pixel electrode,
前記第三のレジストを再形成する工程と、 A step of re-forming the third resist,
前記第二の酸化物層のエッチング耐性を変化させる工程と、 A step of changing the etching resistance of the second oxide layer,
前記ソース配線上，ドレイン配線上，ソース電極上及びドレイン電極上の再成形された前記第三のレジストを用いて、前記画素電極上の補助導電層をエッチングし、前記補助導電層を形成する工程と、 Step wherein the source wiring, the drain wiring, by using the third resist that is reshaped on the source electrode and on the drain electrode, and etching the auxiliary conductive layer on the pixel electrode, to form the auxiliary conductive layer When,
前記チャンネル部用エッチストッパーによりチャンネル部を保護しつつ、開口部を有する前記ゲート配線用エッチストッパー及び成形された第二の酸化物層を用いて、前記ゲート絶縁膜をエッチングして、ゲート配線パッドを成形する工程と を有することを特徴とするＴＦＴ基板の製造方法。 While protecting the channel portion by etching stopper the channel portion, with the second oxide layer is etched stopper and molding the gate line with an opening, by etching the gate insulating film, a gate wire pad method for producing a TFT substrate, characterized by a step of forming a.
前記基板上に絶縁膜及びレジストをこの順に積層し、マスクを用いて、ゲート配線パッド上，ソース・ドレイン配線パッド上及び画素電極上の前記絶縁膜をエッチングし、少なくとも前記ソース配線，ドレイン配線，ソース電極及びドレイン電極上に、絶縁膜を形成する工程を有することを特徴とする請求項１２又は１３記載のＴＦＴ基板の製造方法。 Laminating an insulating film and the resist on the substrate in this order, using a mask, on a gate wire pad, the insulating film of the source-drain wiring pad and the pixel electrode by etching, at least the source wire, the drain wire, a source electrode and a drain electrode, according to claim 12 or 13 method for producing a TFT substrate according to further comprising a step of forming an insulating film.
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