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Timestamp: 2019-09-17 02:54:13
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JP4761600B2 - Thin film transistor substrate and a method of manufacturing the liquid crystal display device - Google Patents
Thin film transistor substrate and a method of manufacturing the liquid crystal display device Download PDF
JP4761600B2
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2000-01-04 Application filed by 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． filed Critical 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
2000-07-28 Publication of JP2000206571A publication Critical patent/JP2000206571A/en
2011-08-31 Publication of JP4761600B2 publication Critical patent/JP4761600B2/en
本発明は液晶表示装置用薄膜トランジスタ基板及びその製造方法に関する。 The present invention relates to a thin film transistor substrate and a method of manufacturing the liquid crystal display device.
液晶表示装置は現在最も広く使用されている平板表示装置の１つであって、電場を形成するための２つの電極が形成されている２枚の基板とその間に挿入されている液晶層とからなり、電極に電圧を印加して液晶層の液晶分子を再配列させることで光の透過量を調節する表示装置である。 The liquid crystal display device be one of flat panel displays that are most widely used, and a liquid crystal layer interposed therebetween and two substrates two electrodes are formed in order to form an electric field It becomes a display device by applying a voltage to the electrode to modulate the amount of transmitted light by causing rearrange liquid crystal molecules of the liquid crystal layer.
２つの電極はそれぞれの基板に全て形成されることもでき、１つの基板に全て形成されることもできる。 The two electrodes can be all formed on the respective substrates may be formed all in a single substrate. この時、スイッチング素子として、薄膜トランジスタを有する基板には少なくとも１つの電極が形成されている。 At this time, as a switching element, at least one electrode is formed on a substrate having a thin film transistor.
一般に、液晶表示装置の薄膜トランジスタ基板には、多数の画素電極と、画素電極に伝達される画像信号を制御する多数の薄膜トランジスタが形成されている。 Generally, the TFT substrate of the liquid crystal display device, a large number of thin film transistors for controlling the plurality of pixel electrodes, an image signal transmitted to the pixel electrode is formed. このような薄膜トランジスタ基板は多数のマスクを利用した写真エッチング工程で製作されるが、生産費用を節減するためには写真エッチング工程の数を減少させるのが好ましく、現在は通常５または６回の写真エッチング工程によって完成される。 Although such TFT substrate is manufactured by a number of mask photolithography process using a, is preferably reduces the number of photolithography process in order to save production cost, usually 5 or 6 times photos currently It is completed by the etching process.
４回の写真エッチング工程で液晶表示装置を製造する多様な方法が韓国特許出願第９５−１８９号で提案されている。 Various methods for manufacturing the liquid crystal display device in four photolithography process has been proposed in Korean Patent Application No. 95-189. しかし、実際に液晶表示装置の基板を完成するためには、それぞれの薄膜トランジスタに電気的信号を伝達するための配線が必要であり、各配線を外部の駆動回路に電気的に接続させるためのパッドが必ず必要であるため、パッドを含んだ製造工程を提示しなければならない。 However, to actually complete a substrate of a liquid crystal display device, it is necessary wiring for transmitting electrical signals to each of the thin film transistor, pads for electrically connecting to an external driving circuit of each wire since There is always necessary, it must present a manufacturing process that includes the pad. しかし、韓国特許出願第９５−１８９号にはパッドを形成する方法が記載されていない。 However, the Korean Patent Application No. 95-189 does not describe a method of forming a pad.
また、他の従来の技術として、A TFT Manufactured by 4Masks Process with New Photolithography（Chang Wook Hanなど、Proceedings of The 18 th International Display Research Conference Asia Display 98、p. 1109-1112、1998．9.28-10.1）（以下、“アジアディスプレイと称する）に４枚のマスクを用いて薄膜トランジスタを製造する方法が記載されている。 In addition, as other conventional techniques, A TFT Manufactured by 4Masks Process with New Photolithography ( such as Chang Wook Han, Proceedings of The 18 th International Display Research Conference Asia Display 98, p. 1109-1112,1998.9.28-10.1) ( hereinafter, "a method of manufacturing a thin film transistor using the four masks in Asia display hereinafter) is described.
一方、画素に印加された電圧を長時間保存するために維持畜電器を形成する場合が普通である。 On the other hand, in the case of forming the sustain-acid units to prolonged storage voltage applied to the pixel it is normal. 維持畜電器は、ゲート電極及びゲート線と同一な層に形成された維持容量電極と、保護膜上に形成された画素電極とを重畳して形成する。 Maintenance-acid comprises: a storage capacitor electrode formed in the same layer as the gate electrode and the gate line is formed to overlap the pixel electrode formed on the protective film. ここで、維持容量電極はゲート絶縁膜、半導体層及び保護膜で覆われており、画素電極は下部のゲート絶縁膜無しで直接基板上に形成されている。 Here, the storage capacitor electrode is a gate insulating film is covered with the semiconductor layer and the protective film, the pixel electrode is formed directly on a substrate without the gate insulating film of the lower. このため画素電極を維持容量電極と重畳させるためには画素電極を基板上からゲート絶縁膜、半導体層及び保護膜からなる三層膜上にあげなければならないため段差が激しくなって断線が発生するおそれがある。 Thus the pixel electrode sustain capacitor electrodes and for superposing the gate insulating film and a pixel electrode from the substrate, the step because it must raise the semiconductor layer and the protective layer three-layer film consisting becomes in a disconnection occurs violently I fear there is.
一方、前記韓国出願第９５−１９８号に示すように、従来の一般的な写真エッチング工程は、感光膜を２つの部分、即ち、光に照射される部分と照射されない部分とに分けて露光させた後に現像することによって、感光膜が全然なかったり一定の厚さで存在したりする。 Meanwhile, the as shown in Korean Patent Application No. 95-198, conventional general photolithography process, the two parts of the photosensitive layer, i.e., is exposed divided into a portion not irradiated portions to be irradiated to the optical by developing after the photosensitive film or present at a constant thickness or not at all. これによってエッチング深さも一定である。 This is constant etch depth. しかし、“Han et al.”には特定の部分のみにグリッドが存在するマスクを使用して陽の感光膜を露光することによって、グリッド部分に照射される光の量を減少させて他の部分より厚さの薄い部分が存在する感光膜パターンを形成する技術が記載されている。 However, "Han et al." The use of the mask is present grid only in a specific portion by exposing the photosensitive film of the positive, to reduce the amount of light irradiated on the grid portions of the other part technique of forming a photoresist pattern exists thinner portion thicknesses have been described. このような状態でエッチングを行うと、感光膜の下部膜のエッチング深さが異なるようになる。 If etching is performed in this state, the etching depth of the lower layer of the photosensitive film becomes different. しかし、Han et al.の場合にはグリッドマスクで処理し得る領域が限定されているため広範囲な領域を処理することができなかったり、広範囲な領域を処理することができても全体的に均一なエッチング深さを有するように処理することは困難である。 However, Han et al. Extensive or unable to process the area, extensive whole be able to handle the region uniform since it is limited in area that can be treated with the grid mask in the case of it is difficult to process to have an etching depth.
また、米国特許第４，２３１、８１１号、第５，６１８，６４３号、第４，４１５，２６２号及び日本国特開昭６１−１８１１３０号などにもHan et al.の技術と類似した製造方法が開示すが、同一な問題点を有している。 Also, U.S. Patent No. 4,231,811, No. 5,618,643, were also similar to Han et al. Techniques such as Nos. 4,415,262 No. and Japanese Sho 61-181130 production method but be disclosed, have the same problems.
本発明は前記問題点を解決するためのものであって、その目的は、液晶表示装置用薄膜トランジスタ基板の製造工程を単純化することによって製造原価を節減し収率を向上させることにある。 The present invention has been made to solve the above problems, its object is to reduce manufacturing costs by simplifying the manufacturing process of the TFT substrate for a liquid crystal display device is to improve the yield.
本発明の他の目的は、広い面積を互いに異なる高さにエッチングすると共に１つのエッチング深さにおいては均一なエッチング深さを有するようにすることにある。 Another object of the present invention is to to have a uniform etching depth in one etching depth with etched at different heights a large area to one another.
本発明は前記のような課題を解決するために、一度の写真工程で部分的に異なる厚さを有する感光膜パターンを形成してゲートパッドを露出させる接触窓を少なくとも１つ以上の他の薄膜と共にパターニングしたり、データ配線とその下部の半導体パターンを共にパターニングして形成する。 For the present invention to solve the problems described above, at least one or more other thin film contact window exposing the gate pad by forming a photoresist pattern having partially different thicknesses in a single photolithography process patterning or, together formed by patterning a data wiring and the lower portion of the semiconductor pattern that together.
この時、半導体パターンはデータ配線の外に出るように形成することができる。 At this time, the semiconductor pattern can be formed so as to go out of the data line.
複数の画素からなる画面表示部と、該画面表示部の外周領域である周辺部とを含む絶縁基板上に、 A screen display unit including a plurality of pixels, on an insulating substrate including a peripheral portion which is the outer peripheral region of said screen display unit,
前記画面表示部のゲート線、ゲート電極及び前記周辺部のゲートパッドを含むゲート配線と、画面表示部の共通電極及び共通信号線を含む共通配線とを形成する段階と、 Forming a gate wiring including the gate line of the screen display unit, the gate pad of the gate electrode and the peripheral portion, and a common wiring including a common electrode and the common signal line of the screen display unit,
ゲート絶縁膜及び半導体層を積層する段階と、 And stacking a gate insulating film and the semiconductor layer,
前記半導体層上に接触層及び配線層を形成し、接触層パターンと、前記画面表示部内にデータ線、ソース電極及びドレーン電極を、前記周辺部内にデータパッドを、それぞれ含むデータ配線とをパターン形成する段階と、 Wherein forming a contact layer and a wiring layer on the semiconductor layer, a contact layer pattern, the data line on the screen display portion, a source electrode and a drain electrode, a data pad in the peripheral portion, patterning the data lines each comprising the method comprising,
前記データ配線の上に保護絶縁膜を積層し、前記ゲートパッドの少なくとも一部分を露出し、かつ前記画面表示部内の前記基板及び前記ゲート配線を覆うゲート絶縁膜パターンと、半導体層パターンと、保護絶縁膜パターンとをパターン形成する段階と、 The laminating a protective insulating film on the data lines, at least a portion exposed, and said substrate and the gate insulating layer pattern which covers the gate wiring in the screen display unit of the gate pad, a semiconductor layer pattern, a protective insulating a step of patterning the film pattern,
前記保護絶縁膜パターン上に、前記ドレーン電極と連結され、かつ画素信号線と画素電極とを含む画素配線を形成する段階とを含み、 The protective insulating layer pattern, and a step of forming the connected with the drain electrode, and pixel lines including the pixel signal line and the pixel electrode,
前記ゲート絶縁膜パターンと、半導体層パターンと、保護絶縁膜パターンとをパターン形成する段階では、 And the gate insulating layer pattern, the semiconductor layer pattern, a protective insulating film pattern comprising the steps of forming a pattern,
前記ゲートパッドの上部に位置する第１部分、 The first portion located above the gate pad,
前記画面表示部において少なくとも画面表示部に配置されている前記データ配線上以外の領域に位置し、前記第１部分より厚い第２部分、 The located in a region other than on the data lines are arranged in at least the screen display unit in the screen display unit, the thick second portion than the first portion,
前記第２部分より厚い第３部分を有する 、部分に応じて厚さが異なる感光膜パターンを使用して前記ゲート絶縁膜パターンを形成するとともに、前記保護絶縁膜パターン及び前記半導体パターンを共に形成する。 To have a thick third portion than the second portion, with the thickness to form the gate insulating layer pattern using a different photosensitive film pattern according to the part, the protective insulating film pattern and the semiconductor pattern are both formed to.
ここで、感光膜パターンは第１部分、第１部分より厚い第２部分、第２部分より厚い第３部分を有し、第１部分はゲートパッドの上部に位置し第２部分は前記画面表示部に位置するように整列するのが好ましい。 Here, the photosensitive layer pattern first portion, the thick second portion than the first portion has a thick third portion than the second portion, the second portion first portion is located above the gate pad the screen preferably aligned so as to be located in part.
感光膜パターンは前記保護絶縁膜の上に形成され、ゲート絶縁膜パターン、半導体層パターン及び保護絶縁膜パターンを形成するためには、まず、一度のエッチング工程を通して第１部分の下の保護絶縁膜及び半導体層をッチングすると共に第２部分をエッチングする。 Photoresist pattern is formed on the protective insulating film, a gate insulating layer pattern, in order to form the semiconductor layer pattern and the protective insulating film pattern, first, the protective insulating film under the first portion through a single etching step and a semiconductor layer to etch the second portion while etching. 次いで、アッシング工程を通して第２部分を除去してその下の保護絶縁膜を露出させた後、感光膜パターンをマスクとして保護絶縁膜及びゲート絶縁膜をエッチングして第２部分の下の半導体層を露出させると共に第１部分の下のゲートパッドを露出させる第１接触窓を形成する。 Then, after exposing the protective insulating film thereunder removing the second portion through the ashing process, the semiconductor layer under the second portion by etching the protective insulating film and the gate insulating film using the photoresist pattern as a mask forming a first contact window exposing the gate pad under the first portion causes exposed. 次いで、感光膜パターンをマスクとして第２部分で前記半導体層を除去する。 Then, removing the semiconductor layer in the second portion of the photoresist pattern as a mask.
第１部分の保護絶縁膜及び半導体層をエッチングする段階でデータパッドを露出させる第２接触窓を形成することができ、第１接触窓を形成する段階でデータパッドを露出させる第２接触窓を形成することもできる。 A protective insulating film and the semiconductor layer of the first portion may form a second contact window exposing the data pad at the stage of etching, the second contact window exposing the data pad at the stage of forming the first contact window form can also be.
また、第１接触窓を形成する段階でドレーン電極を露出させる第２接触窓を形成することができ、第１部分の保護絶縁膜及び半導体層をエッチングする段階でドレーン電極を露出させる第２接触窓を形成することもできる。 Further, at the stage of forming the first contact window can form a second contact window exposing the drain electrode, the second contact exposing the drain electrode at the stage of etching the protective insulating film and the semiconductor layer of the first portion it is also possible to form a window.
また、画素電極を形成する段階で露出されているゲートパッドとデータパッドとをそれぞれ覆う補助ゲートパッドと補助データパッドとを形成することができる。 Further, it is possible to form the auxiliary gate pad covering the gate pad and the data pad which are exposed in the step of forming the pixel electrodes, respectively and the auxiliary data pad.
感光膜パターンは透過率の異なる光マスクを用いた露光によって形成することができ、第２部分に対応する光マスクの透過率は第１部分に対応する光マスクの透過率の２０％ないし６０％であり、第３部分に対応する光マスクの透過率は３％未満であるのが好ましい。 Photoresist pattern may be formed by exposure using different light mask transmissivity, the transmittance of the photomask corresponding to the second part 20% to the transmittance of the photomask corresponding to the first portion 60% , and the preferably light transmittance mask corresponding to the third portion is less than 3%.
この時、光マスクはマスク基板と少なくとも１つ以上のマスク層とを有し、第１部分及び第２部分に対応する部分の光透過率の差はマスク層を光透過率が互いに異なる物質から形成することによって調節することができ、マスク層の厚さを変更することによって調節することができ、マスク層に露光器の分解能より小さな大きさのスリットまたはグリッドパターンを形成することによって形成することもできる。 At this time, the photomask has a mask substrate and at least one or more mask layers from different materials light transmittance of the difference in light transmittance mask layer portion corresponding to the first and second portions can be adjusted by forming, it can be adjusted by changing the thickness of the mask layer, formed by forming a small size of the slit or grid pattern than the resolution of the exposure device in the mask layer by It can also be.
保護膜パターンはデータ線の一部を露出させる多数の第１接触窓を有しており、画素配線を形成する段階で第１接触窓を通してデータ線と連結される補助データ線を形成することができる。 Passivation pattern has a plurality of first contact window exposing a portion of the data lines, to form the auxiliary data lines connected to the data line through the first contact window at the stage of forming the pixel interconnect it can.
ここで、感光膜パターンは陽性感光膜であるのが好ましい。 Here, the photoresist pattern is preferably a positive photoresist layer.
本発明による他の製造方法では、まず、絶縁基板の上にゲート線及びこれと連結されるゲート電極を含むゲート配線と共通電極を含む共通配線とを形成する。 In another process according to the present invention, first, to form a common wiring including a common electrode and a gate wiring including a gate electrode having a gate line and connected thereto on an insulating substrate.
次いで、ゲート配線及び共通配線を覆うゲート絶縁膜、半導体パターン、半導体パターンの上に抵抗性接触層パターンを形成し、接触層の上に互いに分離されて形成されているソース電極とドレーン電極及びソース電極と連結されたデータ線を含むデータ配線を形成する。 Then, a gate insulating film covering the gate wiring and the common wiring, the semiconductor pattern, the source electrode and the drain electrode and the source are formed are separated from each other on the ohmic contact layer pattern is formed, contact layer on the semiconductor pattern forming a data line including a connected data lines and electrodes. 次いで、ドレーン電極の一部以外の前記データ配線を覆う保護膜パターンを形成し、ドレーン電極と連結されて前記共通電極と共に電場を生成し、前記データ配線と異なる層に画素電極を形成する。 Then, a passivation pattern covering the data line other than a portion of the drain electrode, is connected to the drain electrode to generate an electric field together with the common electrode, a pixel electrode in different layers and the data lines. この時、ソース及びドレーン電極の分離は感光膜パターンを用いた写真エッチング工程を通して行われ、感光膜パターンはソース電極及びドレーン電極の間に位置する第１部分と第１部分より厚い第２部分及び第１部分より薄い第３部分を含む。 In this case, separation of the source and drain electrodes is through a photolithography process using a photoresist pattern, the photoresist pattern is and the first portion and a thick second portion than the first portion located between the source electrode and the drain electrode comprising a thin third portion than the first portion.
写真エッチング工程に使用されるマスクは一番目の部分、一番目の部分より少ない光を透過させる二番目の部分及び一番目及び二番目の部分より多い光を透過させる三番目の部分を含むのが好ましい。 Mask first part to be used in the photolithography process, to include a third part transmitting a second part and one second, and the second part more light to be transmitted through the first part from the less light preferable.
感光膜パターンは陽性感光膜であるのが好ましく、マスクの一番目、二番目、三番目の部分は露光過程で感光膜パターンの第１、第２、第３部分にそれぞれ対応するように整列されるのが好ましい。 Is preferably photoresist pattern is positive photosensitive film, one th mask, second, third part are aligned so as to correspond respectively to the first, second, third portion of the photoresist pattern in an exposure process It is preferable to that.
ここで、一番目の部分は光の一部分のみが透過されることができ、二番目の部分は光の大部分が遮断され、三番目の部分は光の大部分が透過されることができる。 Here, first part may be only a portion of the light is transmitted, the second portion is cut off a large part of the light, the third portion can most of the light is transmitted.
この時、マスクの一番目の部分は光の一部のみを透過させるために半透明膜を含むことができ、露光段階で使用される光源の分解能より大きさが小さいパターンを含むことができる。 In this case, first part of the mask may include a semi-transparent film for transmitting only part of the light may include a pattern resolution than the size of the light source is small is used in the exposure step.
感光膜パターンの第１部分はリフローを通して形成することができる。 The first portion of the photoresist pattern may be formed through reflow.
ここで、感光膜パターンの第１部分の厚さは第２部分の厚さの半以下であるのが好ましく、感光膜パターンの第２部分の厚さは１μｍないし２μｍであり、感光膜パターンの第１部分の厚さは２，０００〜５，０００Åの範囲であるのが好ましい。 The thickness of the first portion of the photoresist pattern is preferably at half or less the thickness of the second portion, the thickness of the second portion of the photoresist pattern is 2μm to no 1 [mu] m, the photoresist pattern the thickness of the first portion is preferably in the range of 2,000～5,000A.
データ配線と接触層パターン及び半導体パターンを１つのマスクを使用して形成することができる。 The contact layer pattern and the semiconductor pattern and the data lines can be formed using one mask.
この時、ゲート絶縁膜、前記半導体パターン、前記接触層パターン及び前記データ配線を形成するためには、まず、ゲート絶縁膜、半導体層、接触層及び導電層を蒸着する。 At this time, the gate insulating film, the semiconductor pattern, in order to form the contact layer pattern and the data lines, first, a gate insulating film, a semiconductor layer, depositing a contact layer and the conductive layer. 次いで、導電層の上に感光膜を塗布し、マスクを通して露光し、現像して第２部分がデータ配線の上部に位置するように感光膜パターンを形成する。 Then, a photosensitive layer on a conductive layer was applied, exposed through a mask, the second portion is developed to form a photoresist pattern to be positioned on top of the data lines. 次いで、第３部分の下の導電層とその下部の接触層及び半導体層、第１部分とその下の導電層及び接触層、そして第２部分の一部の厚さをエッチングしてそれぞれ導電層、接触層、半導体層からなるデータ配線、接触層パターン、半導体パターンを形成し、感光膜パターンを除去する。 Then, the contact layer and the semiconductor layer between the conductive layer and the lower bottom of the third portion, the conductive layer and the contact layer between the underlying first portion, and each conductive layer is etched portion of the thickness of the second portion , contact layer, the data line made of a semiconductor layer, the contact layer pattern to form a semiconductor pattern, removing the photoresist pattern.
より詳しくは、データ配線、接触層パターン、半導体パターンを形成するためには、まず、第３部分の下の導電層を湿式または乾式エッチングして接触層を露出させ、第３部分の下の接触層及びその下の半導体層を第１部分と共に乾式エッチングして第３部分の下のゲート絶縁膜を露出させると共に半導体層からなる半導体パターンを完成する。 More specifically, in order to form the data line, the contact layer pattern, a semiconductor pattern, first, a conductive layer under the third portion to expose the contact layer by wet or dry etching, contact of the lower of the third portion completing the semiconductor pattern consisting of the semiconductor layer with the layer and the semiconductor layer thereunder with the first part to expose the gate insulating film under the third portion by dry etching. 次いで、アッシング工程を通して第１部分を除去してその下の導電層を露出させ、第１部分の下の導電層とその下の接触層とをエッチングして除去することによってデータ配線と接触層パターンとを完成する。 Then, by removing the first portion through an ashing process to expose the conductive layer underlying the contact layer pattern with the data lines by the conductive layer under the first portion and the contact layer thereunder is removed by etching to complete the door.
第１部分はデータ配線の周辺部に対応する部分にも形成することができる。 The first portion can be formed at a portion corresponding to the peripheral portion of the data line.
保護膜パターンはデータ線を露出させる第１接触窓を有しており、保護膜の上部に第１接触窓を通して前記データ線と連結され画素電極と同一な層に補助データ線を形成することができる。 Passivation pattern has a first contact window exposing the data lines, to form the auxiliary data lines in the same layer as the pixel electrode is connected to the data line through the first contact window at the top of the protective film it can.
このような方法で製造された液晶表示装置用薄膜トランジスタ基板には、基板の上に横方向に伸びているゲート線とゲート線に連結されたゲート電極とを含むゲート配線と；ゲート線と同一な方向に伸びている共通信号線及び共通信号線に連結された共通電極を含む共通配線と；共通電極と平行に配列されている画素電極を含む画素配線とが形成されている。 Such liquid crystal display devices use thin film transistor substrate produced by the method, the gate wiring and including a gate electrode connected to a gate line and a gate line extending in the lateral direction on the substrate; same as the gate line a common wiring including a common electrode connected to the common signal line and the common signal line extending in a direction; and the common electrode and the pixel including the pixel electrode being arranged in parallel lines are formed. ゲート配線、共通配線及び画素配線を覆っているゲート絶縁膜の上には半導体からなる半導体パターンが形成されており、その上には縦方向に伸びているデータ線、データ線に連結されたソース電極、ソース電極と分離されてゲート電極を中心にしてソース電極と対向するドレーン電極を含むデータ配線が形成されている。 Gate wiring on the gate insulating film that covers the common wiring and the pixel lines are semiconductor patterns formed of a semiconductor, data lines extending in the longitudinal direction thereon, a source connected to the data line electrode, the data wiring including the source electrode facing the drain electrode are separated from the source electrode around the gate electrode is formed. データ配線の上にはゲート絶縁膜と共にドレーン電極及び画素配線を露出させる第１接触窓を有する保護膜パターンが形成されており、保護膜パターンの上には第１接触窓を通してドレーン電極と画素配線とを連結する補助導電膜が形成されている。 On the data lines are protected pattern having a first contact window exposing the drain electrode and the pixel wiring with a gate insulating film is formed, on the protection film pattern is the drain electrode and the pixel wiring through the first contact window auxiliary conductive film is formed for connecting and.
補助導電膜は共通配線と重畳して維持容量を形成するのが好ましく、透明な導電性物質であるＩＴＯ（indium tin oxide）またはＩＺＯ（indium zinc oxide）からなるものが好ましい。 Auxiliary conductive film preferably forms a storage capacitor overlaps with the common wiring, made of ITO which is a transparent conductive material (indium tin oxide) or IZO (indium zinc oxide) is preferable.
保護膜パターンはデータ線を露出させる第２接触窓を有することができ、第２接触窓を通してデータ線と連結されており、補助導電膜と同一な層に補助データ線がさらに形成されることができる。 Passivation pattern may have a second contact window exposing the data lines are connected to the data line through the second contact window, the auxiliary data lines to the auxiliary conductive film in the same layer that is further formed it can.
半導体パターンとデータ配線との間には不純物でドーピングされている抵抗性接触層パターンがさらに形成されることができ、接触層パターンはデータ配線と同一な形態を有することができる。 Between the semiconductor pattern and the data line can be ohmic contact layer pattern is doped with an impurity is further formed, the contact layer pattern may have a same shape and the data line.
半導体パターンは、薄膜トランジスタチャンネル部以外はデータ配線と同一な形態を有することができる。 Semiconductor pattern, except TFT channel portion may have a same shape and the data line.
この時、半導体パターンはデータ配線の外に出るように形成されることができる。 At this time, the semiconductor pattern can be formed to go out of the data line.
本発明の他の製造方法では、絶縁基板の上にゲート線及びこれと連結されたゲート電極を含むゲート配線と共通電極を含む共通配線とを形成する。 In another manufacturing method of the present invention, to form a common line and which includes a common electrode and a gate wiring including a gate electrode the gate line and connected thereto on an insulating substrate. ゲート配線及び共通配線を覆うゲート絶縁膜の上部に半導体パターン及び抵抗性接触層パターンを形成し、接触層の上に互いに分離されて形成されているソース電極とドレーン電極及びソース電極と連結されたデータ線を含むデータ配線を形成する。 On the gate insulating film covering the gate line and the common line to form a semiconductor pattern and the ohmic contact layer pattern, which is connected to the source electrode and the drain electrode and a source electrode which is formed separately from one another on the contact layer forming a data wire including a data line. 次いで、ドレーン電極の一部以外のデータ配線を覆う保護膜パターンを形成し、ドレーン電極と連結されて共通電極と共に電場を生成する画素電極を形成する。 Then, a passivation pattern covering the data line other than a portion of the drain electrode, a pixel electrode to generate an electric field together with the common electrode is connected to the drain electrode. この時、ソース及びドレーン電極の分離は感光膜パターンを用いた写真エッチング工程を通して行われ、前記感光膜パターンはソース電極及びドレーン電極の間及び少なくとも画素電極の周辺部に位置する第１部分と第１部分より厚い第２部分及び第１部分より薄い第３部分を含む。 At this time, the separation of the source and drain electrodes is through a photolithography process using a photoresist pattern, the photoresist pattern is a first portion located on the periphery and between at least the pixel electrode of the source electrode and the drain electrode second comprising a thin thicker second portions and the first portion than 1 part third portion.
ここで、半導体パターンの一部は少なくとも画素電極の外に出るように形成するのが好ましい。 Here, a part of the semiconductor pattern is preferably formed so as to go out of at least the pixel electrodes.
感光膜パターンは感光度が互いに異なる上部膜及び下部膜からなる二重膜から形成するのが好ましい。 Photoresist pattern is preferably formed from a double layer of different upper layer and lower layer photosensitivity each other.
このような方法で形成された液晶表示装置用薄膜トランジスタ基板には、基板の上に横方向のゲート線及びゲート線の一部であるゲート電極を含むゲート配線と、ゲート線と平行な共通信号線及び共通信号線に連結されて縦方向に伸びている線形の共通電極を含む共通配線とが形成されている。 Such liquid crystal display devices use thin film transistor substrate formed by the method, the common signal line and the gate line, parallel to the gate line including a gate electrode which is a part of the gate line and the gate line in the lateral direction on the substrate and a common wiring including a common electrode of a linear extending longitudinally connected to the common signal line is formed. 共通配線及びゲート配線を覆うゲート絶縁膜の上には一部は前記ゲート電極と重畳している半導体パターンが形成されており、半導体パターンの上部には縦方向に伸びて前記ゲート線と交差するデータ線とデータ線と連結されているソース電極とソース電極と分離されておりゲート電極を中心にいてソース電極と対向するドレーン電極を含むデータ配線及びドレーン電極と連結されており共通電極と平行に対向する線形の画素電極を含む画素配線が形成されている。 Some on the gate insulating film which covers the common wiring and the gate wiring are formed semiconductor pattern that overlaps the gate electrode, extending in the longitudinal direction intersecting the gate lines an upper portion of the semiconductor pattern the gate electrode of which is separated from the source electrode and the source electrode connected to the data lines and the data lines are in the center parallel to the common electrode is connected to the data line and the drain electrode including a source electrode facing the drain electrode pixel wiring including the opposing linear pixel electrodes are formed. この時、少なくとも画素電極の下部に形成された半導体パターンは画素電極の外に出るように形成されている。 At this time, the semiconductor pattern formed on the bottom of at least the pixel electrode is formed so as to go out of the pixel electrode.
ここで、半導体パターンは画素電極の外に０．５μｍ以上出るのが好ましい。 The semiconductor pattern is preferably out above 0.5μm out of the pixel electrode.
ゲート配線はゲート線と連結されて外部から走査信号の印加を受けるゲートパッドをさらに含み、データ配線はデータ線と連結されて外部からデータ信号の印加を受けるデータパッドをさらに含み、ゲート絶縁膜と共にゲートパッド及びデータパッドをそれぞれ露出させる接触窓を有する保護膜をさらに含むことができる。 Gate wire further includes the gate pad supplied with a scanning signal from outside is connected to the gate lines, the data lines may further include a data pad receiving an application of data signals from the outside are connected to the data line, a gate insulating film a protective film having a contact window exposing the gate pad and the data pad, respectively may further comprise.
画素配線はドレーン電極と画素電極とを連結する画素信号線をさらに含むことができ、画素信号線は横方向に伸びているのが好ましい。 Pixel line may further include a pixel signal line for connecting the drain electrode and the pixel electrode, the pixel signal line is preferably extend laterally.
本発明による他の液晶表示装置用薄膜トランジスタ基板には、基板の上に横方向に伸びているゲート線とゲート線に連結されたゲート電極とを含むゲート配線と；ゲート線と同一な方向に伸びている共通信号線及び共通信号線に連結された共通電極を含む共通配線とが形成されている。 Other liquid crystal display device thin film transistor substrate according to the present invention, a gate wiring and including a gate electrode connected to a gate line and a gate line extending in the lateral direction on the substrate; stretch to the gate line in the same direction a common wiring including a common electrode connected to the common signal line and the common signal line and are formed. ゲート配線及び共通配線を覆っているゲート絶縁膜の上部には半導体からなる半導体パターンが形成されており、その上には縦方向に伸びているデータ線、データ線に連結されたソース電極、ソース電極と分離されてゲート電極を中心にしてソース電極と対向するドレーン電極を含むデータ配線が形成されている。 On the gate insulating film covering the gate line and the common line are semiconductor patterns formed of a semiconductor, data lines extending in the longitudinal direction thereon, a source electrode connected to a data line, a source data wiring including a drain electrode is separated from the electrode facing the source electrode with respect to the gate electrode is formed. データ配線及び半導体パターンの一部を覆っており、ドレーン電極を露出させる第１接触窓を有する保護膜パターンの上部には第１接触窓を通してドレーン電極と連結されており、共通電極と平行に配列されて電場を形成する画素電極と、画素電極とドレーン電極とを連結する画素信号線を含む画素配線が形成されている。 It covers a portion of the data wiring and the semiconductor pattern, the upper portion of the protective layer pattern having a first contact window exposing the drain electrode is connected to the drain electrode through the first contact window, the common electrode and arranged in parallel with a pixel electrode forming the electric field is, the pixel lines including a pixel signal line for connecting the pixel electrode and the drain electrode are formed.
画素配線は共通配線と重畳して維持容量を形成するのが好ましい。 Preferably, the pixel lines that form the storage capacitor overlaps the common line.
保護膜パターンはデータ線を露出させる第２接触窓を有することができ、第２接触窓を通してデータ線と連結されており画素配線と同一な層に形成されている補助データ線をさらに含むことができる。 Passivation pattern may have a second contact window exposing the data line, further include auxiliary data line formed on the second same layer as the pixel wiring is connected to the data line through the contact window it can.
以下、本発明の実施形態例について添付図面に基づいて詳しく説明する。 Hereinafter will be described in detail with reference to the accompanying drawings embodiments of the present invention.
第１実施形態例では、ゲートパッドを露出させる接触窓を他の１つ或いは複数の薄膜と同時にパターニングし、画面表示部では他の薄膜のみをパターニングしゲート絶縁膜を残し、ゲートパッド部ではゲート絶縁膜を完全に除去する。 In the first embodiment, a contact window exposing the gate pad is patterned simultaneously with other one or more thin films to leave a patterned only other thin gate insulating film is a screen display unit, a gate in the gate pad portion completely removing the insulating film.
まず、図１ないし５に基づいて本発明の実施形態例による薄膜トランジスタ基板の構造について詳しく説明する。 First, it will be described in detail the structure of the thin film transistor substrate according to an example embodiment of the present invention based on 5 Figures 1.
図１に示すように、１つの絶縁基板に同時に多数の液晶表示装置用パネル領域を形成する。 As shown in FIG. 1, to form a single insulating simultaneously multiple liquid crystal display device panel regions on the substrate. 例えば、図１のように、１つのガラス基板１に４つの液晶表示装置用パネル領域１１０、１２０、１３０、１４０を形成する。 For example, as shown in FIG. 1, to form a single glass substrate 1 into four liquid crystal panel for a display device region 110, 120, 130, and 140. 形成されるパネルが薄膜トランジスタパネルである場合、パネル領域１１０、１２０、１３０、１４０は多数の画素からなる画面表示部１１１、１２１、１３１、１４１と周辺部１１２、１２２、１３２、１４２とを含む。 If the panel to be formed is a thin film transistor panel, the panel region 110, 120 includes a screen display unit 111, 121, 131 and 141 and the peripheral portion 112, 122, 132, 142 comprising a plurality of pixels. 画面表示部１１１、１２１、１３１、１４１には、主に薄膜トランジスタ、配線及び画素電極などが行列の形態に反復して配置されている。 The screen display unit 111, 121, 131 and 141 are arranged mainly thin film transistor, repeated in the form of the wiring and the pixel electrode such as a matrix. 周辺部１１２、１２２、１３２、１４２には、駆動素子と連結される要素、即ち、パッドとその外の静電気保護回路などが配置される。 The peripheral portion 112, 122, 132, 142, elements which are connected to the driving element, i.e., static electricity protection circuits of the periphery of the pad is placed.
このような液晶表示装置を形成する時には、通常、ステッパー（stepper）露光器を使用する。 By the time of forming such a liquid crystal display device, typically use a stepper (stepper) exposer. この露光器を使用する場合、画面表示部１１１、１２１、１３１、１４１及び周辺部１１２、１２２、１３２、１４２を多数の区域に分け、区域別に同一のマスクまたは異なる光マスクを使用して薄膜上にコーティングされた感光膜を露光し、露光した後に基板全体を現像して感光膜パターンを形成してから、下部の薄膜をエッチングすることによって特定の薄膜パターンを形成する。 When using this exposure device divides the screen display unit 111, 121, 131 and 141 and the peripheral portion 112, 122, 132, and 142 into a number of zones, on the thin film using the same mask or a different photomask for each zone the coated photosensitive film is exposed to, from developed to form a photoresist pattern across the substrate after the exposure to form a particular thin film pattern by etching a lower portion of the thin film. このような薄膜パターンを反復して形成することによって液晶表示装置用薄膜トランジスタ基板が完成される。 TFT substrate for a liquid crystal display device by forming by repeating such a thin film pattern is completed.
しかし、ステッパー露光器を使用せずに一度に露光することもできる。 However, it is also possible to expose at one time without using a stepper exposure device. また、１つの絶縁基板に１つの液晶表示パネルのみを形成することもできる。 It is also possible to form only one liquid crystal display panel on one insulating substrate.
図２は図１の１つのパネル領域に形成された液晶表示装置用薄膜トランジスタ基板の配置を概略的に示した配置図である。 Figure 2 is a layout view schematically showing a liquid crystal display arrangement of a TFT array substrate which is formed on one panel region of FIG.
図２に示すように、一点鎖線１に囲まれた画面表示部には多数の薄膜トランジスタ３と、それぞれの薄膜トランジスタ３に電気的に連結されている画素電極９０と、ゲート線２２及びデータ線６２を含む配線などとが形成されている。 As shown in FIG. 2, the screen display unit which is surrounded by one-dot chain line 1 is a plurality of thin film transistors 3, a pixel electrode 90 which is electrically connected to each of the thin film transistor 3, the gate lines 22 and data lines 62 wires and the like comprising is formed. 画面表示部の外の周辺部には、ゲート線２２の端に連結されたゲートパッド２４とデータ線６２の端に連結されたデータパッド６４とが配置されている。 The peripheral portion outside the screen display unit includes a data pad 64 connected to an end of the gate pad 24 and the data line 62 connected to an end of the gate line 22 are arranged. 静電気放電による素子破壊を防止するために、ゲート線２２及びデータ線６２をそれぞれ電気的に連結して等電位に形成するためのゲート線短絡バー４及びデータ線短絡バー５が配置されている。 To prevent device destruction due to electrostatic discharge, the gate line shorting bars 4 and the data line shorting bar 5 for forming the equipotential with the gate lines 22 and data lines 62 are electrically connected respectively are arranged. ゲート線短絡バー４及びデータ線短絡バー５は短絡バー連結部６を通じて電気的に連結されている。 Gate line shorting bars 4 and the data line shorting bar 5 are electrically connected through shorting bar connecting portion 6. この短絡バー４、５は後で除去される。 The shorting bars 4 and 5 are later removed. これらを除去する時に基板を除去する線が図面の符号２である。 Line to remove the substrate when removing these are code 2 of the drawings. 又は、ゲート線短絡バー４及びデータ線短絡バー５と、絶縁膜（図示していない）を間においている短絡バー連結部６とを連結するために絶縁膜に形成されている。 Or, a gate line shorting bars 4 and the data line shorting bar 5, are formed in the insulating film to connect the shorting bar connecting portion 6 which is placed between the insulating film (not shown).
図２では薄膜トランジスタ基板に画素電極のみが形成されている場合を例としてあげたが、次の具体的な実施形態例では画素電極及び共通電極の両方が全て薄膜トランジスタ基板に形成されている場合を例としてあげる。 While the case were give as an example only the pixel electrode in the TFT substrate in FIG. 2 is formed, an example the case in the following specific embodiments examples in which both the pixel electrode and the common electrode are all formed to the thin film transistor substrate I'll be with.
図３ないし５は、図２の画面表示部の薄膜トランジスタと画素電極、共通電極及び配線と周辺部のパッドを拡大して示したものであって、図３は配置図であり、図４及び５は図３のIV−IV'線及びＶ−Ｖ'線の断面図である。 Figure 3 to 5, a thin film transistor and a pixel electrode of the screen display unit of Figure 2, there is shown an enlarged pad of the common electrode and the wiring and the peripheral portion, FIG. 3 is a layout view, FIG. 4 and 5 is a cross-sectional view of line IV-IV 'and line V-V' of FIG.
まず、絶縁基板１０の上にアルミニウム（Ａｌ）またはアルミニウム合金（Ａｌ alloy）、モリブデン（Ｍｏ）またはモリブデン−タングステン（ＭｏＷ）合金、クロム（Ｃｒ）、タンタル（Ｔａ）などの金属または導電体からなるゲート配線が形成されている。 First, aluminum (Al) or aluminum alloy (Al alloy) on the insulating substrate 10, molybdenum (Mo) or molybdenum - tungsten (MoW) alloy, chromium (Cr), a metal such as tantalum (Ta) or conductors gate wiring is formed. ゲート配線は、横方向に伸びている走査信号線またはゲート線２２、ゲート線２２の端に連結されて外部からの走査信号の印加を受けてゲート線２２に伝達するゲートパッド２４及びゲート線２２の一部である薄膜トランジスタのゲート電極２６を含む。 Gate wiring, laterally extending and the scanning signal line or the gate line 22, gate pad 24 and the gate line is connected to an end of the gate line 22 to transmit by receiving the application of the scan signal from the outside to the gate line 22 22 and a gate electrode 26 of the thin film transistor which is a part of.
また、基板１０の上にはゲート配線と同一な物質からなる共通配線が形成されている。 The common wiring is formed consisting of a gate wiring of the same material on top of the substrate 10. 共通配線はゲート線２２と平行に横方向に伸びている共通電極線２７と、共通電極線２７の縦方向の分枝である共通電極２８とを含む。 Common wiring includes a common electrode line 27 extending in parallel to the transverse direction and the gate line 22, and a common electrode 28 is a longitudinal branch of the common electrode line 27. 図示してはいないが、共通電極線２７の端に形成されて共通電極信号の印加を受けて共通電極線２７に伝達する共通電極線パッドが、ゲートパッド２４とほぼ同一な形態に形成されている。 Although not shown, the common electrode line pad for transmitting the common electrode line 27 receives the application of the common electrode signal is formed on the edge of the common electrode line 27, it is formed in substantially same shape as the gate pad 24 there.
ゲート配線２２、２４、２６は単一層から形成することもできるが、二重層または三重層から形成することもできる。 Gate wiring 22, 24, 26 may be formed from a single layer but may be formed from a double layer or triple layer. 二重層以上に形成する場合には、一層は抵抗の小さい物質から形成し、他の層は他の物質との接触特性の良好な物質から形成するのが好ましい。 When forming the double-layer or more, more forms of small material resistance, other layers are preferably formed from a good material contact characteristics with other materials.
ゲート配線２２、２４、２６及び共通配線２７、２８の上には窒化珪素（ＳｉＮ x ）などからなるゲート絶縁膜３０が形成され、ゲート配線２２、２４、２６及び共通配線２７、２８を覆っている。 The gate insulating film 30 made of silicon nitride (SiN x) is formed on the gate lines 22, 24, 26 and the common line 27, covering the gate wirings 22, 24, 26 and the common line 27, 28 there.
ゲート絶縁膜３０の上には水素化アモルファスシリコン（hydrogenated amorphous silicon）などの半導体からなる半導体パターン４２、４８が形成されている。 On the gate insulating film 30 is a semiconductor pattern 42, 48 made of a semiconductor such as hydrogenated amorphous silicon (hydrogenated amorphous silicon) is formed. 半導体パターン４２、４８の上にはリン（Ｐ）などのｎ型不純物で高濃度にドーピングされている接触層パターン５５、５６が形成されている。 On the semiconductor pattern 42 and 48 contact layer patterns 55 and 56 that are heavily doped with n-type impurities such as phosphorus (P) is formed.
接触層パターン５５、５６の上には、ＭｏまたはＭｏＷ合金、Ｃｒ、ＡｌまたはＡｌ合金、Ｔａなどの導電物質からなるデータ配線が形成されている。 On the contact layer patterns 55 and 56, Mo or MoW alloy, Cr, Al or Al alloy, the data line made of a conductive material such as Ta is formed. データ配線は、縦方向に形成されているデータ線６２と、データ線６２の一端に連結されて外部からの画像信号の印加を受けるデータパッド６４と、データ線６２の分枝である薄膜トランジスタのソース電極６５とからなるデータ線部を含む。 Data line includes a data line 62 formed in the longitudinal direction, is connected to one end of the data line 62 and the data pad 64 that is supplied with an image signal from the outside, the thin film transistor source is a branch of the data line 62 including data line part made of the electrode 65.. また、データ線部６２、６４、６５と分離されておりゲート電極２６に対してソース電極６５の反対側に位置する薄膜トランジスタのドレーン電極６６もデータ配線に含む。 Further, the drain electrode 66 of the thin film transistor on the opposite side of the source electrode 65 the gate electrode 26 are separated from the data line unit 62,64,65 also includes a data line.
データ配線６２、６４、６５、６６もゲート配線２２、２４、２６と同様に単一層から形成することもできるが、二重層または三重層から形成することもできる。 Similar to the data lines 62,64,65,66 also the gate wiring 22, 24, 26 can also be formed from a single layer but may be formed from a double layer or triple layer. もちろん、二重層以上に形成する場合には一層は抵抗の小さい物質から形成し他の層は他の物質との接触特性が良好な物質から形成するのが好ましい。 Of course, other layers formed from small material more resistance in the case of forming the bilayer or are preferably contact characteristics with other materials to form a good mass.
接触層パターン５５、５６は、その下部の半導体パターン４２、４８とその上部のデータ配線６２、６４、６５、６６との接触抵抗を低下させる役割を果し、データ配線６２、６４、６５、６６と同一の形態を有する。 Contact layer pattern 55 and 56, serves to reduce the contact resistance between the semiconductor pattern 42 and 48 of the lower data lines 62,64,65,66 of the upper data lines 62,64,65,66 It has the same form as. 即ち、データ線部用の接触層パターン５５はデータ線部６２、６４、６５と同一であり、ドレーン電極用の接触層パターン５６はドレーン電極６６と同一である。 In other words, the contact layer patterns 55 for the data line portion is the same as the data line portion 62,64,65, the contact layer pattern 56 for the drain electrode is identical to the drain electrode 66.
一方、半導体パターン４２、４８は、画面表示部内でデータ配線６２、６４、６５、６６及び接触層パターン５５、５６、５８と類似した形態を有する。 On the other hand, the semiconductor pattern 42 and 48 have similar shape as the data lines 62,64,65,66 and contact layer pattern 55, 56 and 58 on the screen display portion. 具体的には、薄膜トランジスタのチャンネル部では、データ線部６２、６４、６５、特にソース電極６５とドレーン電極６６とが分離されており、データ線部用接触層５５とドレーン電極用接触層パターン５６とが分離されている。 Specifically, the channel portion of the thin film transistor, the data line unit 62,64,65, in particular the source electrode 65 and the drain electrode 66 are separated, the data line-end contact layer 55 and the drain electrode contact layer pattern 56 bets are separated. 薄膜トランジスタ用半導体パターン４２はここで切れずに連結されて薄膜トランジスタのチャンネルを生成する。 Semiconductor pattern 42 for the thin film transistor is connected to the not cut here generates the channel of the TFT. 一方、周辺部の半導体パターン４８はゲートパッド２４部分以外の周辺部全体にわたって形成されている。 On the other hand, the semiconductor pattern 48 of the peripheral portion is formed over the entire periphery other than the gate pad 24 parts.
データ線部６２、６４、６５及びドレーン電極６６と半導体パターン４２とは、保護膜７０で覆われている。 A data line part 62,64,65 and the drain electrode 66 and the semiconductor pattern 42 is covered with a protective film 70. 保護膜７０は半導体パターン４２、４８とほぼ同一な形態を有しており、ドレーン電極６６、データ線６２及びデータパッド６４を露出させる接触窓７１、７２、７６を有している。 Protective film 70 has a substantially same shape as the semiconductor pattern 42 and 48 has the drain electrode 66, a contact window 71,72,76 exposing the data line 62 and the data pad 64. また、保護膜７０はゲート絶縁膜３０及び半導体パターン４２と共にゲートパッド２４を露出させる接触窓７４を有しており、ゲート線２２のうちのデータ線６２と重複する部分以外の部分は覆っていない。 The protective film 70 has a contact window 74 for exposing the gate pad 24 with the gate insulating film 30 and the semiconductor pattern 42, the portion other than the portion overlapping the data line 62 of the gate line 22 does not cover . 保護膜７０は窒化珪素またはアクリル系などの有機絶縁物質からなることができ、半導体パターン４２のうちの少なくともソース電極６５とドレーン電極６６との間に位置するチャンネル部分を覆って保護する役割を果す。 Protective film 70 may be made of an organic insulating material such as silicon nitride or acrylic, serves to cover and protect the channel portion located between the at least a source electrode 65 and drain electrode 66 of the semiconductor pattern 42 .
ゲート線２２及びデータ線６２に囲まれた領域のゲート絶縁膜３０の上には、共通電極線２７と平行な画素信号線８７及び共通電極２８と平行な画素電極８８が形成されている。 On the gate line 22 and the gate insulating film 30 in the region surrounded by the data lines 62, the common electrode line 27 parallel to the pixel signal lines 87 and the common electrode 28 parallel to the pixel electrode 88 is formed. 画素信号線８７は保護膜７０の上に延長され、接触窓７１を通してドレーン電極６６と物理的・電気的に連結され薄膜トランジスタから画像信号を受けて共通電極２７と共に電場を生成する。 The pixel signal line 87 is extended on the protective film 70, is connected to the drain electrode 66 physically and electrically through the contact window 71 to generate an electric field together with the common electrode 27 receives the image signals from the thin film transistor.
ここで、図面に示されてはいないが、画素配線８７、８８または共通配線２７、２８を延長して互いに重畳しないように形成することによって、維持畜電器を形成することができる。 Here, although not shown in the drawings, by forming so as not to overlap each other by extending the pixel lines 87, 88 or the common wiring 27 and 28, it is possible to form the sustain-acid unit.
保護膜７０の上にはデータ線６２に沿って形成されている補助データ線８２が形成されている。 Auxiliary data lines 82 are formed along the data line 62 on the passivation film 70 is formed. 補助データ線８２は保護膜７０に形成された接触窓７２を通してデータ線６２と連結されている。 The auxiliary data lines 82 are connected to the data line 62 through a contact window 72 formed in the protective film 70. また、補助データ線８２はデータパッド６４の上に延長され、接触窓７６を通してデータパッド６４と連結される補助データパッド８６を形成する。 Also, the auxiliary data line 82 is extended over the data pad 64, to form the auxiliary data pad 86 that is connected to the data pad 64 through contact window 76. また、ゲートパッド２４の上には接触窓７４を通してこれと連結される補助ゲートパッド８４が形成されている。 Further, on the gate pad 24 are auxiliary gate pad 84 to be connected thereto through a contact window 74 is formed. 補助ゲートパット８４は、ゲートパッド２４と外部回路装置との接着性を補完しゲートパッドを保護する役割を果すもので、必須のものではなく適用如何は選択的である。 Auxiliary gate pad 84 is intended to serve to protect the complement gate pad adhesion between the gate pad 24 and the external circuit device, applicable whether rather than indispensable is selective.
以下、本発明の実施形態例による液晶表示装置用基板の製造方法について図６ａないし図１９と前述の図３ないし５とに基づいて詳しく説明する。 Hereinafter, it will be described in detail with reference to a method of manufacturing the liquid crystal display device substrate according to an example embodiment of the present invention and FIGS. 6a through 19 and 3 through 5 above.
まず、図６ａ〜８に示すように、金属などの導電体層をスパッタリングなどの方法で１，０００Åないし３，０００Åの厚さに蒸着し、第１マスクを用いて乾式または湿式エッチングして、基板１０の上にゲート線２２、ゲートパッド２４及びゲート電極２６を含むゲート配線と、共通電極線２７、共通電極線パッド（図示しない）及び共通電極２８を含む共通配線とを形成する。 First, as shown in FIG. 6A～8, to not 1,000Å by sputtering or the like a conductor layer such as a metal is deposited to a thickness of 3,000 Å, and dry or wet etched using the first mask, gate line 22 on the substrate 10 to form a gate wiring including the gate pad 24 and the gate electrode 26, the common electrode line 27, and a common wiring including a common electrode line pad (not shown) and the common electrode 28.
次に、図９及び１０に示すように、ゲート絶縁膜３０、半導体層４０、接触層５０をそれぞれ１，５００〜５，０００Å、５００〜１，５００Å、３００〜６００Åの厚さで連続して化学気相蒸着法により蒸着する。 Next, as shown in FIGS. 9 and 10, the gate insulating film 30, semiconductor layer 40, 1,500～5,000A contact layer 50, respectively, 500～1,500A, successively with a thickness of 300~600Å It is deposited by chemical vapor deposition. 次いで、金属などの導電体層６０をスパッタリングなどの方法で１，５００〜３，０００Åの厚さに蒸着する。 Then, depositing a conductive layer 60 such as metal by a method such as sputtering to a thickness of 1,500～3,000A. 次いで、第２マスクを用いて導電体層６０及びその下の接触層５０をパターニングし、データ線６２、データパッド６４、ソース電極６５などデータ線部とその下部のデータ線部接触層パターン５５と、ドレーン電極６６と、その下部のドレーン電極用導電体パターン５６とを形成する。 Then, a conductor layer 60 and contact layer 50 thereunder by using the second mask is patterned, the data line 62, the data pad 64, the data line part including a source electrode 65 and the data line part contact layer pattern 55 thereunder to form a drain electrode 66, and a drain electrode conductor patterns 56 thereunder.
図１２、図１８及び図１９に示すように、窒化珪素をＣＶＤ方法で蒸着したり有機絶縁物質をスピンコーティングして３，０００Å以上の厚さを有する保護膜７０を形成する。 12, as shown in FIGS. 18 and 19, a protective film 70 having a thickness of not less than 3,000Å an organic insulating material or by depositing silicon nitride in CVD method and spin coating. その後、第３マスクを用いて保護膜７０、半導体層４０及びゲート絶縁膜３０をパターニングし、接触窓７１、７２、７４、７６を含むこれらのパターンを形成する。 Thereafter, the protective film 70 by using the third mask, the semiconductor layer 40 and the gate insulating film 30 is patterned to form these patterns including contact window 71,72,74,76. この時、周辺部Ｐではゲートパッド２４の上の保護膜７０、半導体層４０及びゲート絶縁膜３０を除去するが（データパッド６４の上の保護膜７０も除去）、画面表示部Ｄでは保護膜７０及び半導体層４０のみを除去して（ドレーン電極６６及びデータ線６２の一部の上の保護膜７０も除去）必要な部分のみにチャンネルが形成されるように半導体層パターンを形成しなければならない。 At this time, the protective film 70 on the periphery gate pad 24 in P, but to remove the semiconductor layer 40 and the gate insulating film 30 (also protective film 70 on the data pad 64 is removed), the screen display unit D in the protection film 70 and by removing only the semiconductor layer 40 to be formed a semiconductor layer pattern as a channel is formed only on the (protective film 70 is also removed over a part of the drain electrode 66 and the data line 62) necessary part not not. このために、部分に応じて厚さが異なる感光膜パターンを形成しこれをエッチングマスクにして下部の膜を乾式エッチングする。 For this, it forms a photoresist pattern having different thicknesses in accordance with the portion as an etching mask to dry etch the underlying layers. これを図１３〜１９を通して詳しく説明する。 This will be described in detail through FIGS 13-19.
まず、保護膜７０の上に感光膜ＰＲ、好ましくは、陽性の感光膜を５，０００〜３０，０００Åの厚さに塗布した後、第３マスク３００、４１０、４２０を通じて露光する。 First, photoresist PR on the protective film 70, preferably, after coating a photosensitive film of the positive thickness of 5,000～30,000A, exposed through a third mask 300,410,420. 露光後の感光膜ＰＲは、図１３及び１６に示すように、画面表示部Ｄと周辺部Ｐとで異なる。 Photoresist PR after the exposure, as shown in FIGS. 13 and 16 differs between the screen display unit D and the peripheral portion P. 即ち、画面表示部Ｄの感光膜ＰＲのうちの光に露出された部分Ｃは表面から一定の深さまでのみ光に反応して高分子が分解されその下では高分子がそのまま残っている。 That is, part C, which is exposed to light of the photoresist PR on the screen display unit D in its lower reacted with macromolecules are separated into light only from the surface to a certain depth has remained intact the polymer. 一方、周辺部Ｐの感光膜ＰＲはこれとは異なって光に露出された部分Ｂが下部まで全て光に反応して高分子が分解された状態になる。 On the other hand, the photosensitive layer PR peripheral portion P is a portion B which is exposed to light different in a state where the polymer reacts with all until the lower light is degraded to this. ここで、画面表示部Ｄまたは周辺部Ｐで光に露出される部分Ｃ、Ｂは保護膜７０が除去される部分である。 Here, part C, B is exposed to light by the screen display unit D or the peripheral portion P is a part where the protective film 70 is removed.
このためには、画面表示部Ｄに使用するマスク３００及び周辺部Ｐに使用するマスク４１０、４２０の構造を変更する方法を使用することが可能であり、ここでは３つの方法を提示する。 For this purpose, it is possible to use the method of changing the structure of the mask 410, 420 to be used for the mask 300 and the peripheral portion P using the screen display unit D, here presents three methods.
第１の方法は、図１５（ａ）及び（ｂ）に示すように、マスク３００、４００は通常、基板３１０、４１０とその上のクロムなどからなる不透明なパターン層３２０、４２０、パターン層３２０、４２０及び露出された基板３１０、４１０を覆っているペリクル（pellicle）３３０、４３０からなる。 The first method, FIG. 15 (a) and 15 (b), the mask 300, 400 are normally opaque pattern layer made of chromium on the substrate 310, 410 and its 320, 420, the pattern layer 320 consists pellicle (pellicle) 330, 430 covering the 420 and exposed substrate 310, 410. 画面表示部Ｄに使用されるマスク３００のペリクル３３０の光透過率が、周辺部Ｐに使用されるマスク４００のペリクル４３０の光透過率より低いように調節する。 The light transmittance of the pellicle 330 of the mask 300 used in the screen display unit D is adjusted to be lower than the light transmittance of the pellicle 430 of the mask 400 used in the peripheral portion P. 画面表示部Ｄのペリクル３３０の透過率が、周辺部Ｐのペリクル４３０の透過率の１０％〜８０％、好ましくは２０％〜６０％程度の範囲にあるようにする。 The transmittance of the screen display unit D of the pellicle 330, 10% to 80% of the transmittance of the pellicle 430 of the peripheral portion P, preferably to be in the range of about 20% to 60%.
第２の方法は、図１６及び１７に示すように、画面表示部Ｄのマスク３００には全面にわたってクロム層３５０を約１００〜３００Åの厚さに残して透過率を低める。 The second method, as shown in FIGS. 16 and 17, the mask 300 of the screen display unit D lower the transmittance, leaving a thickness of about 100~300Å chromium layer 350 over the entire surface. 一方、周辺部Ｐのマスク４００にはこのようなクロム層を残さない。 On the other hand, the mask 400 around the portion P does not leave such a chromium layer. この時、画面表示部Ｄに使用されるマスク３００のペリクル３４０は周辺部Ｐのペリクル４３０と同一な透過率を有するようにすることが可能である。 In this case, the pellicle 340 of the mask 300 used in the screen display unit D is capable to have the same transmittance as a pellicle 430 of the peripheral portion P.
ここで、前記２つの方法を混用して使用することができるのは勿論である。 Here, it is of course also possible to use mix the two methods.
前記２つの方法はステッパーを使用した分割露光の場合に適用し得るものであって、画面表示部Ｄと周辺部Ｐとが異なるマスクを使用して露光されるため可能なのである。 The two methods be one that can be applied in the case of the divided exposure using the stepper, it's possible for and a screen display unit D and the peripheral portion P is exposed with different masks. このように分割露光する場合にはこれ以外にも画面表示部Ｄと周辺部Ｐとの露光時間を異なるようにすることによって厚さを調節することができる。 Thus in the case of dividing the exposure can be adjusted thickness by the exposure time different between the screen display unit D and the peripheral portion P other than this.
しかし、画面表示部Ｄと周辺部Ｐとを分割露光せずに１つのマスクを使用して露光することもできる。 However, it is also possible to exposure using one mask without dividing the exposure and the screen display unit D and the peripheral portion P. この場合に適用されることができるマスクの構造を図１７に基づいて詳しく説明する。 It will be described in detail with reference to FIG. 17 the structure of a mask that can be applied to this case.
台３の方法では、図１１に示すように、マスク５００の基板５１０の上には透過率調節膜５５０が形成されている。 In the method of the table 3, as shown in FIG. 11, optical transmittance control film 550 is formed on the substrate 510 of the mask 500. 透過率調節膜５５０の上にはパターン層５２０が形成されている。 On the optical transmittance control film 550 is patterned layer 520 is formed. 透過率調節膜５５０は画面表示部Ｄではパターン層５２０の下部だけでなく全面にわたって形成されているが、周辺部Ｐではパターン層５５０の下部のみに形成されている。 Optical transmittance control film 550 are formed over the entire surface as well as the bottom of the screen display unit D in the pattern layer 520, but is formed only in the lower part of the peripheral portion P in the pattern layer 550. つまり、基板５１０の上には高さの異なる２つ以上のパターンが形成されていることになる。 That is, the two or more patterns having different heights are formed on the substrate 510.
勿論、周辺部Ｐでも透過率調節膜を形成することができるが、この場合には周辺部Ｐの透過率調節膜の透過率が画面表示部Ｐの透過率調節膜５５０の透過率より高くなければならない。 Of course, it is possible to form a transmittance adjusting film even peripheral portion P, not high transmittance of the transmittance adjusting film in the peripheral portion P is higher than the transmittance of the optical transmittance control film 550 on the screen display unit P in this case shall.
このような透過率調節膜５５０を有する光マスク５００を製造する時には、まず、基板５００の上に透過率調節膜５５０と、この透過率調節膜５５０とはエッチング比が異なるパターン層５２０とを連続して積層する。 By the time of manufacturing an optical mask 500 having such optical transmittance control film 550, first, the continuous and the transmittance adjustment layer 550 on the substrate 500, a this optical transmittance control film 550 and patterned layer 520 etch rate is different to to laminated. 全面にわたって感光膜（図示しない）を塗布し露光、現像した後、感光膜をエッチングマスクにしてパターン層５２０をエッチングする。 The exposed coating a photosensitive film over the entire surface (not shown), after the development, the patterned layer 520 is etched using the photoresist as an etching mask. 残っている感光膜を除去した後、再び周辺部Ｐの接触窓に対応する位置の透過率調節膜を露出させる新たな感光膜パターン（図示しない）を形成してから、これをエッチングマスクにして透過率調節膜５５０をエッチングすることによって光マスク５００を完成する。 After remaining photoresist is removed, after forming a new photoresist pattern for exposing the optical transmittance control film at a position corresponding to the contact window of the periphery P again (not shown), which as an etching mask the optical transmittance control film 550 to complete an optical mask 500 by etching.
このような方法以外にも光源の分解能より小さな大きさのスリットまたは格子形態の微細パターンを有するマスクを使用して透過率を調節することもできる。 It is also possible to adjust the transmittance by using a mask having a fine pattern of small size of the slit or lattice form than the resolution of the light source other than this method.
感光膜ＰＲのうち、下部に反射率の高い金属層、即ちゲート配線２２、２４、２６、共通配線２７、２８またはデータ配線６２、６４、６５、６６がある部分は、反射された光によって露光時に他の部分より光の照射量が多くなるおそれがある。 Of photoresist PR, a high metal layer reflectance in the lower, that is, the gate lines 22, 24, 26, portion of the common wiring 27, 28 or data lines 62,64,65,66 are exposed by the reflecting light it may become much dose of light than the other portion when. これを防止するために下部からの反射光を遮断する層をおいたり着色された感光膜ＰＲを使用することができる。 Can be used photoresist PR colored or put a layer that blocks light reflected from the lower to prevent this.
このような方法で感光膜ＰＲを露光した後で現像すると、図１３及び１４において、メッシュ表示された部分が除去された感光膜パターンＰＲが形成される。 When developing after exposing the photosensitive film PR in this way, 13 and 14, the photoresist pattern PR which meshes displayed portion is removed is formed. 即ち、ゲートパッド２４及びデータパッド６４の上には感光膜が形成されていない。 That is, on the gate pad 24 and the data pad 64 is not photosensitive film is formed. ゲートパッド２４及びデータパッド６４以外の全ての周辺部Ｐ及び画面表示部Ｄでは、データ線部６２、６４、６５及びドレーン電極６６と、これらの間の半導体層４０との上部には厚い感光膜Ａが形成されている。 In all the peripheral portion P and the screen display unit D other than the gate pad 24 and the data pad 64, a data line part 62,64,65 and drain electrode 66, a thick photosensitive film on the upper portion of the semiconductor layer 40 between them a is formed. 画面表示部Ｄでは、ドレーン電極６６の上部及びデータ線６２の一部及びその他の部分には薄い感光膜Ｃが形成される。 The screen display unit D, a thin photosensitive layer C is formed on the upper and portion and other portions of the data lines 62 of the drain electrode 66.
この時、感光膜ＰＲの薄い部分の厚さは、最初の厚さの約１／４〜１／７程度、即ち、３５０〜１０，０００Å程度、より好ましくは、１，０００〜６，０００Åである。 In this case, the thickness of the thinner portion of the photosensitive layer PR is approximately 1 / 4-1 / 7 about the first thickness, i.e., about 350～10,000A, more preferably, at 1,000~6,000Å is there. 一例をあげると、感光膜ＰＲの最初の厚さと２５，０００〜３０，０００Åとし、画面表示部Ｄの透過率を３０％とすることで薄い感光膜の厚さを３，０００〜５，０００Åとすることができる。 3,000~5,000Å As an example, the first thickness and 25,000~30,000Å photoresist PR, the thickness of the thin photosensitive layer by the transmittance of the screen display unit D 30% it can be. しかし、残す厚さは乾式エッチングの工程条件によって決定されなければならないので、このような工程条件に応じてマスクのペリクル、残留クロム層の厚さまたは透過率調節膜の透過率や露光時間などを調節しなければならない。 However, leaving the thickness must be determined by the process conditions of the dry etching, the pellicle of the mask in accordance with such process conditions, and the like thickness or optical transmittance control film of transmittance and exposure time of the residual chromium layer It must be adjusted.
このような薄い厚さの感光膜は、通常の方法で感光膜を露光、現像した後にリフローを通じて形成することもできる。 Such thin thickness of the photosensitive film, exposing the photosensitive film in a conventional manner, may be formed through reflow after development.
次いで、乾式エッチング方法で感光膜パターンＰＲ及びその下部の膜、即ち、保護膜７０、半導体層４０及びゲート絶縁膜３０に対するエッチングを進める。 Then, the photosensitive dry etching method layer pattern PR and bottom layer thereof, i.e., the protective film 70, advances the etching of the semiconductor layer 40 and the gate insulating film 30.
この時、前記で言及したように、感光膜パターンＰＲのうちのＡ部分は完全に除去されずに残っていなければならず、Ｂ部分の下部の保護膜７０、半導体層４０及びゲート絶縁膜３０が除去されなければならず、Ｃ部分の下部では保護膜７０及び半導体層４０のみを除去しゲート絶縁膜３０は除去されてはならない。 In this case, the As mentioned, A portion of the photoresist pattern PR must remain without being completely removed, the lower portion of the protective film 70 of the B portion, the semiconductor layer 40 and the gate insulating film 30 There must be removed, the gate insulating film 30 to remove only the protective film 70 and the semiconductor layer 40 at the bottom of the C moiety is not to be removed.
このためには、感光膜パターンＰＲとその下部の膜とを同時にエッチングすることができる乾式エッチング方法を使用するのが好ましい。 For this purpose, it is preferable to use a dry etching method capable of simultaneously etching photoresist pattern PR and the its underlying layers. 即ち、乾式エッチング方法を使用すると、図１８及び１９に示すように、感光膜のないＢ部分の下部の保護膜７０、半導体層４０及びゲート絶縁膜３０の３つの層と、Ｃ部分の薄い厚さの感光膜、保護膜７０及び半導体層４０の３つの層とを同時にエッチングすることができる。 That is, by using the dry etching method, as shown in FIGS. 18 and 19, the lower insulating layer 70 without B portion of the photosensitive film, and three layers of the semiconductor layer 40 and the gate insulating film 30, the thin thickness of the portion C can be simultaneously etched photoresist, and three layers of protective film 70 and the semiconductor layer 40. 但し、画面表示部Ｄのデータ線６２の一部及びドレーン電極６６部分と、周辺部Ｐのデータパッド６４部分とでは、導電体層６０が除去されないようにエッチング選択性がある条件を選択しなければならない。 However, a part and the drain electrode 66 portion of the data line 62 of the screen display unit D, the data pad 64 portion of the peripheral portion P, not to select the conditions that etching selectivity to the conductor layer 60 is not removed shall. この時、感光膜パターンＰＲのＡ部分もある程度の厚さまでエッチングされる。 In this case, A portion of the photoresist pattern PR is also etched to a certain thickness.
従って、一度のマスク工程と乾式エッチング方法とを通して、画面表示部Ｄでは保護膜７０及び半導体層４０のみを除去して接触窓７１、７２及び半導体パターン４２を形成することができる。 Therefore, it is possible to form through the single mask process and a dry etching method, contact windows 71 and 72 and the semiconductor pattern 42 by removing only the screen display unit protective film 70 and the semiconductor layer 40 in D. また、周辺部Ｐでは保護膜７０、半導体層４０及びゲート絶縁膜３０を全て除去して接触窓７４、７６を形成することができる。 Further, it is possible in the peripheral portion P protective film 70, and to remove any semiconductor layer 40 and the gate insulating film 30 to form a contact window 74.
最後に、残っているＡ部分の感光膜パターンを除去し、図３〜５に示すように、４００〜５００Åの厚さの導電体層を蒸着し、第４マスクを使用してエッチングして画素信号線８７及び画素電極８８、補助データ線８２、補助ゲートパッド８４及び補助データパッド８６を形成する。 Finally, the remaining photoresist pattern of the A portion is removed and, as shown in Figures 3-5, it was deposited a thickness conductive layer of 400～500A, and etched using a fourth mask pixel signal lines 87 and the pixel electrodes 88, the auxiliary data line 82, forming an auxiliary gate pad 84 and the auxiliary data pad 86.
このように、本実施形態例ではゲートパッド２４を露出させる接触窓７４を保護膜パターン７０及び半導体パターン４２、４８と共に１つのマスクを用いて形成する場合を説明しているが、接触窓７４はその他の膜をパターニングする時に共に形成することもでき、これは当業者として当然に考えることができる範疇にある。 Thus it has been described the case of forming by using a single mask with the protective layer pattern 70 and the semiconductor pattern 42 and 48 of the contact window 74 for exposing the gate pad 24 in the present embodiment, the contact window 74 it can be together formed when patterning the other membrane, which is the category that can be considered naturally as those skilled in the art. 特に、本発明は乾式エッチング方法でエッチングされる薄膜のパターニングに有効な方法である。 In particular, the present invention is an effective method for patterning the thin film to be etched by a dry etching method.
本発明の第２及び第３実施形態例では、同一層に形成されるソース電極とドレーン電極とを分離する時に２つの電極の間に薄い感光膜パターンを形成することによって、半導体パターンとデータ配線とを共に形成する製造工程を単純化する。 In the second and third embodiments of the present invention, by forming a thin photoresist pattern between the two electrodes when separating the source electrode and the drain electrode formed on the same layer, the semiconductor pattern and the data line to simplify the manufacturing process for forming both and.
まず、図２０〜２２に基づいて本発明の第２実施形態例による液晶表示装置用薄膜トランジスタ基板の構造について詳しく説明する。 First, it will be described in detail the structure of the liquid crystal display device thin film transistor according to a second embodiment of the present invention with reference to FIG. 20-22.
図２０は本発明の第２実施形態例による液晶表示装置用薄膜トランジスタ基板の配置図である。 Figure 20 is a layout view of a TFT substrate for a liquid crystal display device according to a second embodiment of the present invention. 図２１及び２２はそれぞれ図２０に示す薄膜トランジスタ基板のＸIV−ＸIV'線及びＸＶ−ＸＶ'線の断面図である。 21 and 22 are sectional views of a XIV-XIV 'line and XV-XV' line of the TFT substrate shown in FIGS 20.
まず、絶縁基板１０の上にゲート配線２２、２４、２６、共通配線２７、２８及び画素配線が形成される。 First, the gate wiring 22, 24, 26, the common wiring 27 and the pixel lines formed on the insulating substrate 10. 画素配線は、共通電極２８と平行に対向し、画像信号が伝達される画素電極２５及び画素電極２５の下端に連結されている。 Pixel wiring parallel to face the common electrode 28, an image signal is connected to the lower end of the pixel electrode 25 and the pixel electrode 25 to be transmitted. 画素配線は、後述するドレーン電極６６と連結されて画像信号の伝達を受ける画素電極連結部または画素信号線２３を含む。 Pixel line includes a pixel electrode connection portion and a pixel signal line 23 is connected to the drain electrode 66 to be described later receives the transmission of the image signal.
ゲート配線２２、２４、２６、共通配線２７、２８及び画素配線２３、２５は、単一層から形成することもできるが、二重層または三重層から形成することもできる。 Gate wiring 22, 24, 26, the common wiring 27 and the pixel wiring 23 and 25, can be formed from a single layer can also be formed from a double layer or triple layer. 二重層以上に形成する場合には一層は抵抗の小さな物質から形成し、他の層は他の物質から形成するのが好ましい。 When forming the bilayer or more more forms of a material having a small resistance, the other layers are preferably formed from other materials. 特にパッド用物質として使用されるＩＴＯとの接触特性が良好な物質は好ましく用いられる。 Particularly good material contact characteristics with ITO to be used as a pad for material preferably used. その理由は、外部と電気的に連結されるパッド部を補強するために、パッド部は配線用物質とパッド用物質とを共に形成するためである。 The reason is that in order to reinforce the pad portion connected to an external electrical pad portion is to form both the wiring material and the pad material. パッド用物質をＩＴＯから形成する場合、ＩＴＯとの接触特性が良好な物質としてはクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）などがあり、Ｃｒ／Ａｌ（またはＡｌ合金） の二重層またはＡｌ／Ｍｏの二重層をその例としてあげることができる。 When forming the pad material from ITO, as a good material contact characteristics with ITO chromium (Cr), molybdenum (Mo), titanium (Ti), include tantalum (Ta), Cr / Al (or Al the bilayer bilayer or Al / Mo alloy) may be mentioned as examples.
ゲート配線２２、２４、２６、共通配線２７、２８及び画素配線２３、２５の上は、窒化珪素（ＳｉＮ x ）などからなるゲート絶縁膜３０で覆われている。 Gate wiring 22, 24, 26, the top of the common line 27, 28 and pixel lines 23 and 25 are covered with the gate insulating film 30 made of silicon nitride (SiN x).
ゲート絶縁膜３０の上には、薄膜トランジスタチャンネルが形成されるチャンネル部Ｃを含む半導体パターン４２が形成されている。 On the gate insulating film 30, the semiconductor pattern 42 includes a channel portion C of the thin film transistor channel is formed is formed. 半導体パターン４２の上には接触層パターン５５、５６が形成されている。 On the semiconductor pattern 42 contact layer patterns 55 and 56 are formed.
接触層パターン５５、５６の上にはデータは緯線６２、６４、６５、６６が形成されている。 Data on the contact layer patterns 55 and 56 are parallels 62,64,65,66 are formed. ここで、ドレーン電極６６は画素電極連結部２３の上部まで延長されている。 Here, the drain electrode 66 is extended to the top of the pixel electrode connection part 23.
一方、半導体パターン４２は、薄膜トランジスタのチャンネル部Ｃを除き、データ配線６２、６４、６５、６６及び接触層パターン５５、５６と同一な形態を有する。 On the other hand, the semiconductor pattern 42, except for the channel portion C of the thin film transistor, have the same shape as the data lines 62,64,65,66 and contact layer patterns 55 and 56. 具体的には、薄膜トランジスタ用半導体パターン４２はデータ配線及び接触層パターンの残りの部分と僅かに異なる。 Specifically, the semiconductor pattern TFT 42 is slightly different and the rest of the data wiring and the contact layer pattern. 即ち、薄膜トランジスタのチャンネル部Ｃでデータ線部６２、６４、６５、特にソース電極６５とドレーン電極６６とが分離さており、データ線部の中間層５５とドレーン電極用接触層パターン５６とが分離されている。 That is, the data line unit 62,64,65 in the channel portion C of the thin film transistor, in particular the source electrode 65 and drain electrode 66 has been separated, the intermediate layer 55 and the drain electrode contact layer pattern 56 of the data line part is separated ing. しかし、薄膜トランジスタ用半導体パターン４２はここで切れずに連結されて薄膜トランジスタのチャンネルを生成する。 However, the semiconductor pattern 42 for the thin film transistor is connected to the not cut here generates the channel of the TFT.
データ配線６２、６４、６５、６６及びデータ配線で覆われない半導体パターン４２を覆う保護膜７０は、ゲート絶縁膜３０と共にデータ線６２、データパッド６４及びゲートパッド２４を露出させる接触窓７２、７６、７４を有している。 Protective film 70 which covers the semiconductor pattern 42 which is not covered with the data lines 62,64,65,66 and the data line, the data line 62 with the gate insulating film 30, contact windows exposing the data pad 64 and the gate pad 24 72, 76 , and has a 74. また、ゲート絶縁膜３０と共にドレーン電極６６と画素信号線２３とを露出させる接触窓７１を有している。 Also it has a contact window 71 for exposing the drain electrode 66 and the pixel signal line 23 with the gate insulating film 30.
保護膜７０の上には、データ配線と電気的に連結されている補助データ配線が形成されている。 On the protective film 70, a data line electrically coupled with, the auxiliary data lines are formed. 補助データ配線は、接触窓７２、７６を通してデータ配線６２、６４と連結されている補助データ線部８２、８６を含む。 Auxiliary data line includes an auxiliary data line part 82, 86 which are connected to the data lines 62 and 64 through contact windows 72, 76. さらに、補助データ配線は、接触窓７１を通してドレーン電極６６及び画素電極連結部２３と連結されてこれらを電気的に連結し、共通電極２８と一部重畳して維持容量を形成する補助導電膜として補助画素信号線８７を含む。 Furthermore, the auxiliary data lines are electrically connected to these are connected to the drain electrode 66 and the pixel electrode connection portion 23 through the contact window 71, as the auxiliary conductive film for forming the storage capacitor so as to overlap partially with the common electrode 28 an auxiliary pixel signal line 87. ここでは、補助画素信号線８７を共通電極２８と重畳させて維持容量を形成したが、ドレーン電極６６のみを利用して維持容量を形成することもできる。 Here, to form a storage capacitor with the auxiliary pixel signal line 87 is overlapped with the common electrode 28, it is possible to form the storage capacitor by using only the drain electrode 66. また、維持容量を充分に確保するために、共通電極２８とドレーン電極６６とを、または補助画素信号線８７を、多様に変形された構造から形成することができる。 Further, in order to ensure a sufficient storage capacitor, and a common electrode 28 and the drain electrode 66, or the auxiliary pixel signal line 87 can be formed from variously modified structures. この時、補助データ配線８２、８４、８６、８７はＩＴＯ（indium tin oxide）やＩＺＯ（indium zinc oxide）などの透明な導電物質または不透明な導電物質から形成されることができる。 In this case, the auxiliary data lines 82,84,86,87 may be formed of ITO (indium tin oxide) or IZO (indium zinc oxide) transparent conductive material or an opaque conductive material such as.
以下、本発明の第２の参照例による液晶表示装置用基板の製造方法について図２３〜３９と前述の図２０〜２２とに基づいて詳しく説明する。 Hereinafter, a second reference example method of manufacturing a substrate for a liquid crystal display device according to the present invention will be described in detail with reference to the FIGS. 23 to 39 and 20 to 22 described above. まず、図２３〜２５に示すように、金属などの導電体層をスパッタリングなどの方法で１，０００〜３，０００Åの厚さに蒸着し、第１マスクを用いて乾式または湿式エッチングして、ゲート線２２、ゲートパッド２４及びゲート電極２６を含むゲート配線と、共通信号線２７及び共通電極２８を含む共通配線と、画素電極２５及び画素電極連結部２３を含む画素配線とを基板１０の上に形成する。 First, as shown in FIG. 23 to 25, a conductor layer such as a metal is deposited to a thickness of 1,000~3,000Å a method such as sputtering, and dry or wet etched using the first mask, gate line 22, a gate wiring including the gate pad 24 and the gate electrode 26, and the common wiring including a common signal line 27 and the common electrode 28, and a pixel line including the pixel electrode 25 and the pixel electrode connection portion 23 on the substrate 10 form to.
その次、図２６及び２７に示すように、ゲート絶縁膜３０、半導体層４０及び中間層５０を、それぞれ１，５００〜５，０００Å、５００〜２，０００Å、３００〜６００Åの厚さに化学気相蒸着法を用いて連続して蒸着する。 Chemical vapor Subsequently, as shown in FIGS. 26 and 27, the gate insulating film 30, the semiconductor layer 40 and the intermediate layer 50, respectively 1,500~5,000Å, 500~2,000Å, the thickness of the 300~600Å continuously depositing using a phase deposition method. 次いで、金属などの導電体層６０をスパッタリングなどの方法で１，５００〜３，０００Åの厚さに蒸着した後、その上に感光膜１１０を１〜２μｍの厚さに塗布する。 Then, after depositing a conductive layer 60 such as a metal to a thickness of 1,500~3,000Å a method such as sputtering, coating a photosensitive film 110 thereon to a thickness of 1 to 2 [mu] m.
その後、第２マスクを通じて感光膜１１０に光を照射した後で現像し、図２８〜３０に示すように、感光膜パターン１１２、１１４を形成する。 Thereafter, it developed after irradiating light to the photosensitive film 110 through the second mask, as shown in FIG. 28 to 30, a photoresist pattern 112 and 114. この時、感光膜パターン１１２、１１４のうちの薄膜トランジスタのチャンネル部Ｃ、即ちソース電極６５とドレーン電極６６との間に位置した第１部分１１４は、データ配線部Ａ、即ちデータ配線６２、６４、６５、６６が形成される部分に位置した第２部分１１２より厚さが小さくなるようにし、その他の部分Ｂの感光膜は全て除去する。 In this case, the first portion 114 located between the channel portion C, that the source electrode 65 and drain electrode 66 of the thin film transistor of the photoresist pattern 112 and 114, the data wiring portion A, i.e., data lines 62 and 64, 65 and 66 so that the thickness from the second portion 112 positioned in the portion to be formed becomes small, the photosensitive layer of the other portion B is all removed. この時、チャンネル部Ｃに残っている感光膜１１４の厚さとデータ配線部Ａに残っている感光膜１１２の厚さとの比は、後述するエッチング工程における工程条件に応じて異なるようにしなければならない。 In this case, the ratio of the thickness of the photosensitive film 112 remaining on the thickness and the data line part A of the photosensitive film 114 remaining in the channel portion C, must be varied according to the process conditions in the later etching step . 具体的には、第１部分１１４の厚さを第２部分１１２の厚さの１／２以下とするのが好ましい。 Specifically, the preferred thickness of the first portion 114 to the half or less of the thickness of the second portion 112. また、第２部分の厚さは１．６〜１．９μｍ程度に形成し、第１部分１１４の厚さは２，０００〜５，０００Å以下、さらには３，０００〜４，０００Å程度に形成するのが好ましい。 The thickness of the second portion is formed about 1.6～1.9Myuemu, the thickness of the first portion 114 is 2,000~5,000Å less, more formed about 3,000~4,000Å it is preferable to. ここで、感光膜が陽性である場合、データ配線部Ａの透過率は３％以下が好ましい。 Here, when the photosensitive film is positive, the transmittance of data wiring portion A is preferably 3% or less. チャンネル部Ｃの透過率は２０〜６０％、より好ましくは３０〜４０％が好ましい。 Transmission of the channel portion C 20 to 60% is more preferably 30-40%. その他の部分Ｂの透過率は９０％以上になるようにマスクを製作するのが好ましい。 Transmittance of the other portion B is preferably fabricated mask such that 90% or more.
このように、位置に応じて感光膜の厚さを異にする方法として多様なものがあり得、ここでは陽性感光膜を使用する場合に対して２つの方法を提示する。 Thus, there may be those diverse as methods having different thickness of the photoresist depending on the position, here presents two methods for the case of using a positive photosensitive film. この場合、感光膜の厚さは通常的な厚さより厚い１．６〜２μｍ程度に形成するのがよく、これは現像後に残った膜を容易に調節するようにするためである。 In this case, the thickness of the photosensitive layer is typically, well to form a thick 1.6~2μm about than the thickness, but this is so that to adjust the film remaining after development easily.
そのうちの第１の方法は、マスクに解像度より小さいパターン、例えばスリットまたは格子形態のパターンを形成したり、半透明膜をおいて光の照射量を調節することである。 The first method of them is smaller pattern than the resolution in the mask, or a slit or lattice form of pattern is to put a translucent film to adjust the irradiation amount of light. この時、スリットパターンの線幅または間隔は露光時に使用される露光器の分解能より小さいようにして透過率のみを調節することができるようにしなければならない。 In this case, the line width or spacing of the slits pattern must be able to adjust only the transmittance as smaller than the resolution of a light exposer used during exposure. 一方、半透明膜を利用する場合にはマスクを製作する時に膜の厚さを調節して光の透過率を調節することができ、異なる透過率を有する多数の膜を多層膜として形成して光の透過率を調節することができる。 On the other hand, when using a semi-transparent film by adjusting the thickness of the film when manufacturing a mask can be adjusted the transmittance of light, by forming a plurality of films having different transmittances as a multilayer film it is possible to adjust the transmittance of light. この時、光の照射量を調節するためにはクロム（Ｃｒ）、ＭｇＯ、ＭｏＳｉ、ａ−Ｓｉなどを利用することができる。 At this time, in order to adjust the dose of light may be utilized chromium (Cr), MgO, MoSi, etc. a-Si.
このように光の透過率を調節し得るスリットパターンまたは半透明膜が形成されているマスクを通して感光膜に光を照射すると、感光膜の高分子は光によって分解され、光の照射量が増加するほど高分子の分解程度が異なるようになる。 With this irradiate the photosensitive layer through a mask slit pattern or a translucent film may modulate the transmittance of light is formed light, polymer of the photosensitive layer is decomposed by light, the irradiation amount of light is increased about degradation of the polymer is different about. 光に完全に露出される部分の高分子が完全に分解される時に露光を終了すると、光に直接露出される部分に比べてスリットまたは半透明膜が形成されている部分の照射量が少ないので、この部分で感光膜分子は分解されない状態である。 When the polymer moieties which are completely exposed to the light is terminated exposure when it is completely decomposed, since the dose of the portion where the slit or semi-transparent film is formed as compared with the portion to be directly exposed to less light , photosensitive film molecular in this portion is in a state which is not degraded. この時、露光時間を長くすると、全ての部分の高分子が完全に分解されるのでそのようにならないようにしなければならない。 At this time, the longer the exposure time, should be prevented to be so because the polymer all parts are completely decomposed. 次いで、感光膜を現像すると、高分子が分解されない部分の感光膜はほぼ初期状態の厚さとして残り、スリットパターンまたは半透明膜によって光が少なく照射される部分には中間厚さの感光膜が残り、光によって完全に分解された部分には感光膜がほとんど残らない。 Then, when developing the photosensitive film, the photosensitive film is substantially remain as the initial state thickness, slit pattern or a translucent film intermediate thickness of the photosensitive layer in a portion where the light is irradiated less by portion polymer is not decomposed rest, hardly remains the photosensitive film to completely degraded portions by light. このような方法を利用すると、部分的に異なる厚さを有する感光膜パターン１１２、１１４を形成することができる。 By using such a method, it is possible to form a photoresist pattern 112 and 114 having partially different thicknesses.
第２の方法は、感光膜のリフローを用いることである。 The second method is to use the reflow of the photoresist. この場合には、光が完全に透過し得る部分と光が完全に透過し得ない部分とに区分された通常のマスクを使用して感光膜が全然なかったり一定の厚さで残っている通常の感光膜パターンを形成する。 In this case, typically the light is left completely transmitted can portion and the light using a conventional mask which has been divided into a part that can not be fully transparent in certain photosensitive film or not at all thicknesses forming a photoresist pattern. 次いで、このような感光膜パターンをリフローさせて残っている感光膜が無い部分に流れるようにして中間厚さを有する新たな感光膜パターンを形成する。 Then, a new photoresist pattern having such a photosensitive film pattern to flow in the photosensitive layer is not the remaining portion by reflowing the intermediate thickness.
このような方法を通じて位置に応じて厚さが互いに異なる感光膜パターン１１２、１１４が形成される。 Such photoresist pattern 112 and 114 having different thicknesses from one another according to the position through method is formed.
次いで、感光膜パターン１１２、１１４及びその下部の膜、即ち導電体層６０、中間層５０及び半導体層４０に対するエッチングを進める。 Then, the photoresist pattern 112 and 114 and the lower portion of the film, i.e., the conductor layer 60, and advances the etching of the intermediate layer 50 and the semiconductor layer 40. この時、データ配線部Ａにはデータ配線及びその下部の膜がそのまま残っており、チャンネル部Ｃには半導体層のみが残っていなければならない。 At this time, the data line part A and remains intact data lines and lower layer thereof, the channel part C must remain only a semiconductor layer. また、残りの部分Ｂには上記３つの層６０、５０、４０が全て除去されてゲート絶縁膜３０が露出されなければならない。 Further, the gate insulating film 30 is removed the three layers 60, 50, 40 all have to be exposed to the remainder of B.
まず、図３１及び３２に示すように、残りの部分Ｂの露出されている導電体層６０を除去してその下部の中間層５０を露出させる。 First, as shown in FIGS. 31 and 32 to expose the intermediate layer 50 thereunder are removed conductor layer 60 which is exposed in the rest of B. この過程では乾式エッチングまたは湿式エッチング方法を全て使用することができる。 In this process it is possible to use any dry etching or wet etching method. エッチングは、導電体層６０はエッチングされ感光膜パターン１１２、１１４はほとんどエッチングされない条件下で行うのが良い。 Etching the conductor layer 60 had better carried out under conditions which hardly is the photoresist pattern 112 and 114 etched etching. しかし、乾式エッチングの場合、導電体層６０のみをエッチングし感光膜パターン１１２、１１４をエッチングしない条件を探すのが難しいので、感光膜パターン１１２、１１４も共にエッチングされる条件下で行うことができる。 However, in the case of dry etching, it is difficult to only conductor layer 60 Find conditions that do not etch the etching photoresist pattern 112 and 114, can be carried out under conditions where the photosensitive film pattern 112 and 114 is also etched together . この場合には湿式エッチングの場合より第１部分１１４の厚さを厚くすることにより、この過程で第１部分１１４が除去されて下部の導電体層６０が露出されることが発生しないようにする。 By increasing the thickness of the first portion 114 than in the case of wet etching in this case, in the process is the first portion 114 is removed to lower portion of the conductive layer 60 is exposed so as not to occur .
導電体層６０がＭｏまたはＭｏＷ合金、ＡｌまたはＡｌ合金、Ｔａのうちのいずれかである場合には、乾式エッチングまたは湿式エッチングのうちのいずれのものでも可能である。 Conductor layer 60 is Mo or MoW alloy, Al or Al alloy, if either of the Ta can be also be of any of the dry etching or wet etching. しかし、Ｃｒは乾式エッチング方法では除去されにくいため、導電体層６０がＣｒであれば湿式エ ッチングのみを用いるのが良い。 However, Cr is because difficult to remove by a dry etching method, the conductor layer 60 is better to use only the wet et etching if Cr. 導電体層６０がＣｒである湿式エッチングの場合にはエッチング液としてＣｅＮＨＯ 3を使用することができる。 When the conductor layer 60 is wet etched is Cr can be used CeNHO 3 as an etchant. また、導電体層６０がＭｏまたはＭｏＷである乾式エッチングの場合のエッチング気体としては、ＣＦ 4とＨＣｌとの混合気体またはＣＦ 4とＯ 2との混合気体を使用することができる。 Further, the conductor layer 60 as an etching gas in the case of dry etching a Mo or MoW, can be a mixed gas of a mixed gas or CF 4 and O 2 of CF 4 and HCl. 後者の場合には感光膜に対するエッチング比もほぼ類似している。 In the latter case it is also substantially similar etch ratio with respect to the photosensitive layer.
このようにすると、図３１及び３２に示すように、チャンネル部Ｃ及びデータ配線部Ｂの導電体層、即ち、ソース／ドレーン用導電体パターン６７のみが残りその他の部分Ｂの導電体層６０は全て除去されることによってその下部の中間層５０が露出される。 In this way, as shown in FIGS. 31 and 32, the conductor layer of the channel portion C and the data line portion B, i.e., the conductor layer 60 of only the source / drain conductor pattern 67 and the remaining other part B intermediate layer 50 thereunder by being completely removed to expose. この時、残った導電体パターン６７はソース及びドレーン電極６５、６６が分離されずに連結されている点以外はデータ配線６２、６４、６５、６６の形態と同一である。 At this time, the remaining conductor patterns 67 except that the source and drain electrodes 65 and 66 are connected without being separated is the same as the form of the data lines 62,64,65,66. また、乾式エッチングを使用する場合、感光膜パターン１１２、１１４もある程度の厚さでエッチングされる。 Also, when using the dry etching, the photoresist pattern 112 and 114 are also etched by a certain thickness.
次いで、図３３及び３４に示すように、その他の部分Ｂの露出された中間層５０及びその下部の半導体層４０を感光膜の第１部分１１４と共に乾式エッチング方法で同時に除去する。 Then, simultaneously removed by a dry etching method together with the first portion 114 of as shown in FIGS. 33 and 34, other parts exposed intermediate layer 50 and the lower semiconductor layer 40 of the photosensitive layer thereof B. この時のエッチングは感光膜パターン１１２、１１４と中間層５０及び半導体層４０（半導体層及び中間層はエッチング選択性がほとんど無い）が同時にエッチングされ、ゲート絶縁膜３０はエッチングされない条件下で行わなければならない。 Etching at this time the photoresist pattern 112 and 114 and the intermediate layer 50 and the semiconductor layer 40 (semiconductor layer and the intermediate layer is almost no etch selectivity) are etched at the same time, the gate insulating film 30 is not carried out under conditions which are not etched shall. とりわけ、特に、感光膜パターン１１２、１１４と半導体層４０とに対するエッチング比がほぼ同一な条件でエッチングするのが好ましい。 Especially, in particular, it is preferable to etch at approximately the same conditions etch ratio is a photoresist pattern 112 and 114 and the semiconductor layer 40. 例えば、ＳＦ 6とＨＣｌとの混合気体またはＳＦ 6とＯ 2との混合気体を使用すれば、ほぼ同一な厚さで２つの膜をエッチングすることができる。 For example, using a mixed gas of a mixed gas or SF 6 and O 2 of SF 6 and HCl, it can be etched with two films at approximately the same thickness. 感光膜パターン１１２、１１４と半導体層４０とに対するエッチング比が同一な場合、第１部分１１４の厚さは半導体層４０の厚さと中間層５０の厚さとの和と同一であるかそれより小さくなければならない。 When the etching ratio and the photosensitive film pattern 112 and 114 and the semiconductor layer 40 are identical, the thickness of the first portion 114 be less than or the same as the sum of the thickness of the intermediate layer 50 of the semiconductor layer 40 shall.
このようにすると、図３３及び３４に示すように、チャンネル部Ｃの第１部分１１４が除去されてソース／ドレーン用導電体パターン６７が露出され、その他の部分Ｂの中間層５０及び半導体層４０が除去されてその下部のゲート絶縁膜３０が露出される。 In this way, as shown in FIGS. 33 and 34, the first portion 114 of the channel portion C is removed to expose the source / drain conductor pattern 67, the intermediate layer 50 and the semiconductor layer of the other portion B 40 There gate insulating film 30 thereunder is exposed by removing. 一方、データ配線部Ａの第２部分１１２もエッチングされるので厚さが薄くなる。 On the other hand, the thickness becomes thinner since the second portion 112 of data line part A are also etched. また、この段階で半導体パターン４２が完成される。 Further, the semiconductor pattern 42 is completed at this stage. 図面符号５７はそれぞれソース／ドレーン用導電体パターン６７の下部の中間層パターンを指す。 Each reference numeral 57 refers to an intermediate layer pattern of the lower portion of the source / drain conductor pattern 67.
次いで、アッシング（ashing）を通じてチャンネル部Ｃのソース／ドレーン用導電体パターン６７の表面に残っている感光膜の残りものを除去する。 Then removed leftover photoresist remaining on the surface of the source / drain conductor pattern 67 of the channel portion C through ashing (ashing). アッシングする方法としてはプラズマ気体を利用したりマイクロ波（microwave）を利用することができ、主に使用する組成物としては酸素をあげることができる。 As a method of ashing can utilize a plasma gas using or microwave (microwave), Compositions used primarily can be mentioned oxygen.
次いで、図３５及び３６に示すように、チャンネル部Ｃのソース／ドレーン用導電体パターン６７及びその下部のソース／ドレーン用中間層パターン５７をエッチングして除去する。 Then, as shown in FIGS. 35 and 36, the source / drain conductor pattern 67 and the lower portion of the source / drain intermediate layer pattern 57 that a channel portion C is removed by etching. この時、エッチングはソース／ドレーン用導電体パターン６７及び中間層パターン５７の両方に対して乾式エッチングのみを行うことができ、ソース／ドレーン用導電体パターン６７に対しては湿式エッチング、中間層パターン５７に対しては乾式エッチングを行うことができる。 The etching can be carried out only dry etching with respect to both the source / drain conductor pattern 67 and the intermediate layer pattern 57, wet etching with respect to the source / drain conductor pattern 67, an intermediate layer pattern it is possible to perform dry etching for 57. 前者の場合、ソース／ドレーン用導電体パターン６７及び中間層パターン５７のエッチング選択比が大きい条件下でエッチングを行うのが好ましい。 In the former case, it is preferable to carry out the etching under conditions having large etch selectivity of the source / drain conductor pattern 67 and the intermediate layer pattern 57. エッチング選択比が大きくない場合にはエッチング終点を探すことが難しいため、チャンネル部Ｃに残る半導体パターン４２の厚さを調節しにくいからである。 Since it is difficult to look for etching end point if the etching selection ratio is not large, it is less likely to control the thickness of the semiconductor pattern 42 remaining in the channel portion C. 例えば、ＳＦ 6とＯ 2との混合気体を使用してソース／ドレーン用導電体パターン６７をエッチングする。 For example, to etch the conductive pattern 67 for source / drain by using a mixed gas of SF 6 and O 2. 湿式エッチングと乾式エッチングとを交互に行う後者の場合、湿式エッチングされるソース／ドレーン用導電体パターン６７の側面はエッチングされるが、乾式エッチングされる中間層パターン５７はほとんどエッチングされないので階段形態に形成される。 In the latter case of performing wet etching and dry etching alternately, the side surfaces of the source / drain conductor pattern 67 are wet etched is etched, in a staircase form the intermediate layer pattern 57 is dry etched is hardly etched It is formed. 中間層パターン５７及び半導体パターン４２をエッチングする時に使用するエッチング気体の例としては、前記で言及したＣＦ 4とＨＣｌとの混合気体またはＣＦ 4とＯ 2との混合気体をあげることができる。 Examples of etching gases used to etch the intermediate layer pattern 57 and the semiconductor pattern 42, may be mentioned a mixed gas of a mixed gas or CF 4 and O 2 the mentioned CF 4 and HCl above. ＣＦ 4とＯ 2との混合気体を使用すれば均一な厚さで半導体パターン４２を残ることができる。 It can remain the semiconductor pattern 42 with a uniform thickness when using a mixed gas of CF 4 and O 2. この時、図３６に示すように、半導体パターン４２の一部が除去されて厚さが薄くなることもでき感光膜パターンの第２部分１１２もこの時にある程度の厚さでエッチングされる。 At this time, as shown in FIG. 36, a portion of the semiconductor pattern 42 is etched by the second portion 112 is also a certain thickness at this time also can photoresist pattern to become thinner in thickness is removed. この時のエッチングはゲート絶縁膜３０がエッチングされない条件で行わなければならず、第２部分１１２がエッチングされてその下部のデータ配線６２、６４、６５、６６が露出されないように感光膜パターンが厚いのが好ましい。 Etching at this time must be carried out under the condition where the gate insulating film 30 is not etched, the photoresist pattern as data lines 62,64,65,66 of the second lower portion 112 is etched is not exposed thick preference is.
このようにすると、ソース電極６５とドレーン電極６６とが分離されながらデータ配線６２、６４、６５、６６とその下部の接触層パターン５５、５６とが完成される。 In this way, while the source electrode 65 and drain electrode 66 are separated from the data lines 62,64,65,66 and contact layer patterns 55 and 56 thereunder are completed.
最後に、データ配線部Ａに残っている感光膜第２部分１１２を除去する。 Finally, to remove the photosensitive layer second portion 112 that remains in the data interconnection portion A. しかし、第２部分１１２の除去を、チャンネル部Ｃのソース／ドレーン用導電体パターン６７を除去した後にその下の中間層パターン５７を除去する前に行うこともできる。 However, it is also possible to carry out the removal of the second portion 112, before removing the intermediate layer pattern 57 underneath after removal of the source / drain conductor pattern 67 of the channel portion C.
また、データ配線を乾式エッチングの可能な物質から形成する場合には、前述のように数度の中間工程を経ず、感光膜パターンの厚さを調節して一度のエッチング工程で接触層パターン、半導体層パターン、データ配線を形成することができる。 In the case of forming the data line from the substance of the dry etching, without passing through the intermediate step of a few degrees, as described above, the contact layer pattern thickness of the photoresist pattern to by one etching process regulation, it is possible to form the semiconductor layer pattern, a data line. 即ち、Ｂ部分の金属層６０、接触層５０及び半導体層４０をエッチングする間、Ｃ部分では感光膜パターン１１４及びその下部の接触層５０をエッチングし、かつＡ部分では感光膜パターン１１２の一部のみをエッチングする条件を選択して、１度の工程で形成することもできる。 That is, the metal layer 60 of the B portion, while etching the contact layer 50 and the semiconductor layer 40, the photoresist pattern 114 and the lower contact layer 50 that is a C section is etched, and a part of the photoresist pattern 112 in portion A only by selecting the conditions for etching, it can be formed in one degree steps.
前述のように、湿式エッチングと乾式エッチングとを交互に行ったり乾式エッチングのみを使用することができる。 As described above, it is possible to use only dry etching and go alternately wet etching and dry etching. 後者の場合には１種類のエッチングのみを使用するので工程が比較的簡便であるが、適したエッチング条件を探すことが難しい。 Since in the latter case using only one type of etching is the process is relatively simple, it is difficult to find a suitable etching conditions. 反面、前者の場合にはエッチング条件を探すことが比較的容易であるが、工程が後者に比べて複雑である。 On the other hand, in the former case it is possible to find etching conditions is relatively easy, process is complicated than the latter.
このようにしてデータ配線６２、６４、６５、６６を形成した後、図３７〜３９に示すように窒化珪素をＣＶＤ方法で蒸着したり有機絶縁物質をスピンコーティングし、厚さ２、０００Å以上の保護膜７０を形成する。 After forming the data lines 62,64,65,66 in this manner, an organic insulating material or by depositing silicon nitride in CVD method as shown in FIG. 37 through 39 was spin coated over a thickness of 2,000Å forming a protective film 70. 次いで、第３マスクを用いて保護膜７０をゲート絶縁膜３０と共にエッチングし、データ線６２、ゲートパッド２４、データパッド６４及びドレーン電極６６と画素信号線２３とをそれぞれ露出させる接触窓７２、７４、７６及び７１を形成する。 Then, the third passivation layer 70 by using a mask to etch with the gate insulating film 30, the data line 62, gate pad 24, the contact are exposed respectively the data pad 64 and the drain electrode 66 and the pixel signal line 23 windows 72 and 74 to form 76 and 71.
最後に、図２０〜２２に示すように、透明な導電物質または不透明な導電物質を蒸着し第４マスクを用いてエッチングして補助データ配線８２、８４、８７及び補助ゲートパッド８６を形成する。 Finally, as shown in FIG. 20 to 22 are etched to form the auxiliary data lines 82,84,87 and the auxiliary gate pad 86 using a fourth mask by depositing a transparent conductive material or an opaque conductive material.
このように本実施形態例ではデータ配線６２、６４、６５、６６とその下部の接触層パターン５５、５６及び半導体パターン４２を１つのマスクを用いて形成して製造工程を単純化することができる。 It is possible to simplify the manufacturing process formed using one mask contact layer patterns 55 and 56 and the semiconductor pattern 42 of the lower data lines 62,64,65,66 in this way this embodiment . また、データ配線を二重に形成して配線の断線を防止することができる。 Also, the data lines can be prevented from being broken of the formed wiring double.
また、本発明の実施形態例ではデータ配線６２、６４、６５、６６を形成した後で補助データ線８２、８４、８７を形成したが、順序を変えて形成することもできる。 In the embodiments of the present invention has formed the auxiliary data lines 82,84,87 after forming the data lines 62,64,65,66, it can also be formed by changing the order. 本発明の第２の参照例ではチャンネル部Ｃ以外の半導体パターン４２とデータ配線６２、６４、６５、６６を同一の形態に形成したが、半導体パターン４２がデータ配線６２、６４、６５、６６の外に出るように形成することもできる。 While the semiconductor pattern 42 and the data line 62,64,65,66 other than the second reference example the channel portion C of the present invention was formed in the same form, the semiconductor pattern 42 of the data lines 62,64,65,66 It can be formed to go outside. これについて図面に基づいて詳しく説明する。 This will be described in detail with reference to the drawings.
図４０は本発明の第３の参照例による液晶表示装置用薄膜トランジスタ基板の配置図である。 Figure 40 is a layout view of a TFT array substrate according to a third reference example of the present invention. 図４１は図４０のＸＸIV−ＸＸIV'線の断面図であり、図４２は図４０のＸＸＶ−ＸＸＶ'線の断面図である。 Figure 41 is 'a cross-sectional view of line, FIG. 42 XXV-XXV in FIG. 40' XXIV-XXIV in FIG. 40 is a sectional view of the line. 図４０〜４２に示すように、 第３の参照例による薄膜トランジスタ基板の構造は第２の参照例と類似している。 As shown in FIG. 40 to 42, the structure of the thin film transistor substrate according to the third reference example is similar to the second reference example. 但し、半導体パターン４２がデータ配線６２、６４、６５、６６の外に出るように形成されている次いで、このような本発明の第３の参照例による液晶表示装置用基板の製造方法について図４３〜４７と前述の図４０〜４２とに基づいて詳しく説明する。 However, then the semiconductor pattern 42 is formed so as to go out of the data lines 62,64,65,66 for such third reference example method of manufacturing a substrate for a liquid crystal display device according to the present invention Figure 43 to 47 and will be explained in detail with reference to the aforementioned FIG. 40-42. 図４３〜４５は本発明の第３の参照例による液晶表示装置用薄膜トランジスタ基板の製造工程を示した図面であって、図２６及び２７の次の段階を示したものである。 Figure 43-45 is a view showing a third reference liquid crystal display device for a thin film transistor substrate manufacturing process according to the embodiment of the present invention, there is shown the next stage in Figure 26 and 27.
本発明の第３の参照例による製造方法の大部分は第２の参照例の製造方法と類似している。 Most of the manufacturing method according to the third reference example of the present invention is similar to the manufacturing method of the second reference example. しかし、 第２の参照例と異なって、 図４３及び４４に示すように、感光膜１１０を塗布し第２マスクを用いた写真工程で感光膜パターン１１２、１１４を形成し、薄い厚さを有する感光膜パターン１１４を薄膜トランジスタのチャンネル部Ｃだけでなくデータ配線部Ａの周りの周辺にも形成する。 However, different from the second reference example, as shown in FIGS. 43 and 44, a photoresist pattern 112 and 114 to form a photosensitive film 110 by a photolithography process using a coated second mask, with a thin thickness the photoresist pattern 114 is also formed around the circumference of the data interconnection portion a well channel portion C of the TFT.
次いで、 図４６及び４７に示すように、 第２の参照例と同様に感光膜パターン１１２、１１４を用いて半導体パターン４２を形成し、感光膜パターン１１２を用いてデータ配線６２、６４、６５、６６を半導体パターン４２の内側に形成し、データ配線６２、６４、６５、６６または感光膜パターン１１２をマスクにして中間層５０をエッチングして中間層パターン５５、５６を完成する。 Then, as shown in FIGS. 46 and 47, similarly to the second reference example by using the photoresist pattern 112 and 114 to form a semiconductor pattern 42, the data lines by using the photoresist pattern 112 62,64,65, forming a 66 to the inside of the semiconductor pattern 42, the intermediate layer 50 and the data lines 62,64,65,66 or photoresist pattern 112 as a mask by etching to complete the intermediate layer pattern 55 and 56. この時、半導体パターン４２の一部がエッチングされ得る。 At this time, a portion of the semiconductor pattern 42 may be etched.
以後の製造工程を第２の参照例と同様に進め、図４０〜４２に示すように、保護膜７０と補助データ配線８２、８４、８７及び補助ゲートパッド８６とを形成する。 Promote subsequent manufacturing steps as in the second reference example, as shown in FIG. 40-42, to form the protective film 70 and the auxiliary data lines 82,84,87 and the auxiliary gate pad 86. 本発明の第４の参照例では半導体パターンが少なくともデータ配線及び画素配線の外に出るように形成しながら、３枚のマスクを用いて薄膜トランジスタ基板を製造する。 Semiconductor pattern in the fourth reference example while forming as out of the at least the data lines and the pixel lines of the present invention, to produce a TFT substrate using three masks. まず、図４８及び４９に基づいて３枚のマスクを用いて製造された本発明の第４の参照例による液晶表示装置用薄膜トランジスタ基板の構造について詳しく説明する。 First, it will be described in detail the structure of the liquid crystal display device thin film transistor substrate according to a fourth reference example of the present invention produced by using three masks based on FIGS. 48 and 49.
図４８は本発明の第４の参照例による液晶表示装置用薄膜トランジスタ基板である。 Figure 48 is a TFT substrate for a liquid crystal display device according to a fourth reference example of the present invention. 図４９は図４８に示す薄膜トランジスタ基板のＸＸIX−ＸＸIX'線の断面図であって、薄膜トランジスタ部、画素部、ゲートパッド部及びデータパッド部を示す。 Figure 49 is a cross-sectional view of XXIX-XXIX 'line of the TFT substrate shown in FIG. 48 shows a thin film transistor section, a pixel portion, a gate pad and a data pad unit. 絶縁基板１０の上にゲート配線２２、２４、２６及び共通配線２７、２８が形成されている。 Gate wiring 22, 24, 26 and the common line 27, 28 are formed on the insulating substrate 10.
ゲート配線２２、２４、２６及び共通配線２７、２９を覆うゲート絶縁膜３０の上部には半導体パターン４２が形成されており、半導体パターン４２の上には接触層５５、５６が形成されている。 On the gate insulating film 30 covering the gate lines 22, 24, 26 and the common line 27, 29 are semiconductor patterns 42 are formed, the contact layers 55 and 56 are formed on the semiconductor pattern 42. 接触層５５、５６の上には、金属の単一膜やＩＴＯ（indium tin oxide）またはＩＺＯ（indium zinc oxide）を含む多重膜などからなるデータ配線６２、６４、６５、６６及び画素配線６８、６９が形成されている。 On the contact layer 55 and 56, a metal single layer or ITO (indium tin oxide) or IZO (indium zinc oxide) data lines 62,64,65,66 and the pixel wiring 68 made of a multi-layered comprising, 69 is formed.
ここで、接触層５５、５６とデータ配線６２、６４、６５、６６及び画素配線６８、６９は互いに同一の形態に形成されている。 The contact layers 55 and 56 and the data lines 62,64,65,66 and the pixel wiring 68 and 69 are formed in the same form each other. これらは、図４８及び４９に示すように、半導体パターン４２の内側に半導体パターン４２の幅より狭く半導体パターン４２と類似した形態に形成されている。 These, as shown in FIGS. 48 and 49, are formed in a form similar to the semiconductor pattern 42 narrower than the width of the semiconductor pattern 42 on the inside of the semiconductor pattern 42. 半導体パターン４２とデータ配線６２、６４、６５、６６及び画素配線６８、６９との端部の段差は階段状に二重に形成される。 Stepped end of the semiconductor pattern 42 and the data line 62,64,65,66 and the pixel wiring 68 and 69 is a double-stepwise. 特に、画像が表示される画素部で画素電極６８とその下部に形成されている半導体パターン４２との端部の段差を階段状に形成することによって以後に形成される保護膜のプロファイルを緩慢に形成してラビング不良による光漏れ現象を最少化することができる。 In particular, the profile of the protective film to be formed later by forming a stepped edge of the image and the pixel electrode 68 in the pixel section that appears when the semiconductor pattern 42 that are formed in the lower stepwise slowly It formed and it is possible to minimize light leakage due to defective rubbing.
データ配線６２、６４、６５、６６及び画素配線６８、６９とこれらで覆われない半導体パターン４２を覆う保護膜７０とには、データパッド６４を露出させる接触窓７４が形成されている。 And data lines 62,64,65,66 and the pixel wiring 68 and 69 is a protective film 70 which covers the semiconductor pattern 42 which is not covered with these, the contact window 74 for exposing the data pad 64 are formed. この時、図４９に示すように、半導体パターン４２及びデータ配線６２、６４、６５、６６と画素配線６８、６９との端部の段差が階段状に二重に形成され、半導体パターン４２とデータ配線６２、６４、６５、６６とを覆う保護膜７０が緩慢に形成される。 At this time, as shown in FIG. 49, steps of the ends of the semiconductor pattern 42 and the data line 62,64,65,66 and the pixel wiring 68 and 69 is a double-stepped, the semiconductor pattern 42 and the data protective film 70 covering the wiring 62,64,65,66 are slowly formed. このように保護膜７０で発生する傾斜が緩慢であれば、以後に形成される配向膜をラビング（rubbing）する時に発生するラビング不良を最少化して光漏れ現象を減少させることができる。 If the inclination is slow to occur this way with the protective film 70, it is possible to reduce light leakage by minimizing the rubbing defects generated when rubbed (rubbing) the orientation film to be formed later.
次いで、このような本発明の第４の参照例による構造の液晶表示装置用薄膜トランジスタ基板の製造方法について図４８及び４９と図５０〜５５に基づいて詳しく説明する。 Next, it will be described in detail with reference method for manufacturing such a fourth liquid crystal display device for a thin film transistor substrate of the structure according to Reference Example of the present invention in FIGS. 48 and 49 and Figure 50-55. 図５０及び５２は本発明の実施形態例によって製造する中間過程における薄膜トランジスタ基板の配置図であって、製造順序によって順に示したものである。 Figure 50 and 52 is a layout view of a TFT substrate in the intermediate course of the embodiment examples the manufacture of the present invention, there is shown in sequence by the manufacturing order. 図５１、 図５３、 図５４及び 図５５はそれぞれ図５０及び５２のＸＸＸｂ−ＸＸＸｂ'及びＸＸＸＩｂ−ＸＸＸＩｂ'線の断面図である。 Figure 51, Figure 53, Figure 54 and Figure 55 are cross-sectional views, respectively, of FIG 50 and 52 of XXXb-XXXb 'and XXXIb-XXXIb' line.
まず、図５０〜５１に示すように、絶縁基板１０の上部に第１マスクを用いた写真工程でパターニングし、ゲート線２２、ゲート電極２６及びゲートパッド２４を含むゲート配線と、横方向の共通電極線２７及び共通電極線２７の分枝である縦の共通電極２８を含む共通配線とを形成する。 First, as shown in FIG. 50 to 51, and patterned by photolithography process using a first mask on the insulating substrate 10, a gate wiring including the gate line 22, the gate electrode 26 and the gate pad 24, a common transverse forming the common wiring including a vertical common electrode 28 is a branch of the electrode line 27 and the common electrode line 27.
その次に、図５２及び図５５に示すように、ゲート絶縁膜３０と、アモルファスシリコンからなる半導体層４０と、ドーピングされたアモルファスシリコン層５０と、データ配線用金属あるいはＩＴＯまたはＩＺＯを含む多重膜からなるデータ用導体層６０との４重層を連続して積層する。 The next, as shown in FIGS. 52 and 55, a gate insulating film 30, a semiconductor layer 40 made of amorphous silicon, the amorphous silicon layer 50 doped, multiple film containing metal or ITO or IZO data lines laminating successively 4 layers of the data conductive layer 60 made of. その後、第２マスクを用いた１度の写真工程でパターニングし、半導体パターン４２と接触層５５、５６とデータ配線６２、６４、６５、６６と画素配線６８、６９とを形成する。 Then, patterning is 1 degree photolithography process using a second mask to form a semiconductor pattern 42 and the contact layers 55 and 56 and the data line 62,64,65,66 and the pixel wiring 68 and 69. この時、図５２及び５５に示すように、データ配線６２、６４、６５、６６と画素配線６８、６９、とりわけ画素電極６８の外に出るように半導体パターン４２を形成し、データパターンと半導体パターンとが二重の階段状段差を有するように形成するのが好ましい。 At this time, as shown in FIGS. 52 and 55, data lines 62,64,65,66 and the pixel wiring 68 and 69, especially to form a semiconductor pattern 42 to exit out of the pixel electrodes 68, data pattern and the semiconductor pattern Doo is preferably formed to have a double stepped stepped. その理由は、以後に形成される保護膜のプロファイル（profile）を緩慢にするためである。 The reason is to slow the profile (profile) of the protective film to be formed later. このためには部分的に厚さが異なる感光膜パターンを形成し、これをエッチングマスクにして下部の膜をエッチングしなければならない。 Thus the forms partially different thicknesses photoresist pattern, which as an etching mask must be etched at the bottom of the film. これを図５３及び５４に基づいて詳しく説明する。 This will be described in detail with reference to FIGS. 53 and 54.
まず、図５３に示すように、データ用導体層６０の上部に陽性の感光膜１００を塗布した後、第２マスク２００を用いて露光する。 First, as shown in FIG. 53, after applying the positive photosensitive film 100 on top of the data conductor layer 60 is exposed using the second mask 200. この時、第２マスク２００には、現像後に残る感光膜の厚さが異なるように形成するために、光の透過率が部分的に異なるものを使用する。 In this case, the second mask 200, to form so that the thickness of the photoresist remaining after development are different, light transmittance to use a different partially. 第２マスク２００において、データ配線及び画素配線に対応する第１部分Ａの光透過率は０〜３％程度であり、第１部分Ａ以外の半導体パターンに対応する第２部分Ｃの光透過率は２０〜６０％程度、好ましくは３０〜４０％程度であり、第１及び第２部分Ａ、Ｃ以外の第３部分Ｂの光透過率は９０％以上であるのが好ましい。 In the second mask 200, the light transmittance of the first portion A corresponding to the data lines and the pixel lines is about 0-3%, the light transmittance of the second portion C corresponding to the semiconductor pattern other than the first portion A about 20% to 60%, preferably about 30-40%, the first and second portions a, the light transmittance of the third portion B other than C is preferably 90% or more. 図５３に太線で示した部分は現像後に残る感光膜１００の厚さを示す。 Portion indicated by a thick line in FIG. 53 shows the thickness of the photosensitive layer 100 that remain after development. この時、Ｂに対応する部分の感光膜１００は完全に除去してもよい。 At this time, the photosensitive film 100 in the portion corresponding to B may be completely removed. Ｃに対応する部分の感光膜１００は２，０００〜５，０００Å、好ましくは３，０００〜４，０００Å程度残し、Ａに対応する部分では１μｍ以上残すのが好ましい。 Portions of the photosensitive film 100 corresponding to C is 2,000～5,000A, preferably leaving about 3,000～4,000A, preferably leave more than 1μm in the portion corresponding to the A.
この時、陽性の感光膜を使用することもでき、Ｃに対応する部分とＢに対応する部分とで感光膜の厚さを均一に形成するために、感光度の異なる上部膜及び下部膜からなる二重の感光膜を使用することもできる。 At this time, it is also possible to use a photosensitive film of the positive, in order to uniformly form the thickness of the photosensitive layer in the parts corresponding to the parts and B corresponding to from C, different upper layer and a lower layer having sensitivity the double photoresist layer made can also be used.
また、透過される光の強さを異なるように調節するためにモザイク形態の凹凸や、透明または透明のパターン、スリットパターンを形成することができ、このような形態が形成されているコーティング膜を形成することもできる。 Further, irregularities or mosaic form to adjust the intensity of the transmitted light differently, or transparent pattern, it is possible to form a slit pattern, a coating film such forms are formed form can also be. また、光透過率の異なる薄膜を使用することもでき、薄膜の厚さを異にして透過率が異なるように調節することもできる。 It is also possible to use a different thin film light transmittance, different from to transmittance thickness of the thin film can also be adjusted differently.
この時、パターンまたは凹凸の大きさは露光段階で使用される光源の分解能より小さくなければならない。 At this time, the size of the pattern or irregularities must be less than the resolution of the light source used in the exposure step.
次いで、図５４に示すように、部分的に異なる厚さを有する感光膜パターン１００をエッチングマスクにして乾式エッチングでデータ用導体層６０、ドーピングされたアモルファスシリコン層５０及び半導体層４０をエッチングし、半導体パターン４２を完成する。 Then, as shown in FIG. 54, the photosensitive film data conductor layer 60 by dry etching a pattern 100 as an etching mask, doped amorphous silicon layer 50 and the semiconductor layer 40 having partially different thicknesses is etched, to complete the semiconductor pattern 42. ここで、ゲート絶縁膜３０を露出させ半導体パターン４２を完成する間に、Ａ及びＣに対応する部分でも感光膜は一部エッチングされる。 Here, while completing the semiconductor pattern 42 to expose the gate insulating film 30, the photosensitive film at a portion corresponding to A and C are partially etched. この時、半導体パターン４２の縁の上部Ｃに対応する部分では感光膜１００が完全に除去されないように、図５３の工程で感光膜パターン１００を十分な厚さで残すのが好ましい。 At this time, as the photosensitive film 100 at a portion corresponding to the upper C of the edge of the semiconductor pattern 42 is not completely removed, preferably leaving a photoresist pattern 100 with a sufficient thickness in the step of FIG. 53.
次いで、アッシング工程を実施して半導体パターン４２の縁の上部に薄く残っている感光膜１００を除去し、残されたＡ部分の感光膜１００をエッチングマスクにしてデータ導体層６０を乾式エッチングして、図５２及び５５に示すように、データ配線６２、６４、６５、６６及び画素配線６８、６９を完成する。 Then removing the photosensitive film 100 remaining thin top edge of the semiconductor pattern 42 to implement an ashing process, the photoresist 100 remaining A portion as an etching mask data conductor layer 60 by dry etching as shown in FIGS. 52 and 55, to complete the data lines 62,64,65,66 and pixel lines 68, 69.
このように、透過率が異なるように調節することができるマスクを用いて感光膜の厚さを部分的に異なるように形成し、これをエッチングマスクとして使用すれば一つのマスクを用いたパターニング工程で半導体パターン４２をデータ配線６２、６４、６５、６６及び画素配線６８、６９の外に、好ましくは０．５ μｍ以上、出るように形成することができる。 Thus, by using a mask that can transmittance adjusting differently the thickness of the photosensitive layer is formed so as to partially different, patterning process using one mask if used as an etching mask in the semiconductor pattern 42 outside of the data lines 62,64,65,66 and the pixel wiring 68 can preferably be formed so as 0.5 [mu] m or more, out.
次いで、データ配線６２、６４、６５、６６及び画素配線６８、６９またはその上部に残っている感光膜をマスクにして、露出されたドーピングされたアモルファスシリコン層５０をエッチングしてデータ配線及び画素配線と同一な形態の接触層５５、５６を完成し、残留する感光膜をアッシング工程によって完全に除去する。 Then the photosensitive film remaining in the data lines 62,64,65,66 and pixel lines 68, 69 or the top as a mask, the exposed doped amorphous silicon layer 50 is etched data lines and the pixel lines to complete the contact layers 55 and 56 of the same shape and, to completely remove the photosensitive film remaining by ashing process.
最後に、図４８及び４９に示すように、基板１０の上部に保護膜７０を積層し、ゲート絶縁膜３０と共にパターニングして、ゲートパッド２４及びデータパッド６４を露出させる接触窓７４、７６を形成する。 Finally, as shown in FIGS. 48 and 49, by laminating a protective film 70 on top of the substrate 10, and patterned along with the gate insulating film 30, a contact window 74 for exposing the gate pad 24 and the data pad 64 formed to. 本発明の第５実施形態例では部分的に異なる厚さを有する感光膜パターンをエッチングマスクとして用いてデータ配線と半導体パターンとを共に形成し、画素配線は保護膜の上部に形成する。 In the fifth embodiment of the present invention a photoresist pattern having partially different thicknesses together form a data wire and the semiconductor pattern as an etching mask, the pixel lines formed on the top of the protective layer. まず、図５６及び５７に基づいて本発明の第４の参照例による液晶表示装置用薄膜トランジスタ基板の構造について詳しく説明する。 First, it will be described in detail the structure of the liquid crystal display device thin film transistor substrate according to a fourth reference example of the present invention with reference to FIGS. 56 and 57.
図５６は本発明の第５の参照例による液晶表示装置用薄膜トランジスタ基板であり、 図５７は 図５６に示した薄膜トランジスタ基板のＸＸＸＶ−ＸＸＸＶ'線の断面図であって、薄膜トランジスタ部、画素部、ゲートパッド部及びデータパッド部を示す。 Figure 56 is a fifth reference TFT substrate for a liquid crystal display device according to an example of the present invention, FIG 57 is a cross-sectional view of XXXV-XXXV 'line of the TFT substrate shown in FIG. 56, the thin film transistor section, a pixel portion, showing the gate pad and a data pad unit. 絶縁基板１０の上にゲート配線２２、２４、２６及び共通配線２７、２８が形成されている。 Gate wiring 22, 24, 26 and the common line 27, 28 are formed on the insulating substrate 10.
ゲート配線２２、２４、２６及び共通配線２７、２９を覆うゲート絶縁膜３０の上部には半導体パターン４２が形成されており、半導体パターン４２の上には接触層５５、５６が形成されている。 On the gate insulating film 30 covering the gate lines 22, 24, 26 and the common line 27, 29 are semiconductor patterns 42 are formed, the contact layers 55 and 56 are formed on the semiconductor pattern 42. 接触層５５、５６の上にはデータ配線６２、６４、６５、６６が形成されている。 Data lines 62,64,65,66 are formed on the contact layers 55 and 56. ここで、接触層５５、５６とデータ配線６２、６４、６５、６６とは互いに同一の形態に形成されている。 Here, they are formed on the same form each other and contact layers 55 and 56 and the data line 62,64,65,66. 第２の参照例のように薄膜トランジスタのチャンネル部以外の半導体パターン４２は、データ配線６２、６４、６５、６６及び接触層パターン５５、５６と同一な形態を有する。 Semiconductor pattern 42 other than the channel portion of the thin film transistor as in the second reference example has the same form as the data lines 62,64,65,66 and contact layer patterns 55 and 56. 勿論、 第３の参照例及び第４の参照例のように半導体パターン４２がデータ配線６２、６４、６５、６６の外に出るように形成されて階段状の段差を有するように形成されることもできる。 Of course, the semiconductor pattern 42 as in the third reference example and the fourth reference example is formed to have a formed by stair-like steps as out of the data lines 62,64,65,66 It can also be.
データ配線６２、６４、６５、６６とこれらで覆われない半導体パターン４２を覆う保護膜７０とには、データ線６２、ドレーン電極６６及びデータパッド６４をそれぞれ露出させる接触窓７１、７２及び７６が形成されている。 In the protective film 70 which covers the semiconductor pattern 42 and the data lines 62,64,65,66 are not covered by these data lines 62, contact windows 71, 72 and 76 are exposed respectively drain electrode 66 and the data pad 64 are It is formed. ゲート絶縁膜３０と共にゲートパッド２４を露出させる接触窓７４も形成されている。 Contact window 74 for exposing the gate pad 24 with the gate insulating film 30 is also formed.
ゲート線２２及びデータ線６２に囲まれた領域の保護膜７０の上には、共通電極線２７と平行で接触窓７１を通してドレーン電極と連結されている画素信号線８７及び共通電極２８と平行な画素電極８８を含む画素配線が形成されている。 On the protective film 70 is surrounded by the gate lines 22 and the data line 62 area, parallel to the common electrode line 27 pixel signal line 87 is connected to the drain electrode through the contact window 71 in parallel with and the common electrode 28 pixel line including the pixel electrode 88 is formed.
ここで、図面に図示してはいないが、画素配線８７、８８または共通配線２７、２８を延長して互いに重畳するように形成することによって、維持畜電器を形成することができる。 Here, although not shown in the drawings, by forming so as to overlap each other by extending the pixel lines 87, 88 or the common wiring 27 and 28, it is possible to form the sustain-acid unit.
保護膜７０の上には、データ線６２と重畳し接触窓７２を通してデータ線６２と連結されている補助データ線８２、補助データ線８２に連結されており接触窓７６を通してデータパッド６４と連結される補助データパッド８６及び接触窓７４を通してゲートパッド７４と連結されている補助ゲートパッド８４を含む補助配線が形成されている。 On the protective film 70 is connected through the data line 62 and the auxiliary data line 82 which is connected to the data line 62 through the superimposed contact window 72, the contact is connected to the auxiliary data line 82 windows 76 and data pads 64 auxiliary wiring including the auxiliary gate pad 84 is connected to a gate pad 74 is formed through the auxiliary data pad 86 and contact window 74 that. ここで、補助パッド８４、８６は外部回路装置との接着性を補完しパッドを保護する役割を果すものであって必須のものではなく、適用如何は選択的である。 Here, the auxiliary pad 84, 86 is not essential be those serves to protect and enhance the adhesion between the external circuit device pads, applied what is optional.
次いで、本発明の第５の参照例による構造の液晶表示装置用薄膜トランジスタ基板の製造方法について図５６及び５７と図５８〜６３に基づいて詳しく説明する。 Next, it will be described in detail with reference to the fifth method of manufacturing the liquid crystal display device for a thin film transistor substrate of the structure according to Reference Example 56 and 57 and FIGS. 58-63 of the present invention. 図５８，６０及び６４は本発明の実施形態例によって製造する中間過程における薄膜トランジスタ基板の配置図で、製造順序によって順に示したものである。 Figure 58, 60 and 64 is a layout view of a TFT substrate in the intermediate course of the embodiment examples the manufacture of the present invention, there is shown in sequence by the manufacturing order. 図５９及び図６１と、図６２と、図６３と及び６５とは、それぞれ図５８のＸＸＸVIｂ−ＸＸＸVIｂ'線の断面図と、 図６０のＸＸＸVIIｂ−ＸＸＸVIIｂ'線の断面図と、図６４のＸＸＸＸｂ−ＸＸＸＸｂ'線の断面図とである。 And FIGS. 59 and 61, and Figure 62, the Figure 63 and Oyobi 65, 'and a cross-sectional view of the line, XXXVIIb-XXXVIIb in Figure 60' XXXVIb-XXXVIb, respectively, in FIG 58 and a cross-sectional view of the line, XXXXB in FIG. 64 it is a cross-sectional view of -XXXXb 'line.
まず、 図５８〜５９に示すように、 第４の参照例のように絶縁基板１０の上部に第１マスクを用いた写真エッチング工程で、ゲート線２２、ゲート電極２６及びゲートパッド２４を含むゲート配線と共通電極線２７及び共通電極２８を含む共通配線とを形成する。 First, as shown in FIG. 58-59, in photolithography process using a first mask on the insulating substrate 10 as in the fourth reference example, the gate including the gate line 22, the gate electrode 26 and the gate pad 24 wire to form a common wiring including a common electrode line 27 and the common electrode 28. 次に、 図６０及び図６３に示すように、ゲート絶縁膜３０、アモルファスシリコンからなる半導体層４０、ドーピングされたアモルファスシリコン層５０及びデータ用導体層６０の４重層を連続して積層する。 Next, as shown in FIGS. 60 and 63, the gate insulating film 30, semiconductor layer 40 made of amorphous silicon, stacked in succession 4 layers of doped amorphous silicon layer 50 and the data conductive layer 60. その後、第２マスクを用いた一度の写真工程でパターニングし、半導体パターン４２、接触層５５、５６及びデータ配線６２、６４６５、６６を形成する。 Thereafter, patterning once photolithography process using a second mask to form a semiconductor pattern 42, the contact layers 55 and 56 and the data line 62,6465,66. この時にも半導体パターン４２と接触層５５、５６とデータ配線６２、６４、６５、６６とを１つのマスクを用いた写真エッチング工程で形成するためには、第１ないし第４の参照例と同様な方法で部分的に厚さが異なる感光膜パターンを形成し、これをエッチングマスクにして下部の膜をエッチングしなければならない。 To form the semiconductor pattern 42 at this time and the contact layers 55 and 56 and the data line 62,64,65,66 in photolithography process using one mask, as in the to first free the fourth reference example partially thickness to form different photoresist patterns method, which as an etching mask must be etched at the bottom of the film. これを図６１及び図６２を通じて詳しく説明する。 This will be described in detail through FIGS. 61 and 62.
まず、 図６１に示すように、データ用導体層６０の上部に感光膜を塗布した後、 第２の参照例と同様な方法で第２マスクを用いて露光し現像して、感光膜パターン１１２、１１４を形成する。 First, as shown in FIG. 61, after applying the top to the photosensitive layer of the data conductive layer 60, exposed and developed using a second mask in the second reference example and similar methods, photoresist pattern 112 , to form a 114. ここで、感光膜が陽性である場合、データ配線に対応する第１部分Ａの光透過率は０〜３％程度であり、薄膜トランジスタのチャンネル部である第２部分Ｃの光透過率は２０〜６０％程度、好ましくは３０〜４０％程度であり、第１及び第２部分Ａ、Ｃ以外の第３部分Ｂの光透過率は９０％以上であるマスクを使用するのが好ましい。 Here, when the photosensitive film is positive, the light transmittance of the first portion A corresponding to the data lines is about 0-3%, the light transmittance of the second portion C is channel portion of the thin film transistor 20 about 60%, preferably about 30-40%, the first and second portions a, the light transmittance of the third portion B other than C is preferable to use a mask 90% or more. この時、Ｃ部分の感光膜パターン１１４は２，０００〜５，０００Å、好ましくは３，０００〜４、０００Å程度残し、Ａ部分１１２には１μｍ以上残すのが好ましい。 At this time, the photoresist pattern 114 of the C portion 2,000～5,000A, preferably leaving about 3,000～4,000A, preferably leave more than 1μm in A portion 112.
この時にも、それぞれの感光膜パターン１１２、１１４の厚さを均一に形成するために感光度の異なる上部膜及び下部膜からなる二重の感光膜を使用することができる。 At this time also, it is possible to use each of the photosensitive layer thickness of the pattern 112, 114 in order to uniformly form of different upper layer and a lower layer having sensitivity double photoresist.
次いで、図６２に示すように、部分的に異なる厚さを有する感光膜パターン１１２、１１４をエッチングマスクとして使用し、乾式エッチングでデータ用導体層６０、ドーピングされたアモルファスシリコン層５０及び半導体層４０をエッチングしてまず半導体パターン４２を完成する。 Then, as shown in FIG. 62, the photoresist pattern 112 and 114 having partially different thicknesses is used as an etching mask, the data conductor layer 60 by dry etching, the doped amorphous silicon layer 50 and the semiconductor layer 40 Finalizing the semiconductor pattern 42 first by etching. ここで、ゲート絶縁膜３０を露出させ半導体パターン４２を完成する間に感光膜パターン１１２、１１４も一部エッチングされる。 Here, the photoresist pattern 112 and 114 during the completion of the semiconductor pattern 42 to expose the gate insulating film 30 is also partially etched. この時、感光膜パターン１１４が完全に除去されないように図３７ｂの工程で感光膜パターン１１４を十分な厚さで残すのが好ましい。 In this case, preferably leaving a photoresist pattern 114 in the step of FIG. 37b as photoresist pattern 114 is not completely removed by sufficient thickness.
次いで、アッシング工程を実施して感光膜パターン１１４を除去し、残されたＡ部分の感光膜パターン１１２をエッチングマスクにしてデータ導体層６０をエッチングして、 図５８及び図６３に示すように、データ配線６２、６４、６５、６６を完成する。 Then performed an ashing process to remove the photoresist pattern 114, the photoresist pattern 112 remaining A portion by etching the data conductive layer 60 as an etching mask, as shown in FIGS. 58 and 63, to complete the data wiring 62,64,65,66. ここでも、半導体パターン４２を第４の参照例のようにデータ配線６２、６４、６５、６６の外に出るように形成することができる。 Again, it is possible to form the semiconductor pattern 42 as out of the data lines 62,64,65,66 as in the fourth reference example.
次いで、データ配線６２、６４、６５、６６またはその上部に残っている感光膜をマスクにして、露出されたドーピングされたアモルファスシリコン層５０をエッチングして接触層５５、５６を完成する。 Then the photosensitive film remaining in the data lines 62,64,65,66 or top to mask, to complete the contact layers 55 and 56 of the exposed doped amorphous silicon layer 50 is etched. 残留する感光膜をアッシング工程を通じて完全に除去する。 The remaining photoresist is completely removed through an ashing process.
その次に、図６４及び６５に示すように、基板１０の上部に保護膜７０を積層しゲート絶縁膜３０と共にパターニングしてデータ線６２、ドレーン電極６６、ゲートパッド２４及びデータパッド６４をそれぞれ露出させる接触窓７２、７１、７４及び７６を形成する。 The next, as shown in FIGS. 64 and 65, the exposed data lines 62 are patterned along with the gate insulating film 30 by laminating a protective film 70 on top of the substrate 10, drain electrode 66, gate pad 24 and the data pad 64, respectively forming a contact window 72,71,74 and 76 is.
最後に、図５６及び５７に示すように、基板１０の上部に透明または不透明導電物質を積層しパターニングして、補助データ線８２、補助データパッド８６及び補助ゲートパッド８４を含む補助配線と、画素信号線８７及び画素電極８８を含む画素配線とを形成する。 Finally, as shown in FIGS. 56 and 57, and patterned by laminating a transparent or opaque conductive material on top of the substrate 10, and the auxiliary wiring including the auxiliary data line 82, the auxiliary data pad 86 and the auxiliary gate pad 84, the pixel forming the pixel line including the signal lines 87 and the pixel electrode 88.
また、このような本発明の実施形態例による製造方法では平面駆動方式の液晶表示装置を例としてあげたが、反射膜を通して自然光を用いて画像を表示する反射型液晶表示装置の製造方法にも適用することが可能である。 Also, such Although the manufacturing method according to an embodiment of the present invention has raised as an example the liquid crystal display device of the planar drive method, to a process for the preparation of a reflection-type liquid crystal display device for displaying an image using natural light through reflecting film it is possible to apply.
以上のように、本発明は薄膜の新たな写真エッチング方法を通じて液晶表示装置用薄膜トランジスタ基板の製造工程数を減少させ、工程を単純化して製造原価を低下させることができる。 As described above, the present invention can reduce the number of manufacturing steps of the TFT substrate for a liquid crystal display device through a new photolithography process of a thin film, lowering the production cost by simplifying the process. また、広い面積を互いに異なる深さにエッチングしながら１つのエッチング深さに対しては均一なエッチング深さを有するようにする。 Moreover, to have a uniform etching depth for one etching depth while etching at different depths a large area. また、配線を二重に形成することによって配線の断線を防止することができ、データ配線と画素配線とを半導体パターンの内側に形成してこれらの段差を階段状に形成することによって上部に形成される保護膜のプロファイルを緩慢にしてラビング工程の際に発生する配向不良を最少化することができる。 Further, wiring can be prevented from being broken wires by forming a double, forming a data line and the pixel wiring inside the semiconductor pattern formed on the top by forming these stepped stepwise the profile of the protective film to be able to minimize the orientation defect generated during slow a manner rubbing process.
【図１】本発明の実施形態例による液晶表示装置用薄膜トランジスタ基板を製造するための基板の領域を区分して示した図面である。 1 is a view showing by dividing the area of ​​the substrate for manufacturing a thin film transistor substrate for a liquid crystal display device according to an example embodiment of the present invention.
【図２】本発明の実施形態例による１つの液晶表示装置用薄膜トランジスタ基板に形成された素子及び配線を概略的に示した配置図である。 2 is a layout view schematically showing the formed elements and wirings in one liquid crystal display device thin film transistor substrate according to an example embodiment of the present invention.
【図３】本発明の第１実施形態例による液晶表示装置用薄膜トランジスタ基板の配置図であって、図２の１つの画素及びパッドを中心にして拡大した図面である。 [Figure 3] A layout view of a TFT array substrate according to a first embodiment of the present invention, is an enlarged view around the one pixel and pad of FIG.
【図４】図３に示す薄膜トランジスタ基板のIV−IV'線の断面図である。 4 is a cross-sectional view of line IV-IV 'of the TFT substrate shown in FIG.
【図５】図３に示す薄膜トランジスタ基板のＶ−Ｖ'線の断面図である。 5 is a cross-sectional view of line V-V 'of the TFT substrate shown in FIG.
【図６】本発明の実施形態例によって製造する第１段階における薄膜トランジスタ基板の配置図である。 6 is a layout view of a TFT substrate in the first stage of the embodiment examples the manufacture of the present invention.
【図７】図４のIVｂ−IVｂ'線の断面図である。 7 is a cross-sectional view of IVb-IVb 'line in FIG.
【図８】図４のIVｃ−IVｃ'線の断面図である。 8 is a cross-sectional view of IVc-IVc 'line in FIG.
【図９】図６〜８の次の段階における薄膜トランジスタ基板の配置図である。 9 is a layout view of a TFT substrate in the next step of FIG. 6-8.
【図１０】図９のVII−VIIｂ'線の断面図である。 10 is a cross-sectional view of a VII-VIIb 'line in FIG.
【図１１】図９のVIIｃ−VIIｃ'線の断面図である。 11 is a cross-sectional view of VIIc-VIIc 'line in FIG.
【図１２】図９〜１１の次の段階における薄膜トランジスタ基板の配置図である。 It is a layout view of a TFT substrate in the next step of FIG. 12 9-11.
【図１３】図１２のVIIIｂ−VIIIｂ'線の断面図である。 13 is a cross-sectional view of a VIIIb-VIIIb 'line in FIG. 12.
【図１４】図１２のVIIIｃ−VIIIｃ'線の断面図である。 14 is a cross-sectional view of VIIIc-VIIIc 'line in FIG. 12.
【図１５】図１２〜１４の段階で使用される光マスクの構造を示した断面図である。 15 is a sectional view showing the structure of an optical mask used at the stage of 12-14.
【図１６】図１２〜１４の段階で使用される光マスクの構造を示した断面図である。 16 is a sectional view showing a structure of an optical mask used at the stage of 12-14.
【図１７】図１２〜１４の段階で使用される光マスクの構造を示した断面図である。 17 is a sectional view showing a structure of an optical mask used at the stage of 12-14.
【図１８】図１２のVIIIｂ−VIIIｂ'線の断面図であって、図１３及び１４の次の段階における断面図である。 [Figure 18] A sectional view of VIIIb-VIIIb 'line in FIG. 12 is a cross-sectional view at the next stage of FIG. 13 and 14.
【図１９】図１２のVIIIｃ−VIIIｃ'の断面図であって、図１３及び１４の次の段階における断面図である。 A cross-sectional view of FIG. 19 VIIIc-VIIIc in FIG. 12 'is a cross-sectional view at the next stage of FIG. 13 and 14.
【図２０】本発明の第２実施形態例による液晶表示装置用薄膜トランジスタ基板の配置図である。 It is a layout view of a TFT substrate for a liquid crystal display device according to a second embodiment of Figure 20 the present invention.
【図２１】図２０に示す薄膜トランジスタ基板のＸIV−ＸIV'線の断面図である。 21 is a cross-sectional view of the XIV-XIV 'line of the TFT substrate shown in FIG. 20.
【図２２】図２０に示す薄膜トランジスタ基板のＸＶ−ＸＶ'線の断面図である。 22 is a cross-sectional view of the XV-XV 'line of the TFT substrate shown in FIG. 20.
【図２３】本発明の第２実施形態例による薄膜トランジスタ基板を製造する第１段階における薄膜トランジスタ基板の配置図である。 23 is a layout view of a TFT substrate in the first stage of manufacturing the thin film transistor according to a second embodiment of the present invention.
【図２４】図２３のＸVIｂ−ＸVIｂ'線の断面図である。 It is a cross-sectional view of XVIb-XVIb 'line in FIG. 24 FIG. 23.
【図２５】図２３のIVｃ−IVｃ'線の断面図である。 It is a cross-sectional view of IVc-IVc 'line in FIG. 25 FIG. 23.
【図２６】図２３のＸVIｂ−ＸVIｂ'線の断面図であって、図２４及び２５の次の段階における断面図である。 [Figure 26] A sectional view of XVIb-XVIb 'line in FIG. 23 is a cross-sectional view at the next stage of FIG. 24 and 25.
【図２７】図２３のＸVIｃ−ＸVIｃ'線の断面図であって、図２４及び２５の次の段階における断面図である。 [Figure 27] A sectional view of XVIc-XVIc 'line in FIG. 23 is a cross-sectional view at the next stage of FIG. 24 and 25.
【図２８】図２６及び２７の次の段階における薄膜トランジスタ基板の配置図である。 Figure 28 is a layout view of a TFT substrate in the next step of FIG. 26 and 27.
【図２９】図２８のＸVIIIｂ−ＸVIIIｂ'線の断面図である。 It is a cross-sectional view of the XVIIIb-XVIIIb 'line in FIG. 29 FIG. 28.
【図３０】図２８のＸVIIIｃ−ＸVIIIｃ'線の断面図である。 It is a cross-sectional view of the XVIIIc-XVIIIc 'line in FIG. 30 FIG. 28.
【図３１】図２８のＸVIIIｂ−ＸVIIIｂ'線の断面図であって、図２９及び３０の次の段階における工程順序によって示した図面である。 Figure 31 is a cross-sectional view of the XVIIIb-XVIIIb 'line in FIG. 28 is a drawing showing the process sequence in the next step of FIG. 29 and 30.
【図３２】図２８のＸVIIIｃ−ＸVIIIｃ'線の断面図であって、図２９及び３０の次の段階における工程順序によって示した図面である。 Figure 32 is a cross-sectional view of the XVIIIc-XVIIIc 'line in FIG. 28 is a drawing showing the process sequence in the next step of FIG. 29 and 30.
【図３３】図２８のＸVIIIｂ−ＸVIIIｂ'線の断面図であって、図２９及び３０の次の段階における工程順序によって示した図面である。 Figure 33 is a cross-sectional view of the XVIIIb-XVIIIb 'line in FIG. 28 is a drawing showing the process sequence in the next step of FIG. 29 and 30.
【図３４】図２８のＸVIIIｃ−ＸVIIIｃ'線の断面図であって、図２９及び３０の次の段階における工程順序によって示した図面である。 Figure 34 is a cross-sectional view of the XVIIIc-XVIIIc 'line in FIG. 28 is a drawing showing the process sequence in the next step of FIG. 29 and 30.
【図３５】図２８のＸVIIIｂ−ＸVIIIｂ'線の断面図であって、図２９及び３０の次の段階における工程順序によって示した図面である。 Figure 35 is a cross-sectional view of the XVIIIb-XVIIIb 'line in FIG. 28 is a drawing showing the process sequence in the next step of FIG. 29 and 30.
【図３６】図２８のＸVIIIｃ−ＸVIIIｃ'線の断面図であって、図２９及び３０の次の段階における工程順序によって示した図面である。 Figure 36 is a cross-sectional view of the XVIIIc-XVIIIc 'line in FIG. 28 is a drawing showing the process sequence in the next step of FIG. 29 and 30.
【図３７】図３５及び３６の次の段階における薄膜トランジスタ基板の配置図である。 FIG. 37 is a layout view of a TFT substrate in the next step of FIG. 35 and 36.
【図３８】図３７のＸＸIIｂ−ＸＸIIｂ'線の断面図である。 38 is a cross-sectional view of XXIIb-XXIIb 'line in FIG. 37.
【図３９】図３７のＸＸIIｃ−ＸＸIIｃ'線の断面図である。 39 is a cross-sectional view of XXIIc-XXIIc 'line in FIG. 37.
【図４０】本発明の第３実施形態例による液晶表示装置用薄膜トランジスタ基板の配置図である。 FIG. 40 is a layout view of a TFT substrate for a liquid crystal display device according to a third embodiment of the present invention.
【図４１】図４０に示した薄膜トランジスタ基板をＸＸIV−ＸＸIV'線の断面図である。 The thin film transistor substrate shown in FIG. 41 FIG. 40 is a sectional view of XXIV-XXIV 'line.
【図４２】図４０に示した薄膜トランジスタ基板をＸＸＶ−ＸＸＶ'の断面図である。 The thin film transistor substrate shown in FIG. 42 FIG. 40 is a sectional view of the XXV-XXV '.
【図４３】本発明の第３実施形態例による液晶表示装置用薄膜トランジスタ基板を製造する方法を示した図面であって、図２６及び２７の次の段階における図面である。 [Figure 43] A diagram showing a method of manufacturing the thin film transistor substrate for a liquid crystal display device according to a third embodiment of the present invention is a drawing in the next step of FIG. 26 and 27.
【図４４】本発明の第３実施形態例による液晶表示装置用薄膜トランジスタ基板を製造する方法を示した図面であって、図２６及び２７の次の段階における図面である。 [Figure 44] A diagram showing a method of manufacturing the thin film transistor substrate for a liquid crystal display device according to a third embodiment of the present invention is a drawing in the next step of FIG. 26 and 27.
【図４５】本発明の第３実施形態例による液晶表示装置用薄膜トランジスタ基板を製造する方法を示した図面であって、図２６及び２７の次の段階における図面である。 [Figure 45] A diagram showing a method of manufacturing the thin film transistor substrate for a liquid crystal display device according to a third embodiment of the present invention is a drawing in the next step of FIG. 26 and 27.
【図４６】図４４及び４５の次の段階における断面図である。 46 is a sectional view at the next stage of FIG. 44 and 45.
【図４７】図４４及び４５の次の段階における断面図である。 FIG. 47 is a sectional view at the next stage of FIG. 44 and 45.
【図４８】本発明の実施形態例による液晶表示装置用薄膜トランジスタ基板の配置図である。 FIG. 48 is a layout view of a TFT substrate for a liquid crystal display device according to an example embodiment of the present invention.
【図４９】図４８に示した薄膜トランジスタ基板のＸＸＩＸ−ＸＸＩＸ'線の薄膜トランジスタ部及び画素部の断面図である。 49 is a cross-sectional view of the thin film transistor portion and the pixel portion of the XXIX-XXIX 'line of the TFT substrate shown in FIG. 48.
【図５０】本発明の実施形態例によって製造する中間過程における薄膜トランジスタ基板の配置図である。 FIG. 50 is a layout view of a TFT substrate in the intermediate course of the embodiment examples the manufacture of the present invention.
【図５１】図５０及び図５２のＸＸＸｂ−ＸＸＸｂ'線の断面図である。 51 is a cross-sectional view of XXXb-XXXb 'line of FIG. 50 and FIG. 52.
【図５２】本発明の実施形態例によって製造する中間過程における薄膜トランジスタ基板の配置図である。 FIG. 52 is a layout view of a TFT substrate in the intermediate course of the embodiment examples the manufacture of the present invention.
【図５３】図５０及び図５２のＸＸＸＩｂ−ＸＸＸＩｂ'線の断面図である。 53 is a cross-sectional view of XXXIb-XXXIb 'line of FIG. 50 and FIG. 52.
【図５４】図５２のＸＸＸＩｂ−ＸＸＸＩｂ'線の断面図であって、図５３の次の工程を示した断面図である。 [Figure 54] A sectional view of XXXIb-XXXIb 'line in FIG. 52 is a sectional view showing a step subsequent to FIG. 53.
【図５５】図５２のＸＸＸＩｂ−ＸＸＸＩｂ'線の断面図であって、図５３の次の工程を示した断面図である。 [Figure 55] A sectional view of XXXIb-XXXIb 'line in FIG. 52 is a sectional view showing a step subsequent to FIG. 53.
【図５６】本発明の第５実施形態例による液晶表示装置用薄膜トランジスタ基板の配置図である。 FIG. 56 is a layout view of a TFT substrate for a liquid crystal display device according to a fifth embodiment of the present invention.
【図５７】図５６に示す薄膜トランジスタ基板のＸＸＸＶ−ＸＸＸＶ'線断面図であって薄膜トランジスタ部及び画素部の断面図である。 [Figure 57] A XXXV-XXXV 'line cross-sectional view of a thin film transistor substrate shown in FIG. 56 is a sectional view of the thin film transistor portion and the pixel portion.
【図５８】本発明の実施形態例によって製造する中間過程における薄膜トランジスタ基板の配置図である。 FIG. 58 is a layout view of a TFT substrate in the intermediate course of the embodiment examples the manufacture of the present invention.
【図５９】図５８のＸＸＸVIｂ−ＸＸＸVIｂ'線の断面図である。 FIG. 59 is a cross-sectional view of the XXXVIb-XXXVIb 'line of FIG. 58.
【図６０】本発明の実施形態例によって製造する中間過程における薄膜トランジスタ基板の配置図である。 FIG. 60 is a layout view of a TFT substrate in the intermediate course of the embodiment examples the manufacture of the present invention.
【図６１】図６０のＸＸＸVIIｂ−ＸＸＸVIIｂ'線の断面図である。 FIG. 61 is a cross-sectional view of XXXVIIb-XXXVIIb 'line in FIG. 60.
【図６２】図６０のＸＸＸVIIｂ−ＸＸＸVIIｂ'線の断面図であって、図６１の次の工程を示した断面図である。 [Figure 62] A sectional view of XXXVIIb-XXXVIIb 'line in FIG. 60 is a sectional view showing a step subsequent to FIG. 61.
【図６３】図６０のＸＸＸVIIｂ−ＸＸＸVIIｂ'線の断面図であって、図６１の次の工程を示した断面図である。 [Figure 63] A sectional view of XXXVIIb-XXXVIIb 'line in FIG. 60 is a sectional view showing a step subsequent to FIG. 61.
【図６４】本発明の実施形態例によって製造する中間過程における薄膜トランジスタ基板の配置図である。 FIG. 64 is a layout view of a TFT substrate in the intermediate course of the embodiment examples the manufacture of the present invention.
【図６５】図６４のＸＸＸＸｂ−ＸＸＸＸｂ線の断面図である。 Is a cross-sectional view of XXXXB-XXXXB line in FIG. 65 FIG. 64.
３ 薄膜トランジスタ４ ゲート線短絡バー５ データ線短絡バー６ 短絡バー連結部２２ ゲート線２４ ゲートパッド２６ ゲート電極２７ 共通電極線２８ 共通電極３０ ゲート絶縁膜６２ データ線６４ データパッド６５ ソース電極６６ ドレーン電極７０ 保護膜７１、７２、７４、７６ 接触窓９０ 画素電極１１０、１２０、１３０、１４０ 液晶表示装置用パネル領域１１１、１２１、１３１、１４１ 画面表示部１１２、１２２、１３２、１４２ 周辺部 3 TFT fourth gate line shorting bar 5 data line shorting bar 6 shorting bar connecting portion 22 gate line 24 gate pad 26 gate electrode 27 common electrode line 28 common electrode 30 gate insulating film 62 data lines 64 data pad 65 Source electrode 66 drain electrode 70 protective film 71,72,74,76 contact window 90 pixel electrodes 110, 120, 130, 140 liquid crystal display device panel area 111, 121, 131 and 141 the screen display unit 112, 122 periphery
前記画面表示部において、少なくとも画面表示部に配置されている前記データ配線上以外の領域に位置し、前記第１部分より厚い第２部分、 Wherein the screen display unit, located in a region other than on the data lines are arranged in at least the screen display unit, the first portion thicker second portion,
前記第２部分より厚い第３部分を有する 、部分に応じて厚さが異なる感光膜パターンを使用して前記ゲート絶縁膜パターンを形成するとともに、前記保護絶縁膜パターン及び前記半導体パターンを共に形成する液晶表示装置用薄膜トランジスタ基板の製造方法。 To have a thick third portion than the second portion, with the thickness to form the gate insulating layer pattern using a different photosensitive film pattern according to the part, the protective insulating film pattern and the semiconductor pattern are both formed the liquid crystal display device for a thin film transistor substrate producing method of the.
前記感光膜パターンは前記保護絶縁膜の上に形成され、 The photoresist pattern is formed on the protective insulating film,
前記ゲート絶縁膜パターン、前記半導体層パターン及び前記保護絶縁膜パターンを形成する段階は、 The gate insulating layer pattern, wherein forming the semiconductor layer pattern and the protective insulating film pattern,
一度のエッチング工程を通して前記第１部分の下の前記保護絶縁膜及び前記半導体層をエッチングすると共に前記第２部分をエッチングする段階と、 And etching the second portion with etching said protective insulating film and the semiconductor layer under the first portion through a single etching step,
アッシング工程を通して前記第２部分を除去し、第２部分の下の前記保護絶縁膜を露出させる段階と、 Removing the second portion through the ashing process, the steps of exposing the protective insulating film under the second portion,
前記感光膜パターンをマスクとして前記保護絶縁膜及び前記ゲート絶縁膜をエッチングして前記第２部分の下の前記半導体層を露出させると共に前記第１部分の下のゲートパッドを露出させる第１接触窓を形成する段階と、 Wherein the protective insulating film and a first contact window exposing the gate pad beneath the first portion to expose the semiconductor layer under the second portion by etching the gate insulating film using the photoresist pattern as a mask forming a,
前記感光膜パターンをマスクとして用い、前記第２部分の下の前記半導体層を除去する段階とを含む請求項１に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。 The photosensitive used film pattern as a mask, a method of manufacturing a liquid crystal display device for a thin film transistor substrate according to claim 1 including the step of removing said semiconductor layer under said second portion.
前記第１部分の下の前記保護絶縁膜及び前記半導体層をエッチングする段階で、前記データパッドを露出させる第２接触窓を形成する請求項２に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。 Wherein in the protective insulating film and etching the semiconductor layer under the first portion, a liquid crystal display device for a thin film transistor substrate producing method according to claim 2 for forming a second contact window to expose the data pad.
前記第１接触窓を形成する段階で、前記データパッドを露出させる第２接触窓を形成する請求項２に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。 Wherein in a first step of forming a contact window, a liquid crystal display device for a thin film transistor substrate producing method according to claim 2 for forming a second contact window to expose the data pad.
前記第１接触窓を形成する段階で、前記ドレーン電極を露出させる第３接触窓を形成する請求項２に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。 Wherein in a first step of forming a contact window, a liquid crystal display device for a thin film transistor substrate producing method according to claim 2 for forming a third contact window exposing the drain electrode.
前記第１部分の下の前記保護絶縁膜及び前記半導体層をエッチングする段階で、前記ドレーン電極を露出させる第３接触窓を形成する請求項２に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。 Wherein in the protective insulating film and etching the semiconductor layer under the first portion, a liquid crystal display device for a thin film transistor substrate producing method according to claim 2 for forming a third contact window exposing the drain electrode.
前記画素電極を形成する段階で、露出されている前記ゲートパッドと前記データパッドとをそれぞれ覆う補助ゲートパッドと補助データパッドとを形成する請求項１に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。 In the step of forming the pixel electrode, a method of manufacturing a liquid crystal display device for a thin film transistor substrate according to claim 1 to form the auxiliary gate pad covering the gate pad which is exposed and the data pad, respectively an auxiliary data pad .
前記感光膜パターンを透過率の異なる光マスクを用いた露光によって形成し、前記第２部分に対応する前記光マスクの透過率は前記第１部分に対応する前記光マスクの透過率の２０％ないし６０％であり、前記第３部分に対応する前記光マスクの透過率は３％未満である請求項１に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。 The photoresist pattern is formed by exposure using different light mask transmissivity, the transmittance of the photomask corresponding to the second part 20% to the transmittance of the photomask corresponding to the first portion 60%, a liquid crystal display device for a thin film transistor substrate producing method according to claim 1 transmission is less than 3% of the photomask corresponding to the third portion.
前記光マスクはマスク基板と少なくとも１つ以上のマスク層とを有し、前記第１部分及び前記第２部分に対応する部分の光透過率の差は前記マスク層を光透過率が互いに異なる物質から形成することによって調節する請求項８に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。 The optical mask includes a mask substrate and at least one or more mask layers, the difference in the light transmittance of the portion corresponding to the first portion and the second portion is different light transmittances said mask layer to each other substances the liquid crystal display device for a thin film transistor substrate producing method according to claim 8, adjusted by forming a.
前記光マスクはマスク基板と少なくとも１つ以上のマスク層とを有し、前記第１部分及び前記第２部分に対応する部分の光透過率の差は前記マスク層の厚さを変更することによって調節する請求項８に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。 The optical mask includes a mask substrate and at least one or more mask layers, the difference in the light transmittance of the portion corresponding to the first portion and the second portion by changing the thickness of the mask layer the liquid crystal display device for a thin film transistor substrate producing method according to claim 8 for adjusting.
前記光マスクはマスク基板と少なくとも１つ以上のマスク層とを有し、前記第１部分及び前記第２部分に対応する部分の光透過率の差は前記マスク層に露光器の分解能より小さな大きさのスリットまたはグリッドパターンを形成することによって調節する請求項８に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。 The optical mask includes a mask substrate and at least one or more mask layers, the difference in the light transmittance of the portion corresponding to the first portion and the second portion is smaller size than the resolution of the exposure device in the mask layer the liquid crystal display device for a thin film transistor substrate producing method according to claim 8 for adjusting by forming the slit or grid pattern.
前記保護膜パターンは前記データ線の一部を露出させる第４接触窓を有しており、前記画素配線を形成する段階で、前記第１接触窓を通して前記データ線と連結される補助データ線を形成する請求項１に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。 The passivation pattern has a fourth contact window exposing a portion of the data line, in the forming of the pixel lines, the auxiliary data lines connected to the data line through the first contact window the liquid crystal display device for a thin film transistor substrate producing method according to claim 1, formed to.
前記感光膜パターンは陽性感光膜である請求項１に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。 The photoresist pattern for a liquid crystal display thin film transistor substrate producing method according to claim 1, wherein the positive photosensitive film.
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