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Timestamp: 2019-08-22 04:59:47
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JP2002342166A - Information processor and method for controlling access level - Google Patents
Information processor and method for controlling access level
JP2002342166A
JP2002342166A JP2001145176A JP2001145176A JP2002342166A JP 2002342166 A JP2002342166 A JP 2002342166A JP 2001145176 A JP2001145176 A JP 2001145176A JP 2001145176 A JP2001145176 A JP 2001145176A JP 2002342166 A JP2002342166 A JP 2002342166A
JP2001145176A
新平 小松
2001-05-15 Priority to JP2001145176A priority Critical patent/JP2002342166A/en
2002-11-29 Publication of JP2002342166A publication Critical patent/JP2002342166A/en
PROBLEM TO BE SOLVED: To provided an information processor and an access level controlling method which have a high security property making an access level changeable for each process with respect to the information processor and its access level controlling method. SOLUTION: This information processor can change an access level for each process. In the case the access level is changed, access to the address of a level change routine is detected. Only when the access to the address of the level change routine is detected, an access level is made to be changeable, and also processing is made to return necessarily to a management program after performing the level change routine.
【発明の属する技術分野】本発明は情報処理装置及びそのアクセスレベル制御方法に係り、特に、アクセスレベルをプロセス毎に変更可能として情報処理装置及びそのアクセスレベル制御方法に関する。 The present invention relates to relates to an information processing apparatus and access level control method, and more particularly, to an information processing apparatus and the access level control method as a possible change the access level for each process.
【従来の技術】ＣＰＵを含み、タスクなどのプログラムの実行単位毎にアクセス許可領域（デバイスも含む）を設定し、前述のアクセス許可の設定はタスク毎に与えられるレベルで制御されるシステムにおいて、複数のタスクを実行するための管理プログラムが存在する。 Includes BACKGROUND ART CPU, sets the access permission area (device including) every execution unit of a program such as a task, setting the aforementioned permission in a system that is controlled at a level given to each task, there are management programs for executing a plurality of tasks. このプログラムは各タスクを管理する上で全ての領域にアクセスが許可される特権レベルを持つ。 This program has a privilege level to access all areas in managing each task is permitted. タスクを切替える時はハードウェアやソフトウェアの割込みなどで前述の管理プログラムに実行を移していた。 When switching the task had transfers execution to the above-described management program at an interrupt of hardware and software.
【０００３】このとき、従来の情報処理装置では、タスクが持つレベルから管理プログラムの持つレベルへの切替えは、割り込み検出して行っていた。 [0003] In this case, in the conventional information processing apparatus, the switching to the level with the level with the task of managing the program was carried out by the interrupt detection.
【発明が解決しようとする課題】しかるに、従来の情報処理装置では、タスクが持つレベルから管理プログラムの持つレベルへの切替えを、この割り込み検出して切替えていたのだが、ＣＰＵへの割込みを禁止するなど処理を行うと、特権レベルでタスクの実行が可能となり、他のタスクのプログラムの改ざんや暗号キーなどの秘密性の高いデータの読み出しが可能となる。 [SUMMARY OF THE INVENTION] However, in the conventional information processing apparatus, the switching to level with the level with the task of managing the program, but he had switched to the interrupt detection the CPU interrupt is disabled etc. When performing the processing, it is possible to execute the task at the privileged level, thereby enabling a high data read secrecy such as tampering and encryption key of a program of another task.
【０００５】本発明は上記の点に鑑みてなされたもので、セキュリティ性の高い情報処理装置及びアクセスレベル制御方法を提供することを目的とする。 [0005] The present invention has been made in view of the above, and an object thereof is to provide a high security information processing apparatus and access level control method.
【課題を解決するための手段】本発明は、処理部からの所定のアドレスへのアクセスを検出し、所定のアドレスへのアクセスが検出されたときに、アクセスレベルを変更する。 Means for Solving the Problems The present invention detects access to a predetermined address from the processing unit, access to a predetermined address when it is detected, changes the access level.
【０００７】例えば、特定の命令フェッチを検出したときに、前記アクセスレベルを変更可能とする。 [0007] For example, upon detecting a particular instruction fetch, and you can change the access level. また、アクセス先のアドレスと予め設定された特定アドレスとが一致したときにアクセスレベルを変更とする。 Further, the change the access level when a preset specific address and an access destination addresses match. さらに、 further,
アクセス先のアドレスが予め設定されたアクセス許可アドレスと一致したときに、前記アクセス先アドレスへのアクセスを可能とする。 When the access destination address matches a preset access permission address, to allow access to the access destination address.
【０００８】本発明によれば、処理部からの所定のアドレスへのアクセスを検出し、所定のアドレスへのアクセスが検出されたときに、アクセスレベルを変更とすることにより、特権タスク以外でのレベル変更を制限させる。 According to the present invention, to detect the access to a predetermined address from the processing unit, when the access to a predetermined address is detected, by a change the access level, other than the privileged task to limit the level change. レベル変更を制限することで、各タスクでのバグや故意による許可されないメモリの破壊または情報の吸出しを防ぎ、高いセキュリティレベルを実現できる。 Limiting the level changes, to prevent suction of destruction or information in the memory is not allowed due to a bug or deliberate each task can be realized a high security level.
【発明の実施の形態】図１は本発明の一実施例のブロック構成図を示す。 Figure 1 DETAILED DESCRIPTION OF THE INVENTION shows a block diagram of an embodiment of the present invention.
【００１０】本実施例の情報処理システム１は、情報処理装置１１、外部ＲＯＭ１２、ＲＡＭ１３、インタフェース部１４、周辺装置１５を含む構成とされている。 [0010] The information processing system 1 of this embodiment, the information processing apparatus 11, the external ROM 12, RAM 13, interface unit 14, and is configured to include a peripheral device 15.
【００１１】情報処理装置１１は、外部ＲＯＭ１２、Ｒ [0011] The information processing apparatus 11, an external ROM12, R
ＡＭ１３、インタフェース部１４を介して周辺装置１５ AM13, peripheral device 15 through the interface section 14
とプログラム及びデータの交換を行い、プログラムに基づいてデータ処理を実行する。 And to exchange programs and data, it executes data processing based on the program. 外部ＲＯＭ１２には、情報処理装置１１で実行されるプログラム及びそれに用いられる固定的データが記憶されている。 Outside ROM12, a program and fixed data used for the same is executed in the information processing apparatus 11 is stored.
【００１２】図２は本発明の一実施例の外部ＲＯＭのデータ構成図を示す。 [0012] Figure 2 shows a data structure of the external ROM of an embodiment of the present invention.
【００１３】外部ＲＯＭ１２のアドレスadd51〜add5eには、タスクプログラムＰt1を構成する命令ｐpt11〜ｐpt [0013] The external ROM12 of the address add51~add5e, constitute a task program Pt1 instruction ppt11~ppt
11eが記憶されている。 11e are stored. 外部ＲＯＭ１２のアドレスadd61 Address of the external ROM12 add61
〜add6fには、タスクプログラムＰt2を構成する命令ｐp The ～Add6f, to configure task program Pt2 instructions pp
t21〜ｐpt2fが記憶されている。 t21~ppt2f are stored. 外部ＲＯＭ１２のアドレスadd71〜add7gには、タスクプログラムＰt3を構成する命令ｐpt31〜ｐpt3gが記憶されている。 The external ROM12 address Add71～add7g, instruction ppt31~ppt3g to configure task program Pt3 is stored. 外部ＲＯＭ１ External ROM1
２のアドレスadd81〜add8hには、固定データＤを構成するデータｄ11〜ｄ1hが記憶されている。 The second address Add81～add8h, data d11~d1h constituting the fixed data D is stored. 外部ＲＯＭ１２ External ROM12
に記憶されたタスクプログラムＰt1〜Ｐt3及びデータＤ Stored task program Pt1~Pt3 and data D
は、ＣＰＵ２１からのアクセスにより読み出され、ＣＰ It is read by the access from the CPU 21, CP
Ｕ２１に供給される。 It is supplied to the U21.
【００１４】ＲＡＭ１３は、情報処理装置１１での処理の作業用記憶領域として用いられる。 [0014] RAM13 is used as a working storage area of ​​processing at the information processing apparatus 11.
【００１５】図３は本発明の一実施例のＲＡＭのデータ構成図を示す。 [0015] Figure 3 shows a data structure of the RAM of an embodiment of the present invention.
【００１６】ＲＡＭ１３のアドレスadd91〜add9iには、 [0016] The RAM13 of the address add91~add9i,
タスクプログラムＰt1で用いられるデータが記憶されている。 Data used in the task program Pt1 is stored. ＲＡＭ１３のアドレスadd101〜add10jには、タスクプログラムＰt2で用いられるデータが記憶されている。 The RAM13 address Add101～add10j, data used in the task program Pt2 is stored. ＲＡＭ１３のアドレスadd111〜add11iには、タスクプログラムＰt3で用いられるデータが記憶されている。 The RAM13 address Add111～add11i, data used in the task program Pt3 is stored.
ＲＡＭ１３のアドレスadd121〜add12kは、ワーク領域ｗ RAM13 of the address add121~add12k a work area w
として用いられている。 It has been used as.
【００１７】インタフェース部１４は、情報処理装置１ [0017] The interface unit 14, the information processing apparatus 1
１と周辺装置１５とのデータの交換を行う。 To exchange data between the 1 and the peripheral device 15.
【００１８】情報処理装置１１は、例えば、１チップのＬＳＩから構成されており、ＣＰＵ２１、アクセス検出部２２、レベル保持部２３、アクセス制御部２４、アクセス許可設定部２５、内部ＲＯＭ２６を含む構成とされている。 The information processing apparatus 11 is, for example, 1 is composed of a chip of LSI, CPU 21, the access detector 22, the level holding part 23, the access control unit 24, the access permission setting section 25, a configuration including the internal ROM26 It is.
【００１９】ＣＰＵ２１は、演算処理を実行しており、 [0019] The CPU21 is executing the arithmetic processing,
アクセス制御部２４を介してＲＯＭ２６、外部ＲＯＭ１ ROM26 through the access control unit 24, an external ROM1
２、ＲＡＭ１３、周辺装置１５にアクセスし、データの交換が可能とされている。 2, RAM 13, and access to the peripheral device 15, the exchange of data is possible. また、ＣＰＵ２１は、内部Ｒ Further, CPU 21 includes an internal R
ＯＭ２６に記憶された管理プログラム、レベル変更ルーチンＲＡ、ＲＢによりアクセスレベルの変更を管理している。 OM26 the stored control program, the level change routine RA, manages the changes of access levels by RB.
【００２０】図４は本発明の一実施例の内部ＲＯＭのデータ構成図を示す。 [0020] Figure 4 shows a data configuration diagram of an internal ROM of an embodiment of the present invention.
【００２１】内部ＲＯＭ２６のアドレスadd11〜add1aには、レベル変更ルーチンＲＡを構成する命令ｐRA11〜ｐ [0021] The address add11~add1a internal ROM 26, of the level change routine RA instruction pRA11~p
RA1aが記憶されている。 RA1a are stored. 内部ＲＯＭ２６のアドレスadd2 Address of the internal ROM26 add2
1〜add2bには、レベル変更ルーチンＲＢを構成する命令ｐRB11〜ｐRB1bが記憶されている。 The 1～Add2b, instruction pRB11~pRB1b ​​constituting the level change routine RB is stored. 内部ＲＯＭ２６のアドレスadd31〜add3cには、管理プログラムＰＡを構成する命令ｐpa11〜ｐpa1cが記憶されている。 The address add31~add3c internal ROM 26, instruction ppa11~ppa1c constituting the management program PA is stored. 外部ＲＯＭ１ External ROM1
２のアドレスadd41〜add4dには、システムデータＤｓを構成するデータｄｓ11〜ｄｓ1dが記憶されている。 The second address Add41～add4d, data ds11~ds1d are stored constituting the system data Ds. 内部ＲＯＭ２６に記憶されたレベル変更ルーチンＲＡ、レベル変更ルーチンＲＢ、システムデータｄｓは、ＣＰＵ２ Internal ROM26 to the stored level change routine RA, the level change routine RB, system data ds is, CPU 2
１からのアクセス要求により読み出され、ＣＰＵ２１に供給される。 Read by the access request from 1, it is supplied to the CPU 21.
【００２２】ここで、アクセスレベルについて説明する。 [0022] Here, the access level will be described.
【００２３】アクセスレベルは、ＣＰＵ２１から外部Ｒ [0023] The access level, the external R from CPU21
ＯＭ１２、ＲＡＭ１３、周辺装置１５、内部ＲＯＭ２６ OM12, RAM13, peripheral device 15, internal ROM26
にアクセスする際にアクセスを許可する領域を決定するための情報であり、４つのレベルＬ０〜Ｌ3から構成される。 In is information for determining the area to allow access to access, it consists of four levels L0 to L3.
【００２４】図５は本発明の一実施例のアクセスレベルを説明するための図を示す。 [0024] Figure 5 shows a diagram for explaining an access level of an embodiment of the present invention.
【００２５】レベルＬ0は、全てのアドレスへのアクセスを許可するアクセスレベルである。 [0025] The level L0 is an access level to allow access to all of the address.
【００２６】レベルＬ1は、タスクプログラムＰｔ1、タスクプログラムＰｔ1で用いられるタスクデータＤｔ1へのアクセスを許可するレベルである。 The level L1, the task program Pt1, is a level that permits access to the task data Dt1 used in the task program Pt1. レベルＬ2は、タスクプログラムＰｔ2、タスクプログラムＰｔ2で用いられるタスクデータＤｔ2へのアクセスを許可するレベルである。 Level L2, the task program Pt2, is a level that permits access to the task data Dt2 used in the task program Pt2. レベルＬ3は、タスクプログラムＰｔ3、タスクプログラムＰｔ3で用いられるタスクデータＤｔ3へのアクセスを許可するレベルである。 Level L3, the task program Pt3, is a level that permits access to the task data Dt3 used in the task program Pt3. アクセスレベルは、Ｃ Access level, C
ＰＵ２１のプロセス毎に変更可能とされている。 And it is capable of change for each PU21 of the process.
【００２７】このため、ＣＰＵ２１は、プロセス毎にアクセスレベルを変更する処理を実行する。 [0027] Therefore, CPU 21 executes a process of changing the access level for each process. ＣＰＵ２１ CPU21
は、アクセスレベルを下位のアクセスレベルから上位のアクセスレベルに変更する、例えば、アクセスレベルＬ Changes the access level from the lower access level to an upper access level, for example, the access level L
1〜Ｌ3からＬ0に変更する場合には、レベル変更ルーチンＲＡを実行する。 When changing from 1~L3 the L0 performs the level change routine RA. また、ＣＰＵ２１は、アクセスレベルを上位のアクセスレベルから下位のアクセスレベルに変更する、例えば、アクセスレベルＬ0からＬ1〜Ｌ3に変更する場合には、レベル変更ルーチンＲＡを実行する。 Further, CPU 21 changes the access level from the upper access level to the lower access level, for example, when changing from the access level L0 to L1~L3 executes the level change routine RA.
【００２８】ここで、アクセス検出部２２について図面を用いて詳細に説明する。 [0028] Here will be described in detail with reference to the drawings access detection unit 22.
【００２９】図６は本発明の一実施例のアクセス検出部のブロック構成図を示す。 [0029] Figure 6 shows a block diagram of an access detector of the embodiment of the present invention.
【００３０】アクセス検出部２２は、コンパレータ３ [0030] access detection unit 22, the comparator 3
１、３２、ＮＡＮＤゲート３３を含む構成とされていた。 1, 32, has been configured to include a NAND gate 33.
【００３１】コンパレータ３１には、ＣＰＵ２１から第１のアドレスADD１及び第２のアドレスADD２が供給される。 [0031] comparator 31, the first address ADD1 and second address ADD2 are supplied from the CPU 21. 第１のアドレスADD1は、次にアクセスしようとするデータのアドレスである。 First address ADD1 is an address of the next data to be accessed. 第２のアドレスADD2は、アクセス権のレベル変更が行われたデータのアドレスである。 The second address ADD2, the level change of the access is the address of the data was performed. コンパレータ３１は、第１のアドレスADD1と第２のアドレスADD2とが一致する場合「１」を出力し、不一致の場合「０」を出力する。 The comparator 31 outputs the case "1" and the first address ADD1 and second address ADD2 is matched, in the case of disagreement outputs "0".
【００３２】コンパレータ３２には、ＣＰＵ２１からアクセス制御信号及び命令フェッチを示すアクセス制御信号が供給される。 [0032] comparator 32, the access control signal indicating an access control signal and the instruction fetch from the CPU21 is supplied. コンパレータ３２は、アクセス制御信号が命令フェッチを示す場合、「１」を出力し、それ以外のときは、「０」を出力する。 Comparator 32, when the access control signal indicates the instruction fetch, and outputs "1", when otherwise, outputs "0".
【００３３】コンパレータ３１、３２の出力は、ＮＡＮ The output of the comparator 31 and 32, NAN
Ｄゲート３３に供給される。 It is supplied to the D gate 33. ＮＡＮＤゲート３３は、コンパレータ３１の出力とコンパレータ３２の出力とのＮ NAND gate 33, N of the outputs of the comparator 32 of the comparator 31
ＡＮＤ論理を出力する。 And it outputs the AND logic. ＮＡＮＤゲート３３の出力は、 The output of the NAND gate 33,
コンパレータ３１の出力及びコンパレータ３２の出力がともに「１」のときに「０」となり、その他の場合は「１」となる。 "0" when the output of the output and the comparator 32 of the comparator 31 are both "1", otherwise "1".
【００３４】すなわち、ＮＡＮＤゲート３３の出力は、 [0034] That is, the output of NAND gate 33,
次にアクセスするアドレスとレベル変更ルーチンＲＡのアドレスとが一致し、かつ、アクセス制御信号が命令フェッチを示す場合に「０」を出力する。 Then the address of the address and the level change routine RA is coincident to access, and the access control signal outputs "0" when indicating an instruction fetch. ＮＡＮＤゲート３３の出力により特定のデータであるレベル変更ルーチンＲＡのアドレスへのアクセス動作があったことを認識できる。 The output of NAND gate 33 can recognize that an access operation to the address of the level change routine RA is a specific data.
【００３５】アクセス検出部２２の出力は、レベル保持部２３に供給される。 The output of the access detector 22 is supplied to the level holding part 23. レベル保持部２３には、アクセス検出部２２からの出力が「０」になると、アクセスレベルＬ0に設定する。 The level holding part 23, the output from the access detector 22 is "0", it sets the access level L0. すなわち、レベル保持部２３には、 That is, the level holding part 23,
レベル変更ルーチンＲＡが実行されるときにアクセスレベルＬ0が保持される。 Access level L0 is held when the level change routine RA is executed.
【００３６】また、レベル保持部２３には、実行されるタスクプログラムＰt1、Ｐt2、Ｐt3毎に予め設定されたアクセスレベルがレベル変更ルーチンＲＢにより保持される。 Further, the level holding part 23, is held task program Pt1 is executed, Pt2, Pt3 preset access level for each is the level change routine RB. レベル保持部２３に保持されたアクセスレベルは、アクセス制御部２４に供給される。 Access level held at the level holding part 23 is supplied to the access control unit 24.
【００３７】アクセス制御部２４は、レベル保持部２３ The access control unit 24, the level holding part 23
に保持されたアクセスレベルに基づいてＣＰＵ２１からのアクセス要求アドレスへのアクセス制御を行う。 Performing access control to the access request address from the CPU21 on the basis of the access level held in.
【００３８】ここで、アクセス制御部２４について図面を用いて詳細に説明する。 [0038] Here it will be described in detail with reference to the drawings the access control unit 24.
【００３９】図７は本発明の一実施例のアクセス制御部のブロック構成図を示す。 [0039] Figure 7 shows a block diagram of an access controller of an embodiment of the present invention.
【００４０】アクセス制御部２４は、セレクタ４１、コンパレータ４２、制御部４３から構成される。 The access control unit 24, a selector 41, a comparator 42, a control unit 43.
【００４１】セレクタ４１には、アクセス許可設定部２ [0041] to the selector 41, the access permission setting section 2
５から第１〜第２アクセス許可アドレスが供給されるとともに、レベル保持部２３に保持されたアクセスレベルが供給されている。 With the first and second permission address 5 is supplied, the access level held at the level holding part 23 is supplied.
【００４２】ここで、アクセス許可設定部２５について図面を用いて詳細に説明する。 [0042] Here will be described in detail with reference to the drawings the access permission setting section 25.
【００４３】図８は本発明の一実施例のアクセス許可設定部のデータ構成図を示す。 [0043] Figure 8 shows a data structure of the access permission setting section of an embodiment of the present invention.
【００４４】アクセス許可設定部２５には、アクセスレベルＬ1〜Ｌ3毎にアドレスが記憶されている。 [0044] Access permission setting section 25, the address for each access level L1~L3 is stored.
【００４５】セレクタ４１は、レベル保持部２３に保持されたアクセスレベルに対応したアクセスレベルのアクセス許可アドレスを選択してコンパレータ４２に供給する。 [0045] The selector 41 supplies select permission address of the access level corresponding to the access level held at the level holding part 23 to the comparator 42. 例えば、レベル保持部２３にアクセスレベルＬ1が保持されていれば、セレクタ４１はアクセス許可設定部２５からの第１〜第３アクセス許可アドレスＡal1〜Ａa For example, if it is held at the level holding part 23 access level L1 is, first to third permission address from selector 41 access permission setting section 25 Aal1～Aa
l3から第１アクセス許可アドレスＡal1を選択して、コンパレータ４２に供給する。 From l3 selects the first access-permitted address AAL1, supplied to the comparator 42. また、レベル保持部２３にアクセスレベルＬ2が保持されていれば、セレクタ４１ Further, if the access level L2 is held at the level holding part 23, a selector 41
はアクセス許可設定部２５からの第１〜第３アクセス許可アドレスＡal1〜Ａal3から第２アクセス許可アドレスＡal2を選択して、コンパレータ４２に供給する。 From first to third permission address Aal1~Aal3 from the access permission setting section 25 selects the second permission address AAL2, and supplies to the comparator 42. さらに、レベル保持部２３にアクセスレベルＬ3が保持されていれば、セレクタ４１はアクセス許可設定部２５からの第１〜第３アクセス許可アドレスＡal1〜Ａal3から第３アクセス許可アドレスＡal3を選択して、コンパレータ４２に供給する。 Further, if it is held access level L3 to the level holding part 23, the selector 41 selects the third permissions address Aal3 from the first to third permission address Aal1~Aal3 from the access permission setting section 25, It is supplied to the comparator 42.
【００４６】コンパレータ４２は、ＣＰＵ２１からのアドレスとセレクタ４１からのアドレスとを比較して、両方のアドレスが一致したときに許可を示す「０」を出力し、両方のアドレスが不一致のときには不許可を示す「１」を出力する。 The comparator 42 compares the address from the address selector 41 from the CPU 21, indicating the allowed when both addresses coincide outputs "0", not permitted when both addresses do not match the show outputs "1". コンパレータ４２の出力は、制御部４３に供給される。 The output of the comparator 42 is supplied to the control unit 43.
【００４７】制御部４３には、一端にＣＰＵ２１のアドレス線、データ線、アクセス制御線が接続され、他端に外部ＲＯＭ１２、ＲＡＭ１３、インタフェース部１４、 [0047] The controller 43, CPU 21 of the address lines at one end, the data lines, access control line is connected, the external ROM12 at the other end, RAM 13, interface unit 14,
レベル保持部２３、アクセス許可設定部２５、内部ＲＯ Level holding part 23, the access permission setting section 25, an internal RO
Ｍ２６に接続されたバス側のアドレス線、データ線、アクセス制御線が接続されている。 A bus connected to the side of the address lines to M26, the data lines, access control line is connected. 制御部４３は、コンパレータ４２の出力に基づいてＣＰＵ２１側のアドレス線、データ線、アクセス制御線とバス側のアドレス線、 Control unit 43, CPU 21 side of the address lines on the basis of the output of the comparator 42, the data lines, access control line and the bus side of the address lines,
データ線、アクセス制御線とでのデータ及び信号の交換を制御する。 Data lines, and controls the exchange of data and signals between the access control line.
【００４８】例えば、制御部４３はコンパレータ４２から許可を示す「０」が供給されると、ＣＰＵ２１側のアドレス線、データ線、アクセス制御線とバス側のアドレス線、データ線、アクセス制御線とでデータ及び信号の交換を可能とする。 [0048] For example, the control unit 43 is supplied with "0" indicating the permission from the comparator 42, CPU 21 side of the address lines, data lines, access control line and the bus side of the address lines, data lines, and access control line in allowing the exchange of data and signals. また、制御部４３は、コンパレータ４２から不許可を示す「１」が供給されると、ＣＰＵ２ The control unit 43 indicates the non-permission from the comparator 42 when "1" is supplied, CPU 2
１側のアドレス線、データ線、アクセス制御線とバス側のアドレス線、データ線、アクセス制御線とでデータ及び信号の交換を不可能とする。 1 side of the address lines, data lines, access control line and the bus side of the address lines, data lines, and not the exchange of data and signals between the access control line.
【００４９】なお、レベル保持部２３にアクセスレベルＬ0が保持されている場合には、セレクタ４１はＣＰＵ [0049] In the case where the access level L0 to the level holding part 23 is held, the selector 41 CPU
２１から供給されるすべてのアドレスでコンパレータ４ 21 comparator 4 at all address supplied from the
２の出力が許可を示す「０」になるようなアドレスを出力する。 The output of the 2 outputs the address such that the "0" indicating the permission.
【００５０】制御部４３でＣＰＵ２１側とバス側とでのアドレス、データ、アクセス制御信号の交換を制御することによりＣＰＵ２１から外部ＲＯＭ１２、ＲＡＭ１ The address of the control unit 43 in the CPU21 side and the bus side, data, external ROM12 from CPU21 by controlling the exchange of access control signals, RAM 1
３、インタフェース部１４、レベル保持部２３、アクセス許可設定部２５、内部ＲＯＭ２６へのアクセスを制御することができる。 3, the interface unit 14, the level holding part 23, the access permission setting section 25 can control the access to the internal ROM 26. 例えば、レベル保持部２３にアクセスレベルＬ１が保持されているときには、第１アクセス許可アドレスＡad1と一致するアドレス、すなわち、第１タスクプログラムＰt1、第１タスクデータＤt1にのみアクセス可能であり、第２タスクプログラムＰt2、第２ For example, when the access level L1 to the level holding part 23 is held, the address that matches the first access permission address aadl, i.e., the first task program Pt1, is accessible only to the first task data Dt1, the second task program Pt2, the second
タスクデータＤt2、及び第３タスクプログラムＰt3、第３タスクデータＤt3へはアクセスできない。 Task data Dt2, and the third task program Pt3, is not accessible to third task data Dt3. また、レベル保持部２３にアクセスレベルＬ2が保持されているときには、第２アクセス許可アドレスＡad2と一致するアドレス、すなわち、第２タスクプログラムＰt2、第２タスクデータＤt2にのみアクセス可能であり、第１タスクプログラムＰt1、第１タスクデータＤt1及び第３タスクプログラムＰt3、第３タスクデータＤt3へはアクセスできない。 Further, when the access level L2 of the level holding part 23 is held, the address that matches the second access permission address Aad2, i.e., the second task program Pt2, is only possible to access the second task data Dt2, the first task program Pt1, the first task data Dt1 and the third task program Pt3, is not accessible to third task data Dt3. さらに、レベル保持部２３にアクセスレベルＬ Furthermore, access to the level holding part 23 level L
3が保持されているときには、第３アクセス許可アドレスＡad3と一致するアドレス、すなわち、第３タスクプログラムＰt3、第３タスクデータＤt3にのみアクセス可能であり、第１タスクプログラムＰt1、第１タスクデータＤt1及び第２タスクプログラムＰt2、第２タスクデータＤt2へはアクセスできない。 When 3 is held, the address that matches the third permissions address Aad3, i.e., the third task program Pt3, is accessible only to the third task data Dt3, first task program Pt1, the first task data Dt1 and second task program Pt2, is not accessible to the second task data Dt2.
【００５１】次にＣＰＵ２１の動作を説明する。 [0051] Next, describing the operation of the CPU21.
【００５２】図９は本発明の一実施例の管理プログラムの処理フローチャートを示す。 [0052] Figure 9 is a flowchart of a process performed by the management program of an embodiment of the present invention.
【００５３】ＣＰＵ２１は、ステップＳ１−１でプログラムの実行を管理するための管理処理を行なっている。 [0053] CPU21 is performed management process for managing the execution of the program at step S1-1.
管理処理は全体を統括管理するため、そのアクセスレベルは全てにデバイスにアクセス可能なアクセスレベルＡ Because management process for supervising overall, the level of access to all accessible devices in access levels A
Ｌ0に設定されている。 It is set to L0.
【００５４】ステップＳ１−２で他のプログラム、例えば、第１タスクプログラムＰt1の実行要求があると、ステップＳ１−３でレベル変更ルーチンＲＢが実行される。 [0054] Other programs at step S1-2, for example, when there is a request for execution of the first task program Pt1, the level change routine RB is executed in step S1-3.
【００５５】レベル変更ルーチンＲＢは、アクセスレベルを管理処理に設定されたアクセスレベルＡＬ0から第１タスクプログラムＰt1に予め設定されたアクセスレベルＡＬ1に変更する、すなわち、上位のアクセスレベルから下位のアクセスレベルに変更するための処理である。 [0055] Level change routine RB is changed from access level AL0 which is set the access level to the management process on the access level AL1 which is previously set in the first task program Pt1, i.e., a lower access level from the upper access level it is a process to change to.
【００５６】図１０は本発明の一実施例のレベル変更ルーチンの処理フローチャートを示す。 [0056] Figure 10 is a flowchart of a process performed by the level change routine of the embodiment of the present invention.
【００５７】ＣＰＵ２１は、ステップＳ２−１でレベル保持部２３にアクセスし、ステップＳ２−２で他のプログラムに予め設定されたアクセスレベルをアクセスレベル保持部２３にライトする。 [0057] CPU21 accesses the level holding part 23 in step S2-1, to write an access level that is pre-set to another program in step S2-2 to the access level holding part 23. 第１タスクプログラムＰt1 The first task program Pt1
の場合、レベル保持部２３にアクセスレベルＡＬ1を保持する。 For, holding the access level AL1 the level holding part 23.
【００５８】以上によりアクセスレベルがレベルＡＬ0 [0058] Thus the access level is level AL0
からＡＬ1に変更される。 It is changed to AL1 from.
【００５９】図９に戻って説明を続ける。 [0059] Referring back to FIG.
【００６０】ステップＳ１−４でレベル変更ルーチンＲ [0060] level change routine in step S1-4 R
Ｂが終了すると、ステップＳ１−５で他のプログラム、 When B is completed, another program in step S1-5,
すなわち、第１タスクプログラムＰt1を実行する。 That is, to perform the first task program Pt1. このとき、第１タスクプログラムＰｔ1は、アクセスレベルＡＬ1でデバイスにアクセス可能となる。 The first task program Pt1 is made possible to access the device at the access level AL1. すなわち、第１タスクプログラムＰｔ1は、内部ＲＯＭ２６のレベル変更ルーチンＲＡ、ＲＢ、外部ＲＯＭ１２の第１タスクプログラムＰt1及びデータＤ、ＲＡＭ１３の第１タスクデータＤt1及びワーク領域ｗにのみアクセス可能となる。 That is, the first task program Pt1, the level change routine RA internal ROM 26, RB, only allows access to the first task data Dt1 and the work area w of the first task program Pt1 and the data D, RAM 13 of the external ROM 12.
【００６１】ステップＳ１−６で他のプログラムが終了すると、ステップＳ１−７でレベル変更ルーチンＲＡが実行される。 [0061] If another program in step S1-6 is completed, the level change routine RA is executed in step S1-7. レベル変更ルーチンＲＡは、他のプログラムのアクセスレベルを管理プログラムのアクセスレベルＬ0に変更するプログラムである。 Level change routine RA is a program to change the access level of the other program to the access level L0 of the manager. すなわち、上位のアクセスレベルから下位のアクセスレベルにアクセスレベルを変更するプログラムである。 That is, a program for changing the access level from the upper access level to the lower access level.
【００６２】図１１は本発明の一実施例のレベル変更ルーチンの処理フローチャートを示す。 [0062] Figure 11 is a flowchart of a process performed by the level change routine of the embodiment of the present invention.
【００６３】レベル変更ルーチンＲＡが実行されると、 [0063] When the level change routine RA is executed,
ＣＰＵ２１はレベル変更ルーチンのアドレスをコンパレータ３１に供給する。 CPU21 supplies the address of the level change routine to the comparator 31. また、ＣＰＵ２１は命令フェッチを示すアクセス制御信号をコンパレータ３２に供給する。 Further, CPU 21 supplies an access control signal indicating the instruction fetch to the comparator 32.
【００６４】コンパレータ３２は、アクセス制御信号が命令フェッチを示すと、出力が「１」になる。 [0064] The comparator 32, the access control signal indicates the instruction fetch, the output becomes "1".
【００６５】また、コンパレータ３１は、アクセスするアドレスが予め設定されたレベル変更ルーチンＲＡのアドレスと一致すると出力が「１」になる。 [0065] The comparator 31 outputs an address to be accessed coincides with an address of a preset level change routine RA is "1". ＮＡＮＤゲート３３は、コンパレータ３１、３２の出力がともに「１」になると、出力を「０」にする。 NAND gate 33, the output of the comparator 31, 32 is both "1", the output to "0". ＮＡＮＤゲート３３の出力が「０」になると、レベル保持部２３に保持されるアクセスレベルがＡＬ0になる。 When the output of NAND gate 33 becomes "0", the access level held at the level holding part 23 becomes AL0. レベル保持部２ Level holding unit 2
３に保持されるアクセスレベルがＡＬ0になると、アクセス制御部２４はすべてのデバイスへのアクセスを許可とする。 When the access level held in the 3 becomes AL0, the access control unit 24 to allow access to all devices.
【００６６】アクセス制御部２４により全てのデバイスへのアクセスが可能になり、これにより、ステップＳ１ [0066] allowing access to all devices by the access control unit 24, thereby, step S1
−８でレベル変更ルーチンＲＡが終了する。 Level change routine RA is terminated at -8. ステップＳ Step S
１−８でレベル変更ルーチンＲＡが終了すると、ステップＳ１−１に戻って管理処理が実行される。 When the level change routine RA is terminated in 1-8, the management process is executed returns to step S1-1.
【００６７】このように、本実施例では、第１〜第３タスクプログラムＰt1〜Ｐt3を実行する場合には、必ず管理プログラム及びレベル変更ルーチンＲＡ、ＲＢが実行され、アクセスレベルが変更されることになる。 [0067] Thus, in the present embodiment, when performing the first to third task program Pt1~Pt3 is always management program and the level change routine RA, RB is executed, the access level is changed become. よって、アクセスレベルを簡単に書き換えて管理プログラムを書き換えたり、悪質なコードを管理プログラムに侵入させることはできない。 Thus, to rewrite the management program easily rewrite the access level can not be entering the malicious code to the management program.
【００６８】本実施例は、特権レベルであるアクセスレベルＬ0への変更は特定のルーチンであるレベル変更ルーチンを通る必要があるため、他のレベルでのタスクの実行は不可能となる。 [0068] this embodiment, since changes to the access level L0 is a privilege level that needs to pass through the level change routine is a particular routine, execution of the task in other levels becomes impossible. 各タスクが与えられたレベル以外をとらないことを保証することにより、アクセス許可領域以外の領域のデータの破壊やリークがないことが保証でき、また高いセキュリティが実現される。 By ensuring that not take level other than that each task is given, can guarantee that there is no destruction or leakage of the data area other than the access permission area, also a high security is realized.
【００６９】なお、上記実施例は、下記に示す付記の内容を含むものである。 [0069] The above examples are intended to include the contents of the attached claims below.
【００７０】（付記１） プロセス毎にアクセスレベルが変更可能とされた情報処理装置において、前記処理部からの所定のアドレスへのアクセスを検出するアクセス検出部と、前記アクセス検出部で前記所定のアドレスへのアクセスが検出されたときには、前記所定のアドレスのアクセスレベルを変更可能とするアクセス部とを有することを特徴とする情報処理装置。 [0070] (Note 1) An information processing apparatus access level is changeable for each process, and the access detecting section for detecting access to a predetermined address from the processing unit, said predetermined by the access detection unit when the access to the address is detected, the information processing apparatus characterized by comprising an access portion that allows changing the predetermined address of the access level.
【００７１】（付記２） 前記アクセス部は、前記アクセス検出部により所定のアドレスへのアクセスが検出されたときに、前記所定のアドレスに対して予め保持されたアクセスレベルを出力するレベル保持部と、前記アクセスレベル毎のアクセス許可アドレスが設定されたアクセス許可設定部と、前記レベル保持部からのアクセスレベルに応じたアクセス許可アドレスを前記アクセス許可設定部から選択し、前記アクセス先アドレスが前記アクセス許可アドレスのときに、アクセスを許可するアクセス制御部とを有することを特徴とする付記１記載の情報処理装置。 [0071] (Note 2) the access unit, when the access to a predetermined address is detected by the access detecting part, and a level holding part outputting an access level held in advance to said predetermined address an access permission setting section permissions address of the access level for each is set, the permissions address corresponding to the access level from the level holding unit selected from the access permission setting section, the access address is the access when the permitted address, the information processing apparatus according to note 1, wherein the and an access control unit to permit access.
【００７２】（付記３） 前記アクセス検出部は、アクセス先アドレスと予め設定された特定アドレスとの一致／不一致を検出する第１の比較部と、アクセス制御信号が命令フェッチを示すかどうかを検出する第２の比較部と、前記第１の比較部の検出結果及び前記第２の比較部の検出結果がともに一致したことを検出する一致検出部とを有することを特徴とする付記１又は２記載の情報処理装置。 [0072] (Supplementary Note 3) The access detection unit includes a first comparator for detecting a match / mismatch between the predetermined specific address and an access destination address, the access control signal whether indicating the instruction fetch detection a second comparison unit for, appended 1 or 2; and a coincidence detection unit for detecting that the detection result of the detection result of the first comparison unit and the second comparing unit are both consistent the information processing apparatus according.
【００７３】（付記４） 前記アクセス制御部は、アクセス許可アドレスを前記アクセスレベルに応じて選択する選択部と、前記選択部で選択された前記アクセス許可アドレスとアクセス先のアドレスとを比較する第３の比較部と、前記第３の比較部の比較結果、前記アクセス許可アドレスとアクセス先のアドレスとが一致したときに、前記処理部によるアクセスを可能とする制御部とを有することを特徴とする付記１乃至３のいずれか一項記載の情報処理装置。 [0073] (Supplementary Note 4) The access control unit first compares a selection unit for selecting in accordance with access permission address to the access level, and the access permission address and the address of the access destination selected by the selecting section 3 a comparison of the third comparison unit comparing the result of, when the address of the access-permitted address and access destination matches a feature in that a control unit for enabling access by said processing unit the information processing apparatus according to any one claim of appendices 1 to 3.
【００７４】（付記５） アクセス先アドレスが限定された第１のアクセスレベルからアクセス先アドレスが制限されない第２のアクセスレベルへの変更時に前記アクセス検出部の検出結果により前記アクセスレベルを制御することを特徴とする付記１乃至４のいずれか一項記載の情報処理装置。 [0074] (Supplementary Note 5) The first of the access detection unit of the detection result when changing from the access level to the second level of access the access destination address is not limited to access address has been limited to control the access level the information processing apparatus according to any one claim of appendices 1 to 4, characterized in.
【００７５】（付記６） 前記第２のアクセスレベルから前記第１のアクセスレベルへの変更時には、前記処理部により前記レベル保持部に保持されたアクセスレベルを前記第１のアクセスレベルに書き換えることを特徴とする付記１乃至５のいずれか一項記載の情報処理装置。 [0075] The During (Supplementary Note 6) changes from the second level of access to the first access level, to rewrite the access level held in the level hold unit by the processing unit to the first access level the information processing apparatus according to any one claim of appendices 1 to 5, characterized.
【００７６】（付記７） プロセス毎にアクセスレベルが変更可能とされた情報処理装置のアクセスレベル制御方法において、前記処理部からの所定のアドレスへのアクセスを検出し、前記所定のアドレスへのアクセスが検出されたときに、前記所定のアドレスのアクセスレベルを変更可能とすることを特徴とするアクセスレベル制御方法。 [0076] (Supplementary Note 7) In access level control method for an information processing apparatus access level is changeable for each process to detect access to a predetermined address from the processing unit, access to said predetermined address There when detected, the access level control method which is characterized in that a can change the access level of the predetermined address.
【００７７】（付記８） 特定の命令フェッチを検出したときに、前記アクセスレベルを変更可能とすることを特徴とする請求項７記載のアクセスレベル制御方法。 [0077] (Supplementary Note 8) when it detects a specific instruction fetch, access level control method according to claim 7, wherein the enabling changing the access level. 含むことを特徴とする付記７記載のアクセスレベル制御方法。 Access level control method according to Supplementary Note 7, wherein it contains.
【００７８】（付記９） アクセス先のアドレスと予め設定された特定アドレスとが一致したときに前記アクセスレベルを変更可能とすることを特徴とする付記７又は８記載のアクセスレベル制御方法。 [0078] (Supplementary Note 9) The Supplementary Note 7 or 8 access level control method according to, characterized in that the can change the access level when the access destination address and predetermined specific addresses match.
【００７９】（付記１０） 前記アクセス先のアドレスが予め設定されたアクセス許可アドレスと一致したときに、前記アクセス先アドレスへのアクセスを可能としたことを特徴とする付記７乃至９のいずれか一項記載のアクセスレベル制御方法。 [0079] (Supplementary Note 10) when said access destination address matches a preset access permission address, any one of Appendices 7 to 9, characterized in that to allow access to the access destination address access level control method claim wherein.
【００８０】（付記１１） アクセス先アドレスが限定された第１のアクセスレベルからアクセス先アドレスが制限されない第２のアクセスレベルへの変更時に、前記アクセスレベルの変更を制限することを特徴とする付記７乃至１０のいずれか一項記載のアクセスレベル制御方法。 [0080] when (Supplementary Note 11) changes from a first access level access address has been limited to a second level of access the access destination address is not limited, and limits a change in the access level note access level control method according to any one claim of 7 to 10.
【００８１】（付記１２） アクセス先アドレスが制限されない第２のアクセスレベルからアクセス先アドレスが限定された第１のアクセスレベルへの変更時には、前記アクセスレベルの変更を可能とすることを特徴とする請求項７乃至１１のいずれか一項記載のアクセスレベル制御方法。 [0081] At the time (Supplementary Note 12) changes from the second level of access the access destination address is not limited to the first access level access destination address is limited, characterized by allowing a change in the access level access level control method of any one of claims 7 to 11.
【発明の効果】上述の如く、本発明によれば、処理部からの所定のアドレスへのアクセスを検出し、所定のアドレスへのアクセスが検出されたときに、所定のアドレスのアクセスレベルを変更可能とすることにより、特権タスク以外でのレベル変更を制限させる。 [Effect of the Invention] As described above, according to the present invention, to detect the access to a predetermined address from the processing unit, when the access to a predetermined address is detected, changes the predetermined address of the access level by enabling, thereby limiting the level changes other than the privileged task. レベル変更を制限することで、各タスクでのバグや故意による許可されないメモリの破壊または情報の吸出しを防ぎ、高いセキュリティレベルを実現できる。 Limiting the level changes, to prevent suction of destruction or information in the memory is not allowed due to a bug or deliberate each task can be realized a high security level.
【図２】本発明の一実施例の外部ＲＯＭのデータ構成図である。 2 is a data configuration diagram of an external ROM in one embodiment of the present invention.
【図３】本発明の一実施例のＲＡＭのデータ構成図である。 3 is a data configuration diagram of a RAM of an embodiment of the present invention.
【図４】本発明の一実施例の内部ＲＯＭのデータ構成図である。 4 is a data configuration diagram of an internal ROM of an embodiment of the present invention.
【図５】本発明の一実施例のアクセスレベルを説明するための図である。 Is a diagram for explaining an access level of an embodiment of the present invention; FIG.
【図６】本発明の一実施例のアクセス検出部のブロック構成図である。 6 is a block diagram of an access detector of the embodiment of the present invention.
【図７】本発明の一実施例のアクセス制御部のブロック構成図である。 7 is a block diagram of an access controller of an embodiment of the present invention.
【図８】本発明の一実施例のアクセス許可設定部のデータ構成図である。 8 is a data configuration diagram of an access permission setting section of an embodiment of the present invention.
【図９】本発明の一実施例の管理プログラムの処理フローチャートである。 9 is a flowchart of a management program according to an embodiment of the present invention.
【図１０】本発明の一実施例のレベル変更ルーチンの処理フローチャートである。 10 is a flowchart of the level change routine of the embodiment of the present invention.
【図１１】本発明の一実施例のレベル変更ルーチンの処理フローチャートである。 11 is a flowchart of the level change routine of the embodiment of the present invention.
１ 情報処理システム １１ 情報処理装置 １２ 外部ＲＯＭ １３ ＲＡＭ １４ インタフェース部 １５ 周辺装置 ２１ ＣＰＵ ２２ アクセス検出部 ２３ レベル保持部 ２４ アクセス制御部 ２５ アクセス許可設定部 ２６ 内部ＲＯＭ ３１、３２、４２ コンパレータ ３３ ＮＡＮＤゲート ４１ セレクタ ４３ 制御部 1 processing system 11 information processing device 12 outside ROM 13 RAM 14 interface unit 15 peripherals 21 CPU 22 access detection unit 23 level holding unit 24 the access controller 25 access permission setting unit 26 inside ROM 31,32,42 comparator 33 NAND gates 41 selector 43 control unit
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【請求項１】 プロセス毎にアクセスレベルが変更可能とされた情報処理装置において、 前記処理部からの所定のアドレスへのアクセスを検出するアクセス検出部と、 前記アクセス検出部で前記所定のアドレスへのアクセスが検出されたときには、アクセスレベルを変更可能とするアクセス部とを有することを特徴とする情報処理装置。 1. A data processing apparatus access level is changeable for each process, and the access detecting section for detecting access to a predetermined address from the processing unit, to the prescribed address by the access detection unit when access is detected, the information processing apparatus characterized by comprising an access unit for enabling change the access level.
【請求項２】 前記アクセス部は、前記アクセス検出部により所定のアドレスへのアクセスが検出されたときに、前記所定のアドレスに対して予め保持されたアクセスレベルを出力するレベル保持部と、 前記アクセスレベル毎のアクセス許可アドレスが設定されたアクセス許可設定部と、 前記レベル保持部からのアクセスレベルに応じたアクセス許可アドレスを前記アクセス許可設定部から選択し、 Wherein said access unit, when the access to a predetermined address is detected by the access detecting part, and a level holding part outputting an access level held in advance with respect to the predetermined address, the select an access permission setting section permissions address of the access level for each is set, the permissions address corresponding to the access level from the level holding part from the access permission setting section,
前記アクセス先アドレスが前記アクセス許可アドレスのときに、アクセスを許可するアクセス制御部とを有することを特徴とする請求項１記載の情報処理装置。 Wherein when the access destination address of the access-permitted address, the information processing apparatus according to claim 1, characterized in that it comprises an access control unit to permit access.
【請求項３】 前記アクセス検出部は、アクセス先アドレスと予め設定された特定アドレスとの一致／不一致を検出する第１の比較部と、 アクセス制御信号が命令フェッチを示すかどうかを検出する第２の比較部と、 前記第１の比較部の検出結果及び前記第２の比較部の検出結果がともに一致したことを検出する一致検出部とを有することを特徴とする請求項１又は２記載の情報処理装置。 Wherein the access detecting part includes a first and a first comparator for detecting a match / mismatch between the predetermined specific address and an access destination address, the access control signal to detect whether indicating the instruction fetch and second comparison unit, according to claim 1 or 2; and a coincidence detection unit for detecting that the detection result of the detection result of the first comparison unit and the second comparing unit are both consistent the information processing apparatus.
【請求項４】 前記アクセス制御部は、アクセス許可アドレスを前記アクセスレベルに応じて選択する選択部と、 前記選択部で選択された前記アクセス許可アドレスとアクセス先のアドレスとを比較する第３の比較部と、 前記第３の比較部の比較結果、前記アクセス許可アドレスとアクセス先のアドレスとが一致したときに、前記処理部によるアクセスを可能とする制御部とを有することを特徴とする請求項１乃至３のいずれか一項記載の情報処理装置。 Wherein said access control unit accesses a selecting unit permission address selected depending on the access level, a third for comparing the access permission address and the address of the access destination selected by the selecting section a comparing unit, the third comparison portion comparing a result of, when the address of the access-permitted address and access destination matches, claims, characterized in that a control unit for enabling access by said processing unit the information processing apparatus according to any one claim of claim 1 to 3.
【請求項５】 アクセス先アドレスが限定された第１のアクセスレベルからアクセス先アドレスが制限されない第２のアクセスレベルへの変更時に前記アクセス検出部の検出結果により前記アクセスレベルを制御することを特徴とする請求項１乃至４のいずれか一項記載の情報処理装置。 5. wherein the controller controls the access level detection result of the access detection unit when changing from the first access level access address has been limited to a second level of access the access destination address is not limited to an information processing apparatus according to any one of claims 1 to 4.
【請求項６】 前記第２のアクセスレベルから前記第１ Wherein said from said second access level first
のアクセスレベルへの変更時には、前記処理部により前記レベル保持部に保持されたアクセスレベルを前記第１ Of the time change to the access level, the processing unit the level holding part and the first access level held in the
のアクセスレベルに書き換えることを特徴とする請求項１乃至５のいずれか一項記載の情報処理装置。 The information processing apparatus according to any one of claims 1 to 5, wherein the rewriting of the access level.
【請求項７】 プロセス毎にアクセスレベルが変更可能とされた情報処理装置のアクセスレベル制御方法において、 前記処理部からの所定のアドレスへのアクセスを検出し、 前記所定のアドレスへのアクセスが検出されたときに、 7. The access level control method for an information processing apparatus access level is changeable for each process to detect access to a predetermined address from the processing unit, the access to a predetermined address is detected when it is,
アクセスレベルを変更可能とすることを特徴とするアクセスレベル制御方法。 Access level control method characterized by enabling change the access level.
【請求項８】 特定の命令フェッチを検出したときに、 When 8. encounters certain instruction fetch,
前記アクセスレベルを変更可能とすることを特徴とする請求項７記載のアクセスレベル制御方法。 Access level control method according to claim 7, wherein the enabling changing the access level. 含むことを特徴とする請求項７記載のアクセスレベル制御方法。 Access level control method according to claim 7, wherein it contains.
【請求項９】 アクセス先のアドレスと予め設定された特定アドレスとが一致したときに前記アクセスレベルを変更可能とすることを特徴とする請求項７又は８記載のアクセスレベル制御方法。 Wherein said access level control method according to claim 7 or 8, wherein the to allow change the access level when a preset specific address and an access destination addresses match.
【請求項１０】 前記アクセス先のアドレスが予め設定されたアクセス許可アドレスと一致したときに、前記アクセス先アドレスへのアクセスを可能としたことを特徴とする請求項７乃至９のいずれか一項記載のアクセスレベル制御方法。 When wherein said access destination address matches a preset access permission address, any one of claims 7 to 9, characterized in that to allow access to the access destination address access level control method according.
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