Source: https://patents.google.com/patent/JPH0613610A/en
Timestamp: 2019-07-23 08:44:38
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JPH0613610A - Insulated gate type semiconductor device and its manufacturing method - Google Patents
Insulated gate type semiconductor device and its manufacturing method
JPH0613610A
JPH0613610A JP5103515A JP10351593A JPH0613610A JP H0613610 A JPH0613610 A JP H0613610A JP 5103515 A JP5103515 A JP 5103515A JP 10351593 A JP10351593 A JP 10351593A JP H0613610 A JPH0613610 A JP H0613610A
JP5103515A
JP3556241B2 (en
1992-04-06 Priority to JP4-113027 priority Critical
1992-04-06 Priority to JP11302792 priority
1993-04-05 Application filed by Semiconductor Energy Lab Co Ltd, 株式会社半導体エネルギー研究所 filed Critical Semiconductor Energy Lab Co Ltd
1993-04-05 Priority to JP10351593A priority patent/JP3556241B2/en
1994-01-21 Publication of JPH0613610A publication Critical patent/JPH0613610A/en
2004-08-18 Publication of JP3556241B2 publication Critical patent/JP3556241B2/en
PURPOSE:To prevent the migration of movable ions into a gate electrode and the chanme region by forming a nitride silicon film between the gate electrode and the channel region. CONSTITUTION:A nitride silicon film 102 is formed on a substrate 101 on N-O glass by a plasma CVD method, and further a silicon oxide film 103 for a substrate is formed by sputtering, and an amorphous silicon coating is formed thereon and annealed in an atmosphere of nitrogen and crystallized. And then a patterning is performed to form an island-like semiconductor region 104 (for N channel TFT use) and 105 (for P channel TFT use). Further, an oxide silicon is sputtered in an atmosphere of oxygen to accumulate a gate oxide film 106 and then to accumulate a nitride silicon film 107. And then an aluminum coating is formed and a gate electrode wirings 108 to 111 are formed by patterning. A nitride silicon coating has a blocking effect on movable ions of sodium and the like, so that the migration of the movable ions into a gate electrode and a channel region may be prevented.
【産業上の利用分野】本発明は、絶縁ゲイト型半導体装置、特に薄膜状の絶縁ゲイト型電界効果トランジスタ（ＴＦＴ）の構造およびその作製方法に関するものである。 The present invention relates to relates to a structure and a manufacturing method of insulated gate semiconductor device, in particular a thin-film insulated gate field effect transistor (TFT).
【従来の技術】近年、薄膜状絶縁ゲイト型電界効果トランジスタ（ＴＦＴ）が盛んに研究されている。 In recent years, a thin film insulated gate field effect transistor (TFT) has been actively studied. 例えば、 For example,
本発明人等の発明である特願平４−３０２２０や同４− Japanese Patent Application No. 4-30220 and the same is the invention of the inventors of the present invention people 4-
３８６３７には、ゲイト電極として、アルミニウムやチタン、クロム、タンタル、シリコンを使用し、その周囲を陽極酸化法によって形成した酸化アルミニウムで覆い、よって、ソース／ドレインとゲイト電極の重なりを無くし、むしろオフセット状態とし、また、ソース／ドレイン領域をレーザーアニールによって再結晶化せしめる作製方法およびＴＦＴが記述されている。 The 38637, as a gate electrode, using aluminum, titanium, chromium, tantalum, silicon, covering the periphery thereof with aluminum oxide formed by anodic oxidation, thus eliminating the overlapping of the source / drain and the gate electrode, but rather offset a state, also making and TFT allowed to recrystallization by laser annealing source / drain regions is described.
【０００３】このようなＴＦＴは、従来のオフセットを有しないシリコンゲイトＴＦＴやタンタルやクロムのような高融点金属をゲイト電極とし、熱アニールによって活性化したＴＦＴに比較して優れた特性を示した。 Such a TFT is a refractory metal such as silicon having no conventional offset gate TFT, tantalum or chromium as a gate electrode, it exhibited superior properties compared to the TFT activated by thermal annealing . しかしながら、その特性を再現性よく得ることは困難であった。 However, it has been difficult to obtain good reproducibility the properties.
【０００４】原因の１つは、外部からのナトリウム等の可動イオンの侵入によるものであった。 [0004] One cause was due to penetration of mobile ions such as sodium from the outside. 特にアルミニウム等の金属材料からなるゲイト電極の形成（スパッタ法や電子ビーム蒸着法が使用される）やその後の陽極酸化の際に、外部からナトリウムが侵入する危険があったためである。 Particularly during the formation of the gate electrode made of a metal material such as aluminum (sputtering or electron beam evaporation is used) and subsequent anodic oxidation is because sodium from the outside there is a risk of penetration. 特にスパッタ法では、ナトリウムの汚染が大きかった。 In particular sputtering, contamination of sodium was large. しかしながら、スパッタ法は電子ビーム蒸着法よりも量産性に優れた方法であるので、コスト削減のためにはぜひとも使用することが望まれた方法であった。 However, the sputtering method because it is the method excellent in mass productivity than the electron beam evaporation method, was desperately method be used is desired to reduce costs.
【０００５】ナトリウムは、リンガラス等によってブロッキングされ、また、ゲッタリングされることが知られていた。 [0005] Sodium is blocked by phosphorylation glass, also has been known to be gettered. したがって、ゲイト絶縁膜をリンガラスで形成することが一般にはおこなわれていた。 Therefore, it is generally been carried out to form a gate insulating film with phosphorus glass. しかしながら、 However,
リンガラスを上記の特許の目的とする低温で作製することは困難であった。 The phosphorus glass was difficult to produce at a low temperature for the purpose of the above patents. また、リンガラスをこのような低温で作製しようとすれば、酸化珪素のゲイト絶縁膜に、例えばイオンドーピング法によって注入すると、ゲイト絶縁膜中に多くの欠陥が生じ、かえって、ＴＦＴの特性を劣化させてしまうことがあった。 Further, when the phosphorus glass trying manufactured in such a low temperature, the gate insulating film of silicon oxide, for example, when injected by the ion doping method, a number of defects caused in the gate insulating film, rather, deteriorates the characteristics of the TFT there was that would not be.
【０００６】さらに、陽極酸化は１００〜３００Ｖもの高電圧を必要とし、ゲイト絶縁膜の破壊が懸念される。 Furthermore, the anodic oxidation requires 100~300V as high voltage breakdown of the gate insulating film is concerned.
すなわち、上記特許に示された技術範囲では、半導体被膜の上にゲイト絶縁膜が形成され、その上にゲイト電極が存在するのであるが、陽極酸化時には、正に帯電したゲイト電極と浮遊状態の半導体被膜の間に電圧が生じ、 That is, in the technical scope indicated in the above patent, the gate insulating film is formed on the semiconductor film, but than it exists gate electrode thereon, during the anodic oxidation, in suspension with positively charged gate electrodes voltage generated between the semiconductor film,
ゲイト電極上の陽極酸化膜が厚くなって、ゲイト電極と電解溶液間の抵抗が大きくなるにつれ、ゲイト電極からゲイト絶縁膜、半導体被膜を介して電解溶液に流れる電流が増加する。 Thicker anodic oxide film on the gate electrode, as the resistance between the gate electrode electrolytic solution is increased, the gate insulating film, the current flowing through the electrolyte solution through the semiconductor film increases from the gate electrode. そして、この電流のためにゲイト電極が破壊されてしまうことがある。 And, there may be a gate electrode is destroyed for this current.
【発明が解決しようとする課題】本発明は、このような現状を鑑みてなされたものである。 [0008] The present invention has been made in view of such a situation. すなわち、本発明は外部からの可動イオンの侵入を防ぎ、さらに、ゲイト絶縁膜の破壊を防止して、信頼性を向上させることを課題とする。 That is, the present invention prevents the penetration of mobile ions from the outside, further, to prevent the destruction of the gate insulating film, it is an object to improve reliability.
【問題を解決するための手段】本発明の絶縁ゲイト型半導体装置は、絶縁基板上に少なくとも半導体層、絶縁膜層およびアルミニウム、クロム、チタン、タンタル、シリコンのいずれか、あるいはそれらの合金またはそれらの多層からなるゲイト電極を有し、絶縁膜層は、酸化アルミニウム単層、酸化珪素単層、窒化珪素単層、窒化アルミニウム単層、酸化アルミニウム層と窒化珪素層の２ Insulated gate semiconductor device of the present invention, in order to solve the problem] is at least the semiconductor layer on an insulating substrate, the insulating film layer and an aluminum, chromium, titanium, tantalum, or silicon, or their alloys or their has a gate electrode made of a multilayer, the insulating layer include aluminum oxide monolayer, a silicon oxide monolayer, silicon nitride monolayer, aluminum single layer nitride, aluminum oxide layer and the silicon nitride layer 2
層、酸化アルミニウム層と酸化珪素層の２層、窒化珪素層と酸化珪素層の２層、または酸化アルミニウム層と酸化珪素層と窒化珪素層の３層からなる。 Layer, two layers of the aluminum oxide layer and the silicon oxide layer, composed of three layers of two layers, or aluminum oxide layer and the silicon oxide layer and a silicon nitride layer of the silicon nitride layer and silicon oxide layer. 例えば、アルミニウムゲイト電極とゲイト絶縁膜の間に窒化珪素膜を介在させるものである。 For example, those interposing the silicon nitride film between the aluminum gate electrode and the gate insulating film. 窒化珪素の組成はシリコンを１ The composition of the silicon nitride and silicon 1
としたとき、窒素の比率は１から４／３、より好ましくは１．２から４／３の間が望ましい。 When a ratio of nitrogen is from 1 4/3, more preferably not between 1.2 and 4/3. もちろん、窒素とシリコン以外に水素や酸素が添加されていてもよい。 Of course, nitrogen and hydrogen and oxygen in addition to silicon may be added.
【０００９】この窒化珪素被膜は、ナトリウム等の可動イオンをブロッキングする効果があるので、ゲイト電極その他からチャネル領域に可動イオンが侵入することを防止する効果を有するだけでなく、通常のゲイト絶縁膜である酸化珪素に比べて、導電性がよいのでゲイト電極と、その下の半導体領域（チャネル領域）との間に過剰な電圧がかからず、ゲイト絶縁膜の破壊が防げるという特徴をも有する。 [0009] The silicon nitride film, because an effect of blocking movable ions such as sodium, not only has the effect of preventing the entering mobile ions from the gate electrode other in the channel region, the normal gate insulating film having at which compared to the silicon oxide, and a conductive good because the gate electrode, not applied excessive voltage between the semiconductor regions thereunder (channel region), also the feature that prevent destruction of the gate insulating film .
【００１０】したがって、半導体領域とゲイト絶縁膜を形成し、その後に、前記窒化珪素膜を形成し、しかる後にゲイト電極を形成するためのアルミニウム電極を形成する。 Accordingly, the formation of the semiconductor region and the gate insulating film, and thereafter, the silicon nitride film is formed, to form an aluminum electrode for forming a gate electrode thereafter. アルミニウム電極を陽極酸化している間には、この窒化珪素膜は、基板全面にわたって、一体として存在していると、基板全面にわたって、陽極電位がほぼ一定に保たれるので望ましい。 While the aluminum electrode is anodic oxidation, the silicon nitride film, the entire surface of the substrate and are present as an integral, preferably the entire surface of the substrate, since the anode potential is maintained substantially constant. また、本発明の絶縁ゲイト型半導体装置の作製方法は、絶縁基板上に半導体領域を形成する工程と、前記半導体領域上に、酸化アルミニウム単層、酸化珪素単層、窒化珪素単層、窒化アルミニウム単層、酸化アルミニウム層と窒化珪素層の２層、酸化アルミニウム層と酸化珪素層の２層、窒化珪素層と酸化珪素層の２層、または酸化アルミニウム層と酸化珪素層と窒化珪素層の３層からなる絶縁膜層を形成する工程と、 Also, a manufacturing method of insulated gate semiconductor device of the present invention includes the steps of forming a semiconductor region on an insulating substrate, wherein on the semiconductor region, an aluminum oxide single layer, a silicon oxide monolayer, silicon nitride monolayer, aluminum nitride single layer, two layers of the aluminum oxide layer and a silicon nitride layer, two layers of the aluminum oxide layer and the silicon oxide layer, the third silicon nitride layer and two layers of silicon oxide layer, or aluminum oxide layer and the silicon oxide layer and a silicon nitride layer forming an insulating film layer made of the layer,
前記絶縁膜層上にアルミニウム、クロム、チタン、タンタル、シリコンのいずれか、あるいはそれらの合金またはそれらの多層を主体とする金属被膜を形成する工程と、前記金属被膜に、電解溶液中で電流を通じて、その表面に酸化物層を形成する工程とを有することを特徴とする。 Aluminum on the insulating film layer, chromium, titanium, tantalum, or silicon, or forming a metal film composed mainly of alloys or multilayers thereof, said metal coating, through a current in an electrolytic solution characterized by a step of forming an oxide layer on the surface thereof. 本発明の絶縁ゲイト型半導体装置およびその作製方法において、前記ゲイト電極（前記金属被膜）が珪素とアルミニウムの合金からなるときは、前記ゲイト電極（前記金属被膜）は珪素が０．５〜３％添加されたアルミニウム層からなる。 In an insulated gate semiconductor device and a manufacturing method of the present invention, when said gate electrode (the metal film) is composed of silicon and aluminum alloys, the gate electrode (the metal coating) is silicon 0.5% to 3% It consists added aluminum layer. 以下に実施例を示し、より詳細に本発明を説明する。 The following examples, the present invention will be described in more detail.
【実施例】〔実施例１〕図１には本実施例の作製工程断面図を示す。 The EXAMPLES Example 1 Figure 1 shows a manufacturing process sectional views of the present embodiment. なお、本実施例の詳細な条件は、本発明人らの出願した特願平４−３０２２０、あるいは同４−３ The detailed conditions of this example, Japanese Patent Application 4-30220 or the 4-3, filed of the present invention have found
８６３７とほとんど同じであるので、特別には詳述しない。 Since 8637 and is almost the same, it will not be described in detail special to. まず、基板１０１として日本電気硝子社製のＮ−０ First, N-0 of Nippon Electric Glass Co., Ltd. as a substrate 101
ガラスを使用した。 Using the glass. このガラスは歪温度が高いけれども、リチウムが多く含まれ、また、ナトリウムもかなりの量が存在する。 Although this glass strain temperature is high, lithium contains many, also sodium is also present a significant amount. そこで、基板からのこれら可動イオンの侵入を阻止する目的で、プラズマＣＶＤ法もしくは減圧ＣＶＤ法で窒化珪素膜１０２を厚さ１０〜５０ｎｍだけ形成する。 Therefore, in order to prevent the penetration of these mobile ions from the substrate to form by the thickness 10~50nm silicon nitride film 102 by plasma CVD or low pressure CVD method. さらに、下地の酸化珪素皮膜１０３を厚さ１００〜８００ｎｍだけ、スパッタ法によって形成した。 Further, by the thickness 100~800nm ​​silicon oxide film 103 of the base was formed by sputtering. その上にアモルファスシリコン被膜をプラズマＣＶ The plasma CV amorphous silicon film thereon
Ｄ法によって２０〜１００ｎｍだけ形成し、６００℃で１２〜７２時間、窒素雰囲気中でアニールし、結晶化させた。 By Method D formed by 20 to 100 nm, 12 to 72 hours at 600 ° C., and annealed in a nitrogen atmosphere and allowed to crystallize. さらに、これをフォトリソグラフィー法と反応性イオンエッチング（ＲＩＥ）法によってパターニングして、図１（Ａ）に示すように島状の半導体領域１０４ Furthermore, and patterned by reactive ion etching (RIE) method and the photolithography method, an island-shaped semiconductor region 104 as shown in FIG. 1 (A)
（ＮチャネルＴＦＴ用）と１０５（ＰチャネルＴＦＴ (For N-channel TFT) 105 (P-channel TFT
用）とを形成した。 Use) and was formed.
【００１２】さらに、酸化珪素をターゲットとする酸素雰囲気中でのスパッタ法によって、ゲイト酸化膜１０６ Furthermore, by sputtering in an oxygen atmosphere to a silicon oxide as a target, a gate oxide film 106
を厚さ５０〜２００ｎｍだけ堆積した。 It was deposited by a thickness 50~200nm. さらに、窒化珪素膜１０７をプラズマＣＶＤ法もしくは減圧ＣＶＤ法によって、厚さ２〜２０ｎｍ、好ましくは８〜１１ｎｍだけ堆積した。 Further, the silicon nitride film 107 plasma CVD or low pressure CVD method, a thickness of 2 to 20 nm, and preferably deposited by: 8 to 11 nm.
【００１３】次に、スパッタリング法もしくは電子ビーム蒸着法によってアルミニウム被膜を形成して、これを混酸（５％の硝酸を添加した燐酸溶液）によってパターニングし、ゲイト電極・配線１０８〜１１１を形成した。 [0013] Next, to form an aluminum film by sputtering or electron beam evaporation, which was patterned by a mixed acid (5% phosphoric acid solution prepared by adding nitric acid) to form a gate electrode and wiring 108-111. このようにして、ＴＦＴの外形を整えた。 In this way, it trimmed the outer shape of the TFT.
【００１４】さらに、電解溶液中でゲイト電極・配線１ Furthermore, the gate electrode and wiring in the electrolytic solution 1
０８〜１１１に電流を通じ、陽極酸化法によって、酸化アルミニウム膜１１２〜１１５を形成した。 08-111 through current by anodic oxidation method to form an aluminum oxide film 112-115. 陽極酸化の条件としては、本発明人等の発明である特願平４−３０ The conditions for the anodic oxidation, an invention of the present inventors human Hei 4-30
２２０に記述された方法を採用した。 Employing the methods described 220. ここまでの様子を図１（Ｂ）に示す。 How far it is shown in FIG. 1 (B).
【００１５】次に、公知のイオン注入法によって、半導体領域１０４にはＮ型の不純物を、半導体領域１０５にはＰ型の不純物を注入し、Ｎ型不純物領域（ソース、ドレイン）１１６とＰ型不純物領域１１７を形成した。 Next, the known ion implantation method, an N-type impurity in the semiconductor region 104, by implanting P-type impurities in the semiconductor region 105, N-type impurity regions (source, drain) 116 and P-type the formation of the impurity regions 117. この工程は公知のＣＭＯＳ技術を使用した。 This process was using known CMOS technology. さらに、反応性イオンエッチング法によってゲイト電極・配線部の下に存在するもの以外の窒化珪素１０７を除去した。 Further, to remove silicon nitride 107 other than those underlying the gate electrode and wiring portions by reactive ion etching. この工程はウェットエッチングによっても代用できる。 This step can be substituted by wet etching. その際には、陽極酸化膜である酸化アルミニウムと窒化珪素のエッチングレイトの違いを利用して、酸化アルミニウムをマスクとしてセルフアライン的にエッチングできる。 In that case, by utilizing a difference in etching rate of aluminum oxide and silicon nitride is anodized film, self-aligned etching of the aluminum oxide as a mask.
【００１６】このようにして、図１（Ｄ）に示されるような構造が得られた。 [0016] In this way, a structure as shown in FIG. 1 (D) was obtained. なお、当然のことながら、先のイオン注入によって不純物の注入された部分の結晶性は著しく劣化し、実質的に非結晶状態（アモルファス状態、 Incidentally, of course, the crystallinity of the injection portion of the impurities by the foregoing ion implantation significantly degraded, substantially non-crystalline state (amorphous state,
あるいはそれに近い多結晶状態）になっている。 Or it has become close polycrystalline state) to it. そこで、レーザーアニールによって結晶性を回復させた。 Therefore, it restored the crystalline by laser annealing. この工程は、６００〜８５０℃の熱アニールによってもよい。 This step may be by thermal annealing of 600 to 850 ° C.. レーザーアニールの条件は、例えば、特願平４−３ Conditions of the laser annealing, for example, Japanese Patent Application No. 4-3
０２２０に記述されたものを使用した。 0220 were used as described in the. レーザーアニール後は、２５０〜４５０℃の水素雰囲気（１〜７００ｔ After the laser annealing, a hydrogen atmosphere at 250~450 ℃ (1~700t
ｏｒｒ、このましくは５００〜７００ｔｏｒｒ）で３０ orr, preferably in the 500~700torr) 30
分〜３時間、アニールをおこない、半導体領域に水素を添加し、格子欠陥（ダングリングボンド等）を減らした。 Min to 3 hours, subjected to annealing by adding hydrogen to the semiconductor region, reduced lattice defects (dangling bonds, etc.).
【００１７】このようにして、素子の形状を整えた。 [0017] In this way, it trimmed the shape of the device. その後は、通常のように、酸化珪素のスパッタ成膜によって層間絶縁物１１８を形成し、公知のフォトリソグラフィー技術によって電極用孔を形成して、半導体領域あるいはゲイト電極・配線の表面を露出させ、最後に、第２ Thereafter, as usual, an interlayer insulator 118 by a sputter deposition of silicon oxide, to form an electrode hole by a known photolithography technique, to expose the semiconductor regions or the surface of the gate electrode and wiring, Finally, the second
の金属被膜（アルミニウムあるいはクロム）を選択的に形成して、これを電極・配線１１９〜１２１とした。 The metal coating (aluminum or chromium) selectively formed, which was an electrode and wiring 119-121. ここで、第１の金属配線１０８、１１１上を第２の金属配線１１９、１２１が横断する。 Here, on the first metal wiring 108 and 111 is the second metal interconnection 119 and 121 to traverse. 以上のようにして、ＮＴ As described above, NT
ＦＴ１２２とＰＴＦＴ１２３を形成できた。 It was able to form a FT122 and PTFT123.
【００１８】〔実施例２〕図２には本実施例の作製工程断面図を示す。 [0018] The Example 2 FIG. 2 shows a manufacturing process sectional views of the present embodiment. なお、本実施例の詳細な条件は、本発明人らの出願した特願平４−３０２２０とほとんど同じであるので、特別には詳述しない。 The detailed conditions of this embodiment is the almost same as Japanese Patent Application No. 4-30220 filed of the present invention have discovered, not described in detail especially. まず、基板２０１として日本電気硝子社製のＮ−０ガラスを使用し、プラズマＣＶＤ法もしくは減圧ＣＶＤ法で窒化珪素膜２０２を厚さ１０〜５０ｎｍだけ形成した。 First, using the Nippon Electric Glass Co., Ltd. N-0 glass as the substrate 201 was formed by a thickness 10~50nm silicon nitride film 202 by plasma CVD or low pressure CVD method. さらに、下地の酸化珪素皮膜２０３を厚さ１００〜８００ｎｍだけ、スパッタ法によって形成した。 Further, by the thickness 100~800nm ​​a silicon oxide film 203 of the base was formed by sputtering. その上にアモルファスシリコン被膜をプラズマＣＶＤ法によって２０〜１００ｎｍだけ形成し、６００℃で１２〜７２時間、窒素雰囲気中でアニールし、結晶化させた。 The amorphous silicon film formed by 20~100nm by plasma CVD thereon, 12 to 72 hours at 600 ° C., and annealed in a nitrogen atmosphere and allowed to crystallize. さらに、これをパターニングして、図２（Ａ）に示すように島状の半導体領域２０４ Further, by patterning the island-shaped semiconductor regions 204 as shown in FIG. 2 (A)
（ＮチャネルＴＦＴ用）と２０５（ＰチャネルＴＦＴ (For N-channel TFT) and 205 (P-channel TFT
【００１９】さらに、スパッタ法によって、ゲイト酸化膜２０６を厚さ５０〜２００ｎｍだけ堆積した。 Furthermore, by sputtering, it was deposited by a thickness 50~200nm a gate oxide film 206. さらに、窒化珪素膜２０７をプラズマＣＶＤ法もしくは減圧ＣＶＤ法によって、厚さ２〜２０ｎｍ、好ましくは８〜 Further, the silicon nitride film 207 plasma CVD or low pressure CVD method, a thickness of 2 to 20 nm, preferably 8 to
１１ｎｍだけ堆積した。 11nm was only deposited.
【００２０】次に、スパッタリング法もしくは電子ビーム蒸着法によってアルミニウム被膜を形成して、これをパターニングし、ゲイト電極・配線２０８〜２１１を形成した。 Next, by forming an aluminum film by sputtering or electron beam evaporation method, which is patterned to form gate electrodes and wiring 208-211. このようにして、図２（Ａ）のようにＴＦＴの外形を整えた。 Thus, it trimmed the outer shape of the TFT as shown in FIG. 2 (A).
【００２１】さらに、電解溶液中でゲイト電極・配線２ Furthermore, the gate electrode and wiring in the electrolytic solution 2
０８〜２１１に電流を通じ、陽極酸化法によって、酸化アルミニウム膜２１２〜２１５を形成した。 08-211 through current by anodic oxidation method to form an aluminum oxide film 212 to 215. 陽極酸化の条件としては、本発明人等の発明である特願平３−３０ The conditions for the anodic oxidation, an invention of the present inventors human Hei 3-30
２２０に記述された方法を採用した。 Employing the methods described 220. ここまでの様子を図２（Ｂ）に示す。 How far it is shown in FIG. 2 (B).
【００２２】次に、図２（Ｃ）に示すように、反応性イオンエッチング法によってゲイト電極・配線部の下に存在するもの以外の窒化珪素２０７および酸化珪素２０６ Next, FIG. 2 (C), the reactive ion etching method by the gate electrode and wiring portions of silicon nitride 207 and silicon oxide other than those underlying the 206
を除去し、半導体領域２０４、２０５を露出させた。 It was removed to expose the semiconductor regions 204, 205. この工程はウェットエッチングによっても代用できる。 This step can be substituted by wet etching. その際には、陽極酸化膜である酸化アルミニウムと窒化珪素、酸化珪素のエッチングレイトの違いを利用して、酸化アルミニウムをマスクとしてセルフアライン的にエッチングできる。 At that time, aluminum oxide and silicon nitride is anodized film, by utilizing a difference in etching rate of the silicon oxide, it self-aligned etching of the aluminum oxide as a mask. さらに、本発明人等の発明であるレーザードーピング技術（特願平３−２８３９８１）によって、半導体領域２０４にはＮ型の不純物を、半導体領域２０５にはＰ型の不純物をドーピングし、Ｎ型不純物領域（ソース、ドレイン）２１６とＰ型不純物領域２１７ Furthermore, the invention is a laser doping technique such as the present invention human (Japanese Patent Application No. 3-283981), an N-type impurity in the semiconductor region 204, doped with P-type impurities in the semiconductor region 205, N-type impurity region (source, drain) 216 and a P-type impurity regions 217
を形成した。 It was formed. この工程は特願平３−２８３９８１に記述されるようなＣＭＯＳ技術を使用した。 This process was using CMOS technology as described in Japanese Patent Application No. 3-283981.
【００２３】このようにして、図２（Ｄ）に示されるような構造が得られた。 [0023] In this manner, the structure as shown in FIG. 2 (D) was obtained. なお、レーザードーピング法では、不純物の注入とアニールが同時におこなわれるため、実施例１のようなレーザーアニールや熱アニールの工程は不要である。 In the laser doping method, since the implantation and annealing of the impurity is performed simultaneously, laser annealing or thermal annealing processes, such as in Example 1 is not required. レーザードーピング後は、２５０〜 After laser doping, 250
４５０℃の水素雰囲気（１〜７００ｔｏｒｒ、このましくは５００〜７００ｔｏｒｒ）で３０分〜３時間、アニールをおこない、半導体領域に水素を添加し、格子欠陥（ダングリングボンド等）を減らした。 450 ° C. in a hydrogen atmosphere (1～700Torr, preferably not 500～700Torr) in 30 minutes to 3 hours, subjected to annealing by adding hydrogen to the semiconductor region, reduced lattice defects (dangling bonds, etc.).
【００２４】このようにして、素子の形状を整えた。 [0024] In this way, it trimmed the shape of the device. その後は、通常のように、酸化珪素のスパッタ成膜によって層間絶縁物２１８を形成し、公知のフォトリソグラフィー技術によって電極用孔を形成して、半導体領域あるいはゲイト電極・配線の表面を露出させ、最後に、第２ Then, as usual, an interlayer insulator 218 by a sputter deposition of silicon oxide, to form an electrode hole by a known photolithography technique, to expose the semiconductor regions or the surface of the gate electrode and wiring, Finally, the second
の金属被膜（アルミニウムあるいはクロム）を選択的に形成して、これを電極・配線２１９〜２２１とした。 The metal coating (aluminum or chromium) selectively formed, which was an electrode and wiring 219-221. 以上のようにして、ＮＴＦＴ２２２とＰＴＦＴ２２３を形成できた。 As described above, it was able to form a NTFT222 and PTFT223.
【００２５】〔実施例３〕図３には本実施例の作製工程断面図を示す。 [0025] The Example 3 Figure 3 shows a manufacturing process sectional views of the present embodiment. なお、本実施例の詳細な条件は、本発明人らの出願した特願平４−３０２２０とほとんど同じであるので、特別には詳述しない。 The detailed conditions of this embodiment is the almost same as Japanese Patent Application No. 4-30220 filed of the present invention have discovered, not described in detail especially. まず、基板３０１として日本電気硝子社製のＮ−０ガラスを使用し、プラズマＣＶＤ法もしくは減圧ＣＶＤ法で窒化珪素膜３０２を厚さ１０〜５０ｎｍだけ形成した。 First, using the Nippon Electric Glass Co., Ltd. N-0 glass as the substrate 301 was formed by a thickness 10~50nm silicon nitride film 302 by plasma CVD or low pressure CVD method. さらに、下地の酸化珪素皮膜３０３を厚さ１００〜８００ｎｍだけ、スパッタ法によって形成した。 Further, by the thickness 100~800nm ​​a silicon oxide film 303 of the base was formed by sputtering. その上にアモルファスシリコン被膜をプラズマＣＶＤ法によって２０〜１００ｎｍだけ形成し、６００℃で１２〜７２時間、窒素雰囲気中でアニールし、結晶化させた。 The amorphous silicon film formed by 20~100nm by plasma CVD thereon, 12 to 72 hours at 600 ° C., and annealed in a nitrogen atmosphere and allowed to crystallize. さらに、これをパターニングして、図３（Ａ）に示すように島状の半導体領域３０４ Further, by patterning the island-shaped semiconductor regions 304 as shown in FIG. 3 (A)
（ＮチャネルＴＦＴ用）と３０５（ＰチャネルＴＦＴ (For N-channel TFT) and 305 (P-channel TFT
【００２６】さらに、スパッタ法によって、ゲイト酸化膜３０６を厚さ５０〜２００ｎｍだけ堆積した。 Furthermore, by sputtering, it was deposited by a thickness 50~200nm a gate oxide film 306. さらに、窒化珪素膜３０７をプラズマＣＶＤ法もしくは減圧ＣＶＤ法によって、厚さ２〜２０ｎｍ、好ましくは８〜 Further, the silicon nitride film 307 plasma CVD or low pressure CVD method, a thickness of 2 to 20 nm, preferably 8 to
【００２７】次に、スパッタリング法もしくは電子ビーム蒸着法によってアルミニウム被膜を形成して、これをパターニングし、ゲイト電極・配線３０８〜３１１を形成した。 Next, by forming an aluminum film by sputtering or electron beam evaporation method, which is patterned to form gate electrodes and wiring 308 to 311. このようにして、図３（Ａ）のようにＴＦＴの外形を整えた。 Thus, it trimmed the outer shape of the TFT as shown in FIG. 3 (A).
【００２８】さらに、電解溶液中でゲイト電極・配線３ Furthermore, the gate electrode and wiring 3 by electrolytic solution
０８〜３１１に電流を通じ、陽極酸化法によって、酸化アルミニウム膜３１２〜３１５を形成した。 08-311 through current by anodic oxidation method to form an aluminum oxide film 312 to 315. 陽極酸化の条件としては、本発明人等の発明である特願平４−３０ The conditions for the anodic oxidation, an invention of the present inventors human Hei 4-30
２２０に記述された方法を採用した。 Employing the methods described 220. ここまでの様子を図３（Ｂ）に示す。 How far it is shown in Figure 3 (B).
【００２９】次に、公知のプラズマイオンドーピング法によって、半導体領域３０４にはＮ型の不純物を、半導体領域３０５にはＰ型の不純物を注入し、Ｎ型不純物領域（ソース、ドレイン）３１６とＰ型不純物領域３１７ Next, by a known plasma ion doping method, an N-type impurity in the semiconductor region 304, by implanting P-type impurities in the semiconductor region 305, N-type impurity regions (source, drain) 316 and P -type impurity regions 317
を形成した。 It was formed. この工程は公知のＣＭＯＳ技術を使用した。 This process was using known CMOS technology. プラズマからは、不純物元素以外に、ガスソースの希釈剤として用いられている水素もイオン化し、半導体領域中に注入された。 From the plasma, in addition to the impurity element, hydrogen which is used as a diluent gas source also ionized, injected into the semiconductor region. この工程は公知のイオン注入法によってもおこなえるが、後で示す理由から水素イオンも別に注入することが求められる。 This step is performed by known ion implantation method, it is required to separately also injected hydrogen ions for reasons indicated later.
【００３０】このようにして、図３（Ｄ）に示されるような構造が得られた。 [0030] In this manner, the structure shown in FIG. 3 (D) was obtained. なお、当然のことながら、先のイオン注入によって不純物の注入された部分の結晶性は著しく劣化し、実質的に非結晶状態（アモルファス状態、 Incidentally, of course, the crystallinity of the injection portion of the impurities by the foregoing ion implantation significantly degraded, substantially non-crystalline state (amorphous state,
０２２０に記述されたものを使用した。 0220 were used as described in the. ただし、窒化珪素膜３０７は、波長２５０ｎｍ以下の短波長紫外線を透過しないので、ＸｅＣｌレーザー（波長３０８ｎｍ）やＸｅＦレーザー（波長３５１ｎｍ）を使用した。 However, the silicon nitride film 307 and does not transmit a wavelength shorter than ultraviolet wavelength 250 nm, using an XeCl laser (wavelength 308 nm) or XeF laser (wavelength 351 nm).
【００３１】レーザーアニール後は、２５０〜４５０℃ [0031] after laser annealing, 250~450 ℃
の水素雰囲気（１〜７００ｔｏｒｒ、このましくは５０ Of hydrogen atmosphere (1~700torr, preferably not 50
０〜７００ｔｏｒｒ）で３０分〜３時間、アニールをおこない、半導体中の格子欠陥（ダングリングボンド等） 30 minutes to 3 hours at 0～700Torr), annealing is performed, lattice defects in a semiconductor (such as dangling bonds)
を減らした。 The reduced. 実際には、窒化珪素膜３０７が存在する為に、半導体領域の内と外では水素のやりとりはほとんどない。 In fact, in order to present a silicon nitride film 307, there is little exchange of hydrogen in the inner and outer semiconductor region. したがって、例えば、プラズマドーピング法では、水素原子も多量に半導体領域中に注入されるけれども、イオン注入法では、別に水素イオン注入の工程を必要とする。 Thus, for example, in the plasma doping method, although a hydrogen atom is also heavily implanted into the semiconductor region, the ion implantation method, it requires a separate hydrogen ion implantation step. また、プラズマドーピング法でも、水素の量が不十分であれば、別に水素をドーピングしなければならない。 In addition, even in the plasma doping method, if is insufficient amount of hydrogen, it must be doped with hydrogen separately.
【００３２】このようにして、素子の形状を整えた。 [0032] In this way, it trimmed the shape of the device. その後は、通常のように、酸化珪素のスパッタ成膜によって層間絶縁物３１８を形成し、公知のフォトリソグラフィー技術によって電極用孔を形成して、半導体領域あるいはゲイト電極・配線の表面を露出させ、最後に、第２ Then, as usual, an interlayer insulator 318 by a sputter deposition of silicon oxide, to form an electrode hole by a known photolithography technique, to expose the semiconductor regions or the surface of the gate electrode and wiring, Finally, the second
の金属被膜（アルミニウムあるいはクロム）を選択的に形成して、これを電極・配線３１９〜３２１とした。 The metal coating (aluminum or chromium) selectively formed, which was an electrode and wiring 319-321. 以上のようにして、ＮＴＦＴ３２２とＰＴＦＴ３２３を形成できた。 As described above, it was able to form a NTFT322 and PTFT323.
【００３３】〔実施例４〕本発明人らの発明であり、平成４年２月２５日出願の『薄膜状絶縁ゲイト型半導体装置およびその作製方法』（出願人、株式会社半導体エネルギー研究所、整理番号Ｐ００２０４２−０１乃至Ｐ０ [0033] Example 4 is the invention 'invention, 1992 February 25, "a thin film insulated gate semiconductor device and a manufacturing method thereof," filed (applicant, Semiconductor Energy Laboratory Co., Ltd., Docket No. P002042-01 or P0
０２０４４−０３、以上３件）に記述される２層のチャネルを有するＴＦＴに関して、本発明を適用した例を図２に示す。 02044-03, for TFT having a channel of the two layers described above 3), an example of applying the present invention shown in FIG.
【００３４】すなわち、図４、図５、図６において、４ [0034] That is, 4, 5, 6, 4
０１、５０１、６０１はＮチャネルＴＦＴ、４０２、４ 01,501,601 N-channel TFT, 402,4
０２、４０２はＰチャネルＴＦＴであり、その各図においてチャネル領域の第１の層４０８、４１０、５０８、 02,402 is a P-channel TFT, a first layer 408,410,508 of the channel region in the respective drawings,
５１０、５０８、５１０はいずれも実質的にアモルファスシリコンからなっている。 510,508,510 Both consist substantially amorphous silicon. その厚さは２０〜２００ｎ Its thickness is 20~200n
【００３５】また、４０７、４０９、５０７、５０９、 [0035] In addition, 407,409,507,509,
６０７、６０９は実質的に多結晶もしくはセミアモルファス状態のシリコンで、その厚さは２０〜２００ｎｍである。 607 and 609 are substantially polycrystalline or silicon semi-amorphous state and has a thickness of 20 to 200 nm. さらに、４０４、４０６、５０４、５０６、６０ In addition, 404,406,504,506,60
４、６０６は酸化珪素からできたゲイト絶縁膜であり、 4,606 is a gate insulating film made of silicon oxide,
厚さは５０〜３００ｎｍである。 Thickness is 50~300nm. そして、４０３、４０ Then, 403,40
５、５０３、５０５、６０３、６０５は実施例１〜３と同じように形成された厚さ２〜２０ｎｍの窒化珪素膜である。 5,503,505,603,605 is a silicon nitride film having a thickness of 2~20nm formed in the same manner as in Example 1-3. これらの構造については、上記の特許出願あるいは実施例１の記述に基づいて作製された。 These structures were made on the basis of the above patent application, or described in Example 1.
【発明の効果】以上のように、ゲイト電極と半導体層（チャネル領域）の間に窒化珪素膜、酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、またはそれらの多層膜を形成することによって、可動イオンの侵入を防止し、また、ゲイト電極の陽極酸化時のゲイト絶縁膜の破壊を防止することができた。 As is evident from the foregoing description, the silicon nitride film between the gate electrode and the semiconductor layer (channel region), a silicon oxide film, aluminum oxide film, an aluminum nitride film, or by forming them of the multilayer film, the movable to prevent ions from entering, also able to prevent destruction of the gate insulating film at the time of anodic oxidation of the gate electrode.
【図１】本発明による半導体装置の作製工程図（断面） Preparation process of the semiconductor device according to the invention; FIG (cross section)
【図２】本発明による半導体装置の作製工程図（断面） Preparation process of the semiconductor device according to the invention, FIG (cross section)
【図３】本発明による半導体装置の作製工程図（断面） Preparation process of the semiconductor device according to the present invention; FIG (cross section)
【図４】従来例による半導体装置の構造例を示す。 4 shows a structural example of a conventional semiconductor device according to.
【図５】従来例による半導体装置の構造例を示す。 Figure 5 shows the structure of a conventional example semiconductor device according to.
【図６】従来例による半導体装置の構造例を示す。 Figure 6 shows the structure of a conventional example semiconductor device according to.
１０１ 絶縁基板 １０２ ブロッキング層（窒化珪素） １０３ ブロッキング層（酸化珪素） １０４ 半導体領域（ＮチャネルＴＦＴ 101 insulating substrate 102 blocking layer (silicon nitride) 103 blocking layer (silicon oxide) 104 semiconductor region (N-channel TFT
用） １０５ 半導体領域（ＰチャネルＴＦＴ Use) 105 semiconductor region (P-channel TFT
用） １０６ ゲイト絶縁膜 １０７ 窒化珪素膜 １０８〜１１１ ゲイト電極・配線（アルミニウム） １１２〜１１５ 陽極酸化物層 １１６ Ｎ型不純物領域 １１７ Ｐ型不純物領域 １１８ 層間絶縁物 １１９〜１２１ 第２層金属配線 １２２ ＮＴＦＴ １２３ ＰＴＦＴ Use) 106 gate insulating film 107 a silicon nitride film 108 to 111 gate electrodes and wiring (aluminum) 112-115 anodic oxide layer 116 N-type impurity regions 117 P-type impurity region 118 interlevel insulator 119 to 121 second layer metallic interconnect 122 NTFT 123 PTFT
【請求項１】 絶縁基板上に少なくとも半導体層、絶縁膜層およびアルミニウム、クロム、チタン、タンタル、 1. A least a semiconductor layer on an insulating substrate, the insulating film layer and an aluminum, chromium, titanium, tantalum,
シリコンのいずれか、あるいはそれらの合金またはそれらの多層からなるゲイト電極を有する絶縁ゲイト型電界効果トランジスタにおいて、絶縁膜層は、酸化アルミニウム単層、酸化珪素単層、窒化珪素単層、窒化アルミニウム単層、酸化アルミニウム層と窒化珪素層の２層、酸化アルミニウム層と酸化珪素層の２層、窒化珪素層と酸化珪素層の２層、または酸化アルミニウム層と酸化珪素層と窒化珪素層の３層からなることを特徴とする絶縁ゲイト型半導体装置。 Either silicon, or in insulated gate field effect transistor having a gate electrode consisting of an alloy or multilayers thereof, the insulating film layer is an aluminum oxide single layer, a silicon oxide monolayer, silicon nitride monolayer, aluminum nitride single layer, two layers of the aluminum oxide layer and a silicon nitride layer, two layers of the aluminum oxide layer and the silicon oxide layer, two layers of silicon nitride layer and silicon oxide layer, or three layers of the aluminum oxide layer and the silicon oxide layer and a silicon nitride layer insulating characterized by comprising the gate type semiconductor device.
【請求項２】 請求項１において、前記ゲイト電極は珪素が０．５〜３％添加されたアルミニウム層からなることを特徴とする絶縁ゲイト型半導体装置。 2. A according to claim 1, wherein the gate electrode is insulated gate semiconductor device characterized by comprising an aluminum layer of silicon is added 0.5% to 3%.
【請求項３】 絶縁基板上に半導体領域を形成する工程と、前記半導体領域上に、酸化アルミニウム単層、酸化珪素単層、窒化珪素単層、窒化アルミニウム単層、酸化アルミニウム層と窒化珪素層の２層、酸化アルミニウム層と酸化珪素層の２層、窒化珪素層と酸化珪素層の２ Forming a wherein a semiconductor region on an insulating substrate, on the semiconductor region, an aluminum oxide single layer, a silicon oxide monolayer, silicon nitride monolayer, aluminum single layer nitride, aluminum oxide layer and a silicon nitride layer two layers, two layers of the aluminum oxide layer and the silicon oxide layer, a second silicon nitride layer and silicon oxide layer
層、または酸化アルミニウム層と酸化珪素層と窒化珪素層の３層からなる絶縁膜層を形成する工程と、前記絶縁膜層上にアルミニウム、クロム、チタン、タンタル、シリコンのいずれか、あるいはそれらの合金またはそれらの多層を主体とする金属被膜を形成する工程と、前記金属被膜に、電解溶液中で電流を通じて、その表面に酸化物層を形成する工程とを有することを特徴とする絶縁ゲイト型半導体装置の作製方法。 Layer or aluminum oxide layer forming an insulating layer composed of three layers of a silicon oxide layer and a silicon nitride layer, an aluminum on the insulating film layer, chromium, titanium, tantalum, or silicon, or their, forming a metal film composed mainly of alloys or multilayers thereof, said metal coating, through a current in an electrolytic solution, an insulated gate, characterized by a step of forming an oxide layer on the surface a method for manufacturing a semiconductor device.
【請求項４】 請求項３において、前記金属被膜は珪素が０．５〜３％添加されたアルミニウム層からなることを特徴とする絶縁ゲイト型半導体装置の作製方法。 4. The claim 3, wherein the metal coating is a method for manufacturing the insulated gate semiconductor device characterized by comprising an aluminum layer of silicon is added 0.5% to 3%.
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