Source: https://patents.google.com/patent/JP4713783B2/en
Timestamp: 2019-04-23 07:16:39+00:00

Document:
この発明は、ダイナミック型半導体メモリ装置（ＤＲＡＭ）に関する。 This invention relates to a dynamic semiconductor memory device (DRAM).
従来のＤＲＡＭは、ＭＯＳトランジスタとキャパシタによりメモリセルが構成されている。 Conventional DRAM, the memory cell is constituted by a MOS transistor and a capacitor. ＤＲＡＭの微細化は、トレンチキャパシタ構造やスタックトキャパシタ構造の採用により大きく進んでいる。 Miniaturization of the DRAM, has progressed significantly by adoption of a trench capacitor structure and a stacked capacitor structure. 現在、単位メモリセルの大きさ（セルサイズ）は、最小加工寸法をＦとして、２Ｆ×４Ｆ＝８Ｆ 2の面積まで縮小されている。 Currently, the unit memory cell size (cell size), the minimum feature size is F, are reduced to an area of 2F × 4F = 8F 2. つまり、最小加工寸法Ｆが世代と共に小さくなり、セルサイズを一般にαＦ 2としたとき、係数αも世代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８が実現されている。 In other words, the minimum feature size F decreases with age, when the .alpha.F 2 cell size generally becomes smaller with age factor alpha, F = 0.18 .mu.m current, alpha = 8 is realized.
今後も従来と変わらないセルサイズ或いはチップサイズのトレンドを確保するためには、Ｆ＜０．１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α＜６を満たすことが要求され、微細加工と共に如何にセルサイズを小さい面積に形成するかが大きな課題になる。 To ensure the trend of cell size or chip size which is also not different from conventional future, the F <0.18μm, α <8, is in addition F <0.13 [mu] m, to meet the alpha <6 requests, fine or formed in a small area to how cell size with processing becomes a major issue. そのため、１トランジスタ／１キャパシタのメモリセルを６Ｆ 2や４Ｆ 2の大きさにする提案も種々なされている。 Therefore, have made various proposed that the memory cell of one transistor / one capacitor to the size of 6F 2 or 4F 2. しかし、トランジスタを縦型にしなければならないといった技術的困難や、隣接メモリセル間の電気的干渉が大きくなるといった問題、更に加工や膜生成等の製造技術上の困難があり、実用化は容易ではない。 However, and technical difficulties, such as must the transistor in a vertical, electrical interference increases such problems between adjacent memory cells, further there is difficulty in manufacturing techniques such as machining or film product, commercialized be easy Absent.
これに対して、キャパシタを用いず、１トランジスタをメモリセルとするＤＲＡＭの提案も、以下に挙げるようにいくつかなされている。 In contrast, without the capacitors, proposals DRAM to a transistor memory cell may have been made some as listed below.
▲１▼のメモリセルは、埋め込みチャネル構造のＭＯＳトランジスタを用いて構成される。 ▲ 1 ▼ memory cell is constructed of a MOS transistor of a buried channel structure. 素子分離絶縁膜のテーパ部に形成される寄生トランジスタを利用して、表面反転層の充放電を行い、二値記憶を行う。 By utilizing the parasitic transistor formed in the tapered portion of the element isolation insulating film, it was charged and discharged in the surface inversion layer, performing binary storage.
▲２▼のメモリセルは、個々にウェル分離されたＭＯＳトランジスタを用い、ＭＯＳトランジスタのウェル電位により決まるしきい値を二値データとする。 ▲ 2 ▼ the memory cell, a MOS transistor which is individually well isolation, a threshold determined by the well potential of the MOS transistor and the binary data.
▲３▼のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタにより構成される。 ▲ 3 ▼ memory cell is constituted by MOS transistors on SOI substrate. ＳＯＩ基板の側から大きな負電圧を印加してシリコン層の酸化膜と界面部でのホール蓄積を利用し、このホールの放出、注入により二値記憶を行う。 By applying a large negative voltage from the side of the SOI substrate using a hole accumulation in the oxide film and the interface portion of the silicon layer, the release of the hole by injecting performs binary storage.
▲４▼のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタにより構成される。 ▲ 4 ▼ memory cell is constituted by MOS transistors on SOI substrate. ＭＯＳトランジスタは構造上一つであるが、ドレイン拡散層の表面に重ねて逆導電型層が形成され、実質的に書き込み用ＰＭＯＳトランジスタと読み出し用ＮＭＯＳトランジスタを一体に組み合わせた構造としている。 Although MOS transistors are one structural, formed opposite conductivity type layer stacked on the surface of the drain diffusion layer has a structure that combines together a substantially PMOS transistor and a reading NMOS transistor for writing. ＮＭＯＳトランジスタの基板領域をフローティングのノードとして、その電位により二値データを記憶する。 The substrate region of the NMOS transistor as a node of a floating, storing binary data by its potential.
しかし、▲１▼は構造が複雑であり、寄生トランジスタを利用していることから、特性の制御性にも難点がある。 However, ▲ 1 ▼ is complicated structure, since it utilizes the parasitic transistor, there is a difficulty in controlling properties. ▲２▼は、構造は単純であるが、トランジスタのドレイン、ソース共に信号線に接続して電位制御する必要がある。 ▲ 2 ▼, the structure is a simple, the drain of the transistor, and connected to the signal line to the source both need to be potential control. また、ウェル分離であるため、セルサイズが大きく、しかもビット毎の書き換えができない。 Moreover, because it is well separated, large cell size, yet it can not be rewritten for each bit. ▲３▼では、ＳＯＩ基板側からの電位制御を必要としており、従ってビット毎の書き換えができず、制御性に難点がある。 ▲ 3 In ▼, have required potential control from the SOI substrate side, thus can not be rewritten for each bit, there is a difficulty in controllability. ▲４▼は特殊トランジスタ構造を必要とし、またメモリセルには、ワード線、ライトビット線、リードビット線、パージ線を必要とするため、信号線数が多くなる。 ▲ 4 ▼ requires special transistor structure, also in the memory cell, a word line, write bit lines, read bit lines, requires a purge line, becomes large number of signal lines.
この発明は、単純なトランジスタ構造をメモリセルとして、少ない信号線でデータのダイナミック記憶を可能とした半導体メモリ装置を提供することを目的としている。 This invention aims at a simple transistor structure as a memory cell, to provide a semiconductor memory equipment which enables dynamic storage of data in fewer signal lines.
この発明に係る半導体メモリ装置は、メモリセルが、他のメモリセルから電気的に分離されたフローティングの半導体層に形成されたトランジスタにより構成される。 The semiconductor memory device according to the present invention, the memory cell is constituted by transistors which are formed on the floating semiconductor layer which is electrically isolated from other memory cells. トランジスタは、半導体層に互いに離隔して形成されたドレイン及びソース拡散層と、これらのドレイン及びソース拡散層の間の半導体層上にゲート絶縁膜を介して形成されたゲート電極とを有し、ゲート電極はワード線に、ドレイン拡散層はビット線に、ソース拡散層は固定電位線にそれぞれ接続される。 Transistor has a semiconductor layer spaced apart from each other and the drain and source diffusion layer formed, and a gate electrode formed through a gate insulating film on the semiconductor layer between these drain and source diffusion layers, the gate electrode is a word line, the drain diffusion layer to the bit line, the source diffusion layer is connected to the fixed potential line. トランジスタは、半導体層に過剰の多数キャリアが保持された第１のしきい値電圧を有する第１データ状態と、半導体層の過剰の多数キャリアが放出された第２のしきい値電圧を有する第２データ状態とをダイナミックに記憶する。 Transistors, first has a first data state having a first threshold voltage excessive majority carriers are retained in the semiconductor layer, a second threshold voltage excessive majority carriers are released in the semiconductor layer storing the second data state dynamically.
この発明において、より具体的には、第１データ状態は、トランジスタを動作させることによりドレイン接合近傍でインパクトイオン化を起こして、生成された過剰の多数キャリアを半導体層に保持することにより書き込まれ、第２データ状態は、半導体層とドレイン拡散層との間に順方向バイアスを与えて、半導体層の過剰の多数キャリアをドレイン拡散層に引き抜くことにより書き込まれる。 In the present invention, more specifically, the first data state is written by causing impact ionization in the vicinity drain junction by operating the transistor, for holding the excessive majority carriers generated in the semiconductor layer, the second data state, giving a forward bias between the semiconductor layer and the drain diffusion layer, written by withdrawing the excessive majority carriers in the semiconductor layer to the drain diffusion layer.
この発明において、好ましくは、半導体層は、シリコン基板に絶縁膜を介して形成されたシリコン層である。 In the present invention, preferably, the semiconductor layer is a silicon layer formed on a silicon substrate through an insulating film. 更にこの場合、より好ましくは、シリコン層がｐ型であり、トランジスタがＮチャネルＭＯＳトランジスタであるものとする。 Further, in this case, more preferably, the silicon layer is p-type, it is assumed transistors are N-channel MOS transistor.
この発明による半導体メモリ装置では、データ書き込み時、固定電位線を基準電位として、選択ワード線に基準電位より高い第１の電位を与え、非選択ワード線に基準電位より低い第２の電位を与え、ビット線には第１及び第２データ状態に応じてそれぞれ基準電位より高い第３の電位及び基準電位より低い第４の電位を与える。 In the semiconductor memory device according to the present invention, when data is written, as a reference potential to the fixed potential line, giving the high first potential than the reference potential to the selected word line provides a second potential lower than the reference potential to the unselected word lines , the bit line provides a lower fourth potential higher than the reference potential each third potential and the reference potential in response to the first and second data states. これにより、ビット線から第１データが与えられた選択セルでは、トランジスタが５極管動作し、ドレイン接合近傍の半導体層内でインパクトイオン化が起こって、生成された過剰のホールが半導体層に注入保持される。 Thus, in a first selected cell data is given from the bit line, the transistor operates pentode, going impact ionization in the drain junction vicinity of the semiconductor layer, the excess holes generated is injected into the semiconductor layer It is held. また第２データが与えられた選択セルでは、ドレイン拡散層と半導体層の間が順バイアスとなり、半導体層の過剰ホールがドレイン拡散層に放出される。 In the selected cell in which the second data is given, between the drain diffusion layer and the semiconductor layer is forward biased, the excess holes in the semiconductor layer is emitted to the drain diffusion layer.
データ読み出しは、選択ワード線に第１のしきい値電圧と第２のしきい値電圧の間にある基準電位より高い電位を与え、選択されたメモリセルの導通又は非導通を検出する方式が用いられる。 Data reading is given a higher potential than the reference potential that is between the first threshold voltage and second threshold voltage to the selected word line, is a method of detecting the conduction or non-conduction of the selected memory cell used. 或いは、選択ワード線に第１及び第２のしきい値電圧より高く且つ基準電位より高い電位を与え、選択されたメモリセルの導通度を検出するようにしてもよい。 Alternatively, it is given a higher potential than the first and higher and the reference potential than the second threshold voltage to the selected word line may be to detect the conductivity of the selected memory cell.
この発明による半導体メモリ装置では、トランジスタは、最小加工寸法をＦとして、２Ｆ×２Ｆのセルサイズでマトリクス配列されてメモリセルアレイが構成される。 In the semiconductor memory device according to the present invention, the transistor, the minimum feature size is F, the memory cell array is configured by a matrix arranged in cell size 2F × 2F.
この発明によると、一つのメモリセルは、フローティングの半導体層をバルク領域（チャネルボディ）として持つ単純な一つのトランジスタにより形成され、セルサイズを４Ｆ 2と小さくすることができる。 According to the invention, one memory cell is formed by a simple single transistor having a semiconductor layer of floating as the bulk region (channel body), it is possible to reduce the cell size and 4F 2. トランジスタのソースは固定電位線に接続され、また半導体層に対するバックゲートバイアス制御を行うことなく、ドレインに接続されたビット線とゲート電極に接続されたワード線の制御のみによって、読み出し，書き換え及びリフレッシュの制御が行われる。 The source of the transistor is connected to a fixed potential line, also without a back gate bias control for the semiconductor layer, only by the control of the drain to the bit line connected to a gate electrode connected to the word line, the read, rewrite and refresh control of is carried out. 即ち任意ビット単位でのデータ書き換えも可能である。 That data rewrite in any bits are possible.
また、この発明によるメモリセルは基本的に非破壊読み出しであるので、センスアンプをビット線毎に設ける必要がなく、言い換えれば、ワード線により同時に選択されるメモリセルの全てに対してセンスアンプを設ける必要がなく、従ってセンスアンプのレイアウトは容易になる。 Further, since the memory cell according to the present invention basically non-destructively read, there is no need to provide a sense amplifier for each bit line, in other words, the sense amplifier with respect to all the memory cells are simultaneously selected by the word line there is no need to provide, therefore the sense amplifier layout is facilitated. 更に、メモリセルは電流読み出しであるので、耐ノイズ性に優れており、オープンビット線方式を用いることもできる。 Furthermore, since the memory cell is the current reading, and good noise immunity, it can be used an open bit line system.
この発明によるメモリセルは、二値データであるしきい値電圧の高い状態と低い状態を、それらのしきい値電圧の差が大きい状態で記憶することが好ましい。 Memory cells according to the invention, a high state and a low threshold voltage state is binary data, it is preferably stored in a large difference state of their threshold voltage. またデータは、フローティングの半導体層の電荷蓄積状態として保持されるため、リーク電流ができる限り小さいことが望まれる。 The data is to be retained as a charge storage state of the floating semiconductor layer, it is desirable as small as possible leakage current. これらの要求を満たすための好ましい構造として、バルク領域となる半導体層は、ドレイン及びソース拡散層に接する第１の不純物添加領域と、ドレイン及びソース拡散層から離れてチャネル長方向の中央部に配置された第１の不純物添加領域より高不純物濃度の第２の不純物添加領域とを有するものとする。 Preferred structures for meeting these requirements, the semiconductor layer comprising a bulk region includes a first impurity doped region in contact with the drain and source diffusion layers, arranged in the central portion of the channel length direction away from the drain and source diffusion layers It shall have a second impurity doped region having a high impurity concentration than the first impurity doped region that is.
更に好ましくは、ドレイン及びソース拡散層のうち少なくともドレイン拡散層が、第１の不純物添加領域に接してｐｎ接合を構成する第３の不純物添加領域と、第１の不純物添加領域から離れた位置に形成された前記第３の不純物添加領域より高不純物濃度の第４の不純物添加領域とを有する構造とする。 More preferably, at least the drain diffusion layer of the drain and source diffusion layers, and a third impurity doped region to form a pn junction in contact with the first impurity doped region, located away from the first impurity doped region and formed of the third impurity doped region of which a structure and a fourth doped region of high impurity concentration.
図１はこの発明によるＤＲＡＭの単位メモリセルの断面構造を示し、図２はその等価回路を示している。 Figure 1 shows a cross-sectional structure of a unit memory cell of a DRAM according to the present invention. FIG. 2 shows an equivalent circuit thereof. メモリセルＭＣは、ＳＯＩ構造のＮチャネルＭＯＳトランジスタにより構成されている。 Memory cell MC is constituted by N-channel MOS transistor of the SOI structure. 即ち、シリコン基板１０上に絶縁膜としてシリコン酸化膜１１が形成され、このシリコン酸化膜１１上にｐ型シリコン層１２が形成されたＳＯＩ基板が用いられている。 That is, the silicon oxide film 11 is formed as an insulating film on a silicon substrate 10, SOI substrate p-type silicon layer 12 is formed on the silicon oxide film 11 is used. この基板のシリコン層１２上に、ゲート酸化膜１６を介してゲート電極１３が形成され、ゲート電極１３に自己整合されてｎ型ソース、ドレイン拡散層１４，１５が形成されている。 On the silicon layer 12 of the substrate, the gate electrode 13 is formed via a gate oxide film 16, a self-aligned n-type source, drain diffusion layers 14 and 15 are formed on the gate electrode 13.
ソース、ドレイン拡散層１４，１５は、底部のシリコン酸化膜１１に達する深さに形成されている。 Source, drain diffusion layers 14 and 15 are formed to a depth reaching the silicon oxide film 11 at the bottom. 従って、ｐ型シリコン層１２からなるバルク領域は、チャネル幅方向（図の紙面に直交する方向）の分離を酸化膜で行うとすれば、底面及びチャネル幅方向の側面が他から絶縁分離され、チャネル長方向はｐｎ接合分離されたフローティング状態になる。 Therefore, the bulk region of p-type silicon layer 12, if the separation of the channel width direction (direction perpendicular to the plane of the drawing) in the oxide film, the side surface of the bottom and the channel width direction is insulated and isolated from the other, channel length direction is in a floating state of being pn junction isolation.
このメモリセルＭＣをマトリクス配列する場合、ゲート電極１３はワード線ＷＬに接続され、ソース拡散層１５は固定電位線（接地電位線）に接続され、ドレイン拡散層１４はビット線ＢＬに接続される。 If you matrix array of memory cell MC, and the gate electrode 13 is connected to the word line WL, a source diffusion layer 15 is connected to a fixed potential line (ground potential line), the drain diffusion layer 14 is connected to a bit line BL .
図３は、メモリセルアレイのレイアウトを示し、図４（ａ），（ｂ）はそれぞれ図３のＡ−Ａ'，Ｂ−Ｂ'断面を示している。 Figure 3 shows a layout of a memory cell array, FIG. 4 (a), shows the (b) is A-A, respectively, of FIG 3 ', B-B' cross section. ｐ型シリコン層１２は、シリコン酸化膜２１の埋め込みにより、格子状にパターン形成される。 p-type silicon layer 12, the buried silicon oxide film 21 is patterned in a lattice. 即ちドレインを共有する二つのトランジスタの領域がワード線ＷＬ方向にシリコン酸化膜２１により素子分離されて配列される。 That region of the two transistors sharing a drain are arranged is isolated by a silicon oxide film 21 on the word line WL direction. 或いはシリコン酸化膜２１の埋め込みに代わって、シリコン層１２をエッチングすることにより、横方向の素子分離を行っても良い。 Or on behalf buried silicon oxide film 21 by etching the silicon layer 12 may be performed isolation of the lateral. ゲート電極１３は一方向に連続的に形成されて、これがワード線ＷＬとなる。 The gate electrode 13 is formed continuously in one direction, which is the word line WL. ソース拡散層１５は、ワード線ＷＬ方向に連続的に形成されて、これが固定電位線（共通ソース線）となる。 The source diffusion layer 15 is continuously formed in the word line WL direction and this is the fixed potential line (common source line). トランジスタ上は層間絶縁膜２３で覆われこの上にビット線ＢＬが形成される。 Transistor on the bit line BL is formed on the covered with an interlayer insulating film 23. ビット線ＢＬは、二つのトランジスタで共有するドレイン拡散層１４にコンタクトして、ワード線ＷＬと交差するように配設される。 The bit line BL is in contact with the drain diffusion layer 14 to be shared by two transistors, it is arranged so as to intersect the word lines WL.
これにより、各トランジスタのバルク領域（チャネルボディ）であるシリコン層１２は、底面及びチャネル幅方向の側面が酸化膜により互いに分離され、チャネル長方向にはｐｎ接合により互いに分離されてフローティング状態に保たれる。 Thus, silicon layer 12 is a bulk region of each transistor (channel body) are separated from each other by the bottom surface and the channel width direction of the side surface oxide film, the coercive floated in the channel length direction are separated from each other by a pn junction dripping.
そしてこのメモリセルアレイ構成では、ワード線ＷＬおよびビット線ＢＬを最小加工寸法Ｆのピッチで形成したとして、単位セル面積は、図３に破線で示したように、２Ｆ×２Ｆ＝４Ｆ 2となる。 And in this memory cell array configuration, as to form a word line WL and bit line BL at a pitch of a minimum feature size F, a unit cell area, as indicated by a broken line in FIG. 3, a 2F × 2F = 4F 2.
このＮＭＯＳトランジスタからなるＤＲＡＭセルの動作原理は、ＭＯＳトランジスタのバルク領域（他から絶縁分離されたｐ型シリコン層１２）の多数キャリアであるホールの蓄積を利用する。 The operation principle of the DRAM cell including the NMOS transistor utilizes the accumulation of holes which are majority carriers in the bulk region of the MOS transistor (p-type silicon layer 12 which is insulated and isolated from the other). 即ち、ＭＯＳトランジスタを５極管領域で動作させることにより、ドレイン拡散層１４から大きな電流を流し、ドレイン拡散層１４の近傍でインパクトイオン化を起こす。 That is, by operating the MOS transistor in the pentode region, a large current flows from the drain diffusion layer 14, causing impact ionization in the vicinity of the drain diffusion layer 14. このインパクトイオン化により生成される過剰の多数キャリアであるホールをｐ型シリコン層１２に保持させ、そのホール蓄積状態（熱平衡状態より電位が高い状態）を例えばデータ“１”とする。 The hole is in excess of majority carriers generated by the impact ionization are held in the p-type silicon layer 12, and the hole accumulation state (thermal equilibrium state than the potential is high), for example, data "1". ドレイン拡散層１４とｐ型シリコン層１２の間のｐｎ接合を順方向バイアスして、ｐ型シリコン層１２の過剰ホールをドレイン側に放出した状態をデータ“０”とする。 A pn junction between the drain diffusion layer 14 and the p-type silicon layer 12 is forward biased, the state of releasing excess holes in the p-type silicon layer 12 on the drain side and the data "0".
データ“０”，“１”は、バルク領域の電位の差であり、ＭＯＳトランジスタのしきい値電圧の差として記憶される。 Data "0", "1" is the difference in potential of the bulk region, it is stored as a difference in threshold voltage of the MOS transistor. 即ち、ホール蓄積によりバルク領域の電位が高いデータ“１”状態のしきい値電圧Ｖｔｈ１は、データ“０”状態のしきい値電圧Ｖｔｈ０より低い。 That is, the threshold voltage Vth1 of the potential of the bulk region is higher data "1" state by the hole accumulation, the data "0" state is lower than the threshold voltage Vth0 of. バルク領域に多数キャリアであるホールを蓄積した“１”データ状態を保持するためには、ワード線には負のバイアス電圧を印加することが必要になる。 To hold the "1" data state accumulated holes are majority carriers in the bulk region, it is necessary to apply a negative bias voltage to the word line. このデータ保持状態は、逆データの書き込み動作（消去）を行わない限り、読み出し動作を行っても変わない。 This data holding state, unless it is of the opposite data write operation (erase), no Kawa be performed read operations. 即ち、キャパシタの電荷蓄積を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。 That is, unlike the DRAM of one transistor / one capacitor using charge accumulation of the capacitor, it is possible to non-destructive readout.
データ読み出しの方式には、いくつか考えられる。 The method of data reading, is considered some. ワード線電位Ｖｗｌとバルク電位ＶＢの関係は、データ“０”，“１”と関係で図５のようになる。 Relationship of the word line potential Vwl and bulk potential VB, the data "0" is as shown in FIG 5 in relation to "1". 従ってデータ読み出しの第１の方法は、選択されたワード線ＷＬにデータ“０”，“１”のしきい値電圧Ｖｔｈ０，Ｖｔｈ１の中間になる読み出し電位を与えて、“０”データのメモリセルでは電流が流れず、“１”データのメモリセルでは電流が流れることを利用する。 The first method of data reading therefore, data "0" to the selected word line WL, and by applying a threshold voltage Vth0, it reads potential to become intermediate Vth1 of "1", "0" memory cell of the data in no current flows, in the memory cell for "1" data utilizing current to flow. 具体的には例えば、ビット線ＢＬを所定の電位ＶＢＬにプリチャージして、その後ワード線ＷＬを駆動する。 Specifically, for example, by precharging the bit lines BL to a predetermined potential VBL, and thereafter drives the word line WL. これにより、図６に示すように、“０”データの場合、ビット線プリチャージ電位ＶＢＬの変化がなく、“１”データの場合はプリチャージ電位ＶＢＬが低下する。 Thus, as shown in FIG. 6, "0" data, there is no change in the bit line precharge potential VBL, "1" if the data is the precharge potential VBL lowers.
第２の読み出し方式は、選択されたワード線ＷＬを立ち上げてから、ビット線ＢＬに電流を供給して、“０”，“１”の導通度に応じてビット線電位の上昇速度が異なることを利用する。 Second read method, after driving the selected word line WL, and by supplying a current to the bit line BL, "0", the rising speed of the bit line potential is different depending on the conductivity of "1" It makes use of the fact. 簡単には、ビット線ＢＬを０Ｖにプリチャージし、図７に示すようにワード線ＷＬを、“０”データのしきい値電圧よりも高い電位まで立ち上げて、ビット線電流を供給する。 Briefly, to precharge the bit line BL to 0V, and the word line WL as shown in FIG. 7, the raised to a higher potential than the threshold voltage of the "0" data, and supplies the bit line current. このとき、ビット線の電位上昇の差をダミーセルを利用して検出することにより、データ判別が可能となる。 At this time, by detecting the difference in potential increase of the bit line by using a dummy cell, thereby enabling data determination.
第３の読み出し方式は、ビット線ＢＬを所定の電位にクランプしたときの、“０”，“１”で異なるビット線電流の差を読む方式である。 Third read method, when clamping the bit lines BL to a predetermined potential, "0" is a method of reading a difference in different bit line current at "1". 即ち、選択されたワード線を、“０”データのしきい値電圧よりも高い電位まで立ち上げた後、クランプ回路を介してビット線に電流を供給する。 That is, a selected word line, "0" after launching to a higher potential than the threshold voltage of the data, and supplies a current to the bit line via a clamp circuit. ビット線ＢＬの電位がクランプしたときの、“０”，“１”で異なるビット線電流の差を検出することで、データが判定できる。 When the potential of the bit line BL is clamped, "0", "1" difference different bit line current by detecting, the data can be determined. 電流差を読み出すには、電流−電圧変換回路が必要であるが、最終的には電位差を差動増幅して、センス出力を出す。 To read the current difference, the current - the voltage conversion circuit is required, the potential difference eventually to differential amplifier, it gives a sense output.
この発明において、選択的に“０”データを書き込むためには、即ちメモリセルアレイのなかで選択されたワード線ＷＬとビット線ＢＬの電位により選択されたメモリセルのバルク領域のみから過剰ホールを放出させるには、ワード線ＷＬとバルク領域の間の容量結合が本質的になる。 In the present invention, selectively "0" in order to write data, i.e. release the excess holes only from the bulk region of the selected memory cell by the potential of the selected word line WL and bit line BL among the memory cell array to the capacitive coupling between the word line WL and the bulk region consists essentially of. その詳細検討は後述するが、データ“１”でバルク領域にホールが蓄積された状態は、ワード線を十分負方向にバイアスして、メモリセルのゲート・基板間容量が、ゲート酸化膜容量となる状態（即ち表面に空乏層が形成されていない状態）で保持することが必要である。 Its detailed study will be described later, a state in which the data "1" a hole in the bulk region is accumulated, by biasing the word line sufficiently negative direction, the gate-substrate capacitance of the memory cell, the gate oxide film capacitance it is necessary to hold a state (i.e. a state in which no depletion layer is formed on the surface) made.
また、書き込み動作は、“０”，“１”共に、パルス書き込みとして消費電力を減らすことが好ましい。 The write operation is "0", "1" together, it is preferable to reduce the power consumption as a pulse writing. “０”書き込み時、選択トランジスタのバルク領域からドレインにホール電流が、ドレインからバルク領域に電子電流が流れるが、バルク領域にホールが注入されることはない。 "0" when writing, the hole current from the bulk region to the drain of the selection transistor, the electron current flows in the bulk region of the drain, there is no possibility that the hole in the bulk region are injected.
より具体的な動作波形を説明する。 Describe more specific actions waveforms. 図８〜図１１は、選択セルによるビット線の放電の有無によりデータ判別を行う第１の読み出し方式を用いた場合のリード／リフレッシュ及びリード／ライトの動作波形である。 8 to 11 are operation waveforms of read / refresh and read / write in the case of using the first read method of performing data discriminated by the presence or absence of discharge of the bit line due to the selected cell.
図８及び図９は、それぞれ“１”データ及び“０”データのリード／リフレッシュ動作である。 8 and 9 are "1" are the data and the "0" data read / refresh operations. 時刻ｔ１までは、データ保持状態（非選択状態）であり、ワード線ＷＬには負電位が与えられている。 Until the time t1 is a data holding state (non-selected state), the word line WL is given a negative potential. 時刻ｔ１でワード線ＷＬを正の所定電位に立ち上げる。 At time t1 raising the word line WL to a predetermined positive potential. このときワード線電位は、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定する。 At this time the word line potential is "0", set between the "1" data threshold Vth0, Vth1. これにより、“１”データの場合、予めプリチャージされていたビット線ＶＢＬは放電により低電位になる。 Thus, "1" data, pre-bit lines VBL which has been precharged to a low potential by discharge. “０”データの場合はビット線電位ＶＢＬは保持される。 "0" bit line potential VBL For data is retained. これにより“１”，“０”データが判別される。 Thus "1", "0" data is determined.
そして、時刻ｔ２で、ワード線ＷＬの電位を更に高くし、同時に読み出しデータが“１”の場合には、ビット線ＢＬに正電位を与え（図８）、読み出しデータが“０”の場合はビット線ＢＬに負電位を与える（図９）。 Then, at time t2, the further high potential of the word line WL, and if the read data is "1" at the same time, a positive potential applied to the bit line BL (Fig. 8), if the read data is "0" providing a negative potential to the bit line BL (Fig. 9). これにより、選択メモリセルが“１”データの場合、５極管動作により大きなチャネル電流が流れてインパクトイオン化が起こり、バルク領域に過剰のホールが注入保持されて再度“１”データが書き込まれる。 Thus, if the selected memory cell is "1" data, occurs impact ionization large channel current flows by a pentode operation, again excessive holes are injected retained in the bulk region "1" data is written. “０”データの場合には、ドレイン接合が順方向バイアスになり、バルク領域に過剰ホールが保持されていない“０”データが再度書き込まれる。 "0" when the data, the drain junction is forward biased, the excess holes in the bulk region is not retained "0" data is written again.
そして、時刻ｔ３でワード線ＷＬを負方向にバイアスして、リード／リフレッシュ動作を終了する。 Then, biasing the word lines WL in the negative direction at time t3, and ends the read / refresh operations. “１”データ読み出しを行ったメモリセルと同じビット線ＢＬにつながる他の非選択メモリセルでは、ワード線ＷＬが負電位、従ってバルク領域が負電位に保持されて、インパクトイオン化は起こらない。 "1" in the other non-selected memory cells connected to the same bit line BL as the memory cell subjected to data reading, a negative potential the word line WL, hence the bulk region is held at a negative potential, does not occur impact ionization. “０”データ読み出しを行ったメモリセルと同じビット線ＢＬにつながる他の非選択メモリセルでは、やはりワード線ＷＬが負電位に保持されて、ホール放出は起こらない。 "0" in the other non-selected memory cells connected to the same bit line BL as the memory cell subjected to data reading, is also held to the word line WL is a negative potential, holes emission does not occur.
図１０及び図１１は、同じ読み出し方式によるそれぞれ“１”データ及び“０”データのリード／ライト動作である。 10 and 11 are respectively "1" data and the "0" data read / write operations by the same read method. 図１０及び図１１での時刻ｔ１での読み出し動作はそれぞれ、図８及び図９と同様である。 Read operation at time t1 in FIG. 10 and 11, respectively, is similar to FIGS. 読み出し後、時刻ｔ２でワード線ＷＬを更に高電位とし、同じ選択セルに“０”データを書き込む場合には同時に、ビット線ＢＬに負電位を与え（図１０）、“１”データを書き込む場合にはビット線ＢＬに正電位を与える（図１１）。 After reading, further a high potential of the word line WL at time t2, at the same time when writing "0" data in the same selected cell, giving a negative potential to the bit line BL (Fig. 10), "1" when data is written to give a positive potential to the bit line BL (Fig. 11). これにより、“０”データが与えられたセルでは、ドレイン接合が順方向バイアスになり、バルク領域のホールが放出される。 Thus, the "0" cell data is given, the drain junction is forward biased, holes in the bulk region are emitted. “１”データが与えられたセルでは、ドレイン近傍でインパクトイオン化が起こり、バルク領域に過剰ホールが注入保持される。 "1" in cells in which data is given, occurs impact ionization near the drain, excessive holes are injected retained in the bulk region.
図１２〜図１５は、ビット線ＢＬを０Ｖにプリチャージし、ワード線選択後にビット線ＢＬに電流を供給して、ビット線ＢＬの電位上昇速度によりデータ判別を行う第２の読み出し方式を用いた場合のリード／リフレッシュ及びリード／ライトの動作波形である。 12 to 15, use pre-charging the bit line BL to 0V, and supplies current after the word line selected by the bit line BL, the potential rise speed of the bit line BL and the second read method of performing data discrimination an operation waveform of the read / refresh and read / write when had.
図１２及び図１３は、それぞれ“１”データ及び“０”データのリード／リフレッシュ動作である。 12 and 13 are respectively "1" data and the "0" data read / refresh operations. 負電位に保持されていたワード線ＷＬを、時刻ｔ１で正電位に立ち上げる。 The word line WL is held at a negative potential at time t1 raises to a positive potential. このときワード線電位は、図７に示したように、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１のいずれよりも高い値に設定する。 Word line potential at this time, as shown in FIG. 7, "0", "1" is set to a value higher than any of the threshold Vth0, Vth1 of the data. 或いは、ワード線電位を、第１の読み出し方式と同様に、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定してもよい。 Alternatively, the word line potential, as in the first read method, "0" may be set between "1" data threshold Vth0, Vth1. そして、時刻ｔ２でビット線に電流を供給する。 Then, supplies current to the bit lines at time t2. これにより、“１”データの場合、メモリセルが深くオンしてビット線ＢＬの電位上昇は小さく（図１２）、“０”データの場合メモリセルの電流が小さく（或いは電流が流れず）、ビット線電位は急速に上昇する。 Thus, "1" data, the potential rise of the bit line BL a memory cell is turned on deeply reduced (FIG. 12), "0" when the data current of the memory cell is small (or no current flows), bit line potential rises rapidly. これにより“１”，“０”データが判別される。 Thus "1", "0" data is determined.
そして、時刻ｔ３で、読み出しデータが“１”の場合には、ビット線ＢＬに正の電位を与え（図１２）、読み出しデータが“０”の場合はビット線ＢＬに負の電位を与える（図１３）。 Then, at time t3, when the read data is "1" gives a positive potential to the bit line BL (Fig. 12), the read data will give a negative potential to the bit line BL in the case of "0" ( Figure 13). これにより、選択メモリセルが“１”データの場合、ドレイン電流が流れてインパクトイオン化が起こり、バルク領域に過剰ホールが注入保持されて再度“１”データが書き込まれる。 Thus, if the selected memory cell is "1" data, occurs impact ionization drain current flows, again over holes are injected retained in the bulk region "1" data is written. “０”データの場合には、ドレイン接合が順方向バイアスになり、バルク領域に過剰ホールのない“０”データが再度書き込まれる。 "0" when the data, the drain junction is forward biased, no excess holes in the bulk region "0" data is written again.
時刻ｔ４でワード線ＷＬを負方向にバイアスして、リード／リフレッシュ動作を終了する。 And biasing the word lines WL in the negative direction at the time t4, and ends the read / refresh operations.
図１４及び図１５は、同じ読み出し方式によるそれぞれ“１”データ及び“０”データのリード／ライト動作である。 14 and 15 are respectively "1" data and the "0" data read / write operations by the same read method. 図１４及び図１５での時刻ｔ１及びｔ２での読み出し動作はそれぞれ、図１２及び図１３と同様である。 Read operation at time t1 and t2 in FIG. 14 and FIG. 15 respectively, it is similar to that of FIG. 12 and FIG. 13. 読み出し後、同じ選択セルに“０”データを書き込む場合には、ビット線ＢＬに負電位を与え（図１４）、“１”データを書き込む場合にはビット線ＢＬに正電位を与える（図１５）。 After reading, the case of writing "0" data in the same selected cell, giving a negative potential to the bit line BL (Fig. 14), "1" gives a positive potential to the bit line BL in order to write data (FIG. 15 ). これにより、“０”データが与えられたセルでは、ドレイン接合が順方向バイアスになり、バルク領域の過剰ホールが放出される。 Thus, the "0" cell data is given, the drain junction is forward biased, the excess holes in the bulk region are emitted. “１”データが与えられたセルでは、大きなドレイン電流が流れてドレイン近傍でインパクトイオン化が起こり、バルク領域に過剰ホールが注入保持される。 "1" in cells in which data is given, occurs impact ionization near the drain by a large drain current flows, excessive holes are injected retained in the bulk region.
以上のようにこの発明によるＤＲＡＭセルは、他から電気的に分離されたフローティングのバルク領域を持つ単純なＭＯＳトランジスタにより構成され、４Ｆ 2のセルサイズが実現可能である。 DRAM cell according to the invention as described above, is constituted by a simple MOS transistor having the electrically isolated floating bulk regions from the other, the cell size of 4F 2 can be realized. また、フローティングのバルク領域の電位制御は、ゲート電極からの容量結合を利用しており、例えばＳＯＩ基板裏面からのバックゲート制御は利用していない。 Further, the potential control of the bulk region of the floating utilizes the capacitive coupling from the gate electrode, for example, the back gate control from SOI substrate back surface is not utilized. ソース拡散層も固定電位である。 The source diffusion layer is also fixed potential. 即ち、読み出し／書き込みの制御は、ワード線ＷＬとビット線ＢＬのみで行われ、簡単である。 That is, the read / control the writing is performed only by the word line WL and bit line BL, and is simple. 更にメモリセルは基本的に非破壊読み出しであるので、センスアンプをビット線毎に設ける必要がなく、センスアンプのレイアウトは容易になる。 Further, since the memory cell basically non-destructively read, there is no need to provide a sense amplifier for each bit line, a sense amplifier layout is facilitated. 更に電流読み出し方式であるので、ノイズにも強く、例えばオープンビット線方式でも読み出しが可能である。 In addition, since there is a current read method, resistant to noise, it is possible for example read in an open bit line system. また、メモリセルの製造プロセスも簡単である。 The manufacturing process of the memory cell is simple.
また、ＳＯＩ構造は、今後のロジックＬＳＩの性能向上を考えたときに重要な技術となる。 Further, SOI structure is an important technique when considering the performance improvement of future logic LSI. この発明によるＤＲＡＭは、この様なＳＯＩ構造のロジックＬＳＩとの混載を行う場合にも非常に有望である。 DRAM according to the invention are very promising in the case of performing mixed with logic LSI of such SOI structure. キャパシタを用いる従来のＤＲＡＭと異なり、ロジックＬＳＩのプロセスと異なるプロセスを必要とせず、製造工程が簡単になるからである。 Unlike conventional DRAM using a capacitor, without requiring different processes and logic LSI process, because the manufacturing process is simplified.
更に、この発明によるＳＯＩ構造のＤＲＡＭは、従来の１トランジスタ／１キャパシタ型のＤＲＡＭをＳＯＩ構造とした場合に比べて、優れた記憶保持特性が得られるという利点がある。 Further, the DRAM of SOI structure according to the invention, the conventional one-transistor / one-capacitor type DRAM as compared to the case of the SOI structure has an advantage of excellent memory retention characteristics. 即ち従来の１トランジスタ／１キャパシタ型のＤＲＡＭをＳＯＩ構造とすると、フローティングの半導体バルクにホールが蓄積されてトランジスタのしきい値が下がり、トランジスタのサブスレッショルド電流が増加する。 That is, the conventional one-transistor / one-capacitor type DRAM with SOI structure, are holes accumulated in the floating semiconductor bulk lower the threshold value of the transistor, the subthreshold current of the transistor increases. これは記憶保持特性を劣化させる。 This deteriorates the memory retention characteristics. これに対してこの発明による１トランジスタのみのメモリセルでは、記憶電荷を減少させるトランジスタパスは存在せず、データ保持特性は純粋にｐｎ接合のリークのみで決まり、サブスレッショルドリークという問題がなくなる。 In contrast the memory cells of only one transistor according to the present invention, transistor pass to reduce the storage charge is absent, the data retention characteristics are determined only by the leakage of purely pn junction, it eliminates a problem that the sub-threshold leakage.
実際にこの発明によるメモリセルが実用に耐え得るかどうかは、以下に挙げるような判断基準により判断される。 Actually whether the memory cell according to the invention can withstand practical use is determined by criteria such as listed below.
（ａ）バルク領域のホールの保持特性が十分か否か（１０ｓｅｃ程度の保持時間が得られるか否か）。 (A) whether enough or retention characteristics of the Hall bulk region (whether retention time of about 10sec is obtained).
（ｂ）十分な“１”書き込みの速度が得られるか否か（書き込み速度１０ｎｓｅｃが可能か、書き込み時に２０ｎＡ程度以上のバルク電流が得られるか否か）。 (B) sufficient "1" whether the writing speed can be obtained (or writing speed 10nsec can, whether 20nA about more bulk current is obtained at the time of writing).
（ｃ）“０”書き込みの選択性が十分か（“０”データと“１”データのバルク電位の差ΔＶＢ＝１Ｖ程度が得られるか否か）。 (C) "0" (whether "0" data and "1" difference .DELTA.VB = approximately 1V bulk potential of the data is obtained) write selectivity or sufficient.
（ｄ）ゲートとバルク領域との間の容量がｐｎ接合容量に比べて十分大きくとれるか、また“１”データのしきい値を大きくとれるか。 (D) or the capacitance between the gate and the bulk region can be taken sufficiently large in comparison with the pn junction capacitance, also "1" or the threshold data can be made large.
以下にこれらの判断基準の検証を行う。 Carry out the verification of these criteria below.
１Ｇ個のメモリセルを持つＤＲＡＭのメモリセルの記憶保持時間の平均値をＲＴ＝１０ｓｅｃと考える。 The average value of the retention time of the memory cell of a DRAM having a 1G memory cells considered RT = 10 sec. ０．１μｍルールでメモリセルのゲート酸化膜厚をｔｏｘ＝２．５ｎｍとすると、ゲート酸化膜容量は、１４ｆＦ／ｃｍ 2であるので、ゲート面積を０．０１μｍ 2として、ゲート酸化膜容量Ｃｏｘは、Ｃｏｘ＝０．１４ｆＦとなる。 When the gate oxide film thickness of the memory cell and tox = 2.5 nm at 0.1μm rule, the gate oxide film capacitance, because it is 14fF / cm 2, the gate area as a 0.01 [mu] m 2, the gate oxide film capacitance Cox is , the Cox = 0.14fF. 後に説明するｐｎ接合容量Ｃｊ＝０．０８ｆＦを含めると、全容量はＣｔｏｔａｌ＝０．２２ｆＦとなる。 Including a pn junction capacitance Cj = 0.08fF to be described later, the total volume will be a Ctotal = 0.22fF.
このゲート容量に電荷を蓄積した場合、記憶保持時間ＲＴ＝１０ｓｅｃの間に、ΔＶ＝０．１Ｖの電位変化をさせるセル当たりのリーク電流Ｉleak/nodeは、下記数１となる。 If charges are accumulated in the gate capacitance, during the retention time RT = 10 sec, the leakage current Ileak / node per cell to the potential change of the [Delta] V = 0.1 V is a formula 1 below.
ＳＯＩ基板上のシリコン層の厚みを１００ｎｍとして、ｐｎ接合面積は、０．１μｍ×０．１μｍ×２＝０．０２μｍ 2であるので、単位面積当たりのリーク電流Ｉleak/areaを求めると、下記数２となる。 The thickness of the silicon layer on the SOI substrate as 100 nm, pn junction area, since it is 0.1μm × 0.1μm × 2 = 0.02μm 2 , when determining the leak current Ileak / area per unit area, the number of the following 2 become.
ＳＯＩ基板上のｐｎ接合の２Ｖ程度の逆バイアス時のリーク電流がこの程度以下であれば、平均セルの記憶保持時間ＲＴ＝１０ｓｅｃが保証されることになり、１トランジスタ／１キャパシタのＤＲＡＭと同程度の記憶保持特性が得られることになる。 If leakage current when a reverse bias of about 2V of the pn junction on the SOI substrate is less than this degree, will be retention time RT = 10 sec of average cell is ensured, the a DRAM of one transistor / one capacitor the degree of memory retention characteristics will be obtained. ちなみに、これまでのところ、ＳＯＩ基板上のｐｎ接合のリーク電流として、１〜３×１０ -17 Ａ／μｍ（ワード線方向１μｍ当たり）という値が報告されている（１９９５Ｓｙｍｐ．ＶＳＬＩ Ｔｅｃｈ．，ｐ．１４１）。 Incidentally, so far, as the leakage current of pn junction on the SOI substrate, a value of 1~3 × 10 -17 A / μm (word line direction 1μm per) have been reported (1995Symp.VSLI Tech., P .141). これからも、上の記憶保持特性が十分実現可能と思われる。 Going forward, memory retention characteristics of the above seems sufficient feasible.
書き込み時間は、セルノード（ゲート）の容量とバルク電流Ｉｓｕｂで決まる。 The write time is determined by the capacitance and bulk current Isub cell node (gate). ゲート容量は上述のように、Ｃｔｏｔａｌ＝０．２２ｆＦとする。 Gate capacitance as described above, and Ctotal = 0.22fF. 書き込み時間の仕様をｔｗｒ＝１０ｎｓｅｃとして、この時間内にバルク領域にΔＶ＝１Ｖの電圧を書き込むのに必要なバルク電流は、下記数３となる。 The specifications of the write time as twr = 10 nsec, the bulk current required to write the voltage of the [Delta] V = 1V for bulk region within this time, the following equation 3.
セルトランジスタのチャネルを流れるドレイン電流Ｉｄｓが１０μＡとして、上のバルク電流Ｉｓｕｂはその約２／１０００である。 As the drain current Ids flowing through the channel of the cell transistor 10 .mu.A, bulk current Isub above its approximately 2/1000. ドレイン・ソース間電圧Ｖｄｓ＝２Ｖ程度を与えれてインパクトイオン化を起こさせれば、必要なバルク電流を流すことができる。 If ask cause impact ionization are given a voltage Vds = about 2V between the drain and source can flow required bulk current.
メモリセルのＣ−Ｖカーブ（ゲート・バルク間の電圧Ｖｇｂと容量Ｃｇｂの関係）は、図１６のようになる。 C-V curve of the memory cell (the relation of the voltage Vgb and capacity Cgb between the gate and the bulk) is as shown in Figure 16. バルク領域のアクセプタ濃度をＮＡ＝１０ 18 ／ｃｍ 3として、フラットバンド電圧はＶＦＢ＝−１．２Ｖである。 The acceptor concentration in the bulk region as NA = 10 18 / cm 3, the flat-band voltage is VFB = -1.2 V. ワード線電圧Ｖｗｌ＝１Ｖで“１”書き込みを行ったとし（バルク電位ＶＢ＝０．６Ｖ）、書き込み後、ワード線電位を下げていくと、最初はチャネル反転層によりシールドされているため、容量Ｃｇｂはゼロである。 And "1" has been written in the word line voltage Vwl = 1V (bulk potential VB = 0.6V), after writing the gradually lowering the word line potential, because the first is shielded by the channel inversion layer, the capacitance Cgb is zero. また“１”セルのしきい値をＶｔｈ１＝０Ｖと仮定すれば、ワード線電位を０Ｖまで下げてもバルク電位ＶＢは変化せず、容量Ｃｇｂが顕在化するのは、ワード線電位がしきい値電圧Ｖｔｈ１即ち、Ｖｗｌ＝０Ｖの点である。 The "1" Assuming the threshold value of the cell as Vth1 = 0V, bulk potential VB is not changed even by lowering the word line potential to 0V, the capacitance Cgb that manifest the word line potential threshold That value voltage Vth1, is a point of Vwl = 0V. このとき、ゲート・バルク間電圧はＶｇｂ＝−０．６Ｖである。 At this time, the gate-bulk voltage is Vgb = -0.6 V.
また、ｐｎ接合の単位面積当たりの容量は、ＮＡ＝１０ 18 ／ｃｍ 3で、ドレイン電圧Ｖｄ＝０Ｖの場合、４ｆＦ／μｍ 2である。 The capacitance per unit area of the pn junction, at NA = 10 18 / cm 3, when the drain voltage Vd = 0V, a 4 fF / [mu] m 2. 接合面積が０．１μｍ×０．１μｍ×２＝０．０２μｍ 2の場合、ｐｎ接合の容量は、Ｃｊ＝０．０８ｆＦとなる。 If the bonding area is 0.1μm × 0.1μm × 2 = 0.02μm 2 , the capacity of the pn junction becomes Cj = 0.08fF. 図１６において、Ｖｇｂ＝−０．５ＶでのＣｇｂ／Ｃｏｘを０．８とすると、Ｃｏｘ＝０．１４ｆＦの場合、ゲート電圧のバルク領域に対する容量結合比λは、下記数４となる。 16, when a 0.8 Cgb / Cox in Vgb = -0.5 V, when the Cox = 0.14fF, the capacitive coupling ratio λ for the bulk region of the gate voltage, the following equation 4.
従って、ワード線電位が下がってきて、ゲートとバルク間の容量Ｃｇｂが見え始めたときの、ワード線の電位変化に対するバルク領域の電位変化の比は、６０％程度である。 Therefore, coming down the word line potential, when the capacitance Cgb between the gate and the bulk began visible, the ratio of change in potential of the bulk region with respect to the potential change of the word line is about 60%. 更にワード線電位を下げると、バルク電位も下がるが、Ｖｇｂは−０．５Ｖよりも負側に大きくなっていく。 Further lowering the word line potential, also decreases bulk potential but, Vgb is gradually increased on the negative side than -0.5 V. これに伴って、容量Ｃｇｂは大きくなり、容量結合によってバルク電位を下げることができる。 Accordingly, the capacitance Cgb increases, it is possible to lower the bulk potential by capacitive coupling. 最終的に、図１６に示すようにワード線電位Ｖｗｌ＝−１．３Ｖまで下げたとして、平均の容量結合比λを０．６とすると、バルク領域は、最初の０．６Ｖから、ΔＶＢ＝１．３Ｖ×０．６＝０．７８Ｖだけ下がり、−０．１８Ｖになる。 Finally, as was lowered to the word line potential Vwl = -1.3 V as shown in FIG. 16, when the average of the capacitive coupling ratio λ is 0.6, the bulk region, the first 0.6V, .DELTA.VB = falling only 1.3V × 0.6 = 0.78V, become -0.18V. このとき、Ｖｇｂ＝−１．１２Ｖである。 At this time, it is Vgb = -1.12V.
即ち、過剰ホール注入によりバルク電位がＶＢ＝０．６Ｖとなる“１”データ書き込みを行った後、ワード線電位をＶｗｌ＝−１．３Ｖとしてデータ保持するとき、容量結合によりバルク電位は−０．１８Ｖを保持する。 That is, after the bulk potential by excess hole injection is performed "1" data write becomes VB = 0.6V, when the data hold word line potential as Vwl = -1.3 V, the bulk potential by capacitive coupling -0 to hold the .18V. この状態で、ある選択セルについてビット線電位を負電位に下げて“０”書き込みを行ってバルク電位を下げる場合、バルク電位が−０．１８Ｖ以下になる条件では、ワード線電位が−１．３Ｖの非選択セルにおいてもバルクのホールがドレインに流れて、データが破壊される。 In this state, if the lower the bulk potential performs "0" is written to lower the bit line potential for a selected cell at a negative potential, under the condition that the bulk potential is below -0.18V, the word line potential is -1. flowing the bulk of the hole drain even in the non-selected cells of 3V, the data is destroyed. 従ってデータ破壊を起こさないための“０”データ書き込み時のバルク電位の最小値は−０．１８Ｖということになる。 Therefore the minimum value of "0" bulk potential at the time of data writing to not cause data corruption will be referred to -0.18V. “１”データの書き込み電圧の最大値は、ビルトイン電圧０．６Ｖであるので、信号量の最大値は、０．６Ｖ−（−０．１８Ｖ）＝０．７８Ｖとなる。 "1" maximum value of the write voltage data, because it is built-in voltage 0.6V, the maximum value of the signal amount is 0.6V - a - (0.18V) = 0.78V. 従って、上述のΔＶＢそのものが“０”データと“１”データの信号量差（バルク電位の差）となる。 Therefore, ΔVB itself is "0" data and "1" signal amount difference data described above (the difference between the bulk potential).
を確認することが必要である。 It is necessary to confirm.
このときの繰り返し回数の最大値Ｎｍａｘは、あるリフレッシュと次のリフレッの間（例えば１２８ｍｓｅｃ）に、同一セルについて読み出し動作（１００ｎｓｅｃ）を連続させた場合に相当するので、Ｎｍａｘ＝１２８ｍｓｅｃ／１００ｎｓｅｃ＝１．２８×１０ 16回程度となる。 Maximum value Nmax of the number of repetitions of this time, during a certain refresh and the next refresh (e.g. 128 msec), so corresponds to the case where is continuous for the same cell read operation (100nsec), Nmax = 128msec / 100nsec = 1 .28 becomes × 10 about 16 times. バルクのホール蓄積状態を保持する“０”データの非破壊性（１）の方がクリティカルになると思われる。 Who holds the hole accumulation state of the bulk "0" data non-destructive (1) it appears to be critical. 従って読み出し時電流を流すとしても、例えばＶｄｓ＝０．５Ｖ程度での低電流の線形領域での読み出しを行うことが必要であろう。 Therefore even flow during reading current, it may be necessary to carry out the reading of a linear region of low currents, for example, Vds = 0.5V approximately. 或いは先の第１の読み出し方式のように、“０”データのセルには電流を流さない方式を採用することが、非破壊性を保証する上で好ましい。 Or as in the first method of reading ahead, "0" in the cell of the data it is possible to adopt a method in which no current flows is preferable in ensuring survivability.
以上において、この発明によるＤＲＡＭの基本的な実現可能性を示す判断基準の検証を行った。 In the above, it was verified criteria indicating the basic feasibility of DRAM according to the present invention. 次に、更に具体的にこの発明によるＤＲＡＭの性能を解析した結果を順次説明する。 Then, sequentially explain the results of analyzing the performance of the DRAM according to more specifically this invention.
先に、図１２及び図１３で説明した第２の読み出し方式、即ちビット線に一定電流を供給して読み出し行う場合の、ビット線の電位変化を検証する。 Above, to verify a second read method described in FIG. 12 and FIG. 13, i.e., in the case of performing read by supplying a constant current to the bit line, the potential change of the bit line. 図１７は、この検証に用いる等価回路である。 Figure 17 is an equivalent circuit used for this verification. 簡単にために、ビット線ＢＬの電位は０Ｖにプリチャージされており、ワード線ＷＬの電位Ｖｗｌは、ｔ＞０において、下記数５に示すように、メモリセルＭＣのしきい値Ｖｔｈ（Ｖｔｈ０，Ｖｔｈ１）以上に設定されているものと仮定する。 For easy, the potential of the bit line BL are pre-charged to 0V, and the potential Vwl of the word line WL, t> at 0, as shown in following equation 5, the memory cell MC threshold Vth (Vth0 , it assumed to be set to Vth1) above.
ビット線ＢＬには、ｔ＞０において、Ｉｃなる一定電流が供給されるものとし、この電流Ｉｃは、下記数６に示すように、セルトランジスタのＶｇｓ＝Ｖｗｌでの飽和電流Ｉｄｓａｔに比べて小さいものとする。 The bit line BL is at t> 0, it is assumed that Ic becomes constant current is supplied, the current Ic, as shown in the following Equation 6 is smaller than the saturation current Idsat in Vgs = Vwl of the cell transistor and things.
このとき、ビット線ＢＬの電位Ｖｂｌの変化は、セルトランジスタのドレイン電流をＩｄｓとして、下記数７で表される。 At this time, the change in potential Vbl of the bit line BL, the drain current of the cell transistor as Ids, represented by the following Expression 7.
セルトランジスタは線形領域で動作しているので、Ｖｂｌ＜Ｖｗｌ−Ｖｔｈが成り立ち、このときセルトランジスタのドレイン電流Ｉｄｓは下記数８で表される。 Since the cell transistor operates in the linear region, Vbl <Vwl-Vth is holds, the drain current Ids at this time the cell transistor can be expressed by the following Expression 8.
数８を数７に代入して積分すれば、下記数９を得る。 By integrating by substituting Equation 8 into Equation 7 to obtain the following expression 9.
数５と数６の仮定から、α＞β＞０を満たす。 Several 5 and 6 assumption, satisfy α> β> 0. 従って、数９は、時間ｔに関して下に凸の増加関数であり、Ｖｂｌ（０）＝０，Ｖｂｌ（∞）＝βである。 The number 9 is an increasing function of convex downward with respect to time t, Vbl (0) = 0, a Vbl (∞) = β.
図１８は、数９の計算結果を示す。 Figure 18 shows the calculation results of Equation 9. “０”データのセルのしきい値をＶｔｈ０＝０．３Ｖ、“１”データのセルのしきい値をＶｔｈ１＝−０．３Ｖ、ダミーセルのしきい値をＶｔｈｄ＝０．０５Ｖ、ビット線容量をＣｂｌ＝１００ｆＦ、セル電流の利得係数をｋ＝２．０×１０ -5 （Ａ／Ｖ 2 ）と仮定し、またＩｃ＝０．９Ｉｄｓａｔ＝１３μＡ、Ｖｗｌ＝１．５Ｖを用いて、“０”データのときのビット線電圧Ｖｂｌ０、“１”データのときのビット線電圧Ｖｂｌ１を、それぞれの信号電圧Ｖｓｉｇ０，Ｖｓｉｇ１及び参照ビット線の電圧Ｖｂｌｄと共に示している。 "0" threshold value Vth0 = 0.3V cells of data, "1" threshold value Vth1 = -0.3 V cell of the data, the threshold of the dummy cell Vthd = 0.05 V, the bit line capacitance the CbI = 100 fF, assuming the gain factor of the cell current k = 2.0 × 10 -5 and (a / V 2), and using Ic = 0.9Idsat = 13μA, the Vwl = 1.5V, "0 "bit line voltage Vbl0 when the data" 1 "to the bit line voltage Vbl1 when the data are shown with voltage Vbld of respective signal voltages Vsig0, Vsig1 and reference bit line. この結果から、ワード線を立ち上げてから、１０ｎｓｅｃ後に、１００ｍＶの信号が得られていることがわかる。 From this result, from the launch of the word lines, after 10 nsec, it can be seen that 100mV signal is obtained.
ダミーセルについては、メモリセルと同じ構造のＭＯＳトランジスタでバルク電位を適当に設定できるタイプであることが好ましい。 The dummy cell is preferably a type that can appropriately set the bulk potential of the MOS transistor having the same structure as the memory cell. 何故なら、メモリセルのしきい値のプロセス変動や温度変動に自己整合的に追随するからである。 This is because is because, follows in a self-aligned manner to the process variation and temperature variation in the threshold voltage of the memory cell. この場合ダミーセルのバルク電位を選択することにより、“０”，“１”データの信号量を最適設定することが可能になる。 By this selecting the bulk potential of the dummy cell, "0", it is possible to "1" to optimally set the signal amount of data.
この発明においては、“０”書き込みは、前述のようにメモりトランジスタのｐ型バルク領域とｎ型ドレインのｐｎ接合を順バイアスすることにより、バルク領域のホールを抜き取る。 In the present invention, "0" is written, by forward biasing the pn junction of the p-type bulk region and the n-type drain of the memory transistor as described above, extracting the holes in the bulk region. この“０”書き込みの速度について、図１９の等価回路を用いて以下に検討する。 The speed of the "0" write, discussed below with reference to the equivalent circuit of FIG. 19.
ｔ＝０において、ｐｎ接合は、ｐ層，ｎ層共に２．２Ｖで平衡状態にあるとする。 In t = 0, pn junction, p layer, and it is in equilibrium with 2.2V to the n layer both. ｔ＞０で、ｎ側を０Ｖにしたとき、容量Ｃを持つバルク（ｐ型層）の電位がどの様に変化するかを計算する。 In t> 0, when the n-side to 0V, and calculates how changes the potential in what kind of bulk (p-type layer) with a capacity C. 時刻ｔでのｐ型層の電位をＶとすれば、下記数１０が成立する。 If the potential of the p-type layer at the time t is V, the following equation 10 is established.
ここで、Ｉはｐｎ接合の電流であり、下記数１１で表される。 Here, I is a current of the pn junction, is represented by the following Expression 11.
数１１において、Ｉｓは飽和電流、ηは１〜２の間の係数、Ｖｔは熱電圧（Ｔｈｅｒｍａｌ Ｖｏｌｔａｇｅ）であり、Ｖｔ＝ｋＴ／ｑである。 In Equation 11, Is is the coefficient between the saturation current, eta is 1 to 2, Vt is the thermal voltage (Thermal Voltage), a Vt = kT / q. 数１１を数１０に代入して積分すると、下記数１２が得られる。 Integrating by substituting Equation 11 into Equation 10, the following Expression 12 is obtained.
ここで、ｔ０は、ｔ０＝Ｃ・η・Ｖｔ／Ｉｓで与えられる時定数である。 Here, t0 is a time constant given by t0 = C · η · Vt / Is. 数１２を、下記数１３の数値を用いて数値計算した結果が、図２０である。 The number 12, a result of numerical calculation using the value of the following equation 13 is a diagram 20.
図２０の数値計算結果から、“０”書き込み時、１ｎｓｅｃ程度でバルク（ｐ型層）の電位は０．７Ｖ以下に落ち着くことがわかる。 From numerical results in Fig. 20, "0" when writing, the potential of the bulk (p-type layer) at about 1nsec is seen to settle below 0.7V.
先に、“０”書き込みの選択性に関して、図１６を参照してワード線電位とバルク電位の関係を説明したが、以下において更に詳細にバルク電位変化を検討する。 Above, "0" with respect to the writing selectivity has been described the relationship between the word line potential and the bulk potential with reference to FIG. 16, discussed in more detail bulk potential change below. 即ち、正のワード線電位Ｖｗｌで書き込みを行った後、ワード線電位を負に下げてデータを保持し、再度ワード線を正電位に上げて読み出し電位Ｖｒにて読み出しを行う動作において、バルク領域でどの様な電位変化を示すかを、詳細に説明する。 In other words, after writing a positive word line potential Vwl, holds data by lowering the word line potential in the negative, the operation of reading by the read potential Vr raised again word line to a positive potential, the bulk region in or show what kind of potential change, will be described in detail.
セルトランジスタのゲートとＳＯＩ基板のバルク（ｐ型層）の間の単位面積当たりの容量Ｃｇｂは、ゲートとバルク間の電位差Ｖｇｂを用いて、下記数１４で表される。 Capacity Cgb per unit area between the gate and the SOI substrate bulk of the cell transistor (p-type layer), using a potential difference Vgb between the gate and the bulk is represented by the following Expression 14.
ゲート酸化膜の単位面積当たりの容量Ｃｏｘは、誘電率εｏｘと酸化膜厚ｔｏｘを用いて、Ｃｏｘ＝εｏｘ／ｔｏｘで表される。 Capacitance Cox per unit area of ​​the gate oxide film, by using the oxide film thickness tox dielectric constant ox, represented by Cox = ox / tox. ｌＤは、デバイ長（Ｄｅｂｙｅ Ｌｅｎｇｔｈ）ＬＤを、γ＝（εｓｉ／εｏｘ）ｔｏｘで規格化した無次元数であり、下記数１５で与えられる。 lD is Debye length (Debye Length) LD, γ = (εsi / εox) is a dimensionless number normalized by tox, given by the following Expression 15.
ここで、パラメータδを以下の条件により決定する。 Here, determined under the following conditions parameter [delta]. 即ち、数１４は、バルクに拡がる空乏層の厚さｗｐ（これは、実際の空乏層の厚さＷｐをやはりγにより規格化して無次元化したもの）が下記数１６で表されることから導かれている。 That is, the number 14, the depletion layer that spreads the bulk thickness wp (this is the actual also by γ thickness Wp of the depletion layer that dimensionless normalized) to that represented by the following Expression 16 It has been derived.
ここで、Ｖｇｂ＝ＶＦＢ（フラットバンド電圧）で、ｗｐ＝ｌＤとなるという条件、つまり下記数１７を与える。 Here, given by Vgb = VFB (flat band voltage), the condition that the wp = lD2, i.e. the following Expression 17.
この数１７を解くと、パラメータδは下記数１８となる。 Solving this expression 17, the parameter δ becomes below several 18.
数１４と数１８から、ＣｇｂのＶｇｂ依存性が求められるが、これは広範なＶｇｂの領域をカバーしない。 Several 14 to several 18, Vgb dependent Cgb is required, but this is not cover the area of ​​the broad Vgb. そこで、ゲート・ソース間電圧Ｖｇｓがトランジスタのしきい値Ｖｔｈを越えた場合には、Ｃｇｂ＝０とすると共に、Ｃｇｂ／Ｃｏｘが１を越える場合にはこれを１と置き換えるものとして、広範なＶｇｂの値に対するＣｇｂの値を計算する。 Therefore, when the gate-source voltage Vgs exceeds the threshold Vth of the transistor, while the Cgb = 0, as a replacement for this one and if Cgb / Cox exceeds 1, extensive Vgb to calculate the value of Cgb of relative values.
その計算結果を、図２１に示す。 The calculation results are shown in Figure 21. これは、“０”データのセルのワード線とバルク間の電圧Ｖｇｂと容量Ｃｇｂの関係を、ワード線がｐ型多結晶シリコンゲートの場合について、求めた結果である。 This "0" the relationship between the voltage Vgb and capacity Cgb between the word lines and the bulk of the cell data, in the case the word line is a p-type polycrystalline silicon gate, a result obtained. 条件は、ｔｏｘ＝２．５ｎｍ、ＮＡ＝５×１０ 18 ／ｃｍ 3 、温度８５℃、ＶＦＢ＝０．１ｖ、Ｖｔｈ０＝１．５ｖ、ＶＢ＝−０．７Ｖ、Ｃｏｘ＝０．１４ｆＦ、Ｃｊ＝０．０８ｆＦである。 Conditions, tox = 2.5nm, NA = 5 × 10 18 / cm 3, temperature 85 ℃, VFB = 0.1v, Vth0 = 1.5v, VB = -0.7V, Cox = 0.14fF, Cj = is 0.08fF.
一方、ゲート電圧の変化ΔＶｇに対するバルクの電位変化ΔＶｂは、下記数１９で表される。 On the other hand, the bulk of potential change ΔVb to changes ΔVg gate voltage is expressed by the following Expression 19.
ここで、Ｃｊはバルクに直列に入る容量（先に説明したｐｎ接合容量）であり、これを一定として、数１９を変形すると、数２０が得られる。 Here, Cj is the capacitance inserted in series to the bulk (previously pn junction capacitance as described), is constant this is transformed number 19, number 20 is obtained.
数２０を積分すると、下記数２１となる。 Integrating the number 20, the following Expression 21.
数２１を書き換えると、数２２となる。 Rewriting Equation 21 becomes Equation 22.
この数２２を計算すれば、ゲート電圧Ｖｗｌ（ワード線）の電圧変化ΔＶｇからバルク電圧ＶＢの変化ΔＶｂを求めることができる。 By calculating this number 22, it is possible to determine changes ΔVb bulk voltage VB from voltage change ΔVg gate voltage Vwl (word line). “０”データのセルについて、先の図２１の計算の場合と同じバラメータ条件の下で計算した結果を、図２２に示す。 "0" for the cells in the data, the result of calculation under the same Barameta conditions as in the calculation of the previous figure 21, shown in FIG. 22. この結果から例えばワード線を２．０Ｖで“０”書き込みを行い、バルクを−０．７Ｖにし、ワード線を−２Ｖに下げてデータ保持すると、このときバルク電位は−２．１Ｖに保持されることがわかる。 As a result, for example, from the word lines subjected to "0" is written in 2.0 V, and the bulk -0.7 V, when the data held by lowering the word line to -2 V, bulk potential at this time is held -2.1V Rukoto is seen. 更にワード線を１．０Ｖに上げて読み出しを行うと、バルクは−０．９Ｖ程度までしか上昇しない。 When reading out further raising the word line to 1.0 V, the bulk rises only up to about -0.9 V. 即ち、“０”データのセルについては、読み出し時には書き込み時よりバルク電位は低く、従って読み出しマージンが０．２Ｖ拡がることになる。 That is, "0" for the cell data, at the time of reading bulk potential is lower than the time of writing, hence the read margin is the spread 0.2V.
同様の計算を、“１”データセルについて行った結果を、図２３に示す。 Similar calculations, the "1" results were performed on data cell, shown in Figure 23. またこのときの容量Ｃｇｂの電圧Ｖｇｂ依存性を図２４に示す。 Further illustrating the voltage Vgb dependence of capacitance Cgb in this case is shown in FIG. 24. 用いたパラメータは図２１及び図２２の場合と同じである。 The parameters used are the same as in FIGS. 21 and 22. “１”データの場合、書き込み直後にバルクは０．６Ｖになり、ワード線が−２．０Ｖで保持される状態ではバルクは、−１．０Ｖになることがわかる。 "1" data, the bulk becomes 0.6V immediately after writing, in the state where the word line is held at -2.0V bulk is found to become -1.0 V. “０”データの書き込みは、原理的にバルク電位−１．０Ｖまでできるが、“０”書き込みで−１．５Ｖまで下げたビット線を０Ｖに戻すときのｐｎ接合の容量カップリング（カップリング比は１８％）でバルクは０．３Ｖ上がり、−０．７Ｖになる。 "0" data write, can be up to theoretically bulk potential -1.0 V, "0" capacitive coupling (coupling of the pn junction when the bit line down to -1.5V by writing back to 0V ratio bulk rises 0.3V at 18%), it becomes -0.7 V. 従って図２２の“０”データの場合書き込み直後の電位を−０．７Ｖとしている。 Thus set to -0.7V to the potential of "0" immediately after writing when the data of Figure 22.
“１”書き込みの場合にも同様に、ビット線からの容量カップリングがあるが、“０”書き込みと異なるのは、バルク電流Ｉｓｕｂを流して“１”データを書いている最中、下記数２３で示す電位Ｖまで、ビルトイン電圧０．６Ｖより上昇していることである。 "1" similarly to the case of writing, there is a capacitive coupling from the bit line, "0" is written is different from, the middle of writing a "1" data by applying a bulk current Isub, the number following to a potential V shown at 23, it is to be elevated from the built-in voltage 0.6V.
Ｉｓｕｂ＝１４ｎＡ、Ｉｓ＝６．３６×１０ -20 Ａ、Ｖｔ＝０．０３１Ｖ、η＝１．２を代入すると、Ｖ＝０．９６Ｖを得る。 Isub = 14nA, Is = 6.36 × 10 -20 A, Vt = 0.031V, and substituting eta = 1.2, obtain V = 0.96 V. 従って、バルク電位は“１”データ書き込み直後は１Ｖ近くあり、ビット線が１．５Ｖから０Ｖに下がってカップリングで０．３Ｖ下がるとしても、０．６Ｖ以上あり、その後のダイオードの順方向電流により、０．６Ｖになる。 Therefore, the bulk potential "1" immediately after the data writing is near 1V, even down 0.3V coupling down to 0V the bit lines from 1.5V, are over 0.6V, the forward current of the subsequent diode It makes to 0.6V. 即ち、実質的に“１”データ書き込み直後のバルク電位は、０．６Ｖになっていると考えられる。 In other words, the bulk potential of substantially "1" immediately after the data writing is considered to have become 0.6V.
ここまで計算は、フラットバンド電圧をＶＦＢ＝０．１Ｖとした場合である。 Calculated so far is the case where the flat band voltage is VFB = 0.1 V. これは、ＳＯＩ基板のｐ型シリコン層上にｐ型多結晶シリコンによるゲート電極（ワード線）を形成した場合に対応する。 This corresponds to the case of forming the gate electrode by the p-type polycrystalline silicon (word line) in the p-type silicon layer of the SOI substrate. 次に、同じＳＯＩ基板に、ｎ型結晶シリコン膜によりゲート電極を用いた場合について、同様の計算を行った結果を示す。 Then, the same SOI substrate, the case of using the gate electrode of an n-type crystalline silicon film, shows the results of similar calculations. この場合、フラットバンド電圧は、ＶＦＢ＝−１．１Ｖとなる。 In this case, the flat-band voltage becomes VFB = -1.1V.
図２５は、“１”データセルについて、容量Ｃｇｂ−電圧Ｖｇｂを求めた結果である。 Figure 25 is a "1" for data cells, a result of determining the capacity Cgb- voltage Vgb. 図２６は同様に、“１”データセルについて、ワード線電圧Ｖｗｌとバルク電圧ＶＢの関係を求めた結果である。 Figure 26 likewise "1" for data cells, a result of determining the relationship of the word line voltage Vwl and bulk voltage VB. フラットバンド電圧以外のパラメータは、先の図２１及び図２２の場合と同様である。 Parameter other than the flat-band voltage is the same as in the previous figures 21 and 22. いずれも、しきい値はＶｔｈ１＝０Ｖとしている。 In any case, the threshold value is set to Vth1 = 0V.
これらの結果から、“０”データのしきい値Ｖｔｈ０＝１Ｖを確保できるものとして、ワード線は書き込み時１．５Ｖ、読み出し時０．５Ｖである。 These results, as it can ensure the threshold Vth0 = 1V for "0" data, the word line is writing at 1.5V, read at 0.5V. データ保持時のワード線電圧を−２．５Ｖとすれば、“１”データセルのバルクは、−０．８Ｖまで下がる。 If the word line voltage of the data holding and -2.5 V, bulk "1" data cell drops to -0.8 V. 従って、ｐ型多結晶シリコンゲートを用いた、ＶＦＢ＝０．１Ｖの場合に比べて、同一ワード線振幅に対して、０．２Ｖだけ不利になる。 Thus, using a p-type polycrystalline silicon gate, as compared with the case of VFB = 0.1 V, for the same word line amplitude becomes 0.2V only disadvantage.
図２７と図２８は、同様に“０”データセルについて、ＦＢ＝−１．１Ｖの場合の容量Ｃｇｂ−電圧Ｖｇｂ特性と、ワード線電圧Ｖｗｌ−バルク電圧ＶＢ特性を求めた結果である。 Figure 27 and Figure 28, the same as "0" data cell, a capacitor Cgb- voltage Vgb characteristics when FB = -1.1 V, which is the result of obtaining the word line voltage Vwl- bulk voltage VB characteristics. しきい値は、Ｖｔｈ０＝１Ｖとした。 Threshold, was Vth0 = 1V. “０”データ書き込み直後のバルク電位は−０．８Ｖであるが、ビット線がプリチャージ電位０Ｖ付近に戻ると、ｐｎ接合のカップリングによりバルク電位は０．３Ｖだけ浮き上がり、−０．５Ｖになっているものと仮定している。 "0" is bulk potential immediately after the data writing is -0.8 V, the bit line is returned to the vicinity of the precharge potential 0V, bulk potential is floating just 0.3V by coupling of the pn junction, the -0.5V it is assumed that it is. この場合も、書き込み時のワード線は１．５Ｖであるが、読み出し時は０．５Ｖであるので、バルク電位は０．１５Ｖだけ回復し、−０．６５Ｖになっている。 Again, although the word line at the time of writing is 1.5V, because when reading is 0.5V, the bulk potential was restored only 0.15V, have become -0.65 V.
以上のｐ型多結晶シリコンゲートの場合と、ｎ型多結晶シリコンゲートの場合の動作条件をそれぞれ表にまとめると、下記表１及び表２となる。 In the case of the above p-type polycrystalline silicon gate, summarized operating conditions in the case of n-type polycrystalline silicon gate and in Tables, the following Table 1 and Table 2.
なお、以上の表１，２において、“１”書き込み時のビット線レベルＶｂｌ（“１”ｗｒｉｔｅ）は、基板電流（ホール電流）と書き込み時間で決定されるべきもので未定であるが、仮の設定値を示している。 In Table 1 above, "1" is written at the bit line level Vbl ( "1" write), the substrate current is a pending to be determined by the (hole current) and the write time, tentative It shows the set value. 以上により、ｐ型多結晶シリコンゲートを用いることの有利性が明らかになった。 Thus, it revealed advantages of using a p-type polycrystalline silicon gate. ワード線振幅はいずれの場合も、４Ｖである。 Word line amplitude in each case, a 4V. これを更に低電圧化するには、以下の施策が必要になる。 To further voltage reduction this will require the following measures.
（Ａ）及び（Ｂ）に関しては、ここまでΔＶｔｈ＝Ｖｔｈ０−Ｖｔｈ１＝１．０Ｖを仮定しているが、これは０．８Ｖ〜０．６Ｖ程度まで厳しく制御できる可能性がある。 With respect to (A) and (B), it is assumed the ΔVth = Vth0-Vth1 = 1.0V far, this may be controlled strictly to about 0.8V～0.6V. ΔＶｔｈ＝０．６Ｖを実現できるとすれば、ワード線振幅を２×１．２Ｖ＝２．４Ｖまで小さく抑えられる可能性がある。 If the [Delta] Vth = 0.6V can be achieved, there is likely to be suppressed to a small word line amplitude to 2 × 1.2V = 2.4V.
以下では、（Ｃ）について詳細に検討する。 In the following, it is discussed in detail (C). これは、ΔＶｔｈのマージンを減らすことなく、ワード線振幅の低電圧化を実現できる方法だからである。 This is without reducing the margins of the [Delta] Vth, is because the method which can realize low voltage of the word line amplitude.
（Ｃ）の要請には、ＳＯＩ基板のシリコン層の厚みＴｓｉを、これまで想定してきた１００ｎｍより更に薄くすること、これと同時に或いは独立に、ｎ型ソース、ドレイン拡散層の不純物濃度を低くすることにより応えることができる。 The request for (C), the thickness Tsi of the silicon layer of the SOI substrate, heretofore be thinner than 100nm which has been assumed, simultaneously or independently of this, n-type source, an impurity concentration of the drain diffusion layer to lower it is possible to respond by. 前者は、ｐｎ接合面積の縮小により、ｐｎ接合容量Ｃｊを小さくすることに対応する。 The former, by reduction of the pn junction area, corresponds to reducing the pn junction capacitance Cj. 後者は、空乏層がｎ型拡散層側にも延びる条件を与えるため、ソース、ドレイン拡散層とバルク領域の接合容量Ｃｊをやはり小さくする。 The latter, a depletion layer to provide a condition that also extends to the n-type diffusion layer side, the source, also to reduce the junction capacitance Cj of the drain diffusion layer and the bulk region.
そこで、これまでの検証に用いた接合容量Ｃｊ＝０．０８ｆＦに代わって、Ｃｊ＝０．０４ｆＦと半分にした場合について、Ｃｇｂ−Ｖｇｂ曲線と、Ｖｗｌ−ＶＢ曲線を、それぞれ図２９及び図３０に示す。 Therefore, hitherto on behalf of the junction capacitance Cj = 0.08fF used for verification, Cj = the case where the 0.04fF and half, and Cgb-Vgb curve, the Vwl-VB curves, respectively 29 and 30 to show. Ｃｊ以外の条件は、図２３及び図２４と同じであり、ゲート電極はｐ型多結晶シリコンである。 Conditions other than Cj is the same as FIG. 23 and FIG. 24, the gate electrode is p-type polycrystalline silicon. Ｃｊ＝０．０４ｆＦは、シリコン層厚みを５０ｎｍとした場合に相当する。 Cj = 0.04fF corresponds to the case where the silicon layer thickness was 50nm.
この結果から、“１”データセルについて、０．６Ｖのバルク電位が書き込まれた後、ワード線を−２．０Ｖまで下げると、バルク電位は−１．３Ｖまで下がる。 This result for "1" data cell, after the bulk potential of 0.6V is written, lowering the word line to -2.0 V, the bulk potential drops to -1.3 V. 従って、バルク電位を−１Ｖまで下げるに必要なワード線電位、即ちデータ保持に必要なワード線電位Ｖｗｌ（ｈｏｌｄ）は、Ｖｗｌ（ｈｏｌｄ）＝−１．６Ｖであることがわかる。 Therefore, the word line potential required to decrease the bulk potential to -1 V, i.e. necessary for data holding word line potential Vwl (hold) is, Vwl (hold) = - found to be 1.6V.
同様に、“０”データセルについて、Ｃｊ＝０．０４ｆＦを用いた場合のＣｇｂ−Ｖｇｂ曲線と、Ｖｗｌ−ＶＢ曲線を、それぞれ図３１及び図３２に示す。 Similarly, "0" for the data cell, and Cgb-Vgb curve when used Cj = 0.04fF, the Vwl-VB curve, shown in FIGS. 31 and 32. Ｃｊ以外の条件は、先の図２１及び図２２の場合と同じである。 Conditions other than Cj is the same as in previous figures 21 and 22.
以上のように、薄いシリコン層（Ｔｓｉ＝５０ｎｍ）のＳＯＩ基板を用いて、Ｃｉを小さくした場合のＤＲＡＭセルの動作条件を、表１に対応させてまとめると、下記表３のようになる。 As described above, by using the SOI substrate of the thin silicon layer (Tsi = 50 nm), the operating condition of the DRAM cell of Lowering the Ci, summarized in correspondence with Table 1, so the following Table 3.
以上の結果から、シリコン層厚みＴｓｉを１００ｎｍから５０ｎｍと半分に薄くして容量Ｃｊを小さくすると、ワード線振幅を４Ｖから３．２Ｖまで低減できることがわかる。 From the above results, when the silicon layer thickness Tsi thinly to 50nm and half from 100nm to reduce the capacity Cj, it can be seen that reducing the word line amplitude from 4V to 3.2 V. 注目すべきは、依然として、データ“０”，“１”のしきい値の差ΔＶｔｈとして、１Ｖを確保できていることである。 Notably, still data "0", as the difference ΔVth in the threshold of "1", is that they can be secured 1V.
ＳＯＩ基板のシリコン層を更に３０ｎｍ程度まで薄くできれば、更に低電圧化を実現することが可能である。 If thin silicon layer of the SOI substrate to further about 30 nm, it is possible to further achieve low voltage. しかし、あまりシリコン層を薄くすると、シリコン層が完全空乏化し、メモリ機能自体が失われる危険がある。 However, if the thinner too much silicon layer, a silicon layer is turned into fully depleted, there is a risk that the memory function itself is lost. 従って、シリコン層の厚みは５０ｎｍ程度が適当と思われる。 Therefore, the thickness of the silicon layer is believed to suitably about 50nm.
図３３は、バルク電位ＶＢが−１Ｖと０．６Ｖでのしきい値の差ΔＶｔｈと、シリコン層の不純物濃度ＮＡの関係を示している。 Figure 33 is a bulk potential VB indicates the difference ΔVth of the threshold at -1V and 0.6V, the relation of impurity concentration NA of the silicon layer. 但し、ゲート酸化膜厚がＴｏｘ＝２．５ｎｍ、温度がＴ＝８５℃の場合である。 However, the gate oxide film thickness is the case Tox = 2.5 nm, the temperature of T = 85 ° C.. これから、ΔＶｔｈ＝１Ｖを確保するためには、ＮＡ＝１．０×１０ 19 ／ｃｍ 3程度が必要であることがわかる。 Now, in order to ensure the [Delta] Vth = 1V is, NA = 1.0 × 10 19 / cm 3 order is found to be necessary. これは少し、不純物濃度が濃すぎるため、ＮＡ＝０．８×１０ 18 ／ｃｍ 3に設定して、ΔＶｔｈ＝０．８Ｖとする。 This is a little, because the impurity concentration is too dark, is set to NA = 0.8 × 10 18 / cm 3, and [Delta] Vth = 0.8 V. このとき、表３の動作条件は少し訂正され、下記表４のようになる。 At this time, the operation conditions of Table 3 are slightly corrected, so in the following Table 4.
表４において、“１”書き込み時のビット線レベルＶｂｌ（“１”ｗｒｉｔｅ）は、基板電流（ホール電流）と書き込み時間で決まるため、１．４Ｖは仮の設定値である。 In Table 4, "1" is written at the bit line level Vbl ( "1" write) is determined depending on a time writing the substrate current (hole current), 1.4V is a temporary setting. セルトランジスタをＬＤＤ構造ではなく、通常の構造として、基板電流Ｉｓｕｂを増やすことにより、この程度の低電圧化が可能と考えられる。 Instead of the LDD structure cell transistors, as a conventional construction, by increasing the substrate current Isub, it considered it possible to reduce the voltage of this degree.
上の動作条件では、セルトランジスタに係る最大電圧は、３．０Ｖである。 The operating conditions of the above, the maximum voltage across the cell transistor is 3.0 V. ゲート酸化膜厚はＴｏｘ＝２．５ｎｍとしており、従ってゲート酸化膜には、１２ＭＶ／ｃｍ程度の電界が、“１”データ書き込みの瞬間にかかり、信頼性に不安がある。 The gate oxide film thickness is a Tox = 2.5 nm, the gate oxide film therefore electric field of about 12 MV / cm is, "1" relates to the moment of data writing, there is anxiety in reliability. しかし、信頼性を確保するためにゲート酸化膜厚を大きくすることは、バルク電位を制御するための容量結合比を悪化させるため、好ましくない。 However, increasing the gate oxide film thickness in order to ensure the reliability, because worsen the capacitive coupling ratio for controlling the bulk potential is not preferred. 従って、ゲート絶縁膜については、シリコン酸化膜に代わって、誘電率の高いＡｌ２Ｏ３等の他の絶縁膜を用いることが好ましい。 Therefore, the gate insulating film, instead of the silicon oxide film, it is preferable to use other insulating film with high dielectric constant Al2O3 or the like.
更なる低電圧化のためには、ＳＯＩ基板のシリコン層の厚みＴｓｉを３０ｎｍ程度まで薄くすること、セルトランジスタのしきい値制御性を良くすると共に、移動度を大きくとれるようにすること、が望まれる。 For further voltage reduction, reducing the thickness Tsi of the silicon layer of the SOI substrate to approximately 30 nm, with better threshold controllability of the cell transistor, to ensure that take a large mobility, but desired. これらを考慮して、２．０Ｖ〜２．５Ｖ程度までの低電圧化が可能と思われる。 Considering these, it seems possible to reduce the voltage of up to about 2.0V～2.5V.
図３３に示すしきい値の差ΔＶｔｈのときに確保できる“１”書き込みセルトランジスタのセル電流Ｉｄｓ１と、それに対応するデータ読み出し時間Δｔをそれぞれ図３４及び図３５に示す。 "1" and the cell current Ids1 of writing the cell transistor can be ensured when the difference ΔVth of the threshold values ​​shown in FIG. 33 shows the data read time Δt corresponding thereto in FIGS. 34 and 35. セル電流はＩｄｓ１＝（ｋ／２）（ΔＶｔｈ／２） 2により求めている。 The cell current is determined by Ids1 = (k / 2) ( ΔVth / 2) 2. また、読み出し時間Δｔは、読み出し時のワード線電位をＶｔｈ１とＶｔｈ０の中間に設定して、“１”データのセルのみをオンさせ、容量Ｃｂｌ＝１００ｆＦのビット線をプリチャージ電位から２００ｍＶ放電するまでの時間として求めている。 The read time Δt is the word line potential at the time of reading is set to the middle of Vth1 and Vth0, "1" is turned on only the cells of data to 200mV discharging bit line capacitance CbI = 100 fF from the precharge potential We are asking as the time to.
この結果から、ＮＡ＝６×１０ 18 ／ｃｍ 3において、Ｉｄｓ１＝１．４μＡ、Δｔ＝１５ｎｓｅｃが得られている。 From this result, the NA = 6 × 10 18 / cm 3, Ids1 = 1.4μA, Δt = 15nsec is obtained.
図３６は、“１”データセルのホールド時のバルク電位ＶＢがしきい値Ｖｔｈ１との関係でどこまで下がるかを調べた結果である。 Figure 36 is a "1" results bulk potential VB of the hold of the data cell is checked whether decreases to where between the threshold Vth1. 条件は、ゲート酸化膜厚ｔｏｘ＝２．５ｎｍ、不純物濃度ＮＡ＝５×１０ 18 ／ｃｍ 3 、フラットバンド電圧ＶＦＢ＝０．１Ｖ、“１”データのバルク電位ＶＢ１＝０．６Ｖ、ゲート酸化膜容量Ｃｏｘ＝０．１４ｆＦ、接合容量Ｃｊ＝０．０４ｆＦである。 Conditions, the gate oxide film thickness tox = 2.5 nm, the impurity concentration NA = 5 × 10 18 / cm 3, the flat band voltage VFB = 0.1V, "1" bulk potential VB1 = 0.6V data, the gate oxide film capacity Cox = 0.14fF, a junction capacitance Cj = 0.04fF. またワード線のホールド電位は、Ｖｗｌ＝Ｖｔｈ１−２Ｖである。 Hold the potential of also the word line is a Vwl = Vth1-2V.
この結果から、Ｖｔｈ１＝０．５Ｖ以上では、ホールド時のバルク電位はＶｔｈ１と共に上昇している。 From this result, the Vth1 = 0.5V or higher, the bulk potential of the hold is increased with Vth1. Ｖｔｈ１＜０．５Ｖでは、バルク電位は−０．９３Ｖに飽和している。 In Vth1 <0.5V, the bulk potential is saturated to -0.93V. これは、Ｖｔｈ１＜０．５Ｖ以下までワード線が下がると、容量Ｃｇｂがゲート酸化膜容量Ｃｏｘとして飽和することを意味している。 This is because when Vth1 <word line to 0.5V or less decreases, which means that the capacity Cgb is saturated as the gate oxide film capacitance Cox.
従って、フラットバンド電圧ＶＦＢ＝０．１Ｖのとき、つまりゲート電極がｐ型多結晶シリコン膜のとき、Ｖｔｈ１＜０．５Ｖに設定すべきである。 Therefore, when the flat-band voltage VFB = 0.1 V, that is, when the gate electrode is p-type polycrystalline silicon film, it should be set to Vth1 <0.5V. 一方、ΔＶｔｈ＝Ｖｔｈ０−Ｖｔｈ１＝０．８Ｖを確保できることがわかっているので、Ｖｔｈ０＜１．３Ｖである。 On the other hand, since it has been found that it can secure ΔVth = Vth0-Vth1 = 0.8V, which is Vth0 <1.3V. 従って、Ｖｔｈ０＝１．１Ｖ、Ｖｔｈ１＝０．３Ｖは良い選択であると言える。 Therefore, Vth0 = 1.1V, Vth1 = 0.3V can be said to be a good choice.
以上の動作ポイントをまとめると、下記表５のようになり、またデバイスパラメータをまとめると、下記表６のようになる。 To summarize the operation point of the above, is as follows in Table 5, also summarized device parameters is as following Table 6.
このときＤＲＡＭセルの読み出し特性は、ビット線容量Ｃｂｌ＝１００ｆＦに、２００ｍＶの電位差をつけるまで時間が、Δｔ＝１５ｎｓｅｃとなる。 Reading characteristics of the time DRAM cell, the bit line capacitance CbI = 100 fF, a time until put the potential difference 200 mV, a Delta] t = 15 nsec.
図３７は、ＶＦＢ＝−１．１Ｖの場合（即ち、ｎ型多結晶シリコンゲートの場合）について、同様に“１”データセルのホールド時のバルク電位ＶＢがしきい値Ｖｔｈ１との関係でどこまで下がる調べた結果である。 Figure 37 is a case of VFB = -1.1 V (i.e., the case of n-type polycrystalline silicon gate) for the bulk potential VB of the hold similarly "1" data cell is far in relation to the threshold value Vth1 it is the result of investigation down. 他の条件は、図３６と同様である。 Other conditions are the same as FIG. 36. この場合も、Ｖｔｈ１＜０．５Ｖとすべきことが示唆される。 In this case as well, suggesting that should be Vth1 <0.5V. このときの動作ポイント及びデバイスパラメータは、表５及び表６に対して、下記表７及び表８となる。 Operating points and device parameters in this case, with respect to Tables 5 and 6, the following Tables 7 and 8.
このときＤＲＡＭセルの読み出し特性は、ビット線容量Ｃｂｌ＝１００ｆＦに、２００ｍＶの電位差をつけるまで時間が、Δｔ＝１５ｎｓｅｃとなる。 Reading characteristics of the time DRAM cell, the bit line capacitance CbI = 100 fF, a time until put the potential difference 200 mV, a Delta] t = 15 nsec. 但し、Ｖｂｌ（“１”ｗｒｉｔｅ）が０．５Ｖで十分な基板電流Ｉｓｕｂが流れるか否かが問題であり、これを０．５Ｖ以上に上げなければならないとすると、その分最大電圧Ｖｍａｘが上昇する。 However, Vbl ( "1" write) is whether 0.5V in flowing sufficient substrate current Isub problem, when this must be increased to above 0.5V, increase correspondingly the maximum voltage Vmax to. この点で、ｐ型多結晶シリコンをゲート電極に用いる方が有利である。 In this respect, it is advantageous to use a p-type polycrystalline silicon gate electrode. つまり、読み出し特性及び“１”書き込み特性から決まるしきい値Ｖｔｈ０に対して、書き込み時のワード線レベルＶｗｌ（ｗｒｉｔｅ）が決まるが、これとは独立に“１”書き込み特性から決まるビット線電位Ｖｂｌ（“１”ｗｒｉｔｅ）がこのワード線電位Ｖｗｌよりも高くなる場合は、Ｖｍａｘは、Ｖｂｌ（“１”ｗｒｉｔｅ）−Ｖｗｌ（ｈ０ｌｄ）で決まる。 That is, the read characteristics and "1" against a threshold Vth0 determined by the write characteristic, although the writing time of the word line level Vwl (write) is determined, the bit line potential Vbl determined from "1" write characteristics independently of this If ( "1" write) is higher than the word line potential Vwl is Vmax is determined by Vbl ( "1" write) -Vwl (h0ld). もし、Ｖｗｌ（Ｗｒｉｔｅ）≧Ｖｂｌ（“１”ｗｒｉｔｅ）であれば、Ｖｍａｘ＝Ｖｗｌ（ｗｒｉｔｅ）−Ｖｗｌ（ｈｏｌｄ）であり、動作電圧を最小化できる。 If it is Vwl (Write) ≧ Vbl ( "1" write), a Vmax = Vwl (write) -Vwl (hold), it can be minimized operating voltage.
以上の計算は、あくまで標準的なＤＲＡＭセルについてである。 The above calculation is for only a standard DRAM cell. 実際は、プロセス起因のロット間、ウェハ間、ウェハ内、チップ内のセルトランジスタのしきい値やｋの変動、ビット線容量の変動、設計的ワード線レベルの変動等がある。 In fact, between process-induced lots, between wafers, the wafer, variations in the threshold and k of the cell transistors in the chip, the bit line capacitance variation, there are fluctuations in the design word line level. またビット線間のカップリングノイズも考慮する必要がある。 The coupling noise between the bit lines must also be considered.
これ以外にも、温度によるしきい値Ｖｔｈの変動が含まれる。 In addition to this, it includes change of the threshold Vth with temperature. メモリセルと同じ構造の参照セルを用いた場合には、しきい値変動の要素のある部分は補償されて、影響が出ないようにすることが可能である。 In the case of using a reference cell having the same structure as the memory cell, part of the elements of the threshold variation is compensated, it is possible to make the influence does not appear. 言い換えると、この様にすることで、基本的には上記しきい値変動の要素のチップ内でのばらつきのみに制限することができる。 In other words, by this way, basically it can be limited only to variations in the chip elements of the threshold value change.
また温度変動に伴うしきい値変動は、システム的に完全にキャンセルすることが可能である。 The threshold variation due to temperature variation, it is possible to systematically completely canceled.
この発明によるメモリセルは前述のように、原理的に非破壊読み出しであり且つ、電流読み出しである。 As the memory cell described above according to the invention, in principle non-destructive readout and a current reading. 図３８は、このメモリセルセル特性を利用したセンスアンプのレイアウト例を示す。 Figure 38 shows a layout of the sense amplifier utilizing this memory cell cell characteristics. 対をなすビット線ＢＬ，ｂＢＬはセンスアンプＳＡの両側に配置して、オープンビット線方式としている。 Bit line BL of the pair, bBL are disposed on both sides of the sense amplifier SA, it has an open bit line system. ビット線対ＢＬ，ｂＢＬの一方でワード線ＷＬが活性化されたとき、他方ではダミーセルＤＣを選択するダミーワード線ＤＷＬが活性化されるようになっている。 When the bit line pair BL, is one word line WL of bBL activated, on the other hand so that the dummy word line DWL for selecting the dummy cell DC is activated. ダミーセルＤＣは、メモリセルＭＣと同様のＭＯＳトランジスタにより構成され、そのバルク領域にデータ“０”，“１”の中間的なバルク電位を与えるものとする。 Dummy cell DC is constituted by the same MOS transistor and the memory cell MC, and shall be given an intermediate bulk potential of the data in the bulk region "0", "1".
図の例では、二つのビット線対ＢＬ，ｂＢＬが選択ゲートＳＧにより選択されて一つのセンスアンプＳＡに接続される。 In the illustrated example, are connected two pairs of bit lines BL, it is selected by bBL selection gate SG in one sense amplifier SA. あるセンスアンプＳＡにつながるビット線と隣のセンスアンプＳＡにつながるビット線とは交互に配置される。 The bit line connected to the sense amplifier SA of the bit lines and the adjacent leading to some sense amplifiers SA are arranged alternately. この場合、一つのワード線ＷＬにより同時に選択される４個のメモリセルＭＣに対して、センスアンプＳＡは二つである。 In this case, the four memory cells MC are simultaneously selected by one word line WL, the sense amplifier SA is two. 即ち、同時に選択される４個のメモリセルＭＣのデータのうち、実際にセンスアンプＳＡで検出されるのは二つであり、残りのメモリセルデータは、読み出されるもののセンスアンプには送られない。 That is, among the four data of the memory cell MC to be selected simultaneously is two are being detected by the actual sense amplifier SA, the remaining memory cell data, the sense amplifier intended to be read not sent . この発明では、通常のＤＲＡＭにおけるような破壊読み出しではないため、この様なセンスアンプ方式が可能になる。 In the present invention, not a destructive readout, such as of the typical DRAM, so such sense amplifier system is possible.
ところで、この発明によるＤＲＡＭセルを０．１μｍルールのＤＲＡＭ世代として実現する上では、次の二つの条件を両立させることが重要になる。 However, in realizing a DRAM cell according to the invention as a DRAM generation 0.1μm rule, it is important to satisfy both the following two conditions.
・条件１：基板バイアス効果を十分に利用すること・条件２：ｐｎ接合のリーク電流を小さくすることこれらの条件１，２は、バルク領域の不純物濃度に関して相反する要請になる。 Condition 1: Condition full advantage of the substrate bias effect 2: These conditions 1 and 2 to reduce the leakage current of the pn junction will conflicting demands with respect to the impurity concentration in the bulk region.
条件１は、大きな基板バイアス効果により、“０”，“１”データのしきい値電圧差を大きくするために必要であり、そのためには図１のｐ型シリコン層１２（バルク領域）の不純物濃度（アクセプタ濃度）ＮＡが例えば、ＮＡ＝５×１０ 18 ／ｃｍ 3以上必要である。 Condition 1, the large substrate bias effect, "0", "1" is needed in order to increase the threshold voltage difference of the data, the impurity of the p-type silicon layer 12 in FIG. 1 for its (bulk region) concentration (acceptor concentration) NA is, for example, it is necessary NA = 5 × 10 18 / cm 3 or more. この事情を図４０により説明する。 This situation will be described with reference to FIG 40. 図４０は、バルク電位ＶＢとＮＭＯＳトランジスタのしきい値Ｖｔｈとの関係がアクセプタ濃度ＮＡにより異なる様子を示している。 Figure 40 shows the relationship between the threshold value Vth of the bulk potential VB and the NMOS transistor indicates a different manner by the acceptor concentration NA.
アクセプタ濃度がＮＡ１のとき、“０”，“１”データのしきい値電圧差をΔＶｔｈ１、これより低いアクセプタ濃度ＮＡ２のときのしきい値電圧差をΔＶｔｈ２とすると、ΔＶｔｈ１＞ΔＶｔｈ２となる。 When the acceptor concentration is NA1, "0", "1" the threshold voltage difference of the data .DELTA.Vth1, when the threshold voltage difference when the this lower acceptor concentration NA2 and DerutaVth2, the ΔVth1> ΔVth2. 即ち、“０”，“１”データのしきい値電圧差を大きくするためには、アクセプタ濃度がある程度以上高いことが必要になる。 That is, "0", "1" in order to increase the threshold voltage difference of the data, an acceptor concentration will be necessary to some extent more expensive.
なお、ＮＡ＝５×１０ 18 ／ｃｍ 3以上のアクセプタ濃度濃度は、チャネル長がＬ＝０．１μｍ程度の微細ＭＯＳトランジスタでの確実な動作を行わせるにも必要である。 Incidentally, NA = 5 × 10 18 / cm 3 or more acceptor concentration levels, the channel length is also required to perform a reliable operation of the fine MOS transistor of about L = 0.1 [mu] m.
一方、条件２は、データ保持特性を保証する上で必要になり、この場合バルク領域の不純物濃度は当然低い方がよい。 On the other hand, the condition 2 is required in order to ensure data holding characteristic, the impurity concentration of this case the bulk region is better of course low. ０．１μｍルールのＤＲＡＭ世代で、バルク領域に１０秒間データを保持するためには、ソース、ドレインのｐｎ接合リークを、３×１０ -17 Ａ／ｃｍ 2以下に抑えることが必要になる。 In DRAM generation 0.1μm rule, to hold 10 seconds data in the bulk region, a source, a pn junction leakage drain, it is necessary to suppress the 3 × 10 -17 A / cm 2 or less. また、リーク電流の主成分であるトンネル電流を下げるためには、ｐｎ接合部に形成される空乏層内の電界は、２．５×１０ 5 Ｖ／ｃｍ以下に抑えなければならない。 Further, in order to reduce the tunneling current which is a main component of the leakage current, the electric field in the depletion layer formed in the pn junction must be kept below 2.5 × 10 5 V / cm. これは、バルク領域のアクセプタ濃度がＮＡ＝１．０×１０ 17 ／ｃｍ 3以下で実現できる値である。 This is a value acceptor concentration in the bulk region can be realized with NA = 1.0 × 10 17 / cm 3 or less. 条件１から要請される上述のアクセプタ濃度では、空乏層内の電界は、１．７×１０ 6 Ｖ／ｃｍ（２Ｖの逆バイアス時）となり、条件２の要請を満たすことができない。 The acceptor concentration of the above requested from the condition 1, the electric field in the depletion layer can not meet 1.7 × 10 6 V / cm (when a reverse bias of 2V), and the requests of the condition 2.
図３９は、以上のような相反する条件１，２を満たす可能性を持つ実施の形態のＤＲＡＭセルＭＣの構造を、図１に対応させて示している。 Figure 39 is the structure of the DRAM cell MC embodiment has the potential to meet the conflicting requirements 1 and 2 as described above, are shown to correspond to FIG. 図１のセル構造との相違は、ｐ型シリコン層１２からなるバルク領域にある。 The difference between the cell structure of FIG. 1 is in the bulk region of p-type silicon layer 12. 即ちこの実施の形態の場合、バルク領域を、ドレイン、ソース拡散層１４，１５に接するボロン濃度（アクセプタ濃度）が比較的低いｐ型拡散層１２ａと、ドレイン、ソース拡散層１４，１５からは離れたチャネル長方向の中央部に配置されたボロン濃度（アクセプタ濃度）が高いｐ +型拡散層１２ｂとから構成している。 That is, in this embodiment, leave the bulk region, a drain, boron concentration (acceptor concentration) and a relatively low p-type diffusion layer 12a in contact with the source diffusion layers 14 and 15, the drain, the source diffusion layers 14 and 15 boron concentration which is arranged at the center of the channel length direction (acceptor concentration) is composed of a high p + -type diffusion layer 12b was. ｐ +型拡散層１２ｂは、底部のシリコン酸化膜１１に達する深さに形成されている。 p + -type diffusion layer 12b is formed to a depth reaching the silicon oxide film 11 at the bottom.
このセル構造は、等価的に、しきい値電圧が高いＮＭＯＳトランジスタをしきい値電圧の低い二つのＮＭＯＳトランジスタで挟んだ形になっている。 The cell structure is equivalently, has a high threshold voltage NMOS transistor in a form sandwiched between lower two NMOS transistors threshold voltage. このとき全体のしきい値電圧は、中央部のｐ +型拡散層１２ｂにより支配される。 The threshold voltage of the entire time is governed by the p + -type diffusion layer 12b of the central portion. 一方、ドレイン、ソース拡散層１４，１５は、低濃度のｐ型拡散層１２ａとの間でｐｎ接合を構成しているから、バルク領域全体を高濃度のｐ +型拡散層で形成する場合に比べて、リーク電流が小さくなる。 The drain, source diffusion layers 14 and 15, because they constitute a pn junction with the low concentration p-type diffusion layer 12a, when forming the entire bulk region with a high concentration of p + -type diffusion layer compared to, the leakage current decreases. 以上の結果、上述した相反する二つの条件１，２を満たすことが可能になる。 As a result, it is possible to satisfy the two conflicting conditions 1 and 2 described above.
具体的に、図３９のセル構造により効果が得られるかどうか、またどの様な濃度設定や位置設定が必要か、等について、以下に検討結果を説明する。 Specifically, whether the effect by the cell structure of FIG. 39 is obtained, also any kind of density setting or position or setting is necessary, for like, explaining the study results below. まず、予備的な検討として、図４１（ａ）（ｂ）に示すように、ｎ型拡散層（ドナー濃度ＮＤ）とｐ型拡散層（アクセプタ濃度ＮＡ）のｐｎ接合に、電圧Ｖの逆バイアスを与えたときの空乏層の拡がり、及び内部電界Ｅの強度分布を求める。 First, a preliminary study, the pn junction of FIG. 41 (a) as shown in (b), n-type diffusion layer (donor density ND) and p-type diffusion layer (the acceptor concentration NA), the reverse bias voltage V spread of the depletion layer when given, and obtains the intensity distribution of the internal electric field E. ｐｎ接合は急峻な接合（ａｂｒｕｐｔ ｊｕｎｃｔｉｏｎ）であると仮定する。 Assume pn junction is an abrupt junction (abrupt junction). 図４１に示すように、ｐｎ接合を横切る方向にｘ軸を定義する。 As shown in FIG. 41, to define the x-axis in a direction transverse to the pn junction.
このとき、ｎ型拡散層及びｐ型拡散層内の電位をφＤ，φＡとし、空乏層のｎ型拡散層内の先端位置を−ｘｎ、ｐ型拡散層内での先端位置をｘｐとして、ポアソンの方程式及び、ｎ型拡散層とｐ型拡散層内の電界ＥＤ，ＥＡは、数２４で表される。 At this time, the potential of the n-type diffusion layer and p-type diffusion layer [phi] D, and .phi.A, the tip position of the n-type diffusion layer of the depletion layer -xn, the tip position of the p-type diffusion layer as xp, Poisson equations and electric field ED the n-type diffusion layer and the p-type diffusion layer, EA is expressed by the number 24. εはシリコンの誘電率である。 ε is the dielectric constant of silicon.
境界条件は、ビルトインポテンシャルをφｂｉとして、次の数２５で表される。 Boundary conditions, a built-in potential as Faibi, represented by the following equation 25.
これらの境界条件を入れて、数２４を解くと、次の数２６が得られる。 Taking these boundary conditions and solving the number 24, the following Expression 26 is obtained.
数２６において、Ａ〜Ｄは、数２５の境界条件で決まる定数である。 In Equation 26, to D are constants determined by the boundary conditions of Equation 25. 数２６の解を数２５の境界条件の式に代入すると、次の数２７が得られる。 Substituting the solution to the number 26 in formula boundary conditions of Equation 25, the following equation 27 is obtained.
数２７は、６個の未知数である、ｘｎ，ｘｐ，Ａ，Ｂ，Ｃ及びＤを決定する方程式である。 The number 27 is an equation for determining a six unknowns, xn, xp, A, B, C and D. これを解くことにより、下記数２８を得る。 By solving this equation, obtaining the following Expression 28.
また、最大電界強度Ｅｍａｘは、ｘ＝０の点での電界であり、下記数２９で表される。 The maximum field strength Emax is the electric field at the point of x = 0, it is represented by the following Expression 29.
空乏層全体の幅Ｗ＝ｘｎ＋ｘｐは、次の数３０となる。 Width W = xn + xp overall depletion layer, the following equation 30.
電界強度分布は、図４１（ｂ）に示したようになる。 Electric field intensity distribution is as shown in FIG. 41 (b).
以上の予備検討結果に基づいて、次に図４２（ａ）（ｂ）に示すように、ｐ型拡散層が、高アクセプタ濃度ＮＡと低アクセプタ濃度ｎａの部分に分かれている場合を検討する。 Based on the above preliminary examination results, then as shown in FIG. 42 (a) (b), p-type diffusion layer, consider the case where divided into high acceptor concentration NA and a low acceptor concentration na portions. これは、図３９の実施の形態のセル構造におけるドレイン接合側の構造に相当する。 This corresponds to the structure of the drain junction side of the cell structure of the embodiment of FIG. 39. この場合も、接合は急峻接合であるものとする。 Again, the junction is assumed to be abrupt junction. 距離軸は、先の予備検討の結果との比較のために、小文字ｘに代わって、大文字Ｘを用いる。 Distance axis, for comparison with the results of previous preliminary study on behalf of the lower case x, using the uppercase X. ｐ型拡散層に拡がる空乏層の先端位置Ｘｐは、低アクセプタ濃度ｎａの領域を越えて、Ｘｐ＞Ｌであるものとする。 Tip position Xp of the depletion layer that spreads in the p-type diffusion layer beyond the region of the low acceptor concentration na, it is assumed that Xp> L.
このとき、ポアソンの式及び電界の式は、数２４に対して、ｐ型拡散層を高アクセプタ濃度ＮＡの領域と低アクセプタ濃度ｎａの領域に分けて考えることにより、次の数３１となる。 At this time, of the formula and the field of Poisson, with the number 24, by considering separately the p-type diffusion layer at a high acceptor concentration NA of the area and the low acceptor concentration na region, the following equation 31. 高アクセプタ濃度ＮＡの領域の電位φＡ，電界ＥＡに対して、低アクセプタ濃度ｎａの領域の電位，電界をそれぞれφａ，Ｅａとして示す。 High acceptor concentration NA of the region of potential .phi.A, to the electric field EA, showing low acceptor concentration na areas of potential, the electric field .phi.a, as Ea, respectively.
境界条件は、次の数３２で表される。 Boundary condition is expressed by the following equation 32.
数３１を解くと、下記数３３が得られる。 Solving the number 31, the following Expression 33 is obtained.
数３３において、Ａ〜Ｆは、数３２の境界条件で決まる定数である。 In Equation 33, to F is a constant determined by the boundary conditions of the number 32. 数３３の解を数３２の境界条件の式に代入すると、次の数３４が得られる。 Substituting the solution to the number 33 in the numerical formula 32 boundary condition, the following Equation 34 is obtained.
数３４は、８個の未知数である、Ｘｎ，Ｘｐ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ及びＦを決定する方程式である。 The number 34 is an equation for determining an eight unknowns, Xn, Xp, A, B, C, D, E and F. これを解くことにより、下記数３５を得る。 By solving this equation, obtaining the following Expression 35.
ここで、数３５におけるｘｎは、先に図４１のｐｎ接合について解いたｎ型拡散層への空乏層の伸びを示し、数２８で表されるものである。 Here, xn in the number 35 indicates the extension of the depletion layer in the earlier n-type diffusion layer solving for pn junction 41, it is represented by the number 28. また、最大電界Ｅｍａｘは、Ｘ＝０での電界であり、下記数３６で表される。 The maximum electric field Emax is the electric field in the X = 0, it is represented by the following Expression 36.
このときの電界強度分布は、図４２（ｂ）に示した通りである。 Electric field strength distribution in this case is as shown in FIG. 42 (b). 数３５において、Ｌを０に限りなく近づけるか、或いはアクセプタ濃度ｎａを限りなくＮＡに近づければ、Ｘｎ＝ｘｎとなることが確認される。 In Equation 35, or close as possible to L 0, or if brought close to the NA unlimitedly acceptor concentration na, it is confirmed that the Xn = xn.
以上の検討結果に基づいて、次に図３９のセル構造の最適化条件を具体的に検討する。 Based on the above study results, then specifically consider the optimization condition of the cell structure of Figure 39. まず、図４３は、ｐ型拡散層の高アクセプタ濃度をＮＡ＝５×１０ 18 ／ｃｍ 3 、低アクセプタ濃度をｎａ＝１×１０ 17 ／ｃｍ 3 、ｎ型拡散層のドナー濃度をＮＤ＝１×１０ 20 ／ｃｍ 3 、印加電圧をＶ＝２．０Ｖ、周囲温度を８５℃として、低アクセプタ濃度領域の幅Ｌと、空乏層の伸びＸｎ，Ｘｐの関係を求めた結果である。 First, FIG. 43, a high acceptor concentration of the p-type diffusion layer NA = 5 × 10 18 / cm 3, a low acceptor concentration of na = 1 × 10 17 / cm 3, n -type diffusion layer ND = 1 a donor concentration of × 10 20 / cm 3, the applied voltage V = 2.0 V, as 85 ° C. to ambient temperature, the width L of the low acceptor concentration region, the depletion layer of the elongation Xn, is the result of the obtained relation Xp.
図３９のセルにおいて、チャネル長が０．１μｍであるとし、ソース、ドレインからの空乏層の伸びが対称であるとすれば、パンチスルーを生じないためには、Ｘｐ＜５×１０ -6 ｃｍであることが必要である。 In the cell of FIG. 39, the channel length is assumed to be 0.1 [mu] m, the source, if the elongation of a depletion layer from the drain are symmetrical, in order not to cause punch-through, Xp <5 × 10 -6 cm it is necessary that is. この条件を満たすためには、図４３から、Ｌ＜４．０×１０ -6 ｃｍ＝０．０４μｍでなければならない。 To satisfy this condition, from FIG. 43, it must be L <4.0 × 10 -6 cm = 0.04μm. ある程度の余裕を見ると、Ｌ＝０．０２μｍが妥当なところである。 Looking at some margin, it is where L = 0.02μm is reasonable. このとき、ｐ型拡散層への空乏層の伸びＸｐは、高アクセプタ濃度ＮＡの領域に０．０１μｍ食い込んでいることがわかる。 In this case, elongation Xp of the depletion layer of the p-type diffusion layer, it can be seen that bite 0.01μm in the region of the high acceptor concentration NA.
図４３と同様の条件で、最大電界強度Ｅｍａｘの距離Ｌ依存性を示すと、図４４のようになる。 Under the same conditions as Figure 43, indicating the distance L dependence of the maximum electric field strength Emax, it is shown in Figure 44. 上に求めた妥当な距離Ｌ＝０．０２μｍのとき、最大電界強度は、Ｅｍａｘ＝９．０×１０ 5 Ｖ／ｃｍである。 When a reasonable distance L = 0.02 [mu] m obtained above, the maximum electric field strength is Emax = 9.0 × 10 5 V / cm. これは、バルク領域全体を高アクセプタ濃度ＮＡ＝５×１０ 18 ／ｃｍ 3の領域のみで構成した場合と比べて、小さくなっているものの、まだ１／２程度までしか最大電界が弱められていない。 This entire bulk region as compared with the case of a configuration using only the region of high acceptor concentration NA = 5 × 10 18 / cm 3, but is smaller, no maximum electric field is weakened only up still about 1/2 . 更にこの電界の１／３程度まで小さくすることが望まれる。 It is desired to reduce further to about 1/3 of the electric field.
そこで次に、図４２において、ｎ型拡散層のドナー濃度ＮＤを低くする効果を検討する。 Therefore, next, in FIG. 42, to study the effect of lowering the donor concentration ND of the n-type diffusion layer. これは、空乏層がｎ型拡散層側にもより延びることになり、最大電界強度を弱めることが期待されるためである。 This depletion layer will be extend more in the n-type diffusion layer side is because it is expected to weaken the maximum electric field intensity.
図４５は、図４３に対して、ｎ型拡散層のドナー濃度ＮＤを、ＮＤ＝１×１０ 17 ／ｃｍ 3と低くした場合について、低アクセプタ濃度領域の幅Ｌと、空乏層の伸びＸｎ，Ｘｐの関係を求めた結果である。 Figure 45, relative to FIG. 43, a donor concentration ND of the n-type diffusion layer, ND = 1 × case that low as 10 17 / cm 3, and the width L of the low acceptor concentration region, the depletion layer extends Xn, it is the result of the obtained relation Xp. また、図４６は、このときの最大電界強度Ｅｍａｘの距離Ｌに対する依存性を、図３５に対応させて示している。 Further, FIG. 46, the dependence on the distance L between the maximum electric field strength Emax of this time is shown in correspondence with FIG. 35.
この結果から、ソース、ドレイン拡散層の濃度を下げれば、例えば、Ｌ＝０．０２５μｍ、Ｘｐ＝０．０３μｍで、最大電界強度Ｅｍａｘ＝３．０×１０ 5 Ｖ／ｃｍという値が得られる。 From this result, the source, by lowering the concentration of the drain diffusion layer, for example, L = 0.025 .mu.m, at Xp = 0.03 .mu.m, a value of maximum electric field strength Emax = 3.0 × 10 5 V / cm is obtained. この最適化条件での、図３９のセル構造における寸法と空乏層の伸びの様子を図４７に示す。 In the optimization condition, the state of extension of the depletion layer to the dimensions of the cell structure of FIG. 39 is shown in FIG. 47.
ソース、ドレインのｎ型拡散層濃度を低くすると、これらに対するコンタクト抵抗が問題になる。 Source, lowering the n-type diffusion layer concentration of the drain, the contact resistance becomes an issue for these. これに対しては、通常のＤＲＡＭのビット線コンタクトについて行われているように、コンタクト孔に再拡散を行うことが好ましい。 For this, as is done for bit line contacts of an ordinary DRAM, it is preferable to perform re-diffusion in the contact hole. 或いは、ソース、ドレイン拡散層の表面に金属シリサイド膜を形成するサリサイド構造を採用することも有効である。 Alternatively, it is also effective to adopt a salicide structure forming the metal silicide film source, the surface of the drain diffusion layer.
しかし、ソース、ドレインのｎ型拡散層濃度がＮＤ＝１×１０ 17 ／ｃｍ 3と低い場合、図４７に示したように、Ｘｎ＝０．１μｍという大きい幅の空乏層がソース、ドレイン拡散層内にも延びる。 However, the source, if the n-type diffusion layer concentration of the drain is low, ND = 1 × 10 17 / cm 3, as shown in FIG. 47, the source depletion layer width greater that Xn = 0.1 [mu] m, the drain diffusion layer also extends within. この様なソース、トレインの大きな空乏化を抑制するためには、いわゆるＬＤＤ構造を採用することが望ましい。 Such sources, in order to suppress a large depletion of the train, it is preferable to adopt a so-called LDD structure.
図３９のセル構造に対して、ＬＤＤ構造を採用したセル構造の実施の形態を、図４８に示す。 The cell structure of FIG. 39, the embodiment of a cell structure employing the LDD structure, shown in Figure 48. ドレイン拡散層１４が、チャネル領域に接する低ドナー濃度のｎ型拡散層１４ａと、高ドナー濃度のｎ +型拡散層１４ｂとから構成される。 Drain diffusion layer 14 is composed of a n-type diffusion layer 14a of the low donor concentration in contact with the channel region, a high donor concentration of the n + -type diffusion layer 14b. ソース拡散層１５についても同様に、チャネル領域に接する低ドナー濃度のｎ型拡散層１５ａと、高ドナー濃度のｎ +型拡散層１５とから構成される。 Similarly, the source diffusion layer 15, and the n-type diffusion layer 15a of the low donor concentration in contact with the channel region, and a high donor concentration in the n + -type diffusion layer 15. ソース、ドレイン拡散層及びゲート電極には、サリサイド工程により金属シリサイド膜１８が形成されている。 Source, the drain diffusion layer and the gate electrode, the metal silicide film 18 is formed by a salicide process.
但し、このＬＤＤ構造は、ドレイン、ソースのうち例えば、ビット線に接続されるドレイン側のみとすることもできる。 However, this LDD structure, the drain, of the source for example can be only the drain side connected to the bit line.
次に、この様なＬＤＤ構造を採用したセル構造の場合の空乏層の伸び及び電界強度分布について具体的に検討する。 It will be specifically discussed elongation and electric field strength distribution of a depletion layer in the case of a cell structure employing such a LDD structure. 図４９（ａ）（ｂ）は、このセル構造の例えばドレイン側接合に着目した模式的ｐｎ接合構造と電界分布を、図４２（ａ）（ｂ）と対応させて示している。 Figure 49 (a) (b) is a schematic pn junction structure and electric field distribution for example focused on the drain side junction of the cell structure is shown in correspondence with FIG. 42 (a) (b). ｎ型拡散層は低ドナー濃度ｎｄの領域と高ドナー濃度ＮＤの領域からなり、ｐ型拡散層は、低アクセプタ濃度ｎａの領域と高アクセプタ濃度ＮＡの領域とからなる。 n-type diffusion layer is composed of areas of a region of low donor concentration nd and high donor concentration ND, p-type diffusion layer is composed of a low acceptor concentration na region and the high acceptor concentration NA of the region. 低ドナー濃度ｎｄの領域の幅はＬｎとし、低アクセプタ濃度ｎａの領域の幅はＬｐとしてある。 The width of the region of the low donor concentration nd is set to Ln, width of the low acceptor concentration na region is as Lp. 高ドナー濃度ＮＤの領域と高アクセプタ濃度ＮＡの領域はそれぞれ、ビット線コンタクト及びソース線コンタクトの抵抗やトランジスタ特性上必要とされる制約で決まる濃度を持つものとする。 Each region and the region of high acceptor concentration NA of the high donor concentration ND is assumed to have a density which is determined by the constraints required on resistance and transistor characteristics of the bit line contact and source line contact.
空乏層の伸びが、Ｘｐ＞Ｌｐ，Ｘｎ＞Ｌｎとなる様な逆バイアス条件を仮定する。 Extension of a depletion layer is, Xp> Lp, assume Xn> Ln become such a reverse bias conditions. このとき、ポアソンの方程式は、数３２に対して、次の数３７のように表される。 In this case, the equation of Poisson, with the number 32, is represented by Equation 37. 高アクセプタ濃度ＮＡの領域の電位φＡ，電界ＥＡに対して、低アクセプタ濃度ｎａの領域の電位，電界をそれぞれφａ，Ｅａとし、高ドナー濃度ＮＤの領域の電位φＤ，電界ＥＤに対して、低ドナー濃度ｎｄの領域の電位，電界をそれぞれφｄ，Ｅｄとして示す。 High acceptor concentration NA of the region of potential .phi.A, to the electric field EA, low acceptor concentration na areas of potential, the electric field respectively .phi.a, and Ea, high donor concentration ND regions of potential [phi] D, to the electric field ED, low the potential of the regions of the donor concentration nd, the electric fields shown .phi.d, as Ed.
境界条件は、次の数３８で表される。 Boundary condition is expressed by the following equation 38.
数３７を解くと、下記数３９が得られる。 Solving the number 37, the following Expression 39 is obtained.
数３９において、Ａ〜Ｈは、数３８の境界条件で決まる定数である。 In Equation 39, A to H is a constant determined by the boundary conditions of the number 38. 数３９の解を数３８の境界条件の式に代入すると、次の数４０が得られる。 Substituting the solution to the number 39 in formula boundary conditions of a few 38, the number of the next 40 are obtained.
数４０の１０個の方程式を解くと、１０個の変数Ｘｎ，Ｘｐ，Ａ〜Ｈが求められる。 Solving the 10 equations of the number 40, 10 variables Xn, Xp, is A~H are required. 空乏層の幅Ｌｎ，Ｌｐは、次の数４１で表される。 Width Ln of the depletion layer, Lp is expressed by the following equation 41.
電界強度分布は、図４９（ｂ）のようになり、最大電界Ｅｍａｘは、Ｘ＝０の点でのそれであり、数３９の第３式から、下記数４２で与えられる。 Electric field strength distribution is as shown in FIG. 49 (b), the maximum electric field Emax is that in terms of X = 0, the third equation number 39 is given by the following Expression 42.
以上において計算したＸｐ，Ｘｎ及びＥｍａｘを具体的な数値を入れて求めた結果を次に説明する。 Described below calculated Xp, the results obtained by putting concrete numerical values ​​Xn and Emax hereinabove.
図５０は、ｐ型拡散層の高アクセプタ濃度をＮＡ＝５×１０ 18 ／ｃｍ 3 、低アクセプタ濃度をｎａ＝１×１０ 17 ／ｃｍ 3 、ｎ型拡散層の高ドナー濃度をＮＤ＝１×１０ 19 ／ｃｍ 3 、低ドナー濃度をｎｄ＝２×１０ 17 ／ｃｍ 3とし、印加電圧をＶ＝２．０Ｖ、周囲温度を８５℃として、低ドナー濃度領域の幅をＬｎ＝０．０３μｍに固定した場合の、低アクセプタ濃度領域の幅Ｌｐと、空乏層の伸びＸｎ，Ｘｐの関係を求めた結果である。 Figure 50 is a high donor concentration of the high acceptor concentration of NA = 5 × 10 18 / cm 3, a low acceptor concentration na = 1 × 10 17 / cm 3, n -type diffusion layer of the p-type diffusion layer ND = 1 × 10 19 / cm 3, a low donor concentration of nd = 2 × 10 17 / cm 3, the applied voltage V = 2.0 V, as 85 ° C. to ambient temperature, the width of the low donor concentration region Ln = 0.03 .mu.m in the case of fixed, the width Lp of the low acceptor concentration region, the depletion layer of the elongation Xn, is the result of the obtained relation Xp.
図５１は、同様の条件で最大電界強度Ｅｍａｘを求めた結果である。 Figure 51 is a result of obtaining the maximum electric field strength Emax under the same conditions.
これらの結果から、Ｌｐ＝０．０２５μｍに設定すれば、Ｘｐ＝０．０３μｍとなり、最大電界強度はＥｍａｘ＝５．０×１０ 5 Ｖ／ｃｍとなる。 These results, when set to Lp = 0.025μm, Xp = 0.03μm, and the maximum electric field intensity becomes Emax = 5.0 × 10 5 V / cm.
図５２は、上述の最大電界強度のときの図４８のセル構造における空乏層の拡がり方と各部の寸法をドレイン領域側について示している。 Figure 52 shows the drain region side dimensions of each part and spread of the depletion layer in the cell structure of Figure 48 at the maximum electric field strength described above.
上述の最大電界強度は、図４２で解析したように、ソース、ドレイン拡散層に低濃度層がない場合のそれに比べて、１／３以下になっている。 The maximum electric field intensity of the above, as analyzed in Figure 42, the source, in comparison with that in the absence of a low concentration layer on the drain diffusion layer, and is 1/3 or less. 従って、図４８に示したように、バルク領域を高濃度層と低濃度層により形成すると同時に、ドレイン及びソースをＬＤＤ構造とすることによって、最大電界強度を抑えてリーク電流を小さくすること、また基板バイアス効果を十分に発揮させることが可能になる。 Accordingly, as shown in FIG. 48, at the same time to form a bulk region high concentration layer and a low concentration layer, by the drain and the source and LDD structure, to reduce the leakage current by suppressing the maximum electric field strength, also it is possible to sufficiently exhibit the substrate bias effect. 即ち、先の相反する条件１，２を満足して、優れたＤＲＡＭ特性を得ることができる。 That is, to satisfy the foregoing contradictory conditions 1 and 2, it is possible to obtain excellent DRAM characteristics.
次に、図４８に示したメモリセルＭＣの構造を実現するための具体的な製造方法を、図５３乃至図５６を参照して説明する。 Next, a specific manufacturing method for realizing the structure of the memory cell MC shown in FIG. 48 will be described with reference to FIG. 53 through FIG. 56. 図４８のメモリセルＭＣは実際には、図３及び図４で説明したと同様のセルアレイとして配置される。 Memory cell MC of FIG. 48 is in fact arranged as the same cell array as described in FIG. 3 and FIG. 4. 即ち、ｐ型シリコン層１２は、紙面に直交する方向の側面が素子分離絶縁膜に接する状態でストライプ状の素子領域としてパターン形成されるが、その素子分離工程の説明は省略する。 Ie, p-type silicon layer 12 is the direction of side surfaces perpendicular to the paper surface is patterned as stripes of the element region in a state in contact with the element isolation insulating film, a description of the isolation process is omitted.
図５３に示すように、ｐ型シリコン層１２（低濃度ｐ型層１２ａとなる）の表面にまず、素子領域に開口を持つマスク３１を形成し、更にこのマスク３１の開口側壁に側壁絶縁膜３２を形成する。 As shown in FIG. 53, first, the surface of the p-type silicon layer 12 (a low concentration p-type layer 12a), a mask 31 having openings in the element region, further sidewall insulating film in the opening side wall of the mask 31 32 to the formation. 具体的に、マスク３１は例えばシリコン酸化膜を堆積してＲＩＥによりパターニングする。 Specifically, the mask 31 is patterned by RIE by depositing a silicon oxide film, for example. そして、シリコン窒化膜を堆積し、エッチバックを行って側壁絶縁膜３２として残す。 Then, depositing a silicon nitride film, it left as a sidewall insulating film 32 etched back. この状態で、ボロンイオン注入を行って、ｐ型シリコン層１２に高濃度のｐ +型層１２ｂを形成する。 In this state, by performing a boron ion implantation to form the high-concentration p + -type layer 12b on the p-type silicon layer 12.
次に、図５４に示すように、側壁絶縁膜３２を選択的にエッチング除去した後、露出したｐ型シリコン層１２の表面にゲート絶縁膜１６を形成し、多結晶シリコン膜を堆積して平坦化処理を行って、ゲート電極１３を埋め込む。 Next, as shown in FIG. 54, after selectively etching away the sidewall insulating film 32, a gate insulating film 16 on the surface of the exposed p-type silicon layer 12, flat by depositing a polycrystalline silicon film performing processing, embedding the gate electrodes 13.
次いで、マスク３１をエッチング除去し、ゲート電極１３をマスクとして砒素イオン注入を行って、低濃度のドレイン、ソース拡散層１４ａ，１５ａを形成する。 Then, the mask 31 is removed by etching, performing arsenic ion implantation using the gate electrode 13 as a mask to form lightly doped drain, source diffusion layer 14a, a 15a. そして、図４６に示すように、ゲート電極１３の側壁に側壁絶縁膜３３を形成し、再度砒素イオン注入を行って、高濃度のドレイン、ソース拡散層１４ｂ，１５ｂを形成する。 Then, as shown in FIG. 46, to form the sidewall insulating film 33 on the side walls of the gate electrode 13 by performing an arsenic ion implantation is formed again high concentration drain, source diffusion layer 14b, and 15b. この後、サリサイド工程によって、図４８に示すように、ドレイン、ソース拡散層１４，１５及びゲート電極１３上に金属シリサイド膜１８を形成する。 Thereafter, by salicide process, as shown in FIG. 48, the drain to form a metal silicide film 18 on the source diffusion layers 14 and 15 and the gate electrode 13.
以上のように、ゲート電極の形成にダマシーン法を適用することにより、トランジスタのバルク領域のうち、チャネル長方向の中央部にセルフアラインされた状態でｐ +型層１２ｂを形成することができる。 As described above, by applying the damascene method for forming the gate electrode, of the bulk region of the transistor, it is possible to form the p + -type layer 12b in a state of being self-aligned to the central portion of the channel length direction.
セルトランジスタのバルク領域中央部を高濃度層とする構造は、セルトランジスタをプレーナ構造とする場合に限られない。 Structure for the bulk region center portion of the cell transistor and the high concentration layer is not limited to the case of the cell transistor and a planar structure. 図５７Ａ及び図５７Ｂは、柱状の半導体層を用いて、この発明に係る１トランジスタ／１セル構造を実現した実施の形態について、一つのメモリセルＭＣ部の平面図とそのＡ−Ａ'断面図を示している。 Figure 57A and Figure 57B, using a columnar semiconductor layer, 1 for the embodiment which realizes the transistor / one-cell structure, a plan view of one memory cell MC portion and its A-A 'cross-sectional view according to the present invention the shows.
シリコン基板４０に、柱状シリコン層４９が形成されて、この柱状シリコン層４９の側周面を利用して、いわゆるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ ＧａｔｅＴｒａｎｓｉｓｔｏｒ）が作られる。 The silicon substrate 40, the pillar-shaped silicon layer 49 is formed, by utilizing the side peripheral surface of the pillar-shaped silicon layer 49, a so-called SGT (Surrounding GateTransistor) is made. 柱状シリコン層４９は、底部にｎ +型ソース拡散層４３が形成され、高さ方向に、ｐ型層４５により挟まれた状態でｐ +型層４６を有する。 Pillar-shaped silicon layer 49, n + -type source diffusion layer 43 is formed on the bottom, in the height direction, having a p + -type layer 46 in a state of being sandwiched between the p-type layer 45. 柱状シリコン層４９の表面にはｎ +型ドレイン拡散層４４が形成される。 The surface of the pillar-shaped silicon layer 49 n + -type drain diffusion layer 44 is formed.
柱状シリコン層４１の側周面にゲート絶縁膜４１が形成され、これを取り囲んでゲート電極４２が形成される。 The gate insulating film 41 is formed on the side peripheral surface of the pillar-shaped silicon layer 41, gate electrode 42 is formed surrounding this. ゲート電極４２は、一方向に連続的に形成されてワード線ＷＬとなる。 The gate electrode 42 is a word line WL is continuously formed in one direction. この様に形成されたＳＧＴは層間絶縁膜４７で覆われ、この上にビット線（ＢＬ）４８が形成される。 SGT formed in this manner is covered with an interlayer insulating film 47, the bit line (BL) 48 is formed on this. ビット線４８は、ｎ +型拡散層４４に接続される。 Bit line 48 is connected to the n + -type diffusion layer 44.
このＳＧＴ構造のメモリセルも、バルク領域がフローティングであり、先の実施の形態で説明したと同様の書き込み方式により、バルク領域に過剰の多数キャリアを保持し、或いはこれを放出するという動作により、ダイナミックなデータ記憶ができる。 Also the memory cell of this SGT structure, a bulk region floating, the same programming method as that described in the above embodiment, the operation of holding the excess majority carriers in the bulk region, or to release it, it is dynamic data storage. そして、バルク領域の中央部に配置した高濃度ｐ +型層４６と低濃度ｐ型層４５との不純物濃度や寸法の最適化を行うことによって、二値データのしきい値電圧差を大きくする十分な基板バイアス効果が得られ、またリーク電流を低減して優れたデータ保持特性を得ることが可能になる。 Then, by performing optimization of the impurity concentration and dimension of the high-concentration p + -type layer 46 disposed in a central portion of the bulk region and the low concentration p-type layer 45, to increase the threshold voltage difference between the binary data sufficient substrate bias effect can be obtained and it becomes possible to obtain excellent data retention characteristics by reducing the leakage current.
図５８Ａ及び図５８Ｂは、更に他の実施の形態による１トランジスタ／１セルのＤＲＡＭセル構造を示している。 Figure 58A and Figure 58B further illustrates the DRAM cell structure of one-transistor / one cell according to another embodiment. 図５８Ａは、ビット線（ＢＬ）５８を仮想線で示して、それ以下の構造を分かりやすくした斜視図であり、図５８Ｂはビット線方向に沿った断面図を示している。 Figure 58A is illustrates the bit line (BL) 58 in phantom, is the perspective view clarity of less structure, FIG. 58B is a cross-sectional view taken along the bit line direction.
この実施の形態の場合、シリコン基板５０上にシリコン酸化膜５１で分離されたｐ型シリコン層５２（これが低濃度層５２ａとなる）が、上面及び両側面を露出した状態で島状に形成される。 In this embodiment, p-type silicon layer 52 is separated by the silicon oxide film 51 on the silicon substrate 50 (which has a low concentration layer 52a) is formed in an island shape in a state of exposing the upper surface and both side surfaces that. そしてこのシリコン層５２の上面及び両側面に、ゲート絶縁膜５４を介してゲート電極５４を形成して、セルトランジスタが構成される。 And on the upper surface and both side surfaces of the silicon layer 52, to form the gate electrode 54 via the gate insulating film 54, the cell transistor is formed. ゲート電極５４は一方向に連続的にパターニングされてワード線ＷＬとなる。 The gate electrode 54 is continuously patterned in one direction the word line WL.
シリコン層５２のトランジスタ領域には、チャネル長方向中央部に高濃度のｐ +型層５２ｂが形成される。 The transistor region of the silicon layer 52, high-concentration p + -type layer 52b is formed in the channel length direction central portion. ドレイン、ソース拡散層５５，５６は、低濃度ｎ型拡散層５５ａ，５６ａと高濃度ｎ +型拡散層５５ｂ，５６ｂとから構成されたＬＤＤ構造としている。 Drain, source diffusion layers 55, 56 and LDD structure composed of lightly doped n-type diffusion layer 55a, 56a and the high-concentration n + -type diffusion layer 55b, and 56b. トランジスタ領域は層間絶縁膜５７で覆われ、この上にドレイン拡散層にコンタクトするビット線５８が形成される。 Transistor region is covered with an interlayer insulating film 57, the bit line 58 to contact the drain diffusion layer on the is formed.
この実施の形態のメモリセルも、バルク領域がフローティングであり、先の実施の形態で説明したと同様の書き込み方式により、バルク領域に過剰の多数キャリアを保持し、或いはこれを放出するという動作により、ダイナミックなデータ記憶ができる。 Also the memory cell of this embodiment, a bulk region floating, the same programming method as that described in the above embodiment, the operation of holding the excess majority carriers in the bulk region, or to release it can dynamic data storage. そして、バルク領域の中央部に配置した高濃度ｐ +型層５２ｂと低濃度ｐ型層５２ａとの不純物濃度や寸法の最適化を行うことによって、二値データのしきい値電圧差を大きくする十分な基板バイアス効果が得られ、またリーク電流を低減して優れたデータ保持特性を得ることが可能になる。 Then, by performing optimization of the impurity concentration and dimension of the high-concentration p + -type layer 52b and the low-concentration p-type layer 52a disposed in the center portion of the bulk region to increase the threshold voltage difference between the binary data sufficient substrate bias effect can be obtained and it becomes possible to obtain excellent data retention characteristics by reducing the leakage current.
先に図３及び図４を用いて、４Ｆ 2の単位セル面積を持つセルアレイ構成を簡単に説明したが、より具体的なセルアレイ構造と製造方法の実施の形態を次に説明する。 Previously with reference to FIGS. 3 and 4, have been briefly described cell array structure having a unit cell area of 4F 2, will now be described an embodiment of a more specific cell array structure and manufacturing method. 図５９Ａはセルアレイのレイアウトであり、図５９ＢはそのＩ−Ｉ'断面図、図５９Ｃは同じくII−II'断面図である。 Figure 59A is a cell array layout, FIG. 59B is its II 'sectional view, FIG. 59C is also II-II' is a cross-sectional view. シリコン基板１０１にシリコン酸化膜等の絶縁膜１０２が形成され、この上にｐ型シリコン層１０３が形成されたＳＯＩ基板を用いている。 An insulating film 102 such as a silicon oxide film is formed on the silicon substrate 101, the SOI substrate is used for p-type silicon layer 103 is formed thereon. シリコン層１０３は、ＳＴＩ法による素子分離絶縁膜１０９が埋め込まれて、ビット線ＢＬの方向に細長いストライプ状の素子形成領域が、ワード線ＷＬの方向に所定ピッチで区画されている。 Silicon layer 103 is buried element isolation insulating film 109 by an STI method, an elongated stripe-shaped element forming region in the direction of the bit line BL is partitioned at a predetermined pitch in the direction of the word line WL.
この様に素子分離されたシリコン層１０３にトランジスタがマトリクス配列されている。 Transistors are arranged in a matrix on the silicon layer 103 which is the isolation in this manner. 即ちシリコン層１０３にゲート絶縁膜１０４を介してゲート電極１０５がワード線ＷＬとして連続するようにパターン形成されている。 That gate electrode 105 through the gate insulating film 104 on the silicon layer 103 is patterned so as to be continuous as the word line WL. ゲート電極１０５の上面及び側面は、後に形成される層間絶縁膜１１０，１１５とのエッチング選択比が大きくとれる保護膜としてシリコン窒化膜１０６で覆われている。 Upper and side surfaces of the gate electrode 105, etching selectivity of the interlayer insulating film 110, 115 to be formed later is covered with the silicon nitride film 106 as a large take protective film. ゲート電極１０５に自己整合的にソース及びドレイン拡散層１０７，１０８が形成されている。 Self-aligned manner the source and drain diffusion layers 107 and 108 are formed on the gate electrode 105. ソース，ドレイン拡散層１０７，１０８はシリコン層１０３の底部の絶縁膜１０２に達する深さに形成されている。 Source, drain diffusion layers 107 and 108 are formed to a depth reaching the insulating film 102 at the bottom of the silicon layer 103.
トランジスタが形成された面はシリコン酸化膜等の層間絶縁膜１１０により覆われて、平坦化されている。 Surface which a transistor is formed is covered with an interlayer insulating film 110 such as a silicon oxide film is planarized. この層間絶縁膜１１０に、ソース拡散層１０７に対するコンタクト孔１１１が、ワード線ＷＬの方向に連続するストライプ状に開けられ、ここに多結晶シリコン膜或いはＷＳｉ等によるソース配線層１１２が埋め込まれている。 In the interlayer insulating film 110, contact holes 111 to the source diffusion layer 107, opened in stripes continuous in the direction of the word line WL, the source wiring layer 112 is embedded by here polycrystalline silicon film or WSi, etc. .
ソース配線層１１２が埋め込まれた層間絶縁膜１１０上には更にシリコン酸化膜等の層間絶縁膜１１５が形成され、平坦化されている。 Interlayer insulating film 115 further such as a silicon oxide film on the interlayer insulating film 110 to a source wiring layer 112 is embedded is formed, it is planarized. この層間絶縁膜１１５に、ドレイン拡散層１０８に対するコンタクト孔１１６が開けられ、ここに多結晶シリコン膜等のコンタクトプラグ１１７が埋め込まれる。 In the interlayer insulating film 115, contact holes 116 are opened for the drain diffusion layer 108, a contact plug 117 such polycrystalline silicon film is buried here. そして層間絶縁膜１１５上には、コンタクトプラグ１１７を共通接続するように、ワード線ＷＬと交差するビット線（ＢＬ）１１８が形成されている。 On the interlayer insulating film 115, as commonly connecting the contact plug 117, the bit lines (BL) 118 intersecting the word lines WL are formed.
次に具体的な製造工程を説明する。 Next will be described a specific manufacturing process. 図６０Ａ，図６０Ｂ及び図６０Ｃは、ＳＯＩ基板のｐ型シリコン層１０３に素子分離絶縁膜１０９を形成した段階の平面図とそのＩ−Ｉ'及びII−II'断面図を示している。 Figure 60A, Figure 60B and Figure 60C is a plan view of a step of forming an element isolation insulating film 109 in the p-type silicon layer 103 of the SOI substrate with its II 'and II-II' cross section. これは例えば、シリコン層１０３をＲＩＥによりエッチングして素子分離溝を形成し、この素子分離溝に素子分離絶縁膜１０９を埋め込むことにより得られる。 This example, a silicon layer 103 is etched to form an isolation trench by RIE, obtained by embedding the element isolation insulating film 109 in the element isolation trench. これにより、シリコン層１０３には、ビット線の方向に連続する複数本のストライプ状の素子形成領域が区画されたことになる。 Thus, the silicon layer 103, a plurality striped element forming region of the continuous in the direction of the bit lines will have been partitioned.
図６１Ａ，図６１Ｂ及び図６１Ｃは、シリコン層１０３にトランジスタを配列形成した段階の平面図とそのＩ−Ｉ'及びII−II'断面図である。 Figure 61A, Figure 61B and Figure 61C is a plane view and an II 'and II-II' sectional view of the stage of transistor arrays formed in the silicon layer 103. 即ちゲート絶縁膜１０４を介してゲート電極１０５をワード線ＷＬとして連続するようにパターン形成する。 That is patterned to continuously gate electrode 105 as a word line WL via the gate insulating film 104. ゲート電極１０６の上面及び側面はシリコン窒化膜１０６で覆われた状態とする。 Upper and side surfaces of the gate electrode 106 is the state of being covered with the silicon nitride film 106. このゲート電極保護構造は、具体的には、多結晶シリコン膜とシリコン窒化膜の積層膜をパターニングし、更にその側壁にシリコン窒化膜を形成することにより、得られる。 The gate electrode protection structure, specifically, a laminated film of a polysilicon film and a silicon nitride film is patterned, further by forming a silicon nitride film on the side wall, is obtained. そしてゲート電極１０５をマスクとしてイオン注入を行って、ソース，ドレイン拡散層１０７，１０８を形成する。 And performing ion implantation using the gate electrode 105 as a mask to form source and drain diffusion layers 107 and 108.
図６２Ａ及び図６２Ｂは、素子形成された基板を層間絶縁膜１１０で覆い、この層間絶縁膜１１０にソース配線層１１２を埋め込み形成した段階の平面図とそのＩ−Ｉ'断面図である。 Figure 62A and Figure 62B covers the substrate which is the element formed in the interlayer insulating film 110 is a plane view and an I-I 'cross section of the interlayer insulating film stage 110 to form buried source wiring layer 112. 即ちシリコン酸化膜等の層間絶縁膜１１０を平坦に形成した後、ＲＩＥによりソース拡散層１０７上にワード線ＷＬと平行にストライプ状に連続するコンタクト孔１１１を開口する。 That is, after forming an interlayer insulating film 110 such as a silicon oxide film flat, opening the contact hole 111 that is continuous with parallel stripes and the word line WL on the source diffusion layer 107 by RIE. そして、多結晶シリコン膜を堆積し、エッチバックして、コンタクト孔１１１にソース配線層１１２を埋め込み形成する。 Then, a polycrystalline silicon film, is etched back to form embedded source wiring layer 112 in the contact hole 111.
図６３Ａ及び図６３Ｂは、ソース配線層１１２が形成された層間絶縁膜１１０上に更に層間絶縁膜１１５を形成し、この層間絶縁膜１１５にドレイン拡散層１０８に対するコンタクトプラグ１１７を埋め込んだ段階の平面図とそのＩ−Ｉ'断面図である。 Figure 63A and Figure 63B is further formed an interlayer insulating film 115 on the interlayer insulating film 110 to a source wiring layer 112 is formed, a plane of the step of embedding a contact plug 117 in the interlayer insulating film 115 for the drain diffusion layer 108 Figure and its I-I 'cross section. 即ちシリコン酸化膜等の層間絶縁膜１１５を平坦に形成した後、ＲＩＥによりドレイン拡散層１０８上にコンタクト孔１１６を開口する。 That was flat forming an interlayer insulating film 115 such as a silicon oxide film, opening the contact holes 116 on the drain diffusion layer 108 by RIE. そして、多結晶シリコン膜を堆積し、エッチバックして、コンタクト孔１１６にコンタクトプラグ１１７を埋め込み形成する。 Then, a polycrystalline silicon film, is etched back to form embedded contact plug 117 in the contact hole 116. この後、図５９Ｂに示すように、層間絶縁膜１１５上に、コンタクトプラグ１１７を共通接続するようにビット線１１８を形成する。 Thereafter, as shown in FIG. 59B, on the interlayer insulating film 115, to form a bit line 118 so as to commonly connect the contact plug 117.
以上のようにして、ワード線ＷＬ及びビット線ＢＬを最小加工寸法Ｆのピッチで形成して、図５９Ａに一点鎖線で示したように、４Ｆ 2のセル面積を持つＤＲＡＭセルアレイが得られる。 As described above, to form a word line WL and bit line BL at a pitch of a minimum feature size F, as indicated by one-dot chain line in FIG. 59A, DRAM cell array having a cell area of 4F 2 is obtained. 図６０Ａに示したような素子分離構造とした場合、ソース拡散層１０７は、ワード線ＷＬの方向に飛び飛びに形成されるが、この実施の形態の場合、このソース拡散層１０７を共通接続するようにソース配線層１１２を形成することにより、低抵抗の共通ソース線が得られる。 If the element isolation structure shown in FIG. 60A, the source diffusion layer 107, as are formed at intervals in the direction of the word line WL, the case of this embodiment, the common connection of the source diffusion layer 107 and forming a source wiring layer 112, the common source line of low resistance is obtained.
ソース配線層１１２のコンタクト孔１１１及びビット線コンタクトプラグ１１７のためのコンタクト孔１１６は、いずれも、シリコン窒化膜１０６で保護されたゲート電極１０５に自己整合されて形成される。 Contact holes 116 for the contact holes 111 and the bit line contact plug 117 of the source wiring layer 112 are both formed by being self-aligned to the gate electrode 105 which is protected by the silicon nitride film 106. 従って、コンタクト孔加工のＲＩＥの工程でマスク開口をＦより大きい状態とすることにより、マスクの合わせずれの影響を受けることなく、コンタクト孔を形成することが可能である。 Therefore, by setting the mask openings and F greater than the state in the process of the contact hole processing of RIE, without being affected by the misalignment of the mask, it is possible to form a contact hole.
上記実施の形態の場合、図６３Ａに示したように、ビット線のコンタクト孔１１６は、ドレイン拡散層１０８上にのみ形成している。 For the above-described embodiment, as shown in FIG. 63A, the bit line contact hole 116 is formed only on the drain diffusion layer 108. これに対して、図６４に示したように、ビット線のコンタクト孔１１６ｂを、ソースのコンタクト孔１１１と同様に、ワード線ＷＬ方向に連続するストライプ状に形成することもできる。 In contrast, as shown in FIG. 64, a contact hole 116b of the bit lines, similar to the contact hole 111 of the source can be formed in a stripe shape continuous to the word line WL direction. この場合、ビット線のコンタクトプラグ１１７もストライプ状に埋め込まれるが、これは最終的にビット線ＢＬの下のみに残るようにする必要がある。 In this case, also the contact plug 117 of the bit lines are embedded in a stripe pattern, which it is necessary to finally remain only under the bit line BL. これは例えば、ビット線ＢＬをパターン形成した後、ビット線ＢＬをマスクとしてコンタクトプラグ１１７をエッチングすればよい。 This example, after the patterned bit line BL, a contact plug 117 may be etched using the bit line BL as a mask.
上記実施の形態において、ソース配線層１１２の上面及び側面をゲート電極１０５と同様に保護膜で覆うようにすれば、ビット線コンタクトの合わせ余裕は更に大きいものとなる。 In the above embodiment, when the upper and side surfaces of the source wiring layer 112 so as to cover with the protective film in the same manner as the gate electrode 105, alignment margin of the bit line contact becomes more larger. その様な実施の形態を次に説明する。 It will now be described such an embodiment.
図６１Ｂの素子形成工程までは先の実施の形態と同様であり、それ以降の工程を、図６１Ｂの断面対応の断面のみを用いて説明する。 Until device forming step in Fig. 61B is similar to the previous embodiment, the subsequent operation will be described with reference to only the cross-section corresponding in cross-section in FIG. 61B. まず図６５に示すように素子形成された基板にシリコン酸化膜等の層間絶縁膜２０１を堆積し、エッチバックして平坦化する。 First interlayer insulating film 201 such as a silicon oxide film is deposited on the substrate which is element formed as shown in FIG. 65, is planarized by etch back. ここでは、ゲート電極１０５を覆うシリコン窒化膜１０６をストッパとしてエッチングして、層間絶縁膜２０１をゲート間隙に埋め込んでいる。 Here, by etching the silicon nitride film 106 covering the gate electrode 105 as a stopper, which embeds the interlayer insulating film 201 on the gate gap.
この後、図６６に示すように、層間絶縁膜２０１に、ソース及びドレイン拡散層１０７，１０８に対するコンタクト孔を開口し、多結晶シリコンの堆積とエッチバックにより、それぞれにコンタクトプラグ２０２，２０３を埋め込む。 Thereafter, as shown in FIG. 66, the interlayer insulating film 201, and a contact hole to the source and drain diffusion layers 107 and 108, the deposition and etching back of polysilicon, filling the contact plugs 202 and 203 respectively . コンタクト孔開口のＲＩＥに際しては、ビット線ＢＬの方向に連続するストライプ状の開口をもつマスクを用いれば、ゲート電極１０５の間隙に自己整合されたコンタクト孔が形成される。 In RIE the contact hole opening, using a mask having a stripe-shaped opening continuous in the direction of the bit line BL, and a contact hole which is self-aligned to the gap between the gate electrode 105 is formed. 但し、ソース拡散層１０７上のコンタクトプラグ２０２は、先の実施の形態と同様に、ワード線ＷＬと平行に連続するものであってもよい。 However, the contact plugs 202 on the source diffusion layer 107, similarly to the above embodiment, but may be continuously in parallel with the word lines WL.
この後、図６７に示すように、ソース拡散層１０７上のコンタクトプラグ２０２をワード線ＷＬ方向に共通接続するソース配線層２０４をパターン形成する。 Thereafter, as shown in FIG. 67, to pattern the source wiring layer 204 commonly connecting the contact plug 202 on the source diffusion layer 107 in the direction of the word line WL. ソース配線層２０４の上面及び側面は保護膜であるシリコン窒化膜２０５で覆われるようにする。 Upper and side surfaces of the source wiring layer 204 to be covered with the silicon nitride film 205 as a protective film. この保護構造は具体的には、多結晶シリコン膜と窒化シリコン膜の積層膜をパターン形成してソース配線層２０４を形成し、更にその側面にシリコン窒化膜を形成すれば得られる。 The protective structure is specifically, a stacked film of a polysilicon film and a silicon nitride film patterned to form a source wiring layer 204, be obtained by further forming a silicon nitride film on the side surface.
次に、図６８に示すように再度シリコン酸化膜等の層間絶縁膜２０６を堆積し、平坦化する。 Then, an interlayer insulating film 206 of a silicon oxide film or the like again, as shown in FIG. 68, to flatten. そして、デュアルダマシーン（Ｄｕａｌ Ｄａｍａｓｃｅｎe）法により層間絶縁膜２０６にビット線の配線埋め込み溝とコンタクト孔を形成し、図６９に示すようにビット線２０７を埋め込む。 Then, the wiring buried trench and the contact hole of the bit lines are formed in the interlayer insulating film 206 by the dual damascene (Dual Damascene) method, embedding the bit line 207 as shown in FIG. 69.
この実施の形態によれば、ソース配線層２０４の周囲をシリコン窒化膜２０５により保護しているため、ビット線コンタクトのビット線方向の幅を十分に大きくすることができる。 According to this embodiment, since the protected by the silicon nitride film 205 around the source wiring layer 204, the width of the bit line direction of the bit line contacts can be sufficiently increased. これにより、位置合わせずれの影響を受けることなく、低抵抗のビット線コンタクトをとることができる。 Thus, without being affected by the misalignment, it may take the bit line contact of low resistance.
上記した二つの実施の形態では、図６０Ａに示したように、ストライプ状に連続する素子形成領域を区画した。 The two embodiments described above, as shown in FIG. 60A, and partitioning the element formation region continuous in stripes. 各素子形成領域は従って、ワード線方向には連続していない。 Each element forming regions is thus not continuous in the word line direction. これに対して図７０に示すように、ストライプ状の素子形成領域が、ソース拡散層が形成される位置でワード線方向に連続するように素子形成領域を区画することもできる。 On the other hand, as shown in FIG. 70, the stripe-shaped element forming region, it is also possible to partition the element formation region so as to be continuous in the word line direction at the position where the source diffusion layer is formed. この場合には、ソース拡散層自体がワード線方向に連続して形成されて、それ自身共通ソース線となるが、この場合にも上記実施の形態のようにソース配線層１１２を形成することは、共通ソース線の低抵抗化にとって有効である。 In this case, the source diffusion layer itself is formed continuously in the word line direction, it becomes itself a common source line, also in this case to form a source wiring layer 112 as in the embodiment described above , it is effective to reduce the resistance of the common source line.
この発明は上記実施の形態に限られない。 The invention is not limited to the above embodiment. 実施の形態ではｐ型シリコン層に形成したＮＭＯＳトランジスタを用いたが、ｎ型シリコン層を用いたＰチャネルＭＯＳトランジスタをメモリセルとしても同様の原理でダイナミック記憶が可能である。 In the embodiment using the NMOS transistor formed in the p-type silicon layer, but the P-channel MOS transistor using n-type silicon layer is capable of dynamic storage on the same principle as a memory cell. この場合、多数キャリアして電子のバルク領域でのと蓄積と放出を利用することになる。 In this case, the use of preparative accumulation and release of an electron in the bulk region and majority carriers.
また、実施の形態ではＳＯＩ基板を用いたが、ｐｎ接合分離によりフローティングとした半導体層を用いたＭＯＳトランジスタにより、同様の原理のメモリセルを構成することも可能である。 Further, in the embodiment is used an SOI substrate, a MOS transistor using a semiconductor layer that was floating by pn junction isolation, it is also possible to configure the memory cell of the same principle.
以上述べたようにこの発明によれば、単純なトランジスタ構造をメモリセルとして、少ない信号線でデータのダイナミック記憶を可能とした半導体メモリ装置を提供することができる。 According to the present invention as mentioned above, a simple transistor structure as a memory cell, it is possible to provide a semiconductor memory device capable of dynamic storage of data in fewer signal lines.
【図１】この発明によるＤＲＡＭのメモリセル構造を示す断面図である。 1 is a cross-sectional view showing a memory cell structure of a DRAM according to the present invention.
【図２】同ＤＲＡＭのメモリセルの等価回路である。 FIG. 2 is an equivalent circuit of the memory cell of the DRAM.
【図３】同ＤＲＡＭのメモリセルアレイのレイアウトである。 FIG. 3 is a layout of the DRAM of the memory cell array.
【図４】図３のＡ−Ａ'及びＢ−Ｂ'断面図である。 4 is a A-A 'and B-B' sectional view of FIG.
【図５】同ＤＲＡＭセルのワード線電位とバルク電位の関係を示す図である。 5 is a diagram showing the relationship between the word line potential and the bulk potential of the DRAM cell.
【図６】同ＤＲＡＭセルの読み出し方式を説明するための図である。 6 is a diagram for explaining a read method of the DRAM cell.
【図７】同ＤＲＡＭセルの他の読み出し方式を説明するための図である。 7 is a diagram for explaining another method of reading the DRAM cell.
【図８】同ＤＲＡＭの“１”データ読み出し／リフレッシュの動作波形を示す図である。 8 is a diagram showing a "1" operation waveform of the data read / refresh the DRAM.
【図９】同ＤＲＡＭの“０”データ読み出し／リフレッシュの動作波形を示す図である。 9 is a diagram showing a "0" operation waveform of the data read / refresh the DRAM.
【図１０】同ＤＲＡＭの“１”データ読み出し／“０”データ書き込みの動作波形を示す図である。 10 is a diagram showing a "1" data read / "0" operation waveform of the data writing in the same DRAM.
【図１１】同ＤＲＡＭの“０”データ読み出し／“１”データ書き込みの動作波形を示す図である。 11 is a diagram showing a "0" data read / "1" operation waveform of the data writing in the same DRAM.
【図１２】同ＤＲＡＭの他の読み出し方式による“１”データ読み出し／リフレッシュの動作波形を示す図である。 12 is a diagram showing a "1" operation waveform of the data read / refresh according to another readout method of the DRAM.
【図１３】同ＤＲＡＭの他の読み出し方式による“０”データ読み出し／リフレッシュの動作波形を示す図である。 13 is a diagram showing a "0" operation waveform of the data read / refresh according to another readout method of the DRAM.
【図１４】同ＤＲＡＭの他の読み出し方式による“１”データ読み出し／“０”データ書き込みの動作波形を示す図である。 14 is a diagram showing a "1" data read / "0" operation waveform of the data writing by other read method of the DRAM.
【図１５】同ＤＲＡＭの他の読み出し方式による“０”データ読み出し／“１”データ書き込みの動作波形を示す図である。 15 is a diagram showing a "0" data read / "1" operation waveform of the data writing by other read method of the DRAM.
【図１６】同ＤＲＡＭセルのゲート容量Ｃｇｂ−電圧Ｖｇｂの特性を示す図である。 16 is a diagram showing the characteristics of the gate capacitance Cgb- voltage Vgb of the DRAM cell.
【図１７】同ＤＲＡＭセルの定電流読み出し方式による等価回路図である。 FIG. 17 is an equivalent circuit diagram according to a constant current method of reading the DRAM cell.
【図１８】同ＤＲＡＭセルの読み出し動作によるビット線電位変化を示す図である。 18 is a diagram showing a bit line potential change by the read operation of the DRAM cell.
【図１９】同ＤＲＡＭセルの“０”書き込み速度を説明するための等価回路である。 19 is an equivalent circuit for explaining a "0" write speed of the DRAM cell.
【図２０】図１９のｐ型層の電位変化を示す図である。 20 is a diagram showing a potential change of the p-type layer in FIG.
【図２１】同ＤＲＡＭセルの“０”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。 21 is a diagram showing the gate capacitance Cgb- voltage Vgb curve of "0" data cell of the same DRAM cell (in the case of p-type polycrystalline silicon gate).
【図２２】同じく“０”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係を示す図である。  Also "0" is a diagram showing the relationship of the word line potential Vwl and bulk potential VB of the data cell.
【図２３】同ＤＲＡＭセルの“１”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係を示す図である。 23 is a diagram showing a "1" relationship of the word line potential Vwl and bulk potential VB of the data cells in the same DRAM cell.
【図２４】“１”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。 [Figure 24] "1" gate capacitance Cgb- voltage Vgb curve data cell (in the case of p-type polycrystalline silicon gate). FIG.
【図２５】“１”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｎ型多結晶シリコンゲートの場合）を示す図である。 [Figure 25] "1" is a diagram showing the gate capacitance Cgb- voltage Vgb curve data cell (in the case of n-type polycrystalline silicon gate).
【図２６】“１”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係（ｎ型多結晶シリコンゲートの場合）を示す図である。 [Figure 26] "1" is a diagram showing the relationship of the word line potential Vwl and bulk potential VB of the data cell (in the case of n-type polycrystalline silicon gate).
【図２７】“０”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。 [Figure 27] "0" is a diagram showing the gate capacitance Cgb- voltage Vgb curve data cell (in the case of p-type polycrystalline silicon gate).
【図２８】同“０”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係（ｎ型多結晶シリコンゲートの場合）を示す図である。 28 is a diagram showing the same "0" relation of the word line potential Vwl and bulk potential VB of the data cell (in the case of n-type polycrystalline silicon gate).
【図２９】薄いシリコン層を用いた場合の“１”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。 29 is a diagram showing the gate capacitance Cgb- voltage Vgb curve of "1" data cell in the case of using a thin silicon layer (in the case of p-type polycrystalline silicon gate).
【図３０】同“１”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係を示す図である。 30 is a diagram showing the relationship between the word line potential Vwl and bulk potential VB of the "1" data cell.
【図３１】薄いシリコン層を用いた場合の“０”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。 31 is a diagram showing the gate capacitance Cgb- voltage Vgb curve of "0" data cell in the case of using a thin silicon layer (in the case of p-type polycrystalline silicon gate).
【図３２】同“０”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係を示す図である。 32 is a diagram showing the relationship between the word line potential Vwl and bulk potential VB of the "0" data cell.
【図３３】シリコン層の不純物濃度と“０”，“１”データのしきい値の差との関係を示す図である。 [Figure 33] and the impurity concentration of the silicon layer "0", is a diagram showing the relationship between the difference between the threshold of "1" data.
【図３４】同じくシリコン層の不純物濃度と“１”データセルのセル電流の関係を示す図である。 34 is a diagram likewise illustrating the relationship between the cell current of the impurity concentration and the "1" data cell of the silicon layer.
【図３５】同じくシリコン層の不純物濃度と読み出し時のビット線電位変化の時間の関係を示す図である。 35 is a diagram likewise illustrating the time relationship between the bit line potential change during impurity concentration and reading of the silicon layer.
【図３６】“１”データセルのデータ保持時のバルク電位としきい値の関係（ｐ型多結晶シリコンゲートの場合）を示す図である。 [Figure 36] "1" is a diagram showing data holding when the bulk potential and the threshold of the relationship between the data cell (in the case of p-type polycrystalline silicon gate).
【図３７】“１”データセルのデータ保持時のバルク電位としきい値の関係（ｎ型多結晶シリコンゲートの場合）を示す図である。 [Figure 37] "1" is a diagram illustrating a data retention time of the bulk potential and the threshold of the relationship between the data cell (in the case of n-type polycrystalline silicon gate).
【図３８】この発明によるセンスアンプレイアウトの例を示す図である。 38 is a diagram showing an example of the sense amplifier layout according to the present invention.
【図３９】他の実施の形態によるＤＲＡＭセル構造を図１に対応させて示す断面図である。 39 is a cross-sectional view showing in correspondence to DRAM cell structure according to another embodiment in FIG.
【図４０】ＭＯＳトランジスタのバルク電位としきい値電圧の関係を示す図である。 40 is a diagram showing the relationship between the bulk potential and the threshold voltage of the MOS transistor.
【図４１】図３９のセル構造の有効性を検討するための予備検討のための基本的なｐｎ接合構造とその電界分布を示す図である。 41 is a basic pn junction structure diagram showing the electric field distribution for preliminary study to examine the effectiveness of the cell structure of FIG. 39.
【図４２】図３９のセル構造の有効性を検討するためのドレイン側のｐｎ接合構造とその電界分布を示す図である。 42 is a view showing pn junction structure on the drain side and the electric field distribution to examine the effectiveness of the cell structure of Figure 39.
【図４３】図４２における低濃度ｐ型層の幅と空乏層の伸びの関係を示す図である。 43 is a diagram showing the elongation of the relationship width depletion layer of the low-concentration p-type layer in FIG. 42.
【図４４】同じく低濃度ｐ型層の幅と最大電界強度の関係を示す図である。 FIG. 44 is a similarly shows the relationship between the width and the maximum electric field strength of the low concentration p-type layer.
【図４５】ｎ型拡散層の濃度をより低くした場合について、図４３に対応する低濃度ｐ型層の幅と空乏層の伸びの関係を示す図である。 For Figure 45 When you lower the concentration of n-type diffusion layer is a diagram showing the elongation of the relationship of the depletion layer and the width of the low concentration p-type layer corresponding to FIG. 43.
【図４６】同じく低濃度ｐ型層の幅と最大電界強度の関係を示す図である。  which is also a diagram showing the relationship between the width and the maximum electric field strength of the low concentration p-type layer.
【図４７】図３９のセル構造の最適化条件での空乏層の伸びの様子を示す図である。 47 is a diagram showing a state of extension of the depletion layer at the optimum conditions of the cell structure of FIG. 39.
【図４８】図３９のセル構造を改良した実施の形態のセル構造を示す断面図である。 FIG. 48 is a sectional view showing a cell structure of the embodiment with an improved cell structure of FIG. 39.
【図４９】図４８のセル構造の有効性を検討するためのドレイン側のｐｎ接合構造とその電界分布を示す図である。 49 is a view showing pn junction structure on the drain side and the electric field distribution to examine the effectiveness of the cell structure of Figure 48.
【図５０】図４９における低濃度ｐ型層の幅と空乏層の伸びの関係を示す図である。 50 is a diagram showing the elongation of the relationship width depletion layer of the low-concentration p-type layer in FIG. 49.
【図５１】同じく低濃度ｐ型層の幅と最大電界強度の関係を示す図である。 FIG. 51 is a similarly shows the relationship between the width and the maximum electric field strength of the low concentration p-type layer.
【図５２】図４８のセル構造の最適化条件での空乏層の伸びの様子を示す図である。 FIG. 52 is a diagram showing a state of extension of the depletion layer at the optimum conditions of the cell structure of FIG. 48.
【図５３】図４８のセルの製造工程を説明するための図である。 FIG. 53 is a diagram for explaining a manufacturing process of the cell of FIG. 48.
【図５４】図４８のセルの製造工程を説明するための図である。 FIG. 54 is a diagram for explaining a manufacturing process of the cell of FIG. 48.
【図５５】図４８のセルの製造工程を説明するための図である。 FIG. 55 is a diagram for explaining a manufacturing process of the cell of FIG. 48.
【図５６】図４８のセルの製造工程を説明するための図である。 FIG. 56 is a diagram for explaining a manufacturing process of the cell of FIG. 48.
【図５７Ａ】他の実施の形態によるセル構造を示す平面図である。 Figure 57A is a plan view showing a cell structure according to another embodiment.
【図５７Ｂ】図５７ＡのＡ−Ａ'断面図である。 Is an A-A 'sectional view of FIG. 57B] FIG 57A.
【図５８Ａ】他の実施の形態によるセル構造を示す斜視図である。 Figure 58A is a perspective view showing a cell structure according to another embodiment.
【図５８Ｂ】図５８Ａのビット線方向に沿った断面図である。 It is a sectional view taken along the bit line direction of FIG. 58B] FIG 58A.
【図５９Ａ】好ましい実施の形態のＤＲＡＭセルアレイのレイアウトである。 Figure 59A is a preferred layout of a DRAM cell array of the embodiment.
【図５９Ｂ】図５９ＡのＩ−Ｉ'断面図である。 Is a I-I 'sectional view of FIG. 59B] FIG 59A.
【図５９Ｃ】図５９ＡのII−II'断面図である。 Is a II-II 'sectional view of FIG 59C] FIG 59A.
【図６０Ａ】同実施の形態の素子分離工程を示す平面図である。 Figure 60A is a plan view showing a device isolation process of the embodiment.
【図６０Ｂ】図６０ＡのＩ−Ｉ'断面図である。 Is a I-I 'sectional view of FIG. 60B] FIG 60A.
【図６０Ｃ】図６０ＡのII−II'断面図である。 Is a II-II 'sectional view of FIG 60C] FIG 60A.
【図６１Ａ】同実施の形態のトランジスタ形成工程を示す平面図である。 Figure 61A is a plan view showing a transistor forming process of the same embodiment.
【図６１Ｂ】図６１ＡのＩ−Ｉ'断面図である。 Is a I-I 'sectional view of FIG. 61B] FIG 61A.
【図６１Ｃ】図６１ＡのII−II'断面図である。 Is a II-II 'sectional view of FIG 61C] FIG 61A.
【図６２Ａ】同実施の形態のソース配線層形成工程を示す平面図である。 Figure 62A is a plan view showing the source wiring layer formation step of the same embodiment.
【図６２Ｂ】図６２ＡのＩ−Ｉ'断面図である。 Is a I-I 'sectional view of FIG. 62B] FIG 62A.
【図６３Ａ】同実施の形態のビット線コンタクトプラグ埋め込み工程を示す平面図である。 Figure 63A is a plan view showing a bit line contact plug filling step of the embodiment.
【図６３Ｂ】図６３ＡのＩ−Ｉ'断面図である。 Is a I-I 'sectional view of FIG. 63B] FIG 63A.
【図６４】他のビット線コンタクトプラグ埋め込み工程を示す平面図である。 FIG. 64 is a plan view showing the other bit line contact plug embedding process.
【図６５】他の実施の形態による素子形成後の層間絶縁膜形成工程を示す断面図である。 Figure 65 is a sectional view showing an interlayer insulating film forming step after the element forming according to another embodiment.
【図６６】同実施の形態のコンタクトプラグ埋め込み工程を示す断面図である。 FIG. 66 is a sectional view showing a contact plug filling step of the embodiment.
【図６７】同実施の形態のソース配線層形成工程を示す断面図である。 FIG. 67 is a sectional view showing a source wiring layer formation step of the same embodiment.
【図６８】同実施の形態の層間絶縁膜形成工程を示す断面図である。 FIG. 68 is a sectional view showing an interlayer insulating film formation step of the same embodiment.
【図６９】同実施の形態のビット線形成工程を示す断面図である。 Figure 69 is a cross-sectional view illustrating a bit line forming step of the embodiment.
【図７０】他の実施の形態による素子分離構造を図６０Ａに対応させて示す平面図である。 [Figure 70] The element isolation structure according to another embodiment is a plan view showing in correspondence with FIG. 60A.
１０…シリコン基板、１１…シリコン酸化膜、１２…シリコン層（フローティング）、１２…ゲート酸化膜、１３…ゲート電極（ワード線）、１４…ｎ型ドレイン拡散層（ビット線）、１５…ｎ型ソース拡散層（固定電位）。 10 ... silicon substrate, 11 ... silicon oxide film, 12 ... silicon layer (floating), 12 ... gate oxide film, 13 ... gate electrode (word line), 14 ... n-type drain diffusion layer (bit line), 15 ... n-type source diffusion layer (a fixed potential).
ことを特徴とする半導体メモリ装置。 The semiconductor memory device, characterized in that.
前記第２データ状態は、前記半導体層と前記ドレイン拡散層との間に順方向バイアスを与えて、前記半導体層の過剰の多数キャリアをドレイン拡散層に引き抜いた状態であることを特徴とする請求項１記載の半導体メモリ装置。 The second data state, claims giving a forward bias between the drain diffusion layer and the semiconductor layer, wherein the excess majority carriers in the semiconductor layer is in a state of pulling the drain diffusion layer the semiconductor memory device of claim 1, wherein.
前記半導体層は、シリコン基板に絶縁膜を介して形成されたシリコン層であることを特徴とする請求項１記載の半導体メモリ装置。 The semiconductor layer, a semiconductor memory device according to claim 1, wherein the silicon substrate is a silicon layer formed over an insulating film.
前記シリコン層がｐ型であり、前記トランジスタがＮチャネルＭＯＳトランジスタであることを特徴とする請求項３記載の半導体メモリ装置。 It said silicon layer is a p-type, semiconductor memory device according to claim 3, wherein the transistor is an N-channel MOS transistor.
選択されたトランジスタのワード線に前記第１のしきい値電圧と第２のしきい値電圧の間にあり且つ前記基準電位より高い電位を与えて、選択されたトランジスタの導通又は非導通を検出することを特徴とする請求項１記載の半導体メモリ装置。 Giving higher potential than there and said reference potential during said first threshold voltage and second threshold voltage to the word line of the selected transistors, detects conduction or non-conduction of the selected transistor the semiconductor memory device according to claim 1, characterized in that.
選択されたトランジスタのワード線に前記第１及び第２のしきい値電圧より高く且つ、前記基準電位より高い電位を与えて、選択されたトランジスタの導通度を検出することを特徴とする請求項１記載の半導体メモリ装置。 And higher than the first and second threshold voltages to the word line of the selected transistors, the claims are given higher potential than the reference potential, and detects the conductivity of the selected transistor 1 semiconductor memory device according.
データ読み出し時には、選択されたワード線を前記第２のしきい値電圧よりも高く立ち上げた後に、ビット線に一定電流を流して、ビット線に現れる電位差を検知することを特徴とする請求項１記載の半導体メモリ装置。 When reading data, the claims and detecting after launching higher than said selected word line and the second threshold voltage, and a constant current to the bit line, the potential difference appearing on the bit line 1 semiconductor memory device according.
データ読み出し時には、選択されたワード線を前記第２のしきい値電圧よりも高く立ち上げた後に、ビット線を一定電圧にクランプするに必要な電流を流して、その電流の差を検知することを特徴とする請求項１記載の半導体メモリ装置。 At the time of data reading, after launching higher than said selected word line and the second threshold voltage, by applying a current required to clamp the bit line at a constant voltage, to detect the difference between the current the semiconductor memory device according to claim 1, wherein.
複数のビット線に一つのセンスアンプが設けられ、その複数のビット線のうち選択された一つのビット線が前記センスアンプに接続されることを特徴とする請求項１記載の半導体メモリ装置。 One sense amplifier is provided to a plurality of bit lines, the semiconductor memory device according to claim 1, wherein one bit line selected among the plurality of bit lines, characterized in that it is connected to the sense amplifier.
前記トランジスタは、最小加工寸法をＦとして、２Ｆ×２Ｆのセルサイズでマトリクス配列されていることを特徴とする請求項１０記載の半導体メモリ装置。 The transistor, the minimum feature size as F, the semiconductor memory device according to claim 10, characterized in that is a matrix array in cell size 2F × 2F.
前記ドレイン拡散層及びソース拡散層は、前記シリコン層の下方にある前記絶縁膜に達する深さに形成されていることを特徴とする請求項１０記載の半導体メモリ装置。 The drain diffusion layer and a source diffusion layer, a semiconductor memory device according to claim 10, characterized in that is formed to a depth reaching the insulating film at the bottom of the silicon layer.
前記第２データ状態は、前記シリコン層と前記ドレイン拡散層との間に順方向バイアスを与えて、前記シリコン層の過剰の多数キャリアをドレイン拡散層に引き抜いた状態であることを特徴とする請求項１０記載の半導体メモリ装置。 The second data state, claims giving a forward bias between the drain diffusion layer and the silicon layer, characterized in that the excessive majority carriers in the silicon layer is in a state of pulling the drain diffusion layer the semiconductor memory device of claim 10, wherein.
前記シリコン層がｐ型であり、前記トランジスタがｎチャネルＭＯＳトランジスタであることを特徴とする請求項１３記載の半導体メモリ装置。 It said silicon layer is a p-type, semiconductor memory device according to claim 13, wherein the transistor is an n-channel MOS transistor.
選択されたトランジスタのワード線に前記第１のしきい値電圧と第２のしきい値電圧の間にあり且つ前記基準電位より高い電位を与えて、選択されたトランジスタの導通又は非導通を検出することを特徴とする請求項１０記載の半導体メモリ装置。 Giving higher potential than there and said reference potential during said first threshold voltage and second threshold voltage to the word line of the selected transistors, detects conduction or non-conduction of the selected transistor the semiconductor memory device according to claim 10, characterized in that the.
選択されたトランジスタのワード線に前記第１及び第２のしきい値電圧より高く且つ、前記基準電位より高い電位を与えて、選択されたトランジスタの導通度を検出することを特徴とする請求項１０記載の半導体メモリ装置。 And higher than the first and second threshold voltages to the word line of the selected transistors, the claims are given higher potential than the reference potential, and detects the conductivity of the selected transistor 10 semiconductor memory device according.
データ読み出し時には、選択されたワード線を前記第２のしきい値電圧よりも高く立ち上げた後に、ビット線に一定電流を流して、ビット線に現れる電位差を検知することを特徴とする請求項１０記載の半導体メモリ装置。 When reading data, the claims and detecting after launching higher than said selected word line and the second threshold voltage, and a constant current to the bit line, the potential difference appearing on the bit line 10 semiconductor memory device according.
データ読み出し時には、選択されたワード線を前記第２のしきい値電圧よりも高く立ち上げた後に、ビット線を一定電圧にクランプするに必要な電流を流して、その電流の差を検知することを特徴とする請求項１０記載の半導体メモリ装置。 At the time of data reading, after launching higher than said selected word line and the second threshold voltage, by applying a current required to clamp the bit line at a constant voltage, to detect the difference between the current the semiconductor memory device according to claim 10, wherein.
複数のビット線に一つのセンスアンプが設けられ、その複数のビット線のうち選択された一つのビット線が前記センスアンプに接続されることを特徴とする請求項１０記載の半導体メモリ装置。 One sense amplifier is provided to a plurality of bit lines, the semiconductor memory device according to claim 10, wherein one bit line selected among the plurality of bit lines, characterized in that it is connected to the sense amplifier.

References: V. 
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