Source: https://www.scribd.com/document/131544721/Implementacion-de-Un-Sistema-Ofdm-en-Un-Dispositivo-Sff-Sdr
Timestamp: 2018-11-21 19:25:26+00:00

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Implementacion de Un Sistema Ofdm en Un Dispositivo Sff Sdr
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Implementacion de Un Sistema Ofdm en Un Dispositiv...
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6_Simulaciones OFDM
IMPLEMENTACIÓN DE UN SISTEMA OFDM EN UN DISPOSITIVO SFF SDR
Autor: Tutora: Carlos Valverde Muñoz Ana García Armada
Título: IMPLEMENTACIÓN DE UN SISTEMA OFDM EN UN DISPOSITIVO SFF SDR Autor: Carlos Valverde Muñoz Tutora: Ana García Armada
María Julia Fernández-Getino
Realizado el acto de defensa y lectura del Proyecto Fin de Carrera el día __ de _______ de 20__ en Leganés, en la Escuela Politécnica Superior de la Universidad Carlos III de Madrid, acuerda otorgarle la CALIFICACIÓN de
se han estudiado las características de los sistemas OFDM y se ha llevado a cabo un desarrollo de un sistema OFDM en código VHDL.Resumen En los últimos años. el desarrollo en los sistemas de comunicaciones ha tenido un gran auge debido a las mejoras en los sistemas de procesado digital de señales. destacan los sistemas basados en las técnicas de modulación OFDM con un gran crecimiento y una gran presencia en diferentes medios. además de realizar un código general de un sistema OFDM que se implementa en módulos FPGA. De este modo. Por este motivo. Entre ellos. el proyecto profundiza en el estudio del dispositivo SFF SDR y el proceso necesario para configurarlo y programarlo para llevar a cabo pruebas hardware de sistemas de telecomunicaciones. conjuntamente al desarrollo del código. Así. En este proyecto. surge el interés de llevar a la práctica una implementación hardware de un sistema de comunicación basado en OFDM. se ha probado un transmisor OFDM en un dispositivo concreto pensado para las telecomunicaciones radio como es el “SFF SDR DP” de Lyrtech. iv . Y al mismo tiempo. Las mejoras en esta técnica de transmisión de información son constantes gracias a una gran cantidad de proyectos de investigación. se ha comprobado la mejora de la eficiencia en cuanto a recursos que tiene lugar al programar estos dispositivos mediante VHDL con respecto a otras alternativas basadas en programación a alto nivel.
in addition to a general code of an OFDM system that is implemented in FPGA modules. And at the same time. Improvements in the techniques of transmission have been constant through a large number of research projects. Thus. Among them there are systems based on OFDM modulation techniques with strong growth and a strong presence in different media. the development of communications systems has been boosted due to improvements in the digital signal processing. we tested an OFDM transmitter on a specific device designed for radio telecommunications such as the SFF SDR DP of Lyrtech. the project extends the study of the "SFF SDR" devices in the process needed to set up and program it to execute tests of telecommunications systems hardware.Abstract In recent years. we have studied the characteristics of OFDM systems and we have carried out a development of an OFDM system in VHDL code. For this reason it emerges an interest to produce a hardware implementation of a communications system based on OFDM. Furthermore. it has been shown the improvement in the efficiency in resources that occurs when programming these devices using VHDL. vi . In this project.
.................................................1.............................. 6 2...........................................1............................................................................................................ 9 2................................................2........ 3 2 HERRAMIENTAS DE DESARROLLO .................................. 11 2.................. 24 3...............................2 Xilinx ISE .......................................................................................................................... 1 1....... 1 1.......................... 6 2................................................6 Lyrtech Development Tools .2...................................2...................................................................................2.....................................................4 CONTENIDO DE LA MEMORIA ...................................................................................................... 11 2....... 11 2..................1 INTRODUCCIÓN ............................................................................................1.........................5 Sincronización ........2 EXPERIENCIAS PREVIAS ...............................2.................................................................................................................................1......3 .......................2 Entorno de desarrollo ..................................... 8 2...............................1 Modulador OFDM ........2 DESARROLLO ............................................................................................2 Demodulador OFDM ..... 18 3....................2.................................................................................2............4 Pilotos y bandas de guarda .....1......................................................................................................2 Lyrtech SFF SDR DP .................................................3 OBJETIVOS .............2.......................................................... 13 2.........................................................................................1..1 VHDL ...........2 ........................ 13 2....3 Módulo de Radiofrecuencia ...........2.....................................................3 Prefijos cíclicos .......2........................................ 17 3......................................2............................5 Code Composer Studio v3...........................2........... 17 3......................... 20 3................... 20 3................................2......2..............................Índice general 1 INTRODUCCIÓN.......2...........................................1 Introducción .............. 6 2..........................................3 Conclusiones Hardware ... 12 2. 8 2.....................................................................................................1 MOTIVACIÓN ... 18 3.............1 Desarrollo matemático.....................................1....2 Estudio Espectral ......................................... 15 3 OFDM .........2.................... 22 3....... 25 .....2.....2 Módulo de Conversión de Datos ........ 2 1.....2........................................................3 ModelSim 6.............................2................2 SOFTWARE..................2.1 Introducción .....................................................................................................................................2.. 6 2.................. 14 2.....1..............1 Módulo de Procesado Digital .......................1 HARDWARE ................................................................................................................................................................................................................2.. 19 3.............................................................................. 10 2...................................... 2 1.....................
...........................5...1 Introducción ..............2..............3..........1 Introducción ....5.............................................4................4 Funcionamiento y simulación ..1.........4 Máquina de Estados ......................... 55 4.................... 55 4............................................................ 43 4................1 Introducción .....2 COMPONENTES PRINCIPALES ......................5............1......... 32 4..............................1 INTRODUCCIÓN .........................................2.........................2 CONVERSOR SERIE/PARALELO Y ASOCIACIÓN DE SÍMBOLOS.......1TRANSFORMADA DE FOURIER...3.. 53 4.........................................2.........................5 SINCRONIZACIÓN ...................................1 Introducción ................. 67 .............................3.........................2 Diseño .......................................................................2 Diseño ... 56 4.................................. 32 4......2...2......1.............. 55 4................ 29 4 DISEÑO DE UN SISTEMA DE COMUNICACIONES OFDM ..................................1 Modulador OFDM ................... 32 4......................................................................1........................................2....1 Introducción ..............................................5..................................................................................................2.............................................3........................................................................ 25 3.....3 Conexionado de bloques ......................2.................1..................................... 67 4... 59 4........ 47 4.............2................................. 50 4........................................................... 45 4.................................... 44 4............2.........................3.. DFT Y FFT .........................4...........4......................................... 32 4.................................................2........................................................ 55 4.......2...................5...........................3 Diseño .........................................................................................2...............2.....2........................................1 Introducción .........................................2 Algoritmos FFT..............................2 Sincronización Temporal .......................................................2..........3..2......................2 Diseño ...2.....................................................2.1..................................................2.................................................................2.. 33 4........... 43 4....................................................... 45 4...................4.......... 50 4.........................2 Memorias en VHDL....................3 CONVERSOR PARALELO/SERIE Y RECUPERACIÓN DE BITS ........................... 49 4........................2...........................3..............3.........................3 Funcionamiento y simulación ..............................................................................1 Introducción ......2.......... 50 4..............................2...............................3 SISTEMA OFDM COMPLETO ..........3...2 Demodulador OFDM .................................. 48 4...................................1.............................................................2 Diseño ....... 47 4........................................................................................... 61 4..................................................1........3 Simulación de la sincronización temporal ........ 43 4..3.....................................................................2.........5 Simulaciones...................................................... 37 4....................................................4 MEMORIAS RAM .... 47 4.........................2...........3 FFT Core de Xilinx ...............1 Preámbulos ....................................................3............... 32 4.............. 45 4.....................................
.... 96 6 HISTORIA DEL PROYECTO ........................1 Programa de pruebas ....................2.........3 Conexionado de bloques ...................................................3 COSTES TOTALES .......................... 98 6...........3.......................................2 Salida del módulo de conversión de datos .................... 68 4..........1.........................................................................2 OPINIÓN PERSONAL ..............................................6 Documentación .......... 102 7 8 9 CONCLUSIONES ......................................................... 86 5........................... 104 LÍNEAS FUTURAS ...........................................1.........5 Simulaciones....................................2 Configuración de los módulos de conversión de datos y de radio-frecuencia ...............2...................... 79 5.... 67 4.3..2 Diseño ...................................................................2..4....................................................................................... 70 4.......................................3 Síntesis y programación .................................................................. 72 5 IMPLEMENTACIÓN EN UN DISPOSITIVO SFF SDR ..2......3 RESULTADOS OSCILOSCOPIO ...........................................2 Definición de requisitos.......................... 98 6................. 112 APÉNDICE B: GUÍA PARA GENERAR Y CARGAR PROGRAMAS EN EL DISPOSITIVO SFF SDR ...............................................2 INTEGRACIÓN EN EL DISPOSITIVO SFF SDR .........................3..........3 Salida del módulo de radio-frecuencia .............................1.................................................................................. 84 5......................1......................................... 99 6............. 99 6.................................................................................................................. 101 6............................................................................ 107 APÉNDICES ..................3 Implementación del sistema OFDM ............... 92 5..........................3...................... 100 6......1...1........................................................1............................................................2 COSTES DE MATERIAL ............................................................................................................................................................................................... 111 A........................................................................................................................................1....................................................4 Integración y configuración del dispositivo SFF SDR ......................4 ANÁLISIS DE RESULTADOS ........................... 79 5. 114 ............................................................5 Pruebas y medición de resultados ...........2....................2......3........... 101 6.............1 Librerías ...................2..................................... 87 5.....................1 INTRODUCCIÓN ....... 110 A................................. 79 5.......................3...............................4 Máquina de estados ...........1 COSTES DE PERSONAL ..3.........................................1 Familiarización con el entorno de trabajo ........................1..........................1 Integración Virtex-4.............................. 88 5...........2 Transmisor OFDM ....2............ 79 5........................2.......................... 81 5..............................................1 FASES DEL PROYECTO ......................................................................................................................................... 110 APÉNDICE A: PRESUPUESTO............ 110 A............................................................................. 79 5..... 98 6.................................................................................................................................................... 87 5..
........................ 21 Figura 3.................................................. 15 Figura 3.B. 26 Figura 3... 26 Figura 3....6: Espectro de una señal OFDM para N=8 y N=64 .............................................. 6 Figura 2......................... 25 Figura 3..........9: Integración de Modelsim en Xilinx ISE ....... 802........................................................................................ 14 Figura 2.................................................2 CARGA DE ARCHIVOS .................................................8: Entorno Xilinx ISE.........7: Diagrama de desarrollo en VHDL..............................7: SSr(jw).... 23 Figura 3....... 9 Figura 2....... 7 Figura 2..........................................16: Short Preamble.....13: Cabecera de una trama OFDM..................................... 12 Figura 2.......................................... 24 Figura 3............. 28 Figura 3.......................................................................... 30 .3: Diagrama de bloques de un modulador OFDM ........................... 20 Figura 3......................................................................................................3: Diagrama de bloques de la plataforma SFF SDR DP .... 28 Figura 3......... 8 Figura 2................... 21 Figura 3......................12: Transmisión en banda OFDM en dos canales próximos . 13 Figura 2....8: Efecto de la ICI en los símbolos recibidos.................................................................1: Imágenes de la plataforma de desarrollo ..................................3 ......................... 17 Figura 3. espectro OFDM en tiempo discreto.......10: Entorno de Modelsim 6...............................1 GENERACIÓN DE ARCHIVOS ..............5: Espectro de una señal OFDM ...........5: Esquema del transmisor del módulo RF .......6: Esquema del receptor del módulo RF ............. Valor de Mn .............4: Esquema del módulo de conversión de datos......................................................................................................10: Espectro OFDM para diferentes tamaños de PC ................................................................................................................................... 19 Figura 3....................................2: Módulos de la plataforma de desarrollo ................2: Proceso de modulación OFDM..... 122 Índice de figuras Figura 2....... 10 Figura 2..............2c ...........1: Espectro de las señales FDM y OFDM ................................ 7 Figura 2......11a ................................11: Entorno CCS 3................4: Diagrama de bloques de un demodulador OFDM ..17: Sincronización temporal.................................... 13 Figura 2........ 120 REFERENCIAS ...................................11: Transmisión en banda OFDM en dos canales próximos ................ 23 Figura 3.........................................14: Entradas y salidas de la IFFT ........................15: IFFT de los símbolos de la secuencia corta de entrenamiento ................................ 24 Figura 3..................9: Implementación del prefijo cíclico................................................................................... 18 Figura 3............. N=8... 114 B.......................................... 22 Figura 3............................................................. 115 GLOSARIO .........................................
............................................ 49 Figura 4...........12: Simulación FFT.............................................................23: STS calculado por el módulo IFFT ..... 48 Figura 4..................33: Fin de carga y comienzo del cálculo de IFFT............................................................. 44 Figura 4.................. 47 Figura 4.........................................................................................................................6: Cronograma FFT V3...........1. 51 Figura 4................. 52 Figura 4...9: Cronograma de descarga de datos del core FFT v3.11a ..........2: FFT-Radix 4 de 16 puntos................................................20: Bloque memoriaRam ........... 46 Figura 4..................... 41 Figura 4..............................31: Inicio del modulador y almacenamiento de los símbolos de la constelación ..................19: Simulaciones del decisor y asociador de bits .........................................................................28: Conexionado del modulador..................................... 63 .................................15: Simulación Bit2Simb........... 44 Figura 4..... ...................3: Esquema de un bloque FFT-Radix 4 ........................ 42 Figura 4.........................25: Diagrama del algoritmo de sincronización......................... 39 Figura 4.................................................... 36 Figura 4...1: Diagrama del algoritmo dragonfly diezmado en tiempo de Radix-4 .......................................... 37 Figura 4...........................................................................11: Simulación FFT................14: Constelación 4-QAM ................................ 41 Figura 4..............................................22: Grabación de datos en la memoriaRam ..........................................................32: Fin de almacenamiento y carga de los símbolos de la constelación ..34: Almacenamiento del símbolo OFDM ...................................................... 58 Figura 4..........................................................1 ............. 63 Figura 4............... 40 Figura 4.......................... 62 Figura 4. 57 Figura 4.. Cronograma 2: Fin de carga de datos . Cronograma 1: Comienzo de configuración .24: Comparación entre el STS calculado y el STS del estándar 802........7: Bloque modulo_fft / modulo_ifft ............18: Bloque Decisor y Asociador de Bits comparador ......... Asociación de bits..................................13: Bloque bit2simb ............................ 54 Figura 4...........1 ................................................. 42 Figura 4...10: Simulación FFT...................17: Decisor 4-QAM ............... 39 Figura 4........... 49 Figura 4............................ 43 Figura 4......................................................26: Simulación de la sincronización temporal . 50 Figura 4...27: Bloque modulador..4: Esquema la FFT-Radix 4 del core de Xilinx .............16: Módulo comparador...................... 36 Figura 4..................5: Bloque FFT V3.....30: Diagrama de estados del modulador.... 35 Figura 4........................................ 38 Figura 4..29: Elección de salidas en el modulador .................................... 46 Figura 4.............................21: Grabación de datos en la memoriaRam . Cronograma 3: Descarga de datos ........... ... 45 Figura 4...................Figura 4.................. 59 Figura 4... 60 Figura 4.................................................................................... Algoritmo diezmado-en-tiempo con entrada en orden y salida en orden inverso.............8: Máquina de estados de moluloFFT/moduloIFFT .. 62 Figura 4...........
.................. 92 ......................2: Bloque transmisor.................................................. .......................... 87 Figura 5......... 64 Figura 4................................................. 82 Figura 5.... 74 Figura 4....8: Varias tramas OFDM a la salida del conversor de datos ...44: Diagrama de estados del demodulador.375 MHz..............10: Tiempos en la simulación del transmisor a 9..............................................5: Transmisión de una trama de datos ................48: Almacenamiento de varios símbolos OFDM ................13: Preámbulos con diferentes interpolaciones.....................12: Frecuencia de datos a 9....36: -Fin de almacenamiento de los símbolos OFDM ....................... 88 Figura 5..............9: Trama OFDM a la salida del conversor de datos .... 81 Figura 5..................... 90 Figura 5.......................................6: Señales de salida del Custom_Logic utilizadas .43: Conexionado del demodulador.....................51: Fin del primer símbolo e inicio del segundo ..................................... 65 Figura 4................................................................................15: FFT de la señal OFDM real (canal A) .........52: Fin del primer símbolo e inicio del segundo ..... .................42: Bloque demodulador........... 75 Figura 4.....................................Figura 4............................ 89 Figura 5..............................................................................45: Diagrama del programa de pruebas modem ......... 66 Figura 4................................................................1: Módulos y librerías del dispositivo SFF SDR ......... 66 Figura 4..... 72 Figura 4..40: Símbolos OFDM con PC................................................. 90 Figura 5....53: Proceso completo del demodulador .......................................................3: Diagrama de estados del transmisor ........39: Transmisión...... 82 Figura 5.....................11: Trama OFDM a la salida del conversor de datos ampliada .................. .. 75 Figura 4.........................16: BW de Fs/2 en la FFT de la señal OFDM real (canal A) ..................... 89 Figura 5................... 91 Figura 5................................. 64 Figura 4...................................................................................49: Fin de Almacena y comienzo de Inicia_FFT .............. 64 Figura 4............................................... ........................ ................. 72 Figura 4........................................................ 88 Figura 5.............................. 83 Figura 5... 85 Figura 5....................46: Sincronización del demodulador........... 77 Figura 5......... 71 Figura 4...........................7: Entorno de trabajo en el laboratorio ............... 69 Figura 4........................ ...47: Comienzo del almacenamiento de símbolos OFDM...38: Transmisión del preámbulo................................... 65 Figura 4.. 73 Figura 4........................... Fin de preámbulos e inicio de símbolos OFDM.... 83 Figura 5........................................ 69 Figura 4.......................... 73 Figura 4.....37: Inicio de almacenamiento de los símbolos de la constelación ......................50: Obtención de la primera secuencia de bits ......................... 76 Figura 4................54: Secuencia de bits enviados y recibidos..... 74 Figura 4..............................................14: Superposición de interpolación x8 en los preámbulos ..4: Conexiones transmisor-modulador............ 91 Figura 5....375 MHz ...41: Trama OFDM completa. ........35: Cálculo de varios símbolos OFDM .................
.................................................................. 27 Tabla 4.....................2: IFFT de los símbolos de la secuencia corta de entrenamiento ..................................................... 84 Tabla A............................................ 93 Figura 5.......................................17: Señal OFDM modulada en RF I .............1: Librerías VHDL del dispositivo SFF SDR....................................... 94 Figura 5.........................................3: Señales de entrada/salida del Custom_Logic utilizadas . Máquina de estados de moluloFFT/moduloIFFT ...............18: Señal OFDM modulada en RF II ................. 33 Tabla 4............................... 80 Tabla 5............... 95 Figura 5......2: Señales de los estados...................................22: BW de la señal OFDM modulada en RF II ............... 80 Tabla 5. 27 Tabla 3.........................1: Símbolos de la secuencia corta de entrenamiento .......................1: Costes de personal.3: Presupuesto total..Figura 5. 95 Índice de tablas Tabla 3..................2: Costes de Material............................................... 93 Figura 5.................. 110 Tabla A........... 112 .................19: Señal OFDM modulada en RF III (543 MHz) ........................................................................................21: BW de la señal OFDM modulada en RF I ........................1: Coste computacional algoritmos FFT ........ 40 Tabla 5..............2: Distribución por defecto de los recursos ........ 111 Tabla A...................
el estudio e implementación hardware de estos sistemas de comunicaciones tiene una gran proyección en el futuro de las telecomunicaciones. Como consecuencia de este desarrollo. Para llevar a cabo esta implementación. Este dispositivo nos ofrece principalmente dos ventajas. Hoy en día podemos encontrar sistemas basados en OFDM en una gran variedad de sistemas de comunicación. Y la segunda. sólo en los últimos años. que han aumentado las prestaciones de las comunicaciones.1 INTRODUCCIÓN 1.11a/g/n (WiFi) o WiMAX y los sistemas de telefonía móvil de 4G (LTE).1 MOTIVACIÓN Las comunicaciones digitales han tenido un crecimiento muy rápido en los últimos años. La principal característica por la cual es muy utilizada la modulación OFDM es debido a su robustez frente al multitrayecto (multi-path). Este crecimiento ha sido posible gracias a mejoras en ciertas características como la robustez o la velocidad. Dentro de la amplia gama de posibilidades existentes en el desarrollo de sistemas con procesado digital de señales. sistemas de transmisión inalámbrica como IEEE 802. poder trabajar de forma individual con cada uno de los módulos que lo componen. los basados en la técnica de modulación OFDM han sido de los que han tenido un mayor impacto. La motivación de este proyecto es llevar a cabo una implementación hardware de un sistema de comunicaciones pero utilizando un lenguaje de programación que utilice de manera eficiente los recursos disponibles. se ha escogido un sistema preparado para realizar el concepto de radio software (SDR) que integra entre otros módulos una FPGA. la implementación hardware de este tipo de sistemas conlleva una cierta complejidad que suele suponer el uso de un lenguaje de programación de alto nivel. . nos permite implementar un sistema de comunicaciones de un mayor nivel gracias a que provee un módulo de conversión de datos y otro de radio frecuencia. que es muy habitual en los canales de radiodifusión. la radio digital (DAB). frente a las atenuaciones selectivas en frecuencia y frente a las interferencias de radio frecuencia (RF). entre los que destacan: las normas de la televisión digital terrestre o TDT (DVB-T). que el desarrollo no se queda en la señal OFDM que una FPGA pueda obtener. lo que acarrea una cierta ineficiencia en la utilización de los recursos hardware. además. De los sistemas con mayor auge en los últimos años. Sin embargo. se ha reconocido como un método excelente para la comunicación de datos de alta velocidad. el protocolo de enlace ADSL. si no que. lo que nos proporciona un análisis del rendimiento. La primera. Aunque OFDM se comenzó a desarrollar por primera vez en la década de 1960. se parte de un dispositivo con capacidad para el procesado digital de señales.
2 . de forma que se pueda analizar la señal transmitida es un osciloscopio. A continuación. el método elegido. Además. podemos ver en [1] y [2] algunos ejemplos. Estos y otros trabajos se han implementado utilizando las técnicas de síntesis de MATLAB y Simulink. Mediante este camino se consiguieron llevar a cabo simulaciones que permiten evaluar este tipo de sistemas. busca una mejora con respecto a experiencias previas. Por estos motivos se decidió el cambio de rumbo en el método de desarrollo de aplicaciones y en su implementación hardware. una señal medible en un osciloscopio.3 OBJETIVOS El presente proyecto nace de la necesidad de implementar un sistema de comunicaciones OFDM en un dispositivo hardware. En la bibliografía. se ha buscado realizar la implementación de este tipo de sistemas de comunicación en diferentes trabajos. tengan un reflejo a nivel real de implementación. 1. Además. Configurar un dispositivo SFF SDR para conseguir la transmisión de una señal OFDM paso banda. esta forma de implementación se ha mostrado incapaz de finalizar la programación de los dispositivos asociados y obtener así. el principal objetivo de este proyecto es el de conseguir obtener un sistema de comunicaciones OFDM en un dispositivo SFF SDR.1. pero no obtener una señal transmitida. Por tanto. de forma que todos los estudios y mejoras que se llevan a cabo en el departamento. Ejemplos de estos trabajos son: “Prototipado de un sistema WiMaX MIMO 2x2” [3] o “Descripción Hardware de Algoritmos de estimación de canal y sincronización en tiempo-frecuencia para un sistema 2x2 MIMOOFDM” [4].2 EXPERIENCIAS PREVIAS Durante los últimos años en el Grupo de Comunicaciones del Departamento de “Teoría de la señal y Comunicaciones” se han llevado a cabo estudios de mejoras en los sistemas de comunicaciones OFDM. las cuales utilizaban prácticamente la totalidad de los recursos hardware. se presenta una enumeración más detallada de los objetivos perseguidos por el proyecto: • • Realizar un estudio sobre el método de desarrollo de sistemas de comunicaciones en un dispositivo SFF SDR. Por tanto. de la eficiencia en cuanto a los recursos hardware utilizados. a los utilizados en el presente proyecto.
• En el capítulo 3. “Implementación en un dispositivo SFF SDR” se detallan los pasos necesarios para integrar el bloque transmisor en el dispositivo SFF SDR. se describen el entorno de trabajo tanto hardware como software utilizados. Mejorar la eficiencia en la utilización de recursos de una implementación de un sistema de comunicaciones en un dispositivo SFF SDR mediante el desarrollo de código VHDL. y una simulación. “Herramientas de desarrollo”. “Diseño y desarrollo de un sistema de comunicaciones OFDM” se explica todo el proceso seguido al desarrollar el sistema de comunicaciones en lenguaje VHDL. En el capítulo 4. las que se han escogido según el tipo de programación. primero los bloques de que se compone el sistema individualmente. se revisan los principios teóricos de un sistema de comunicaciones OFDM tratados en el presente proyecto. Desarrollar un sistema de comunicaciones OFDM completo. • En el capítulo 5. En la parte software examinamos. El desarrollo de parte está compuesto de un análisis de necesidades. En la parte hardware. su integración para formar un modulador y un demodulador. Simular el correcto funcionamiento del sistema completo. Por último. • 3 . • • • • 1. y posteriormente. se analizan los resultados obtenidos. de las posibles herramientas de programación del dispositivo SFF SDR. “OFDM”. analizamos el dispositivo SFF SDR detallando las características más relevantes de cada uno de los módulos que lo componen.4 CONTENIDO DE LA MEMORIA El contenido de la memoria se estructura en los siguientes capítulos: • En el capítulo 2. Tratándose. un diseño.• Llevar a cabo un estudio de las características esenciales de un sistema OFDM. sintetizable y programable en módulos FPGAs. Medir y analizar la salida del sistema transmisor en un laboratorio de comunicaciones. así como la configuración necesaria del mismo para obtener una señal OFDM medible.
y los resultados al final de cada una de las fases. como los costes directos de material y los costes indirectos.• • En el capítulo 6. “Líneas Futuras” se establecen posibles mejoras que pueden aplicar del sistema desarrollado. se detallan los pasos necesarios para poder configurar y programar el dispositivo utilizado. analizando las tareas realizadas. En el Apéndice A. los problemas más relevantes encontrados. • • • 4 . “Guía para generar y cargar programas en el dispositivo SFF SDR”. se especifica el presupuesto asociado a la realización del presente proyecto. teniendo en cuenta tanto los costes asociados al personal. “Historia del proyecto” se explican las diferentes fases que ha tenido el desarrollo del proyecto. “Presupuesto”. En el Apéndice B. En el capítulo 8. “Conclusiones” se establecen las conclusiones sobre el desarrollo del presente proyecto. En el capítulo 7.
La plataforma esta concebida para el diseño y desarrollo de aplicaciones de radio e incorpora módulos de las empresas Xilinx y Texas Instruments. desarrollado por la compañía canadiense Lyrtech. una gran versatilidad para el desarrollo de diferentes sistemas de transmisión de datos y estándares. las podríamos resumir en: • • • • Versatilidad Sistema Compacto Eficiencia Fácil de mejorar 2.1. Figura 2. las principales ventajas del sistema por el que se escogió para la implementación del proyecto. Así. Para la implementación del proyecto se utilizó un sistema SDR (“Software Defined Radio)”.1 Introducción En este capítulo se describe la plataforma hardware utilizada en las pruebas del proyecto.1: Imágenes de la plataforma de desarrollo 6 .2 Lyrtech SFF SDR DP El sistema utilizado es el SFF SDR DP: Small Form Factor Software Defined Radio Development Platformes. Los sistemas SDR son sistemas de radio comunicación en los que la mayoría de los elementos hardware típicos de un sistema de comunicaciones (mezcladores. filtros.1 HARDWARE 2.1. Toda la información expuesta proviene de los manuales de los fabricantes [5-12]. Esto permite. moduladores/demoduladores) son llevados a cabo mediante una implementación software. SDR ofrece por tanto una arquitectura flexible. amplificadores.2 HERRAMIENTAS DE DESARROLLO 2. la cual permite mejorar e incrementar el desarrollo de una manera sencilla modificando el software.
Los tres módulos son: • Modulo de Procesado Digital (Digital Processing Module) • Modulo de Conversión de Datos (Data Conversion Module) • Modulo de Radiofrecuencia (RF Module) Figura 2.3: Diagrama de bloques de la plataforma SFF SDR DP 7 .2.2: Módulos de la plataforma de desarrollo El diagrama de bloques del sistema que forma los tres módulos es el siguiente: Figura 2.Está compuesta de tres módulos como podemos ver en la figura 2.
Se puede llevar a cabo una comunicación entre el DSP y la FPGA a través de un protocolo proveniente de la modificación del protocolo VPSS [7] (“Video Processing Subsystem protocol”). El DSP también contiene algunas memorias como 64 registros de 32 bits. vemos el esquema del módulo de conversión de datos: Figura 2. El dispositivo DSP es el modelo TMS320DM6446 (también llamado plataforma DaVinci) de “Texas Instruments”. La Virtex-4 tiene 96x40 bloques lógicos configurables (CLBs).1 Módulo de Procesado Digital El módulo llamado de procesado digital está compuesto por dos dispositivos: un DSP (procesador digital de señales o “Digital signal processor” en inglés) y una FPGA (del inglés “Field Programmable Gate Array”). memoria RAM para datos y programas.2.1. El procesador ARM9 trabaja a una frecuencia de 594 MHz y el núcleo a 297 MHz.2.1.4: Esquema del módulo de conversión de datos 8 . Sirve como coprocesador y es quien controla todas las interfaces de entrada/salida de la plataforma. En ambos se puede llevar a cabo la implementación del procesado de señal. Consiste en la interfaz VPFE (Video Processing Front End) usada para transmitir de datos de 16 bits de resolución a 75 MHz de la FPGA a la entrada del DSP.2. La FPGA es del tipo Virtex-4 XC4SV35 proporcionada por Xilinx. A este tipo de dispositivos se les conoce como “System on Chip” (SoC) que quiere decir que toda la funcionalidad del dispositivo se programa directamente sobre el mismo chip. 2. con la misma resolución y a 75 MHz. y en la interfaz VPBE (Video Processing Back End) que se encarga de los datos de salida del DSP y de entrada a la FPGA. El chip está compuesto de un procesador ARM9 de “propósito general” (GPP:general-purpose processor) y un procesador TMS320C64x que actúa de núcleo. y acceso a memoria externa.2 Módulo de Conversión de Datos En la siguiente figura.
5 vemos un esquema del transmisor. 2. Además este módulo. Figura 2.Este módulo tiene los conversores análogico-digital (ADC) y digital-analógico (DAC). A) Transmisor En la figura 2.2. transmitiendo el resultado por la antena. Esta FPGA no tiene el propósito de ser reprogramada y únicamente se pueden acceder a los parámetros de configuración a través del DSP del módulo de procesado digital. usa un PLL (“Phase-Locked Loops” o lazos de seguimiento de fase) para mantener constante la fase y la frecuencia.3 Módulo de Radiofrecuencia El módulo de radio frecuencia está dividido entre la parte del transmisor y la del receptor. y las mezcla con la portadora. en este caso un modelo Virtex-4 XC4VLX25 de Xilinx.1. Se pueden elegir dos bandas de transmisión: 262-438 MHz o 523-876 MHz. El ADC es del tipo ADS5500 también de Texas Instruments. En este modulo además hay otra FPGA. y puede muestrear a una tasa de 125 Megamuestras por segundo (MSPS) con una resolución de hasta 14 bits. El transmisor recibe las señales de fase y cuadratura. y un PLL se encarga de mantener estable la frecuencia.5: Esquema del transmisor del módulo RF 9 . Se puede seleccionar el reloj de trabajo del conversor de datos. Las señales en fase y cuadratura son filtradas pasobajo y mezcladas con la onda portadora por separado. que se encarga de ajustar los valores de configuración del conversor de datos. pudiendo utilizar una fuente externa. La señal de cuadratura es mezclada con una versión invertida de la señal portadora. el reloj de referencia o un VCO (“Voltage Controlled Oscillator”). El DAC es el modelo DAC5687 de Texas Instruments que tiene dos canales que pueden operar simultáneamente con una resolución de 16 bits.
10 . Después.6). es un mezclador con una frecuencia fija de 300 MHz seguido de un filtro paso-bajo. Ancho de banda máximo de señal a transmitir de 65 MHz. La FI se obtiene de la mezcla de la señal proveniente de la antena filtrada en un rango de 20 a 1000 MHz. El siguiente filtro es un paso-banda de 20 MHz de ancho de banda centrado alrededor de los 1575 MHz. hay un mezclador fijo a 1275 MHz seguido de un filtro centrado a 300 MHz. El receptor es de tres etapas ya que la señal se mezcla en tres etapas como vemos en el esquema del receptor (figura 2. La primera mezcla es después del primer filtrado pasobajo. • • • • • TMS320DM6446 “digital media processor” (DMP) “system-onchip” (SoC) de Texas Instruments Virtex-4 SX35 FPGA de Xilinx Tasa máxima de muestreo de 125 MSPS de 16-bits en el DAC y de 14bits en el ADC Frecuencias de trabajo del módulo de RF seleccionable en los intervalos de 200-930 MHz en el transmisor y de 20 a 1000 MHz en el receptor.B) Receptor La otra parte del módulo de radiofrecuencia es el receptor de tres etapas superheterodino que produce una señal IF (Frecuencia Intermedia) de 30 MHz. Figura 2.6: Esquema del receptor del módulo RF 2. y su frecuencia se puede escoger entre 1600 y 2500 MHz. llevamos a cabo un breve resumen con las características más importantes. y su ancho de banda puede ser elegido desde los 5 hasta los 20 MHz. El resultado es una señal IF con una frecuencia de portadora de 30 MHz. con el oscilador local.3 Conclusiones Hardware Con el fin de tener una idea general de las posibilidades que nos ofrece el hardware explicado en los puntos anteriores.1. Por último.
“Lyrtech development tools” • 11 .2. 2. necesitaremos el entorno de desarrollo necesario para programar un sistema de comunicaciones OFDM en la FPGA del módulo de procesado digital. se utilizan dos modos de desarrollo: “Board Software Development Kit” (BSDK) y “Model-Based Development Kit” (MBDK). BSDK proporciona al usuario la posibilidad de utilizar todas las funciones disponibles del sistema mediante el desarrollo de código en C/C++ o ensamblador para el DSP. por lo que ambas opciones se podrían considerar validas a priori. por lo que en nuestro caso utilizaremos una implementación modo BSDK.2 Entorno de desarrollo Como ya comentamos.3 Comunicaciones con el sistema . El objetivo de este proyecto era la implementación de un sistema de comunicaciones OFDM en un dispositivo SFF SDR. además de analizar el lenguaje VHDL. En el otro lado. o código HDL para la FPGA.1 Introducción El módulo “SFF SDR EVM/DP” puedes usarse mediante el desarrollo de aplicaciones tanto para la FPGA como para el DSP.2. seguiremos la línea de desarrollo BSDK para llevar a cabo la implementación. Pero como además los otros dos módulos (conversión de datos y RF) se controlan a través del DSP. el paquete de desarrollo MBDK proporciona librerías de Lyrtech para controlar las interfaces mediante bloques Simulink de MATLAB. Por este motivo en los siguientes puntos.2 SOFTWARE 2. Por tanto. veremos el entorno de desarrollo empleado para su integración en el módulo SFF SDR. necesitaremos también desarrollar una aplicación en C/C++ para programar el DSP. la programación mediante el desarrollo de un código VHDL mejora la eficiencia a la síntesis a través de MATLAB.2i Software de desarrollo para ARM/DSP . Para los cuales. para lo cual.2i Xilinx Synthesis Technology (XST) 9.2. es necesarios el siguiente software proporcionado por el fabricante: • Software de desarrollo para FPGA • Xilinx ISE Foundation 9. el usuario necesita un conocimiento de las interfaces del sistema como los módulos de conversión de datos o de radio frecuencia. Sin embargo.Texas Instruments Code Composer Studio 3. Para ello. Estos programas se encargarán de generar el código ejecutable que se carga en la FPGA y el DSP.
una de las mayores ventajas de este lenguaje de programación es su versatilidad. Con el layout ya definido. En los siguientes puntos veremos los entornos de desarrollo utilizados. Por lo tanto.2c para llevar a cabo las simulaciones del código VHDL. Finalmente. diseño y síntesis de circuitos electrónicos. 2. tanto para aplicaciones comerciales como para industriales y aeroespaciales.1 VHDL VHDL es una de las herramientas fundamentales en la realización de equipos electrónicos digitales. es un elemento clave en cualquier metodología de desarrollo de circuitos. Luego. una vez descrito el circuito con VHDL. En el siguiente diagrama podemos ver el proceso completo que se lleva a cabo en el diseño de sistemas basados en lógica programable como VHDL. profundizando en el lenguaje VHDL [13] [14]. y como consecuencia. Su importancia ha crecido tanto en los últimos años que actualmente.2. un programa de síntesis convertirá el texto VHDL en una relación de componentes interconectados entre si. Es por tanto.7: Diagrama de desarrollo en VHDL 12 . se simula el comportamiento del mismo ante la aparición de unos estímulos en las entradas. un lenguaje de descripción hardware.Además de este software. Los HDL´s se diferencian de otros lenguajes en que permiten la descripción de cualquier sistema formado por un conjunto de procesos que se ejecutan en paralelo.2. es posible introducir el circuito en un chip programable como una FPGA. A pesar de ello. VHDL viene de VHSIC (“Very High Speed Integrated Circuit”) y HDL (“Hardware Description Language”). El flujo de diseño es sencillo. se comprueba la sintaxis. cubre unas necesidades distintas a las que dan servicio los lenguajes de programación habituales. Figura 2. el “layout”. VHDL se emplea principalmente en la especificación. de forma que se comporte como el programa sintetizado a partir del código VHDL. se ha utilizado el programa Modeslsim 6. Es un lenguaje definido por el IEEE que se utiliza para describir circuitos digitales.
9: Integración de Modelsim en Xilinx ISE 13 . como vemos en la siguiente imagen. 2. utilizamos la herramienta de desarrollo Xilinx ISE 9. Xilinx ISE proporciona la tecnología SmartCompile que sintetiza con una alta eficiencia temporal. vemos la interfaz de trabajo.2. sintetizar y generar un fichero bit. y el hecho de tener un mayor conocimiento sobre el mismo. El motivo de utilizar este programa. utilizaremos el software Modelsim 6. Figura 2. y que además proporciona librerías de los módulos más comúnmente utilizados. Este programa se integra directamente sobre el entorno de Xilinx.8: Entorno Xilinx ISE El programa nos permite llevar a cabo las acciones de compilar. que es el que se cargará en la FPGA [16].2c. con la información de nuestro código VHDL.2 Aunque Xilinx ISE nos proporciona un simulador propio. Figura 2. una interfaz de simulación más clara. así como.2i [15] que proporciona todas las herramientas necesarias para la implementación y síntesis del código VHDL en la FPGA. es su mayor robustez.2. En la siguiente captura.2.2.3 ModelSim 6.2 Xilinx ISE Para llevar a cabo el desarrollo del código VHDL.2. para el desarrollo de las simulaciones de los módulos implementados.
14 . un simulador y demás funcionalidades necesarias para implementar aplicaciones.3. ARM 7. En la figura 2. TMS320F28 y TMS320F24x.2. un editor de código. MSP430. CCS 3. TMS470. ARM 11. ARM Cortex A8. Incluye un compilador para la familia de dispositivos de Texas Instruments. que incluye instrucciones para simular y soporta depuración mediante sondas JTAG.5 Code Composer Studio v3. El CCS es un entorno de desarrollo para la implementación de aplicaciones en módulos DSP/ARM. trae incorporado un entorno donde analizar los cronogramas (figura 2. TMS570.11 podemos ver el entorno gráfico de desarrollo del Code Composer Studio 3. TMS320C5000. ARM Cortex R4.2.10) que utilizaremos a lo largo de todo el proyecto.3 Code Composer Studio (CCS) v3. ARM9.2c 2. C++ o ensamblador para el desarrollo de aplicaciones.El programa Modelsim.3 [17] es una versión de CCS en la que se pueden programar una amplia variedad de plataformas. Figura 2. Soporta los códigos C. TMS320C2000. ARM Cortex M3.10: Entorno de Modelsim 6.3 además incluye un sistema operativo en tiempo real llamado DSP/BIOS. Soporta los siguientes procesadores: TMS320C6000. un depurador.
3 2. sólo utilizaremos la consola de comandos “Command Shell”. Se trata de una consola de comandos. programamos el DSP y la FPGA mediante la generación de archivos ejecutables. mediante las instrucciones del manual [18].2. de todas las herramientas proporcionadas. el fabricante Lyrtech proporciona un software específico.6 Lyrtech Development Tools Para comunicarse con el dispositivo SFF SDR. 15 .Figura 2. podremos cargar los archivos ejecutables tanto en la FPGA como en el DSP. Debido a que en el presente proyecto. mediante una serie de programas.2.11: Entorno CCS 3. en la que.
En la FDM convencional la separación entre subportadoras adyacentes es como mínimo de 2/T. idealmente es cero. que es el mínimo para que las subportadoras adyacentes sean ortogonales. donde cada una transporta una información modulada siguiendo una constelación M-QAM o M-PSK. Cada una de estas portadoras se comporta como un canal independiente que sólo sufre atenuación y no se produce dispersión en cada subcanal. El resultado es que la Interferencia Intersimbólica (“Inter Symbol Interference”. y que contiene a su vez N sub-bandas de transmisión pertenecientes a una serie de portadoras ortogonales a una tasa baja. ISI). Esto supone la ventaja de que cada subportadora tiene un nulo en el centro de la subportadora adyacente. mientras que en OFDM la separación es de 1/T. con lo que se mejora la eficiencia espectral. permite un mejor aprovechamiento de la banda de transmisión.1 INTRODUCCIÓN OFDM (Orthogonal Frequency Division Multiplex) [19-26] consiste en una multiplexación en frecuencia de diferentes portadoras.1: Espectro de las señales FDM y OFDM El significado de ortogonalidad en OFDM está basado en la idea de que cada subportadora tiene un número entero de ciclos durante el periodo de símbolo. se consigue una tasa mucho más alta. El uso de portadoras ortogonales entre sí. Podemos expresar la ortogonalidad según el siguiente desarrollo matemático: (3. al transmitir todas a la vez. El resultado es una señal que se transmite en paso banda. De manera que. ∆f es la frecuencia entre dos subportadoras adyacentes y k y k’ son el número de la subportadora para valores desde 1 hasta el número total de subportadoras.1) Donde TFFT denota la duración de un símbolo OFDM. 17 .3 OFDM 3. como podemos observar en las siguientes figuras: Figura 3.
como pueden ser la distorsión por atenuación en frecuencias altas en los cables metálicos y las interferencias y desvanecimiento o "fading" por multi-propagación. se emplea un conjunto de pulsos que se generan multiplicando un filtro prototipo por un conjunto de N portadoras distintas.3) Donde las funciones base Φl(t) son de la forma siendo wT(t) una ventana temporal rectangular de duración T.2 DESARROLLO 3. 3. es la sincronización que deben de tener emisor y receptor. Por el contrario. es su robustez frente a otras fórmulas en ciertas condiciones.4) 18 .2.2) En este esquema. la gran ventaja que presenta este sistema de transmisión.2: Proceso de modulación OFDM A[m] son el conjunto de símbolos a transmitir y el x(t) representado en la figura se obtiene a partir de la señal s(t) de la forma habitual. (3. Otra propiedad que complica el uso de transmitir mediante OFDM.El principal inconveniente que presenta la OFDM es la generación y detección del alto número de portadoras equiespaciadas que forman la modulación.1 Desarrollo matemático El proceso para obtener la modulación OFDM se ilustra en la siguiente figura: Figura 3. Para mejorar el rendimiento las modulaciones y demodulaciones se realizan en tiempo discreto mediante la IDFT y la DFT respectivamente. (3. (3.
Estas funciones base. Esta modulación descrita como hemos hecho. Así. Si esta condición no se cumple.3: Diagrama de bloques de un modulador OFDM 19 . las funciones base dejan de ser ortogonales y aparece el efecto conocido como Interferencia entre portadoras (“InterCarrier Interference”. como la FFT. Para evitarlo. ICI). forman una base ortonormal. (3. muestreamos s(t) con periodo T/N obteniendo: (3. aprovechando además la eficiencia que nos prestan los algoritmos que calculan la transformada de Fourier en tiempo discreto. observamos como la OFDM en realidad es la superposición de N modulaciones paso banda que se transmiten simultáneamente. no es más que la DFT inversa de la secuencia Al multiplicada por un factor constante. tiene el inconveniente de que su implementación práctica resulta difícil debido a que es necesario generar N portadoras complejas (2N reales) perfectamente enganchadas en fase. 3.1.1 Modulador OFDM Figura 3.2.6) Por tanto. llegamos a la implementación del sistema modulador.5) Donde podemos comprobar que el término de la derecha.
que obtiene dos señales (una real y otra imaginaria) que es la información modulada.2 Demodulador OFDM Figura 3. que es una sinc centrada en la frecuencia fn.1. se basan en la multiplexación en frecuencia. El sistema de recepción. etc.2 Estudio Espectral Como ya se ha comentado.5 vemos el espectro de cada portadora.2. es decir. a la superposición de diferentes señales moduladas con portadoras a diferentes frecuencias. Cada bloque de bits se asocia según el tipo de constelación empleada (QPSK.4.2.4: Diagrama de bloques de un demodulador OFDM 3. Para la transmisión de las señales. En la figura 3. se separan en bloques paralelos que irán asociados a las diferentes portadoras. Los N símbolos resultantes son modulados mediante el uso de la transformada inversa de Fourier. La superposición de varias sinc nos da un espectro prácticamente plano en el rango de frecuencias del sistema.Los bits de información que llegan al modulador. QAM. como muestra la figura 3.). se convierten al tiempo continuo mediante un conversor digital-analógico y se modulan en la banda de RF ambas señales en fase y cuadratura. 20 . los sistemas OFDM. 3. sigue los pasos inversos a cada bloque.
Figura 3. podemos escribir el espectro como (3.5: Espectro de una señal OFDM Si los símbolos que se transmiten sobre cualquier par de subcanales están mutuamente incorrelados.l es la energía media por símbolo transmitido sobre el subcanal l-ésimo. Sustituyendo en la ecuación por desarrollamos la expresión en frecuencia como sigue: su valor correspondiente. SS(jw) N=8 21 SS(jw) N=64 Figura 3.8) En la siguiente figura [19] podemos ver el resultado del cálculo de la ecuación 3.7) donde Es. (3.6: Espectro de una señal OFDM para N=8 y N=64 .8 para N=8 y para N=64.
2.9) Por lo que el espectro es plano en la banda del filtro transmisor. Además de la interferencia entre símbolos.8.3 Prefijos cíclicos Como se ha comentado. Figura 3. Es lo que conocemos como interferencia entre portadoras (Intercarrier Interference.Si llevamos a cabo el mismo estudio en tiempo discreto. puede degradar significativamente la transmisión debido a la pérdida de ortogonalidad. ICI). las señales OFDM tienen una buena respuesta en canales multi-path debido a que el uso de símbolos largos supone que apenas se vean afectadas por la interferencia entre símbolos (ISI). llegamos a que si cada subcanal emplea la misma constelación con energía media Es. tal como podemos observar en la figura 3. La ICI. N=8 3. espectro OFDM en tiempo discreto. En la figura 3.7: SSr(jw). entonces (3. podemos encontrarnos con interferencias provenientes de las subportadoras adyacentes en el propio símbolo. 22 . podemos ver el efecto de la ICI en un canal que retrasa el primer símbolo interfiriendo con el segundo.7 [19].
Debido a esta característica de mantener la periodicidad se da el nombre de prefijo cíclico (CP del inglés “Cyclic Prefix”). Para minimizar. 23 . o eliminar este problema. Sólo la convolución circular tiene un efecto puramente multiplicativo en el dominio frecuencial. como vemos en la figura 3. Este prefijo es obtiene de la parte final del símbolo resultante de la IFFT. lo que supone un estrechamiento de los lóbulos de cada subportadora.9 obtenida de [26]. pero no la parte de información. manteniéndose la separación entre portadoras constante (Δf). lo que evita la ICI. Mientras la duración de la extensión sea mayor que la longitud del canal. Esto ocurre debido a que la tasa de símbolo dentro del subcanal se ve reducida con el prefijo cíclico. lo que se traduce en una ISI nula.8: Efecto de la ICI en los símbolos recibidos. Esto supone un pequeño cambio de la señal en su dominio en frecuencia. el efecto de un bloque sobre el siguiente se limitará a corromper su extensión cíclica. se añade un prefijo antes del símbolo resultante de la IFFT.9: Implementación del prefijo cíclico (a) En trama (b) En señal Introduciendo el prefijo cíclico conseguimos que la señal obtenida como respuesta al canal sea una convolución circular en lugar de una lineal. la incorporación del PC evita que un bloque interfiera con el siguiente.Primer símbolo Segundo símbolo Retraso por el canal Figura 3. Figura 3. Pero además. garantizando de esta manera la periodicidad dentro del nuevo símbolo.
10. El uso de bandas de guarda consiste en no transmitir información en las subportadoras OFDM de los extremos con el fin de reducir el espectro de transmisión. y así minimizar los desplazamientos de frecuencia y fase producidos por el canal.10: Espectro OFDM para diferentes tamaños de PC (a) PC=0 (a) PC=0.4 Pilotos y bandas de guarda En algunas aplicaciones de transmisión de datos que utilizan OFDM como técnica de transmisión. 24 . que la inclusión del prefijo cíclico supone que las funciones base empleadas dejen de ser ortogonales. Usuario 1 Usuario 2 Figura 3. se emplean bandas de guarda y pilotos. o si por el mismo canal se transmiten diferentes señales OFDM moduladas en banda.Figura 3.5 Por último hay que hacer notar.25 (a) PC=0. en las que ocho se dedican a la transmisión de pilotos y utilizan bandas de guarda. para detectar los efectos del canal selectivos en frecuencia. Esta técnica es muy útil si la limitación del canal está muy próxima al ancho de espectro. En la siguiente imagen podemos observar una posible configuración de las subportadoras.2. como muestra la figura 3. Se utilizan repartidas por todo el espectro.11: Transmisión en banda OFDM en dos canales próximos (a) Sin bandas de guarda (b) Con bandas de guarda Las subportadoras pilotos son utilizadas para transmitir un patrón conocido como referencia. lo cual sólo indica la importancia de quitar el PC en el receptor. 3.
1 Preámbulos En el estándar 802. el efecto más importante. veremos la sincronización temporal compuesta de los bloques de detección de potencia y el algoritmo de sincronización.5 Sincronización La sincronización en tiempo y frecuencia entre el transmisor y el receptor OFDM es crítica en términos de prestaciones del sistema de comunicaciones. STS) y de dos veces la repetición de la secuencia larga (“long training sequence” LTS).11a se definen las cabeceras llamadas PLCP que contienen información sobre las características de la señal OFDM transmitida y un conjunto de símbolos que ayudan en la detección y en la sincronización.Figura 3. 25 . Hay diferentes estudios sobre algoritmos de sincronización en OFDM según el protocolo de transmisión utilizado.2. Los preámbulos del PLCP están compuestos por la repetición de diez veces la secuencia corta (“short training sequence”. En la primera parte veremos una breve descripción de las cabeceras descritas explicando más en detalle la forma de la secuencia corta de entrenamiento. que pasamos a comentar en este punto.5. Una pequeña desviación en frecuencia entre el transmisor y el receptor provoca que las portadoras ya no sean ortogonales. y posteriormente. causando una rotación de la señal en el dominio del tiempo.11a [27]. La idea de las cabeceras es sincronizar el demodulador antes de ponerse a decodificar los datos que recibe. una reducción significativa de la amplitud de cada portadora y. 3. En este proyecto. Las tramas de datos se llaman PSDUs y cuando se les añade las cabeceras se llaman PPDUs. la Interferencia entre Portadoras (ICI).12: Transmisión en banda OFDM en dos canales próximos 3.2. nos centraremos en la estimación temporal obtenida de las pautas del estándar 802.
5. define que las entradas 38 a 63 se corresponden con los índices de la secuencia -26 a -1 y que las entradas 1 a 26 se corresponden con los índices 1 a 26. La secuencia corta se usa para la sincronización en el receptor. con lo que pasamos a explicar en detalle la secuencia corta de entrenamiento. con lo que en total. la longitud del entrenamiento es de 16 μs.13: Cabecera de una trama OFDM. ya que se usa 12 de las 52 subportadoras definidas en el estándar. En el estándar 802.Figura 3. donde ti son los diez símbolos de la secuencia corta de entrenamiento y.11a. Esta secuencia hay que reordenarla para calcular la FFT. nos centraremos en la sincronización temporal. 802.13 [27] muestra la cabecera de una trama OFDM descrita en el estándar 802.14: Entradas y salidas de la IFFT 26 . T1 y T2 son los dos símbolos de la secuencia larga. mientras que la secuencia larga se utiliza para estimar el canal y el offset de frecuencia.13 [27]. Figura 3.2.11a La figura 3. Secuencia corta de entrenamiento Para obtener la secuencia corta de entrenamiento. (3. Como veremos en el punto 4.10) La multiplicación por el factor es para normalizar la potencia media del símbolo OFDM obtenido. como vemos en la figura 3. El preámbulo del PLPC es seguido del campo SIGNAL y del campo DATA. en desarrollo.11a está definida una frecuencia de muestreo de 50ns. se modulan los símbolos de la secuencia S (3.10) [27] en 12 subportadoras. Además.
092 ## 1 5 9 13 17 21 25 29 33 37 41 45 49 53 57 61 Re -0.013 -0.013 -0.472 1.013 -0.046 0 0.092 0.472 1.132 -0.132 0.046 0.013 -0.472 0 0 0 0 0 0 -1.002 0.046 0.079 -0.079 -0.046 0 0.143 0.132 0.472 -1.472 0 0 0 0 0 0 1.2: IFFT de los símbolos de la secuencia corta de entrenamiento 27 .143 0.132 0.143 0.046 0 0. obtenemos la tabla 3.002 -0.013 -0.002 -0.002 -0.472 -1.472 1.013 -0.6) obtenemos los siguientes resultados: ## 0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 60 Re 0.143 -0.132 0.472 1.079 -0.472 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1.046 0 Im 0.1: Símbolos de la secuencia corta de entrenamiento Haciendo la transformada inversa de Fourier (3.143 -0.046 0 0.079 -0.002 0.013 0.132 -0.046 0.013 0.132 -0.472 -1.013 -0.002 -0.046 0.079 -0.002 -0. ## -32 -31 -30 -29 -28 -27 -26 -25 -24 -23 -22 -21 -20 -19 -18 -17 Re Im ## -16 -15 -14 -13 -12 -11 -10 -9 -8 -7 -6 -5 -4 -3 -2 -1 Re Im ## 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Re Im ## 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Re Im 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1.013 -0.013 0.132 0.132 -0.046 0 0.132 Tabla 3.079 -0.013 0.132 -0.046 0.013 0.143 -0.013 0.472 0 0 0 0 0 0 -1.079 -0.143 -0.472 0 0 0 0 0 0 -1.002 0.013 -0.132 0.079 -0.132 -0.Reordenando los índices de la IFFT según la figura 3.472 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Tabla 3.132 0.1.472 -1.013 -0.472 0 0 0 0 0 0 -1.143 ## 2 6 10 14 18 22 26 30 34 38 42 46 50 54 58 62 Re -0.013 -0.079 Im -0.002 0.092 0.092 0.013 -0.092 0.013 -0.472 0 0 0 0 0 0 0 0 0 0 0 0 0 0 -1.046 0.472 0 0 0 0 0 0 1.079 -0.079 -0.002 -0.143 -0.013 Im 0.013 -0.472 -1.013 -0.013 -0.143 0.013 0.472 1.143 0.079 -0.132 0.013 -0.079 -0.046 0.092 0.079 -0.132 -0.013 0.013 -0.002 -0.013 ## 3 7 11 15 19 23 27 31 35 39 43 47 51 55 59 63 Re 0.143 -0.079 -0.143 0.143 -0.002 Im -0.002 0.013 -0.472 0 0 0 0 0 0 1.472 1.143 -0.013 -0.002 0.14 y asignando los símbolos de la secuencia S.046 0 0.143 0.472 0 0 0 0 0 0 1.013 -0.092 0.046 0 0.013 -0.002 -0.046 0.079 -0.092 0.002 0.
por lo que resulta una periodicidad de TFFT/4 = 0. 0. Esto se debe a e que sólo las líneas espectrales con índices del -26 al 26 son múltiplos de 4 que no tienen amplitud cero.2 0.Parte Compleja 60 80 100 120 140 160 180 Figura 3.1 0 -0. 8 μs).1 0 -0.1 -0.1 0 -0.2 0.16: Short Preamble 28 .2 0 20 40 Short Preamble .2 0 20 40 60 80 100 120 140 160 180 Short Preamble . 0.En las especificaciones del estándar 802.1 -0.Representamos los datos de la salida del IFFT de la tabla 3.1 0 -0.8 μs.15: IFFT de los símbolos de la secuencia corta de entrenamiento La secuencia corta se compone de diez veces este periodo de 0.8 μs (es decir. lo que supone un total de 160 muestras. en total.2 en la figura 3.2 0.1 -0.11a se añade una muestra de valor cero al final.Parte Real 0.2 0.2 0 10 20 30 40 50 60 70 Parte Real de la transformada de la secuencia corta 0.16).2 0 Parte Compleja de la transformada de la secuencia corta 10 20 30 40 50 60 70 Figura 3.15 y vemos como la secuencia obtenida es periódica cada 16 muestras.1 -0. con lo que en total tenemos una secuencia de 161 valores (figura 3.
3.2.5.2 Sincronización Temporal
Como ya se ha comentado en el punto anterior, la secuencia corta de entrenamiento busca sincronizar la recepción en el demodulador detectando el momento de inicio del paquete recibido. Para calcular el inicio, se utiliza un algoritmo basado en una auto-correlación de la secuencia corta. Si la primera parte del símbolo de entrenamiento es idéntica en tiempo a la segunda parte excepto por la diferencia de fase producida por el offset de la frecuencia de portadora, entonces podemos determinar la primera muestra del paquete y también una buena estimación del offset de la frecuencia usando la siguiente métrica: (3.11)
Donde n es el índice de tiempo. El numerador se evalúa como: (3.12) Donde rn es la muestra en el dominio del tiempo recibida, * es el complejo conjugado y L es el número de muestras en la primera parte del símbolo. Por el otro lado, el denominador representa la energía recibida de la segunda parte del símbolo y se calcula usando:
(3.13) Características de la métrica y valores de L L puede fijarse a 16 o a 32 muestras dependiendo del enventanado que se haga para el cálculo de la correlación. Si L=16, la secuencia corta de entrenamiento se divide en 5 símbolos diferentes. Sin embargo, una ventana mayor obtiene una estimación más estable debido a que en el cálculo de la correlación se usan más muestras. Un valor mayor de L, L=32 puede ser usado ya que la STS es lo suficientemente larga como para poder manejarlo. Hay que tener en cuenta que en ésta situación la STS estaría sólo dividida en dos símbolos diferentes. Con el fin de mantener una ventana de 64 muestras (L=32) la tiene que ser estable usando sólo las primeras 96 muestras de la STS, es decir, los seis primeros símbolos. Según la implementación en [2] se puede de trabajar bien con los dos valores de L, aunque se han obtenido resultados mejores en las simulaciones cuando se eligió L=16.
Debido a las características de la correlación de la STS, la apariencia de la métrica es como vemos en la figura 3.16 [2].
Figura 3.17: Sincronización temporal. Valor de Mn
La métrica puede ser interpretada como una auto-correlación normalizada de la secuencia de entrenamiento, con el objetivo de evitar la variación en potencia causada por las desviaciones del canal. Idealmente, cuando la métrica alcanza su valor máximo, se obtiene la sincronización. La figura 3.17 muestra la métrica en una situación ideal (sin ruido o efecto del canal) y con ruido aditivo gaussiano AWGN cuando un cierto número de muestras de ruido (en este caso 30) se han insertado al principio del paquete en la simulación. Vemos como la sincronización en el caso ideal es muy simple, y consiste en simplemente esperar a que la métrica valga 1. Mientras que para un escenario con AWGN es ligeramente diferente ya habrá que esperar a que la métrica alcance un umbral inferior. Por tanto, el valor de este umbral se convierte en una cuestión importante, y el buen comportamiento del bloque de sincronización dependerá de él. Si el valor es muy bajo, la probabilidad de falsa alarma o de una temprana sincronización, crecerá. El valor óptimo del umbral se ha estudiado [2] mediante simulaciones, llegando a la conclusión de que depende del canal. Por ejemplo, para un canal AWGN, el valor está en torno a 0.6 y en canales multi-path en torno a 0.8.
para modular los símbolos de la constelación.1) • Transformada de Fourier en frecuencia continua (4. Simularemos a su vez las implementaciones tanto de cada bloque como del sistema completo para comprobar su correcto funcionamiento.4 DISEÑO DE UN SISTEMA COMUNICACIONES OFDM 4. DFT Y FFT 4.1.2. La transformada de Fourier es una operación matemática en el tiempo continuo que nos transforma la información de una señal al dominio de la frecuencia. En este capítulo profundizaremos en la transformada de Fourier y en sus posibles implementaciones hardware. Al final.2) • Transformada inversa de Fourier en tiempo discreto (4.4) 32 . estudiamos los bloques principales de los que se componen los sistemas OFDM. el objetivo es obtener un bloque modulador y otro demodulador que sean sintetizables en cualquier FPGA.1 Introducción Como vimos en el punto 3. dejando el estudio concreto de cómo programar el dispositivo SFF SDR de Lyrtech para el capítulo 5.2. la FFT. Revisamos las cuatro fórmulas de la transformada de Fourier: • Transformada de Fourier en tiempo continuo (4.3) integramos estos módulos para obtener un modulador y un demodulador OFDM.2). y para demodularlos.1 INTRODUCCIÓN DE En este capítulo llevamos a cabo el diseño de todos los bloques y sistemas necesarios que conforman un sistema de comunicaciones OFDM. 4.2. en OFDM utilizamos la IFFT.2 COMPONENTES PRINCIPALES 4. El capítulo se divide en dos bloques principales. En el primero (4. Y en el segundo (4.3) • Transformada inversa de Fourier en frecuencia discreta (4. implementándolo en el lenguaje VHDL.1TRANSFORMADA DE FOURIER.
que compara el coste computacional de ambos algoritmos: Multiplicaciones reales Radix-2 Radix-4 Radix-8 Split Radix Radix-2 N 16 32 64 128 256 512 1024 Sumas Reales Radix-4 Radix-8 Split Radix 24 88 264 72 1800 4360 10248 20 208 1392 7856 204 3204 20 68 196 516 1284 3076 7172 152 408 1032 2054 5896 13566 30728 148 976 5488 28336 972 12420 148 388 964 2308 5380 12292 27652 Tabla 4. siendo N el tamaño de los vectores de entrada. ya que.2 Algoritmos FFT A) Introducción Los algoritmos FFT/IFFT [28] [29] se realizan por etapas. emplearemos el primer tipo. 4.1. por lo general. Estas operaciones básicas se conocen con el nombre de butterflies (mariposas) para el caso de los algoritmos llamados Radix-2 y con el nombre de dragonfly cuando los algoritmos son Radix-4. hemos llevado a cabo la implementación mediante el uso de “IP Cores” de un módulo FFT Radix-4. Mientras los algoritmos Radix-2 emplean mínimos recursos. Una dragonfly calcula simultáneamente cuatro elementos de la salida de la etapa a partir de únicamente cuatro elementos de la entrada de la etapa en cuestión. En la práctica no suelen utilizarse algoritmos Radix-8 o superiores para el cómputo hardware de la IFFT/FFT. En nuestro caso. los algoritmos Radix-4 son más eficientes. la realización de una etapa supone el cómputo de operaciones básicas sobre los elementos de la entrada para calcular los elementos de la salida.3. como veremos posteriormente. Los algoritmos Radix-2 precisan log2 N etapas y los Radix-4 log4 N. se utiliza la transformada discreta de Fourier (DFT) (3. Para implementar la FFT existen dos procedimientos: diezmado en el tiempo (DIT) y diezmado en frecuencia (DIF).1: Coste computacional algoritmos FFT 33 .1. En nuestro caso.6) que no es más que la consecuencia de muestrear la ecuación 4. Una butterfly o mariposa supone el cálculo de dos elementos de la salida de la etapa a partir de únicamente dos elementos de la entrada de la etapa. la FFT Radix-4 requiere sólo el 75% de las multiplicaciones complejas que Radix-2 FFT. La motivación viene dada por la comparativa entre ambos métodos.2.Al tratarse de tiempo continuo. El algoritmo de FFT descompone la DFT de N puntos en transformadas más pequeñas. ya que utiliza un número menor de operaciones. para llevar a cabo su implementación en los diferentes sistemas digitales. Una forma más eficiente de calcular la DFT es la FFT (Fast Fourier Transform). Podemos ver este aspecto en la tabla 4.
7) (4.6) (4. que se llama así debido a que las muestras de tiempo son reordenadas en grupos alternos.7) (4. son combinadas para obtener la DFT de longitud N.11) Lo que nos da el cálculo de un punto de la transformada de Fourier de la siguiente forma: (4. El algoritmo Radix-4 separa la secuencia original en 4 subsecuencias: (4. Las salidas de estas FFTs son reutilizadas para calcular de nuevo algunas salidas.10) donde (4.8) Donde el factor W se conoce “twiddle-factor” y viene dado de la separación de la DFT en cuatro subgrupos. las cuatro DFTs (F(l.q)) obtenidas de las ecuaciones. la longitud de la DFT ha de ser múltiplo de 4. La expresión para combinar las N/4 DFTs define un dragonfly diezmado-en-tiempo (decimation-in-time dragonfly).9) (4. Radix-4. Para poder llevarse a cabo. reduciendo el coste computacional.5) (4.12) Que es la ecuación de transformada de Fourier en el punto k de Radix-4 Siguiendo esta ecuación.En el siguiente punto pasamos a explicar con más detalle el funcionamiento del algoritmo FFT. (4. B) Radix-4 La FFT Radix-4 lleva a cabo particiones recursivas de una FFT en cuatro subgrupos a los que aplicar FFTs menores. 34 .
se suelen reducir las sumas complejas de los dragonfly de 12 a 8 si empleamos un producto de matrices como el siguiente: (4. y 12 sumas complejas. Notar que cada dragonfly envuelve tres multiplicaciones complejas desde WN0 = 1. Figura 4.1: Diagrama del algoritmo dragonfly diezmado en tiempo de Radix-4 Para la mejorar la eficiencia de este algoritmo.13) Estas operaciones.Dicha ecuación puede ser expresada en forma de matriz de la siguiente forma: (4.14) 35 . dibujadas quedan de la siguiente manera.
Figura 4. X(k+N/2). la muestra de la frecuencia k. X(k+N/4). X(k+3N/2). puede ser reutilizada para el cálculo de X(k).2: FFT-Radix 4 de 16 puntos. Esta propiedad es la que da al algoritmo Radix-4 su eficiencia.3: Esquema de un bloque FFT-Radix 4 36 .Lo cual se traduce en el siguiente esquema Figura 4. Algoritmo diezmado-en-tiempo con entrada en orden y salida en orden inverso.3. Debido a la periodicidad N/4 de las DFTs. La computación involucrada en cada grupo de muestras de cuatro frecuencias. como se muestra en la figura 4. constituye una Radix-4 dragonfly.
4 [30] podemos encontrar los elementos explicados en el punto anterior. En nuestro caso. la división en cuatro secuencias y el diezmado en tiempo y el algoritmo dragonfly.2i que nos permite el uso del core FFT v3. contamos con la licencia del Xilinx 9. para la implementación del bloque FFT hemos elegido un algoritmo Radix-4. Accediendo al resto de la documentación.2. En la documentación del core.1.3 FFT Core de Xilinx Para llevar a cabo la implementación en la FPGA del algoritmo FFT explicado. Figura 4.1 [30]. 37 . [30] y [31]. Como ya hemos comentado en el punto anterior.4. la máquina de estados y las simulaciones para obtener conclusiones sobre el funcionamiento del mismo. que vienen facilitados en el software de Xilinx.4: Esquema la FFT-Radix 4 del core de Xilinx En el esquema de la figura 4. nos hemos apoyado en el los módulos “IP Cores” dados. podemos ver las especificaciones del core con las que llevamos a cabo el diseñado del módulo. podemos ver el siguiente esquema de cómo está llevado a cabo dicho algoritmo.
observando el cronograma de la figura 4.START: señal de comienzo . Las señales de control de la FFT las habilitamos en nuestra máquina de estados siguiendo las pautas que sugieren las hojas características.XN_RE. XN_IM son las señales de entrada y XK_RE. donde distinguimos entre las señales de control y los datos. gobierne la FFT. variable desde 64 puntos hasta 1024. se ha implementado con las siguientes características: Algoritmo Radix-4 Tamaño de datos de entrada: 16bits Tamaño de puntos de la FFT.UNLOAD: descarga de resultados . XK_INDEX indican los índices de los datos a la entrada y salida respectivamente.CLK es el reloj . de los cuales pasamos a describir brevemente los más importantes.6 obtenemos las siguientes conclusiones: 38 .5: Bloque FFT V3.FWD_INV: indica FFT/IFFT Figura 4. XK_IM de salida .NFFT: tamaño de la FFT . Redondeo de datos de salida por truncamiento Almacenamiento en memorias RAM bloque B) Máquina de estados Para la integración del bloque FFT en el resto del sistema.XN_INDEX. . • Datos: .1 De las opciones que nos da el módulo FFT del core de Xilinx. Así.A) Criterios de diseño El core FFT tiene la siguiente definición de entradas y salidas. hemos construido un bloque que mediante una máquina de estados.
está a nivel alto durante un ciclo de reloj. fwd_inv_we.Las señales de control start y ce son activas a nivel alto. la señal nfft tiene que permanecer constante y mientras que su enable.6: Cronograma FFT V3. está activo a nivel alto durante un ciclo de reloj. Con esta información. nfft_we.1 .La transformada directa hay que activarla con la señal fwd_inv a nivel alto.Figura 4. Esta señal tiene que permanecer estable mientras su enable. Figura 4. . .7: Bloque modulo_fft / modulo_ifft 39 .7) e implementarán una máquina de estados que configure el core fft con la única distinción de utilizar las señales ifft_fwd_inv y ifft_fwd_inv_we de forma que se escoja el modo de operación correspondiente (FFT o IFFT). modulador y demodulador. El diseño del bloque de ambos módulos es el mismo (figura 4.El orden de la FFT para que sea válido. llevamos a cabo dos módulos: modulo_ifft y modulo_fft para ambas partes del sistema de comunicaciones.
Vemos la máquina de estados de ambas configuraciones: conf_start=’0’ sy )=’ 1’ E0 conf_start=’1’ nfft_we<=’1’ NO T(r fd OR bu E1 E3 E2 NOT(rfd OR busy)=’0’ Figura 4. se configuran las señales del siguiente ciclo de reloj según la tabla 4. un posible cronograma de la descarga de datos. Máquina de estados de moluloFFT/moduloIFFT Para la descarga de los datos.8: Máquina de estados de moluloFFT/moduloIFFT En cada uno de los estados.9 sacada de la documentación del core [30]. pasan varios ciclos de reloj que tendremos en cuenta a la hora de implementar el modulador completo. El control del módulo no dejará una nueva inicialización hasta que no dé por finalizado el cálculo de la FFT/IFFT. 40 . Vemos en la figura 4. hasta que comienza a poner los datos a la salida. esperaremos la señal de que los datos ya se han calculado para activar la señal unload y que el módulo ponga los datos a la salida.2. El proceso del paso por los estados de los módulos de configuración del core fft. simplemente desde el modulador. y simplemente requerirá la activación de la señal de comienzo conf_start. Estado E0 nfft_we<=0 start<=0 fwd_inv<=0 fwd_inv_we<=0 E1 nfft_we<=0 start<=1 fwd_inv<=1/0 fwd_inv_we<=1/0 E2 nfft_we<=0 start<=0 fwd_inv<=0 fwd_inv_we<=0 E3 nfft_we<=0 start<=1 fwd_inv<=0 fwd_inv_we<=0 Todos nfft<=SeleccionaN unload<edone Señales Tabla 4. es directo. desde que el módulo recibe la señal de unload.2: Señales de los estados. para asegurarlo comprobará las señales busy y rfd. en donde.
8. para que comience la carga de datos.Figura 4. En el primer gráfico (4.10: Simulación FFT. Cronograma 1: Comienzo de configuración 41 . mediante la máquina de estados de la figura 4. Figura 4.10) podemos observar cómo se configura el core FFT. pasamos a representar los resultados de las simulaciones de la implementación llevada a cabo.9: Cronograma de descarga de datos del core FFT v3.1 C) Resultado de las simulaciones En este punto.
Cronograma 3: Descarga de datos 42 . comienza a sacar los valores de la FFT calculada. y ocho ciclos de reloj después. la señal busy se pone a nivel alto.El proceso continua hasta que alcanzamos el tamaño de puntos de la FFT. Cronograma 2: Fin de carga de datos Cuando el algoritmo termina de calcular. lo hace en el índice 63. Figura 4. por lo que el último dato que recibe. Figura 4. En nuestro caso. y comienza el cálculo de la FFT. la FFT es de 64 puntos. Al acabar. ponemos la señal de unload a nivel alto a la vez que edone.12: Simulación FFT. Y siguiendo el cronograma de la documentación. N. done y edone.11: Simulación FFT. nos lo indica mediante las señales busy. indicándolo mediante la señal dv.
13: Bloque bit2simb • Señales de entrada: CLK: reloj del módulo Reset: activa a nivel alto Rx_bits: indica al módulo que se están recibiendo bits Tipo_QAM: 4.2.2. el objetivo es conseguir una transformación de los bits serie que van llegando al modulador. En cambio. 8.2 CONVERSOR SERIE/PARALELO Y ASOCIACIÓN DE SÍMBOLOS 4. Para el diseño de los bloques del conversor serie-paralelo y del asociador de símbolos.4. 4.2 Diseño Para llevar a cabo la implementación de ambos bloques. El diseño del módulo “bit2simb” es el siguiente: Figura 4.2. cuando el conversor serie-paralelo tenga el tamaño de bits de una palabra de la constelación. un automatismo secuencial es aquel en el que las salidas en cada instante no dependen sólo de las entradas en aquel instante sino que también dependen de los estados anteriores y de su evolución. Un sistema combinacional es aquel en que las salidas en un instante sólo dependen de las entradas en aquel instante. Mirando estos dos bloques como un conjunto. el modulo es capaz de poner a la salida los símbolos (real e imaginario) correspondientes directamente. primero hemos de tener en cuenta la diferencia entre los circuitos combinacionales y los secuenciales.2. Así. en N símbolos paralelos que introducir en la FFT. 16 ó 64 QAM Input_bits: bits de entrada 43 . hemos juntado ambos en un solo módulo debido a que no la carga de los símbolos de la constelación en el módulo IFFT se hace de forma serie.1 Introducción En este apartado pasamos a estudiar y diseñar los bloques del conversor serie-paralelo y del asociador de símbolos.2.
Asociación de bits 44 . 2 para 4-QAM. Al mismo tiempo se indica poniendo out_datos a nivel alto. se empieza a almacenar cada el valor del bit de entrada en un registro del tamaño de la palabra de la constelación. de forma que la distancia entre dos símbolos contiguos sea de un bit. Comprobamos su correcto funcionamiento del módulo construyendo un banco de pruebas que vaya introduciendo bits en la entrada.2. es decir. y se pone a la salida el valor real e imaginario del símbolo. y comprobamos los símbolos de salida en el cronograma de la figura 4.15: Simulación Bit2Simb. 16-QAM y 64-QAM. Figura 4.• Señales de salida: Out_Datos: indica que se están poniendo datos a la salida Re_symbol: símbolo real Im_symbol: símbolo imaginario La asociación de la constelación. Figura 4.14: Constelación 4-QAM 4.15. El diseño del modulo lo llevamos a cabo utilizando la constelación 4-QAM. se lleva a cabo empleando código Gray. Cuando se ha completado una palabra completa. Cuando se activa la señal de Rx_bits.3 Funcionamiento y simulación El funcionamiento del módulo es el siguiente. pero dejando el bloque diseñado para el futuro uso para las constelaciones 8-QAM. se hace la asociación de símbolo.2.
tiene el siguiente esquema: Figura 4. por lo que el tiempo de cálculo será muy inferior al periodo de reloj. Aprovechando ésta circunstancia.2.3. obtenemos la salida en serie. que tras hacer la transformada de Fourier sobre los símbolos OFDM recibidos.2 Diseño De la misma manera que se hizo en el diseño del bloque simb2bits. obtendrá a la salida los símbolos asociados a la constelación. A) Serie-Paralelo Hay que tener en cuenta que éste bloque ira en el demodulador. ambas operaciones se llevan a cabo dentro de un mismo bloque.4. En primer lugar nos referimos al bloque conversor serie a paralelo.1 Introducción En este apartado vamos a ver el bloque contrario al visto en el punto anterior. se llevan a cabo internamente en el core FFT. Dicho módulo. con lo que las operaciones de reordenamiento del bloque paralelo-serie. La justificación del uso de un bloque combinacional es que las operaciones de decisión y asociación de bits a la salida tienen un coste computacional bajo. B) Decisor Para llevar a cabo la implementación del decisor de símbolo. es decir. podemos asociar de forma combinacional los bits de información que fueron enviados en función de los símbolos a las salida de la FFT. Como el módulo dado en el entorno de desarrollo (FFT Core) va sacando cada dato en cada ciclo de reloj. pasamos a estudiar y diseñar los bloques del conversor paralelo-serie y recuperación de los bits de información a partir de los símbolos de la constelación recibidos. hemos utilizado el comparador de las librerías IP del Xilinx.16: Módulo comparador 45 .3.3 CONVERSOR PARALELO/SERIE Y RECUPERACIÓN DE BITS 4.2. 4.2.
Es decir. Signo Real + + - Signo Imaginario + + - Bits 11 01 10 00 Figura 4. en un decisor de una constelación 4-QAM con símbolos de la misma energía y equiprobables. de forma que la señal a_lt_b está nivel alto cuando se cumple la relación a<b. los umbrales de decisión coinciden con los ejes de fase y cuadratura. En la figura 4.15) Como ya comentamos en el punto 4. (4.3: Asociación símbolos-bits Utilizando el comparador descrito con la señal b igual a cero.2.2. En la figura 4.El comparador trabaja de forma combinacional. y a nivel bajo cuando no se cumple.17: Decisor 4-QAM Tabla 4.18: Bloque Decisor y Asociador de Bits comparador 46 . usaremos una constelación 4-QAM. Por tanto. Por lo que el decisor de símbolo se simplifica a comparar con cero.3 la asociación símbolo-bits. a decidir en función del signo del símbolo. Figura 4. implementamos un proceso que nos asocie los símbolos según la señal a_lt_b para las entradas real e imaginaria. o lo que es lo mismo.18 vemos como queda el diseño de este bloque. en la implementación completa.17 observamos los umbrales de decisión sobre la constelación y en la tabla 4.
4. Normalmente. Por tanto. se pueden almacenar datos más complejos como un “String” o un “array”. Existen dos tipos de memorias incluidas en el chip de las FPGAs de Xilinx: memoria bloque y memoria distribuida.19: Simulaciones del decisor y asociador de bits 4. los módulos FPGA vienen provistos con memorias internas donde se almacenan los datos y el código del programa.4 MEMORIAS RAM 4. Uniendo cierto número de estos elementos se puede formar lo que se conoce como “Registro”.C) Funcionamiento y simulación El diseño del bloque simb2bits es asíncrono ya que trabaja de forma combinacional. Del mismo modo. así como las diferentes opciones que existen. uniendo Registros.2 Memorias en VHDL En los circuitos digitales. 47 . cualquier información almacenada en una implementación VHDL se puede reducir al valor de los estados de muchos biestables. Vemos en la simulación (figura 4. Figura 4. El paso de un estado a otro de la información almacenada se realiza variando las entradas del biestable.1 Introducción En este apartado pasamos a estudiar el funcionamiento y significado de las memorias en una implementación VHDL.3 (Asociación símbolos-bits). Por último llevaremos a cabo a la implementación de una memoria RAM síncrona.2.2. ya que puede mantener un bit de información por un tiempo indefinido.2.4. la unidad mínima de almacenamiento es un biestable o “Flip-Flop”.4. En el momento en que se pone a nivel alto la señal que informa de que está recibiendo símbolos (“s2b_Rx_simb”) comienza a funcionar y a poner a la salida los bits calculados. el cual se puede utilizar para guardar una palabra de n bits que representa un dato más complejo.19) el proceso que lleva a cabo el bloque y como coincide la asociación a la de la tabla 4.
se trata de una memoria síncrona. En nuestro caso.2. optimizando para la FPGA (Virtex-4) utilizada. Dentro de cada bloque. la elección del tipo de memoria de almacenamiento la llevará el programa en el momento de sintetizar. Por último. tenemos la señal de entrada con el dato a almacenar. y otro tipo donde almacenaremos los símbolos OFDM que se van calculando antes de transmitir.1. Mientras que el uso de memoria distribuida utiliza un mayor recurso del procesador.2. una para almacenar los N símbolos de la constelación calculados para hacer la IFFT. como veremos en el punto 5. enable y dos entradas para elegir el modo de operación: leer (Read) o escribir (Write).20: Bloque memoriaRam 48 . ya que en el sistema completo.La memoria RAM de bloque viene incluida en el chip de la FPGA y tiene un cierto número de bloques dedicados a ser utilizados como memoria RAM. ya que no necesita ningún proceso de control. Figura 4. la memoria de bloque tiene un tamaño limitado. Por lo que ambas opciones pueden ser validas en función de la implementación llevada a cabo. es el tamaño del número de datos que almacena. Tiene una entrada de activación a nivel alto. El bloque se compone de cinco entradas y de una sola salida. por lo que una de las entradas necesita que sea el reloj del sistema (CLK). usaremos dos tipos de memorias. Indata y la señal de salida con el dato a leer Outdata. Combinando varios bloques de esta manera para obtener una memoria mayor es lo que se conoce como memoria distribuida. La única diferencia entre ambas. Hay dos posibilidades de tamaño para la entrada address.4. Como ya comentamos.3.3 Diseño El diseño del bloque de memoria es muy simple. se puede configurar una tabla que apunte a otra memoria. 4. Además de la dirección de memoria del dato que queremos leer o escribir.
lo que supone que los datos leídos son puestos a la salida en cada ciclo de reloj.4 Funcionamiento y simulación El funcionamiento de la memoria RAM es el siguiente. el proceso es similar. En el siguiente ciclo de reloj.21: Grabación de datos en la memoriaRam Para la lectura de datos. Para escribir datos en la memoria. no esté activa.4. llega un nuevo dato a almacenar en la memoria. el dato queda almacenado. En la figura 4.21 podemos observar.4. como cada dos ciclos de reloj. se pone a la salida en el siguiente ciclo de reloj el dato guardado en la dirección address. en orden creciente. la señal de read permanece activa. En la figura 4. Figura 4. Mientras la señal read. Figura 4. el dato de salida estará a cero. y se pone en address la dirección de memoria en donde se quiere almacenar el dato indata. Sólo funciona si la señal enable está activa.22 vemos como en este caso.2. Cuando se activa la señal de read.22: Grabación de datos en la memoriaRam 49 . se pone a nivel alto la señal write. y la señal de write vuelve a cero.
5 SINCRONIZACIÓN 4. En este apartado diseñamos y simulamos el funcionamiento de las secciones dedicadas a la sincronización tanto en el bloque del modulador como del demodulador.2. estudiamos cómo conseguir la secuencia corta de entrenamiento que el modulador transmitirá antes de cada trama. Es decir.23 vemos el resultado del cálculo de la IFFT64.5.5.3 la secuencia 3. En la primera. es decir. introducimos en el bloque IFFT hecho en el apartado 4. se ha llevado a cabo una sincronización temporal utilizando para ello la secuencia corta de entrenamiento.5.23: STS calculado por el módulo IFFT 50 .1.2 Diseño El diseño de la sincronización temporal está dividido en dos partes. Figura 4.2. 16 muestras. y repetirlas para obtener el “short preamble”. En la figura 4. En la segunda. el diseño se centra en el algoritmo de sincronización.2.4. calcula la IFFTN.10.2. A) Envío Para la obtención de la secuencia corta de entrenamiento seguimos el desarrollo explicado en el punto de teoría.1 Introducción En el presente proyecto. Dicho bloque.2. 3. con lo que tendremos que quedarnos con la parte de la salida perteneciente al símbolo periódico. 4.
se ha preferido utilizar enteros multiplicados por 1000 (equivalente a tres decimales) por simplificar el cálculo. La idea es que el receptor sólo tenga que estar almacenando 2*L símbolos con los que realizar el cálculo de Mn (3. vemos que como coinciden en forma.15. ya que el objetivo es comparar el valor Mn con un umbral que suele tener un decimal. a diferencia de la expresión 3. Por tanto. salvo que el módulo FFT en VHDL.11a B) Recepción En la parte del receptor. De esta manera. ya que como se trata de una suma. Hay que notar. para llevar a cabo la implementación. Esto supondrá que los valores que vayamos obteniendo de Mn tendrán un desplazamiento de L muestras. que supondremos del preámbulo de entrada. que para simplificar el cálculo de la correlación. por lo que no perderemos precisión.Si comparamos estas señales con valores dados en el estándar 802. aunque VHDL permite la utilización de datos en coma flotante.11). al ser la suma conmutativa. invertimos los valores a la salida del bloque que calcula la IFFT en la implementación VHDL y. Además. almacenaremos los datos en un vector de forma circular. obtenemos la secuencia corta de entrenamiento (figura 4. repitiendo las 16 primeras muestras diez veces y añadiendo la muestra 161. Figura 4.11a representados en la figura 3.24). 51 . Como en nuestro caso. obtenemos un nuevo valor de Mn cada vez que recibimos un nuevo valor de la señal.24: Comparación entre el STS calculado y el STS del estándar 802.11 donde se utilizan las muestras futuras para la obtención de la métrica. almacenaremos los valores según llegan al receptor. el diseño se complica un poco más debido a las limitaciones del lenguaje. pone los valores invertidos. tendremos que operar el algoritmo con las muestras pasadas. no necesitamos ordenar los vectores de entrada.
18) Desarrollando y separando la parte real de la imaginaria y. 3. realiza las dos operaciones: “Almacena dato” y “Calcula Mn”.11. donde cada vez que hay uno.12 y 3. obteniendo un Mn multiplicado por 1000 (para no usar decimales) y compara con el umbral decidido.16) (4. (4. (4.17) …+ +… (4. Se encuentra en un bloque secuencial por lo que funciona en los flancos de subida del reloj.Reflejamos estas ideas en un diagrama que representa el algoritmo que queremos llevar a cabo. 900.13 como se indica a continuación.19) (4. particularizando para n=0. Después opera los vectores. Si se supera el umbral. además. por lo que desarrollamos las ecuaciones 3. implica que el receptor ha detectado el comienzo de una trama OFDM. Para el cálculo de Mn partimos de la señal ya muestreada y separada en fase y cuadratura.20) 52 . Espera CLK Almacena dato Calcula Mn Mn>900? Sí No Detección de trama Figura 4. En “Almacena dato” se almacena los datos de la señal de fase y cuadratura en dos vectores circulares (uno para los valores reales y otro para los complejos) de tamaño 32 eliminando el dato almacenado más antiguo en cada uno.25: Diagrama del algoritmo de sincronización El algoritmo funciona de la siguiente manera.
en una memoria RAM de la FPGA.20. y teniendo un L=16. Esto es porque en la multiplicación r(n)*r(n+L) valdrá distinto de cero cuando obtengamos un valor de r(n+L) distinto de 0.21 y 4. Con lo que tendrá tiempo suficiente para preparar el almacenamiento de los símbolos OFDM.3 Simulación de la sincronización temporal Llevamos a cabo la implementación diseñada en el apartado anterior y comprobamos con las simulaciones su funcionamiento. representando en la figura 4.26) como los valores del cálculo de la correlación.2.19. comienzan a ser positivos y cada vez más grandes en n=16. obtendremos el inicio de nuestra rampa de subida en n=16. los valores de la secuencia corta de entrenamiento. En nuestro caso. 53 . y vemos (figura 4. siendo siempre la misma secuencia. y el máximo en n=32.22) (4. la parte de sincronización perteneciente al transmisor simplemente enviará la STS al principio de cada trama OFDM. Como ya hemos comentado. De modo que a la hora de transmitir. Por lo que se gana eficiencia almacenando los 16 valores que se repiten. Si tomamos L=16 el algoritmo de sincronización encontrará su máximo valor en la muestra 32 del “short preamble” de longitud 161 valores.26 los resultados.5. habrá un bloque de control. podremos saber en que momento recibimos la información de los símbolos OFDM. 4.De donde obtener Q(n) es inmediato: (4.21) Haciendo el mismo proceso con R(n): (4. Sabiendo en que muestra el receptor detecta idealmente un nuevo paquete OFDM.23 tenemos los valores necesarios para calcular Mn en el instante n. que lea los estos valores antes del resto de la señal OFDM. Conectamos a la entrada del bloque que calcula el algoritmo. 4. 4.23) Utilizando las ecuaciones 4.
Figura 4.26: Simulación de la sincronización temporal 54 .
En primer lugar. En el punto 4. Usaremos una para los símbolos reales y otra para los imaginarios.2 Diseño El diseño del modulador OFDM se divide en dos partes.1.3. a su vez. separados en una señal en fase y otra en cuadratura. y en este punto nos centramos en la parte implementada en la FPGA.1. utilizando los diferentes bloques del punto 4. introducimos dos memorias RAM de N índices de tamaño 16 (tamaño de los datos de entrada del modulo FFT).1 Introducción Llegado a este punto podemos llevar a cabo la implementación de un modulador OFDM.4. se completa con el esquema de conexiones entre bloques (4. por lo que dejamos para el capítulo 5 el estudio de cómo implementarlo.3.4) y con las simulaciones (4. De forma que obtengamos un bloque sintetizable que convierta los bits de información en símbolos OFDM. Para evitar este problema. 55 .2.3. Como vimos en el capítulo de teoría. se diseña la transmisión de los datos. en el índice oportuno. se calculan los símbolos OFDM a partir de los bits de información a la entrada del modulador. A) Cálculo de símbolos OFDM El primer inconveniente que nos encontramos es la descompensación de tiempos entre el bloque de bit2simb y la carga del módulo FFT. se introducen en el módulo bit2simb que va calculando y poniendo a la salida los símbolos. Una vez solucionado este inconveniente.2 vemos en detalle los problemas de ensamblar los bloques del punto 4. El modulador. el módulo bit2simb recibe un bit.3. con el diagrama de estados (4. con lo que los símbolos se obtienen cada 2 ciclos de reloj en una constelación 4-QAM.3 SISTEMA OFDM COMPLETO 4.5).1. La explicación del funcionamiento del bloque modulador.3. introduciendo además los preámbulos y los prefijos cíclicos. 4.1. hasta que reciba una señal de que están llegando bits. En la primera. Según vayan llegando los bits. controlará que según van saliendo los símbolos. vemos el comienzo del comportamiento del sistema.1 Modulador OFDM 4. éstos se almacenen en las memorias RAM. Estas operaciones las llevan a cabo módulos diferentes en un dispositivo SFF SDR.3.3. En el segundo. el modulador debe de permanecer en reposo.1.1.2 y se explican las decisiones tomadas más relevantes a la hora de llevar a cabo la implementación. para que el sistema modulador sea completo faltaría llevar a cabo una conversión digital-analógica y una modulación en paso banda para la transmisión. Esto se debe a que por cada ciclo de reloj.3).
para ello seguirá los pasos descritos en el diseño del módulo FFT (4. 56 .3. va leyendo los datos almacenados en las memorias RAM. se ha podido comprobar que en la conversión no se perdía información. El funcionamiento paso a paso del modulador lo vemos en el punto 4. 4. que los datos de salida de la IFFT están en el orden inverso. Pero además añadimos una entrada y una salida para llevar a cabo la sincronización del envío de bits.Cuando hayamos calculado N símbolos. Cuando termina de enviar todos. reinicia variables y vuelve al estado de Esperando_bits para comenzar con otra trama. Este bloque visto desde fuera. Ya que además. A continuación. y a continuación. las señales en fase y cuadratura.3). el símbolo OFDM.3 Conexionado de bloques Siguiendo estas pautas. llevamos a cabo el diseño del bloque modulador. la entrada para los bits de información. B) Transmisión de los símbolos OFDM Una vez tenga almacenados los 100 símbolos OFDM calculados. lo almacenará para posteriormente transmitirlos todos seguidos en una trama. Por lo que cada vez que el modulador calcule un símbolo OFDM. sin embargo en este punto se ha utilizado un tamaño de palabra igual al de entrada (16 bits) tanto para probar el modulador con el demodulador. primero lee los últimos 8 datos (N/64) para transmitir el prefijo cíclico. el uso de las memorias para transmitirlos en orden. el modulador configurará la FFT de forma que calcule la IFFT de los datos de la RAM.2. transmite los preámbulos calculados en el punto 3. ya que como siempre con los mismos se almacena como una constante. los datos de salida del bloque IFFT son de 27 bits.1. En la primera. el sistema ya puede transmitirlos todos. En cuanto al tamaño. El transmisor pasa por tres fases. Como es periódico con almacenar 16 muestras es suficiente. y como salida. La salida ready indica que el bloque está listo para recibir bits y la entrada Rx_bits es una entrada lógica que se activa a la vez que se introducen bits en el modulador.2. de forma que.3. sólo necesita. Necesitamos por tanto una memoria RAM que almacene hasta 6400 valores. Hay que notar. para lo que necesitaremos un bus de dirección de memoria de 13 bits (213=8192>6400). por lo que aprovechamos a su vez. En este punto nos encontramos con el mismo inconveniente que en la transformación de bits a símbolos. en cada nuevo símbolo a transmitir.4. Los preámbulos cortos no se calculan cada vez. el sistema de control del modulador.5 y que servirán para la sincronización en el receptor. además de las entradas de reloj (clk) y reset.1. ya que queremos hacer un modulador que calcule hasta 100 símbolos OFDM para que sean transmitidos a la vez.1.
Figura 4.27 una representación del modulador. La salida de esta primera memoria. Tanto en esta memoria como en la de los símbolos OFDM utilizamos una memoria para los símbolos reales y otra para los imaginarios. en la que añadimos también la señal Tipo_QAM para una futura ampliación. se conecta directamente a la entrada de modulo_ifft. irá conectada directamente a la entrada del bloque bits2simb que cada dos periodos de reloj que está recibiendo bits.Vemos en la figura 4. 8. 16 ó 64 QAM • Señales de salida: ready: indica que se están poniendo datos a la salida salida_re: símbolo real salida_im: símbolo imaginario A partir de la “caja negra” del modulador.2. podemos llevar a cabo la interconexión entre los bloques del punto 4. • Señales de entrada: CLK: reloj del módulo Reset: señal de reset activa a nivel alto Bits: bits de entrada Rx_bits: señal de control Tipo_QAM: 4. En primer lugar. la entrada bits del modulador.27: Bloque modulador. 57 . Estos símbolos se almacenan directamente en las memorias RAM debido a la descompensación temporal entre la salida de bits2simb y la entrada de modulo_ifft. pone a la salida el símbolo real e imaginario asociado a la constelación. y la salida de este modulo se conecta directamente a la entrada de las memorias RAM de los símbolos OFDM donde se almacenan tantos símbolos OFDM como se quieran transmitir en una trama. ya que la salida de algunos de estos bloques serán la entrada de los otros.
Figura 4.En la figura 4. las entradas y salidas del modulador. especificando la salida utilizada en cada estado.28 vemos el esquema del conexionado interno del bloque modulador. Todos los bloques comparten el mismo reloj. poniendo las salidas a cero mientras se estén calculando símbolos y utilizando el valor almacenado de los preámbulos en una constante para el envío de los mismos. Para simplificar el esquema sólo se representan las conexiones entre bloques y. Esto se debe a que sólo pondremos a la salida del bloque los símbolos OFDM calculados cuando corresponda. El resto de señales están controladas por la lógica de control del bloque modulador (señales en azul en el esquema). 58 .28: Conexionado del modulador Cabe destacar que la señal de reset de bits2simb también está controlada por la lógica de control ya que entre el cálculo de un símbolo OFDM y otro se hace un reset para asegurarnos que no se ha quedado con información del símbolo anterior. representamos en la figura 4. Esta síntesis está llevada a cabo indirectamente.29 la elección de la salida del modulador mediante un multiplexor en función del estado indicado en la señal mod_estado. Por último.
1. que se usa además para indicar la posición de memoria del símbolo de la constelación. En este estado.Figura 4.29: Elección de salidas en el modulador 4. y el contador ‘Nofdm’ para el número de símbolo en la trama. Para indicar que está listo a la fuente exterior que envía la información. ya que necesitamos esperar a que lleguen dos bits al bloque bits2simb para obtener un símbolo.14) y almacena los símbolos de la constelación en la memoria RAM memoriaRAMsimb. en el esquema de la figura 4. Para simplificar su comprensión. Cuando termina. En el estado de Carga_IFFT se configura el modulo_ifft como se explicó en el punto 4. El contador ‘i’ se utiliza para los N datos de un símbolo OFDM. el modulador entra en el estado de Inicio. como indicador de que se ha terminado el cálculo de la IFFT y se va a comenzar a poner los datos a la salida. en el estado Rx_bits. usándose de forma creciente o decreciente según convenga.1. activa la señal mod_ready. 59 . Cuando se terminan de cargar los datos se cambia al estado Calculando_IFFT que espera la activación de la señal ifft_datos_out. Estos contadores se modifican dentro de cada estado según las operaciones que realiza cada uno.3. El resto de operaciones que se llevan a cabo dentro de cada estado se explica de manera general a continuación. se detecta cuando hemos almacenado N símbolos. los asocia a la constelación 4-QAM (figura 4.3.30 se representan sólo las transiciones entre los estados y los contadores que producen un cambio de estado. por lo que pasa al estado Almacena_Simb_OFDM que se encargará de almacenarlos.2. Utilizando un contador. según recibe los bits. representamos el diagrama de estados del modulador. donde inicializa todas las señales internas y salidas. En ese momento se pasa al estado de Carga_IFFT. entra dos veces en estado.4 Máquina de Estados Tras haber analizado el diseño del modulador y haber hecho un esquema con las señales necesarias. pasa a esperar la recepción de los bits a transmitir. Para cada símbolo almacenado. En primer lugar. y se cargan los datos en dicho módulo leyéndolos de la memoria RAM.
Inicio Rx_Bits No rx_bits=1? Fin No Sí Nofdm=N_OFDM? Sí i=N? Sí Carga_IFFT Sí i=N? Sí No i=0? No No Calculando_IFFT No iff_datos_out=1? Tx_OFDM Sí i=0? No Sí Tx_PC Sí i=N? Almacena_Simb_OFDM i=N? Sí No No Tx_Preambulos Sí No Nofdm=N_OFDM? Figura 4.30: Diagrama de estados del modulador 60 .
pasa al estado Fin que reinicia todos los contadores. comienza a transmitir los símbolos OFDM leyéndolos de la memoria RAM OFDM. 61 . Este estado lleva dos contadores.3. donde se queda a la espera de recibir nueva información que enviar y así reanudar de nuevo todo el proceso. Después. 4. uno para saber la posición en la trama del símbolo calculado (Nofdm) y otro para indicar la dirección de memoria de los N datos de un símbolo OFDM. Cuando se han calculado los N_OFDM símbolos que se transmiten en una trama. y así sucesivamente con los N_OFDM símbolos almacenados. Con el diseño llevado a cabo pasamos a probar su funcionamiento. implementamos en código VHDL el modulador y simulamos en Modelsim su comportamiento. • Datos de las simulaciones: Tamaño de trama de 100 símbolos OFDM N=64 PC: N/8 Sincronización mediante “short preamble” Frecuencia de trabajo 50 MHz Una secuencia de 128 bits En primer lugar el bloque de pruebas hace un reset para asegurarse de que se inicia correctamente el modulador. que vemos paso a paso.1.En Almacena_Simb_OFDM se escribe el símbolo OFDM calculado en la memoria RAM de símbolos OFDM (de tamaño N * N_OFDM). A continuación del prefijo cíclico. El primer estado por el que pasa es el de TX_Preambulos donde se transmiten los preámbulos cortos a modo de cabecera de sincronización de la trama. creando un banco de pruebas que posteriormente utilizaremos también para el demodulador en el punto 4.5 Simulaciones Llevando a cabo las especificaciones explicadas en los puntos anteriores. primero transmite el prefijo cíclico en el estado TX_PC transmitiendo las últimas 8 muestras del símbolo. transmite el símbolo. Cada vez que almacena un símbolo OFDM.2. Para hacerlo. vuelve al estado de RX_Bits. activando la señal de mod_ready para recibir más bits que codificar. De Fin pasa directamente a Inicio. el modulador comienza a transmitir los datos. comienza a enviarle los bits de información activando a la vez la señal rx_bits. Al terminar de transmitir los preámbulos. En caso contrario.31) como se inicia el modulador y como asocia los bits recibidos en mod_bits a los símbolos de la constelación 4-QAM en mod_re_symbol y mod_im_symbol y almacena los símbolos en la memoria RAM mediante la activación de la señal mod_ram_write. espera a que la señal de que el modulador está listo para recibir bits (mod_ready) se active. y en ese momento. Cuando envía el último. Vemos en el primer cronograma (figura 4. comprueba si es el último y en tal caso pasa a transmitir los datos.3. y de Inicio a Rx_bits.
coinciden.Figura 4.32 vemos como termina de almacenar los 64 símbolos de la constelación y pasa a cargarlos en el modulo_ifft activando la señal ram_read. Esta señal permanece activa toda la carga de datos.32: Fin de almacenamiento y carga de los símbolos de la constelación 62 .31: Inicio del modulador y almacenamiento de los símbolos de la constelación En la figura 4. ya que la temporización de la lectura de la RAM y de la carga en modulo_ifft. Figura 4.
el bloque modulo_ifft comienza a calcular la IFFT de los símbolos de la constelación.33: Fin de carga y comienzo del cálculo de IFFT.34: Almacenamiento del símbolo OFDM 63 . Figura 4. Figura 4. Cuando acaba se activa la señal ifft_datos_out y pasa al estado Almacena_Simb_OFDM donde espera a los datos calculados.34. como vemos en la figura 4.Cuando termina de cargar los datos. Según salen se van almacenando en la otra memoria RAM usada para los símbolos OFDM.
En el cronograma de la figura 4. con lo que el último dato OFDM se almacena en la posición 6399.37: Inicio de almacenamiento de los símbolos de la constelación 64 .35 vemos el cálculo de dos símbolos y el comienzo de un tercero.36: -Fin de almacenamiento de los símbolos OFDM Con el almacenamiento del símbolo 100. Figura 4.35: Cálculo de varios símbolos OFDM Este proceso se repite hasta que alcanzamos los 100 símbolos OFDM. Figura 4. se termina el cálculo de los símbolos OFDM y comienza la transmisión de datos.Este proceso se repite para los 100 símbolos contenidos en una trama. Figura 4.
2.5. mediante Modelsim. Figura 4.38: Transmisión del preámbulo. 65 . Figura 4. Fin de preámbulos e inicio de símbolos OFDM. Tras los preámbulos se comienza a enviar los símbolos OFDM. Para representarlas de forma que se parezcan a las señales de transmisión. interpolamos la señal de forma lineal y conseguimos el efecto de una señal analógica. conocida como preámbulo corto.Lo primero que se transmite es la secuencia calculada en el punto 4.2.39: Transmisión.
Cada símbolo OFDM se transmite con su prefijo cíclico, como vemos marcado en la figura 4.40. Este proceso se repite para los 100 símbolos OFDM.
Figura 4.40: Símbolos OFDM con PC.
En la figura 4.41 vemos una visión completa de la trama OFDM enviada.
Figura 4.41: Trama OFDM completa.
4.3.2 Demodulador OFDM
4.3.2.1 Introducción
Una vez montado y probado el bloque modulador, pasamos a utilizar los bloques necesarios del capítulo 4.2 para llevar a cabo la implementación de un bloque demodulador OFDM. Con el demodulador hecho, lo probaremos conectándolo a la salida del bloque modulador, de forma que podamos comprobar la información recibida con la que se envió. Al igual que nos ha ocurrido con el modulador, el sistema receptor OFDM se completaría con un bloque que antes de la entrada a nuestro demodulador, separe la señal analógica modulada en una señal en fase y otra en cuadratura muestreadas. Por tanto, en este capítulo, nos centraremos en el diseño a partir de estas dos señales para recuperar los bits de información. Seguiremos la misma estructura que en el punto 4.3.1 (Modulador). Así, en el punto 4.3.2.2 veremos la explicación de las decisiones tomadas en el diseño del demodulador y en los puntos siguientes, profundizaremos en su funcionamiento con la explicación del esquema del conexionado de bloques (4.3.2.3), con el diagrama de estados (4.3.2.4) y con las simulaciones (4.3.2.5).
4.3.2.2 Diseño
El objetivo del bloque, es obtener de la manera más eficiente posible, los bits de información que fueron enviados. El punto de partida que tomamos en este apartado es la recepción de dos señales (fase y cuadratura) y muestreadas a la frecuencia de trabajo de la FPGA. Estas operaciones las realizan los otros módulos del dispositivo SFF SDR que no son la FPGA, el módulo de conversión de datos y el módulo de RF, como veremos en el capítulo 5. A) Sincronización y almacenamiento En primer lugar, tenemos que tener en cuenta a la hora de escoger el tamaño de palabra de las señales de entrada del demodulador, que estará limitada por el bloque modulo_fft a 16 bits. Para agilizar la sincronización, ésta se lleva a cabo mediante una función VHDL que lleve a cabo el algoritmo de sincronización (3.11) desarrollado en el punto 4.2.5, evitando así crear un que conectar a la recepción. Por tanto, el primer bloque del demodulador será la memoria RAM que estará controlado por el control del demodulador, y que almacenará los símbolos OFDM en el momento indicado por la sincronización.
Como recibiremos una trama de hasta 100 símbolos OFDM con sus prefijos cíclicos, tendremos que almacenar sólo la información de los símbolos OFDM, desechando los prefijos cíclicos. Por tanto, antes de pasar por el bloque FFT, el demodulador irá almacenando todos los símbolos de la trama y para ello, utiliza dos bloques de memoria RAM, una para los símbolos reales y otra para los imaginarios, donde almacenaremos hasta N*100, es decir, hasta 6400 datos. B) Cálculo de FFT y obtención de bits Una vez almacenados los símbolos OFDM reales e imaginarios, la demodulación llevada a cabo por la FFT es inmediata, y simplemente bastará con cargar los datos en el módulo FFT. Como ya ocurrió en el modulador, el bloque que calcula la FFT, saca el resultado de invertido, por lo que aprovecharemos que tenemos la información almacenada, para cargarla invertida, y obtener la secuencia de bits en el orden en que se enviaron al modulador. La salida del bloque que calcula la FFT se conectará al bloque simb2bits, obteniendo de manera directa los bits decodificados. Como ya comentamos en la introducción, utilizaremos el bloque modulador para generar las señales en fase y cuadratura y así poder comprobar directamente que los bits recibidos coinciden con los enviados.
4.3.2.3 Conexionado de bloques
En este punto pasamos a representar el conexionado interno entre bloques del demodulador. Para ello, primero vemos la “caja negra” que queremos del demodulador. La idea es tener un módulo que reciba las señales en fase y cuadratura y ponga a la salida los bits de información contenidos en los símbolos OFDM recibidos. En este caso no debe de haber sincronización externa para recibir la información como ocurría en el modulador, ya que el demodulador no puede saber en qué momento le llega la información, para lo que existe el algoritmo de sincronización interno. Sin embargo, si que interesa tener sincronización externa a la hora de sacar los bits de información de salida, ya que puede ser muy útil para que el sistema receptor gestione la información a tiempo real a nivel de aplicación. Por tanto, diseñamos el bloque demodulador, con las entradas típicas de reloj (clk) y reset, Tipo_QAM para una futura ampliación donde elegir la constelación y las señales de fase y cuadratura. Y a la salida con los bits de información le añadimos otra lógica, para indicar que se están poniendo bits a la salida. Vemos en la figura 4.42 la representación de bloque demodulador.
CLK: reloj del módulo Reset: señal de reset activa a nivel alto entrada_re: parte real de la señal de entrada entrada_im: parte compleja de la señal de entrada Tipo_QAM: 4, 8, 16 ó 64 QAM
Figura 4.42: Bloque demodulador. • Señales de salida:
out_datos: indica que se están poniendo datos a la salida bits_out: bits
A partir de las entradas y salidas, llevamos la interconexión de los bloques que compondrá el demodulador. En primer lugar, necesitamos almacenar los símbolos OFDM que se reciben a través del receptor, por lo que la entrada estará directamente conectada a una memoria RAM para los símbolos OFDM, y la lógica de control se encargará de no almacenar el prefijo cíclico y de sincronizar la recepción. Cuando se hayan almacenado los símbolos de una trama completa, el sistema tiene que empezar a hacer la FFT cada N datos, por lo que la salida de la memoria RAM la conectamos al bloque modulo_fft, y el control se encargará de sincronizar la carga de datos. Cuando termina de hacer la FFT, el bloque modulo_fft pone en la salida los datos calculados. Estos datos se conectan directamente al bloque simbolos2bits, que de forma combinacional pone a la salida del demodulador la decisión llevada a cabo sobre los símbolos. Representamos en la figura 4.43 las conexiones entre los bloques internos del demodulador (en azul las señales del demodulador). Las entradas y salidas de los bloques sin conectar, están conectadas a la lógica de control del demodulador.
Figura 4.43: Conexionado del demodulador
4.2.3.4 Máquina de estados
Partiendo de las ideas explicadas en el diseño, y junto con el conexionado de bloques del punto anterior realizamos el diagrama de estados de la lógica de control del demodulador. En el esquema de la figura 4.44 representamos las transiciones entre estados, explicando en este punto, las acciones llevadas a cabo en cada estado. Utilizamos el contador ‘i’ de manera similar a como se usó en el modulador, pero en este caso, usamos el contador rx_cnt para la cuenta de los N*N_OFDM datos de los símbolos OFDM en lugar de utilizar dos contadores, ya que el valor de este contador, nos es muy útil para la utilizar la dirección de acceso a memoria. Al arrancar, el demodulador comienza en el estado Inicio, en el que se inicializan las variables y salidas. Y pasa directamente a Sincronización, que se encarga de operar los valores de las señales de entrada para detectar la secuencia corta de entrenamiento que encabeza la trama. Cuando el resultado de este algoritmo (Mn) es mayor de 0.9 (900 en la implementación ya que está multiplicado por 1000), detecta la secuencia y pasa a Espera_simbolos, que espera a que comiencen a llegar los símbolos OFDM. El valor 129 viene de que el algoritmo de sincronización detecta la muestra 32, y los preámbulos tienen una longitud de 161 muestras (161-32=129). En este punto entra en un bucle que dura el número de símbolos de la trama OFDM y en el que pasa continuamente por los estados Quita_PC y Almacena. En este primer estado se desechan los datos, ya que pertenecen al prefijo cíclico, y en el segundo se almacenan de forma continua en la memoria RAM del demodulador, de tamaño N*N_OFDM. Cuando se terminan de recibir los datos, se arranca en el estado Inicia_FFT el bloque modulo_fft y se espera a que esté listo para cargar los datos de N en N, en Carga_FFT. Cuando se terminan de cargar los datos, se espera la salida de la FFT en Calculando_FFT. Al terminar, el bloque modulo_fft saca los resultados que, según van saliendo, pasan por el bloque simbolos2bits que lleva a cabo la decisión sobre la constelación 4-QAM, y pone los bits a la salida en grupos de dos indicándolo mediante la señal datos_out. Una vez que se acaban de salir los datos obtenidos de la FFT, lo que se detecta con la señal xk_index, se comprueba si se ha acabado de decidir sobre todos los datos recibidos. Si es así, se pasa al estado Fin que reinicia el demodulador. En caso contrario, se vuelve a Inicia_FFT para volver a hacer la FFT y la decisión de otros N datos del símbolo OFDM.
44: Diagrama de estados del demodulador 71 .Inicio Sincronizacion Mn>900? Fin No rx_cnt=N*N_OFDM? Sí xk_index=0? Espera_simbolos i<129? No No Obteniendo_bits Sí iff_datos_out=1? Sí Quita_PC i=N/8-1? No No Calculando_FFT Sí i=N-1? Sí Almacena i=N? Sí No rx_cnt=N*N_OFDM? No No Carga FFT Sí Inicia_FFT Figura 4.
etc) también los conoce el demodulador. quedando de la siguiente forma: Figura 4. utilizamos un bloque de pruebas que conecta la salida del modulador a la entrada del demodulador. tras iniciarse el demodulador pasa al estado de sincronización donde ejecuta el algoritmo de sincronización con las señales de entrada. 72 . hasta la muestra 32.46: Sincronización del demodulador. En primer lugar. Figura 4. En el cronograma de la figura 4. Los datos de las simulaciones que usa el modulador (N=64. para poder comprobar que coinciden con los introducidos por tb_bits(i). las salidas del demodulador se conectan a un módulo VHDL que simplemente escribe los datos que salen en un fichero.4.46 vemos como el valor Mn va aumentando. en el que tiene un valor superior a 900. N_OFDM=100.3.5 Simulaciones Para llevar a cabo la simulación.2. por lo que pasa al estado de Espera_simbolos.45: Diagrama del programa de pruebas modem En el código de pruebas de la simulación.
48: Almacenamiento de varios símbolos OFDM Cuando se han almacenado N*N_OFDM datos (en este caso 6400). Figura 4. 73 .En el siguiente cronograma vemos como la recibir la señal y detectar el comienzo de los símbolos OFDM. el demodulador comienza a calcular la FFT en bloques de N datos. Figura 4.48 podemos ver como se repite el proceso. activándose la señal dem_ram_write sólo en los periodos de Almacena.47: Comienzo del almacenamiento de símbolos OFDM. el demodulador comienza a almacenar la información recibida quitando el PC. Esta operación se repite tantas veces como símbolos OFDM hay en la trama. En la figura 4.
que pone los bits a la salida.49: Fin de Almacena y comienzo de Inicia_FFT La salida del bloque modulo_fft está directamente conectada al decisor.50: Obtención de la primera secuencia de bits 74 .50 y 4.51 vemos como obtenemos en el mismo orden la secuencia de bits que teníamos en el modulador. Figura 4. En las figura 4.Figura 4.
52 vemos la obtención de los bits de los cuatro primeros símbolos Figura 4. la salida del demodulador dem_out_datos vuelve a valer 0. En ese momento. vuelve a Inicia_FFT para continuar con el proceso.Cuando termina de obtener los bits del primer símbolo OFDM. Figura 4.51: Fin del primer símbolo e inicio del segundo OFDM.52: Fin del primer símbolo e inicio del segundo 75 . En la figura 4.
76 .En el último cronograma.54 se representan los bits enviados y recibidos del primer símbolo OFDM. En la figura 4. Y finalmente en la parte inferior observamos el proceso completo del demodulador. mostramos mediante MATLAB la secuencia de bits enviada y la obtenida en el un fichero por el programa de la simulación.53: Proceso completo del demodulador Para asegurarnos de que la información recibida se corresponde con la codificada en el modulador. podemos ver el proceso completo del modulador y el demodulador. Figura 4. En la parte intermedia vemos la trama enviada y recibida. En la parte superior se encuentra las señales que ve el bloque de pruebas.
6 0.2 0.9 0.3 0.5 0.1 0 0 20 40 60 80 100 120 140 Figura 4.4 0.54: Secuencia de bits enviados y recibidos 77 .7 0.8 0.1 Bits a la entrada y salida VHDL Entrada Salida 0.
Virtex-4 modelo XC4VSX35). Una vez hecha la implementación. además del desarrollo VHDL. utilizando las interfaces de las librerías y sintetizaremos y programaremos la FPGA con dicho desarrollo.1. y consta de varias fases que veremos en el punto 5. desarrollaremos un módulo transmisor que genere una señal OFDM.1. funcionen a nivel hardware en dicho dispositivo. En el presente proyecto. el usuario obtiene las carpetas de la tabla 5.1 INTRODUCCIÓN El objetivo principal establecido al comienzo de este proyecto era llegar a obtener resultados a nivel de hardware de una implementación en el dispositivo SFF SDR comentado en el punto 2.3. 5.1 [5] con las librerías necesarias para implementar un programa VHDL. en las que. Todo el desarrollo de éste punto está basado en los manuales del fabricante [5-12] y [32-34]. se ha implementado un transmisor para comprobar el correcto funcionamiento del modulador OFDM desarrollado en el punto 4.1.1 Librerías A) Distribución Con la instalación de las utilidades proporcionadas por Lyrtech.2. obteniéndose resultados medibles de la señal OFDM transmitida. En este punto. En un dispositivo SFF SDR. 5.1 Integración Virtex-4 En primer lugar llevaremos a cabo la implementación del desarrollo VHDL. esta implementación se lleva a cabo en una FPGA Virtex-4 (en concreto. para lo que tendremos que utilizar las especificaciones dadas por el fabricante. 79 .2 INTEGRACIÓN EN EL DISPOSITIVO SFF SDR 5.2. En este capítulo veremos cómo conseguir que las simulaciones de nuestro sistema OFDM explicadas en el capítulo 4. veremos una breve descripción de las librerías proporcionadas por el fabricante para el desarrollo de programas en VHDL.3.5 IMPLEMENTACIÓN EN UN DISPOSITIVO SFF SDR 5. comentaremos los resultados obtenidos en el laboratorio de trabajo en el punto 5. hay que programar el módulo de conversión de datos y el módulo de radio-frecuencia.2.
Recursos Registros DCM BUFG RAMB16 Usados ±1696 1 5 3 Accesibles 15360 8 32 192 % de uso 11 12 15 1 Tabla 5. Código VHDL fuente. al cargar todas estas librerías en el proyecto desarrollado.ucf) por defecto. En este punto. se utilizan una parte de los recursos hardware de la FPGA. por lo que no nos veremos limitados en este sentido. Tabla 5. 80 .1: Librerías VHDL del dispositivo SFF SDR B) Recursos utilizados Al cargar estas librerías en el proyecto.2 sacada de [5]. Archivos Netlist precompilados para las interfaces comunes del dispositivo Archivo de constantes (.1 utilizados para llevar a cabo nuestra implementación. se implementan una serie de interfaces que permiten el desarrollo e integración del programa en el dispositivo SFF SDR.2: Distribución por defecto de los recursos C) Interfaces proporcionadas Desde el punto de vista del programador. Archivos Netlist precompilados y archivos VHDL para los cores de Xilinx utilizados por Lyrtech. pero como vemos en la tabla 5. simplemente revisaremos los módulos de la figura 5. apenas suponen un 15% de los recursos totales.Carpeta fpga\default\netlist\ fpga\default\src\ fpga\common\netlist\ fpga\common\src\ fpga_cores\Xilinx_comp\ Descripción Archivos Netlist precompilados para las interfaces por defecto del dispositivo. Mediante estas interfaces de entrada/salida podremos interactuar con los otros módulos del dispositivo.
• Custom logic: Interfaz donde desarrollar el código VHDL. No necesita ninguna otra señal de activación y la señal OFDM obtenida proviene de los bits de información almacenados en el módulo. 81 . llevamos a cabo un bloque. A) Diseño Con el fin de probar la implementación hardware de la manera más sencilla posible.1. • Dconv Input FIFO: Interfaz de entrada del modulo de conversión de datos. 5. En este punto.Figura 5. utilizando las señales de las interfaces necesarias. • Dconv Output FIFO: Interfaz de salida del modulo de conversión de datos. desarrollaremos el programa que queremos implementar y probar.2 Transmisor OFDM En el punto anterior hemos visto una visión general de las interfaces proporcionadas por las librerías del dispositivo.2.1: Módulos y librerías del dispositivo SFF SDR • Lista de Módulos utilizados • I/O ring: Interfaz superior de la FPGA. llamado transmisor. con la particularidad de que funciona simplemente con la entrada de un reloj. • FPGA top: Interfaz que engloba a los demás bloques inferiores.
3. mientras el modulador está listo (señal ready activa).4 vemos cómo queda la relación entre el transmisor y el modulador.El funcionamiento del bloque transmisor es muy simple y sólo se encargará de sincronizar la carga de bits en el modulador del punto 4.1. la transmisión de información. para que en la integración en la FPGA se pueda indicar mediante el encendido y apagado de los LEDs. 82 . rx_bits y ready están conectadas a la lógica de control del transmisor. Cuando el modulador comienza a transmitir datos. pasa al estado de “Transmión” y activa la señal de busy. Al terminar de transmitir comienza a cargar bits de nuevo.3. el sistema de control carga los bits de memoria activando las señal rx_bits del modulador. de manera que al terminar de enviar una trama. Figura 5. Las señales bits. en cuanto al diseño se ha añadido una señal de busy al bloque transmisor. Figura 5. Por último. En la figura 5. Primero resetea el modulador para asegurarse el reinicio del sistema y entra en el estado “Cargando”.3: Diagrama de estados del transmisor En la figura 5.2: Bloque transmisor B) Funcionamiento El funcionamiento del transmisor es el representado en el diagrama de la figura 5. Después.2 vemos una representación del bloque transmisor. vuelva a empezar y cargar nuevos bits que enviar.
Vemos en la figura 5. Figura 5.Figura 5.1. 83 .3 ya que a priori. el único requisito que limita el ancho de banda de la señal es el del filtro de entrada al módulo RF (65 MHz) y que cumplimos.5 el resultado de la simulación del bloque transmisor. Utilizaremos la señal del reloj principal de la FPGA.1 las dejaremos asignadas a su valor por defecto.2. que simplemente escoge una frecuencia de reloj e instancia el módulo transmisor. La decisión en la elección de la frecuencia de trabajo la tomaremos en el punto 5. i_FpgaClk_p.1. Como ya hemos comentado. El resto de interfaces de la figura 5.5: Transmisión de una trama de datos D) Relación con las interfaces SFF SDR Además de la instanciación del componente transmisor utilizaremos algunas de las señales que nos proporcionan las interfaces explicadas en el punto 5. el transmisor sólo necesita como entrada una señal de reloj que obtendremos de las señales de reloj de entrada a Custom_Logic.4: Conexiones transmisor-modulador C) Simulaciones Para probar el módulo transmisor implementamos un programa de pruebas. mediante un contador que nos divida la frecuencia por un número entero.
Bus de salida al canal A (con signo) Bus de salida al canal B (con signo) Señal de escritura de la salida FIFO Tabla 5.3: Señales de entrada/salida del Custom_Logic utilizadas La elección de la frecuencia de reloj del DAC va estrechamente ligada a la configuración del módulo de conversión de datos.2.En la tabla 5. que genera el archivo programable en la FPGA. La señal o_DacWr_p la mantenemos siempre a nivel alto. el cual. Y la elección de la frecuencia del reloj la realizaremos en el punto 5.3.3 Síntesis y programación Una vez llegados a este punto.1. podemos sintetizar y programar el código VHDL para obtener un archivo bit programable en una FPGA Virtex-4.5 MHz) Reloj de entrada del modulo de conversión de datos (Máximo 125 MHz). Nombre del puerto i_FpgaClk_p o_ClkCstm2Dac_p ov16_DacDataChA_p ov16_DacDataChB_p o_DacWr_p Dirección Entrada Salida Salida Salida Salida Descripción Reloj principal de la FPGA (37. también se hace mediante una herramienta del propio Xilinx ISE: BitGen. 84 . 5.2.3 podemos ver las señales de entrada y salida del bloque Custom_Logic utilizadas. para que la salida del transmisor esté continuamente entrando en el DAC. La síntesis de todos los módulos y librerías la lleva a cabo el programa Xilinx ISE mediante la herramienta XST (Xilinx Synthesis Tools). Mediante esta herramienta de síntesis se genera a partir de código VHDL una netlist (archivo que describe la conectividad de un diseño electrónico) en tres etapas: Análisis. Compilación y Mapeo. se programa a través de la API de Lyrtech a través del Code Composer Studio como veremos en el punto 5. en este apartado nos limitaremos a indicar que deberemos escoger una frecuencia de trabajo para el DAC acorde a la configuración elegida y que no sobrepase los 125 MHz como vemos en la tabla 5. Las dos señales ov16_DacDataChA_p y ov16_DacDataChB_p las conectamos a la salida real y compleja del transmisor amplificándolas multiplicando por una constante.2. Por lo tanto. La creación del archivo bit.3.
vemos como en general. lo que beneficiará al comportamiento y rapidez del sistema. de donde podemos sacar una serie de apreciaciones: Todos los registros utilizados contienen un comportamiento lógico La estructura de datos (LUT) está ocupada al 22% La mayor utilización se encuentra en los bloques de entrada salida (IOB) y llega al 47% En resumen.Figura 5. con lo que la utilización se ha conseguido de una manera eficiente. se han empleado menos de la mitad de los recursos disponibles.6 podemos observar una captura de pantalla con los resultados obtenidos en la sintetización llevada a cabo.6: Señales de salida del Custom_Logic utilizadas En la figura 5. 85 .
el fabricante proporciona una API [32] con los métodos necesarios. necesita la llamada a tres métodos: conv_mod_InitPrologue(). Si no utilizamos ninguno de los métodos.h”. lo que nos resultará bastante útil en las pruebas realizadas (5. En la API se suministran a su vez varios métodos para configurar el reloj del DAC.2 Configuración de los módulos de conversión de datos y de radio-frecuencia La configuración de los módulos de conversión de datos y de radio-frecuencia se lleva a cabo programando el DSP como ya se explicó en el punto 2. sólo tendremos que llamar a los métodos conv_mod_enableDAC() y conv_mod_SetDualChanDACMode(). para configurar el DAC. La inicialización del módulo de conversión de datos. 86 .h” y “ConversionModule.3).2. el DAC utilizará su máxima frecuencia de trabajo (125 MHz). Para ello. dejando que el módulo de RF module las señales en fase y cuadratura a la banda por defecto. En nuestro caso. en cambio. En este punto por tanto. y se puede usar una corrección sin(x)/x en la interpolación. conv_mod_init() y conv_mod_InitEpilogue(). “FPGA. hacemos una breve descripción de los métodos de la API utilizados para configurar el DAC del dispositivo SFF SDR.5. hay que inicializar la FPGA mediante los métodos INIT_Chip() y FPGA_Init(). Una vez hecho esto. x4 y x8. x2.1. Por último notar que en el archivo C donde hemos utilizado estos métodos. generamos un archivo out que se carga en el DSP y configura los módulos. En primer lugar. tendremos que incluir las librerías del dispostivo “davincidef. Las posibles interpolaciones son x1. El primero activa el DAC del módulo de conversión de datos y el segundo configura que las dos entradas se interpolen de forma independiente.h”. sólo programaremos el DAC del módulo de conversión de datos. Utilizando el entorno de desarrollo CCS.
87 . 5.1 Programa de pruebas Cargamos los ficheros bit y out en el dispositivo con las siguientes características: Frecuencia de la señal 9. Utilizando conectores SMA como vemos en el entorno de trabajo del laboratorio de la figura 5. teniendo en cuenta que a la salida del conversor de datos tenemos las señales de fase y cuadratura separadas. Frecuencia de trabajo del DAC 125 MHz. vemos unas características de decisiones tomadas en el programa implementado (5.3.7. Figura 5. y a la salida del módulo RF tenemos la señal OFDM modulada en banda.3. Reduciendo a cuatro veces más lenta esta frecuencia y junto con la interpolación x8 se han obtenido unos buenos resultados.7: Entorno de trabajo en el laboratorio En primer lugar. y en los puntos 5.3 vemos los resultados obtenidos. Interpolacion x8 Banda de radio-frecuencia: 543 MHz La decisión de la frecuencia de trabajo viene dada por el hecho de querer reducir la frecuencia principal del reloj de la FPGA.375 MHz (Reloj FPGA dividido por cuatro).1).3.2 y 5. podemos ver la salida del conversor de datos y del módulo de RF en el osciloscopio.3 RESULTADOS OSCILOSCOPIO En este punto pasamos a mostrar y analizar los resultados obtenidos en el laboratorio.5.3.
2 Salida del módulo de conversión de datos En primer lugar observamos la salida del canal A del conversor de datos que se corresponde con la parte de la señal OFDM real. Figura 5.9 vemos una de esas tramas.3.8: Varias tramas OFDM a la salida del conversor de datos Figura 5.5. Los resultados del otro canal. por lo que evitamos mostrarlos dos veces. son similares.9: Trama OFDM a la salida del conversor de datos 88 . En la figura 5.8 vemos las tramas OFDM que se envían y en la figura 5.
375 MHz Al igual que ocurría en las simulaciones. Figura 5. coinciden con la simulación del transmisor hecha a frecuencia 9.11: Trama OFDM a la salida del conversor de datos ampliada 89 . lo que nos ayuda a identificar ambas partes en la señal. tanto los tiempos entre tramas.10. de la figura 5.10: Tiempos en la simulación del transmisor a 9. Figura 5.375 MHz. la amplitud de los preámbulos es menor que la de los símbolos OFDM.Vemos como. como la duración de las mismas.
para comprobar como mejora la señal según aumentamos en valor de la interpolación.2.2. Figura 5.Si en lugar de interpolación x8. vemos como la frecuencia de trabajo es de 9. los cuatro tipos de interpolaciones comentadas en el punto 5. Figura 5.13: Preámbulos con diferentes interpolaciones 90 . mirando los preámbulos.375 MHz Comparamos.375 MHz. no interpolamos (interpolación x1).12: Frecuencia de datos a 9.
14 que obtuvimos en el capítulo de teoría. Si superponemos la salida de dicha interpolación.15: FFT de la señal OFDM real (canal A) 91 . observamos como tenemos el espectro de una señal OFDM con réplicas en 125 MHz (cursor B). vemos como coinciden. Figura 5. debido a la frecuencia de trabajo del módulo de conversión de datos. Figura 5.14: Superposición de interpolación x8 en los preámbulos Si miramos la FFT de la señal que obtenemos en el canal A (señal amarilla en la figura 5.15). sobre la figura 5.Vemos como la interpolación x8 es la que mejor obtiene una señal analógica.
3. pero con una amplitud considerablemente menor. Figura 5.17 podemos ver como tenemos una señal modulada en banda. proveniente de los lóbulos secundarios.Aumentando la resolución de la FFT. conectamos la salida del módulo de radio frecuencia al osciloscopio. Y aumentando la resolución en las figuras 5. de ancho de banda de 7. vemos en la figura 5. 92 .19 observamos como la frecuencia de la banda de transmisión es de 543 MHz.3 Salida del módulo de radio-frecuencia Para poder visualizar la salida de la señal modulada en banda.16: BW de Fs/2 en la FFT de la señal OFDM real (canal A) 5. Esta frecuencia la selecciona el módulo RF por defecto. También podemos observar un segundo escalón.8 MHz).18 y 5.7 MHz que es Fs/2. En la figura 5.16 un lóbulo principal de espectro plano de ancho 4.8 MHz que permanece debido a al ancho de banda del filtro interpolador (125 MHz/8/2=7.
17: Señal OFDM modulada en RF I Figura 5.Figura 5.18: Señal OFDM modulada en RF II 93 .
20: FFT de la señal OFDM modulada en RF (543 MHz) 94 . Figura 5.19: Señal OFDM modulada en RF III (543 MHz) Representando la FFT (señal amarilla) en un amplio rango de frecuencias.Figura 5. vemos como el lóbulo principal está en la banda de RF.
2.21: BW de la señal OFDM modulada en RF I Figura 5.2. vemos como la FFT de la señal RF es un espectro plano de ancho de banda 9. Figura 5.22: BW de la señal OFDM modulada en RF II 95 .Delimitando el ancho del lóbulo principal (figura 5.22). el ancho de banda de la señal transmitida es igual a la frecuencia de trabajo del transmisor. Este valor coincide con lo que vimos en el apartado de teoría 3. es decir.375 MHz.21) y ampliando la resolución del espectro (figura 5.
un ajuste mayor del BW suponía comenzar a perder información en la señal analógica. se considera que los resultados obtenidos. debido a las características del DAC. que deja pasar parte de los lóbulos secundarios. Por tanto. Los resultados obtenidos a la salida del “módulo de conversión de datos” concuerdan. en fase y cuadratura. perdemos una cierta eficiencia de ancho de banda debida al filtro interpolador.4 ANÁLISIS DE RESULTADOS Analizando los resultados obtenidos en el punto anterior podemos sacar una serie de conclusiones sobre las cualidades de la señal transmitida. La conversión digital-analógica mantiene las características de la señal digital obtenida de la modulación. Respecto al espectro de transmisión. con el esquema básico de un modulador en un sistema de comunicaciones OFDM. • • • 96 .5. Sin embargo. modulada en una banda de RF. son los que han proporcionado un mejor comportamiento. que pasamos a enumerar: • Se ha conseguido configurar y programar el dispositivo SFF SDR obteniéndose una señal de transmisión.
por lo que ha habido que gestionar la renovación de las licencias. ha sido necesario llevar a cabo una familiarización con las herramientas provistas por el fabricante. 98 . Las licencias que se tenían de los programas Xilinx ISE o Code Composer Studio. suponía el desconocimiento a priori de los métodos y procedimientos necesarios. Además. los problemas encontrados para la consecución de los mismos.1. Así como se revisaron las características principales del lenguaje de programación VHDL. en la instalación del entorno de desarrollo del código VHDL se encontró algún problema en la compilación de librerías que permitieran la simulación del código. 6. En esta fase se instalaron los programas necesarios para configurar el dispositivo y cargar los ficheros.1 Familiarización con el entorno de trabajo A) Descripción general Uno de los objetivos del presente proyecto era llevar a cabo la implementación en un dispositivo SFF SDR. y las soluciones y decisiones tomadas.6 HISTORIA DEL PROYECTO El desarrollo del presente proyecto se ha realizado en el periodo de tiempo comprendido entre Septiembre de 2009 a Septiembre de 2010. lo que ha supuesto una complicación a la hora de buscar información complementaria a los manuales del fabricante. Durante el año de trabajo. pertenecían a versiones de programas de hace unos años. Para lo cual. identificaremos los objetivos establecidos.1 FASES DEL PROYECTO 6. B) Problemas La instalación de los programas no resultó tan simple como cabría esperar. Por otro lado. ya que al ser la primera vez que se implementaba un sistema de comunicaciones en este dispositivo mediante el camino empleado. Esta fase se ha alargado a prácticamente la totalidad de la duración del proyecto. el proyecto se ha desarrollado en diferentes fases que se describen en este capítulo. los programas se necesitaban en las versiones que las librerías del dispositivo SFF SDR preveían. De cada fase.
etc. Por eso. En ella. También se consiguió instalar el software de simulación con lo que se facilitó el desarrollo del código en paralelo con la configuración del dispositivo SFF SDR. prefijos cíclicos. se consiguió que el software instalado detectara tanto el dispositivo como las librerías del mismo.2 Definición de requisitos A) Descripción general Partiendo de los objetivos del proyecto. es decir. Por lo que se pudo probar mediante la carga de los programas de prueba proporcionados por el fabricante.C) Resultados Una vez activadas las licencias. En esta parte también se han desarrollado en VHDL programas de pruebas que evaluaran el comportamiento de los bloques implementados mediante el uso de simulaciones. N símbolos OFDM. en esta fase se definieron los requisitos necesarios que el sistema de comunicaciones debía de cumplir. El desarrollo ha sido incremental. el objetivo primordial era la obtención de un resultado medible. Y la configuración y programación del dispositivo ha supuesto un gran esfuerzo debido a la complejidad del mismo y a la ausencia de soporte del fabricante. 6.1. 99 .1. A partir de ese momento. de conseguir transmitir una señal OFDM. 6. C) Resultados La consecuencia de este problema se refleja en que la mayor profundidad de conceptos se ha alcanzado en la parte de desarrollo y simulaciones del sistema completo. se fueron incorporando partes más complejas: sincronización.3 Implementación del sistema OFDM A) Descripción general Ésta ha sido la fase que más desarrollo ha tenido del proyecto. primero se implementó un modulador que transmitía un símbolo OFDM y luego el demodulador que obtenía los bits. es decir. ya que la parte de integración en el dispositivo SFF SDR ha supuesto un trabajo más técnico. se ha desarrollado el código VHDL que genera el sistema OFDM. B) Problemas La definición de requisitos se ha visto condicionada al hecho de que este proyecto suponga el comienzo de una línea de trabajo para futuras implementaciones. tanto en el modulador como en el demodulador.
la coordinación entre bloques. etc. provenía del encendido o apagado de los LEDs o de las mediciones tomadas en el laboratorio. y la integración del código VHDL desarrollado en las librerías del dispositivo. C) Resultados Para llevar a cabo la implementación se han valorado todas las opciones que proporciona el lenguaje VHDL (diagramas de estado. Asimismo. definición de funciones. B) Problemas Sin lugar a dudas. había que tener muy claro las señales de entrada y salida.4 Integración y configuración del dispositivo SFF SDR A) Descripción general En esta fase del desarrollo. el proceso se ha dificultado aún más debido a que el fabricante no proveía ninguna interfaz de depuración. El uso de las simulaciones ha permitido depurar el comportamiento de cada bloque individualmente. se han encontrado en el sincronismo. Para ello. se configuraron los módulos de conversión de datos y de radio-frecuencia mediante la programación del módulo DSP. 6. Además. que antes de implementar nada. Esto ha supuesto. etc.B) Problemas Los principales problemas en el desarrollo de los bloque que formaban cada parte del sistema (modulador y demodulador). se ha implementado el transmisor del sistema de comunicaciones en el dispositivo SFF SDR. la simplicidad del lenguaje VHDL ha supuesto un inconveniente a la hora de implementar operaciones de cierta complejidad como es el cálculo de la autocorrelación perteneciente a la sincronización entre transmisor y receptor. con lo que la única información disponible tras cargar una configuración. la no especificación de la estructura completa de las librerías VHDL y las conexiones entre las interfaces. ya que los sistemas desarrollados en VHDL tienen que estar preparados para actuar exactamente en el instante de tiempo necesario. aquella que proporciona una mayor simplicidad y claridad. así como.1. escogiéndose para cada problema concreto. las conexiones entre bloques y la temporización de cada bloque. 100 . consiguiéndose en todos los casos el funcionamiento deseado. IP cores.). ésta ha sido la fase más complicada de superar debido a la poca información de ciertos aspectos del dispositivo dados por el fabricante (como la escasa información de los métodos de la API para el DSP y su necesidad en el funcionamiento del sistema.).
ha resultado de gran utilidad en la captura de resultados. interpolación. la utilización del un osciloscopio como el “Infinium Oscilloscope” de Agilent.) se ha obtenido la mejor respuesta posible.1. Durante este tiempo se fue avanzando en los problemas y posibles soluciones a tomar para conseguir que el dispositivo funcionara. en esta fase se llevaron a cabo pruebas modificando ciertos parámetros del dispositivo. los resultados obtenidos cumplen las expectativas puestas en el dispositivo ya que configurando con diferentes parámetros (frecuencia de trabajo. 6. observando la respuesta del mismo mediante la instrumentación requerida en un laboratorio de comunicaciones. La obtención de estas posibles soluciones se buscaron tanto en foros especializados como dirigiéndose al fabricante.5 Pruebas y medición de resultados A) Descripción general Una vez configurado el dispositivo. se han dedicado casi exclusivamente a la configuración y la carga del programa en el dispositivo. 101 .C) Resultados A parte de que durante todo el tiempo del proyecto. etc. ya que hemos tenido que buscar un compromiso entre la calidad de la señal analógica y la eficiencia espectral de la misma. Además.6 Documentación A) Descripción general Esta fase consiste en la documentación del trabajo realizado y la realización de esta memoria. 6. C) Resultados Al final. no se ha dejado de aprender del entorno de desarrollo. aproximadamente los últimos 3 meses. B) Problemas El principal problema en esta parte ha sido una consecuencia de la configuración del módulo de conversión de datos. se consiguió medir la señal a la salida del dispositivo por lo que se pudieron comenzar a probar diferentes configuraciones para la fase de pruebas. Al final.1.
la viabilidad del camino tomado. ya que la gran parte del estudio y pruebas realizadas tendrán un aprovechamiento en los futuros proyectos. El hecho de que este proyecto sea el primero de otros ya en marcha. el haber profundizado en el dispositivo utilizado.6. ha supuesto una satisfacción haber podido aplicar conceptos de diferentes campos estudiados durante la carrera (electrónica analógica y digital. sistemas de transmisión. Además. sobre el mismo dispositivo. el presente proyecto. así como expectativa en las futuras. recompensa el tiempo empleado. me ha concedido la oportunidad de profundizar en una forma de modulación con una gran presencia en las comunicaciones de hoy en día. 102 . demostrando así. etc. En cuanto a experiencia personal. Por otro lado. como es OFDM.) en la consecución del proyecto.2 OPINIÓN PERSONAL La posibilidad de llevar a cabo un trabajo de implementación me ha permitido aumentar mis conocimientos de la familia de dispositivos con procesamiento digital de señales existente. me ha permitido lograr su correcto funcionamiento. comunicaciones digitales.
FPGA). El hecho de haber llevado a cabo la programación del sistema de comunicaciones en el lenguaje VHDL. se ha podido trabajar en la familiarización de equipos de altas prestaciones en un laboratorio de comunicaciones que han permitido obtener unas mediciones y resultados con una alta precisión y calidad de imagen. Respecto al desarrollo del sistema completo (modulador y demodulador). ADC/DAC. ha permitido una mejora en la utilización de las posibilidades ofrecidas por el módulo FPGA. el uso del lenguaje VHDL.7 CONCLUSIONES El trabajo desarrollado en el presente proyecto buscaba iniciar una línea de trabajo en la que poder profundizar en las mejoras de los sistemas de comunicaciones OFDM mediante la implementación de los mismos. Mediante el análisis de estos resultados hemos podido comprobar el funcionamiento de un sistema transmisor OFDM. Se han podido probar diferentes configuraciones hasta obtener unos resultados a la salida del dispositivo con un comportamiento muy similar al esperado teóricamente. En este aspecto. la misma información que había a la entrada del mismo. Esta mejora supone liberar una parte de la capacidad del dispositivo SFF SDR lo que puede ser utilizado en líneas futuras para incrementar las operaciones del sistema. 104 . se ha podido trabajar con el entorno de desarrollo centrado en la programación independiente de cada módulo del dispositivo SFF SDR. En este aspecto. mostraban una gran ineficiencia en la implementación usando MATLAB y Simulink. A su vez. posibles mejoras futuras en el sistema. Al mismo tiempo. en donde hemos podido analizar la transmisión de la señal en dos fases: con la señal separada en fase y cuadratura y con la señal modulada en banda RF. manuales y configuraciones de los módulos del dispositivo SFF SDR (DSP. y consiguiendo la coordinación entre los diferentes módulos. se ha demostrado mediante las simulaciones. mientras que las experiencias previas llevadas a cabo en el dispositivo. Además de la puesta en marcha de la parte de transmisión de un sistema de comunicaciones. obteniéndose a la salida del sistema. nos ha proporcionado la portabilidad buscada para otros módulos FPGA. que permitirá en el futuro. la continuación de diferentes proyectos de implementación. así como. podemos considerar que se alcanzado el objetivo previsto de forma rotunda. Asimismo. En cuanto a la implementación llevada a cabo en el presente proyecto. se ha demostrado el camino utilizado cómo válido. el correcto funcionamiento de todos los bloques partícipes. se ha realizado un estudio en profundidad sobre las librerías. se han obtenido unos muy buenos resultados con respecto a la eficiencia de recursos.
con unos buenos resultados. una línea de trabajo para implementaciones hardware de sistemas de comunicaciones. tanto en el estudio realizado sobre los sistemas de comunicaciones OFDM. destaca el estudio sobre los algoritmos FFT y sus posibles implementaciones. un sistema de comunicaciones de gran interés como OFDM. En este aspecto. y sobre la sincronización entre el transmisor y el receptor. en los que se han conseguido resultados óptimos. y con un mayor grado de complejidad que los bloques del esquema básico. En resumen. 105 . podemos afirmar que el presente proyecto ha cumplido con los objetivos propuestos. como en su posterior implementación. destacando dos de los puntos más importantes: se ha conseguido desarrollar y probar. y se ha implementado en un lenguaje programable y de bajo nivel como VHDL. se ha profundizado en partes muy comunes en los sistemas OFDM.Por último.
Sin embargo. funcionen también para separar la señal recibida en banda. en ciertos módulos. Sin embargo. la estimación de canal y la corrección de offset. se centra en la sincronización temporal que lleva a cabo el receptor en la detección del inicio de una trama OFDM recibida. se ha dejado la puerta abierta a futuros cambios en la constelación. consistiría. e incluso. • Algoritmos de sincronización El bloque de sincronización del presente proyecto. Este valor es mínimo para los algoritmos Radix-4 que calculan la FFT y la IFFT. habría que implementar el demodulador desarrollado. 107 . Para que la implementación sea del sistema completo. • Tipo de modulación En el desarrollo de este proyecto se ha trabajado con una constelación fija 4-QAM. En el presente proyecto se ha implementado en el dispositivo SFF SDR el transmisor del sistema de comunicaciones OFDM. Para esto. para que. • Nivel de aplicación En el caso de implementar el receptor. fase y cuadratura. la sincronización en frecuencia. Otras operaciones que mejoran la señal recibida y la recuperación de la información son el control automático de ganancia (AGC). etc. se podrían obtener resultados que evalúen la BER y la SNR en función de parámetros como la constelación utilizada. habría que llevar a cabo una comunicación entre la interfaz que representa la información y el sistema de comunicaciones. se ha utilizado un número de portadoras fijo a 64. tratar de introducir distorsión del canal. el número de portadoras. Enumeramos y describimos brevemente las más importantes: • Implementación en la placa del receptor. una mejora.8 LÍNEAS FUTURAS En este apartado se presentan posibles ampliaciones que se pueden llevar en la continuación del proyecto. a dos señales. • Número de portadoras Durante la modulación de la información. además de cómo funcionan en la actualidad. • Estudio de la BER y SNR En el caso de implementar el receptor.). una posible ampliación sería probar los resultados con un número mayor de portadoras. en utilizar la información recibida (bits) a nivel de aplicación como podría ser una muestra de audio o una imagen. Una posible ampliación podría ser el uso de diferentes constelaciones (16-QAM. 64-QAM. configurar los bloques de conversión de datos y RF. y muestrearlas. Así como.
108 . puede suponer una mejora en las características de la señal OFDM analógica. implementando varios módulos que calculen la IFFT en paralelo. vimos que teníamos un compromiso entre la calidad de la señal a la salida de módulo conversor de datos. Tal vez. • Ajustar el filtro FIR del DAC Durante la fase de resultados. y la eficiencia espectral de la señal. Otra posible ampliación. la obtención de un reloj ajustado a la frecuencia de trabajo mediante el ajuste del PLL interno o el uso de un reloj externo como frecuencia del DAC. El cuello de botella de este cálculo se encuentra en el modulador en el cálculo de la IFFT. sería reducir este tiempo de cálculo.• Cálculo de IFFT Durante las simulaciones y la obtención de resultados. hemos visto como el tiempo entre trama y trama. es el que tarda el programa en transformar los bits de información en la modulación OFDM.
696. Con lo que el coste total del personal asciende 16.391.1: Costes de personal 110 . y las horas trabajadas. Estos costes son imputables al lugar de trabajo (la universidad) y los estimaremos en torno al 20% de la suma de los costes de personal y material.39 €/hora El tiempo empleado en el desarrollo del proyecto lo estimamos en función de los meses que ha costado su ejecución.9 APÉNDICES APÉNDICE A: PRESUPUESTO En este apartado se detalla el presupuesto asociado a la realización del presente proyecto. como el material empleado para la consecución del mismo.696.000 Horas empleadas 960 Honorarios (€/hora) 15. contabilizando tanto los costes de personal de quien lo desarrolla. Personal Ingeniero Junior Salario Bruto 24.391. se suman los costes indirectos generados durante el periodo de trabajo. A.03€ Tabla A.92€ / 1.575 horas laborables al año (descontando los días de vacaciones no laborables). A la suma de los costes directos de personal y material. La suma de todos los costes constituye el presupuesto final del proyecto. obtenemos una estimación de 960 horas. es decir 12 meses.23 Total Importe 16.1.575 horas = 17.696. 27. obtenemos el coste por hora de personal. Tomamos como presupuesto de personal el sueldo bruto de un ingeniero de telecomunicación junior contratado por la universidad: 27. Estos resultados quedan recogidos en la tabla A. y se han empleado de media unas cuatro horas diarias.1 COSTES DE PERSONAL El coste del personal está principalmente asociado al trabajo realizado por el ingeniero de telecomunicaciones encargado de la realización del proyecto. El tiempo empleado se corresponde al período comprendido entre Septiembre de 2009 y Octubre de 2010.92 € al año.02€. Considerando que el número medio de días laborables en un mes es de 20 días.03 16. Teniendo en cuenta el número de horas de trabajo efectivo de un trabajador ronda unas 1.
24 8.45 656. se ha necesitado licencia para el “Code Composer Studio v3.20 2. En el tercer apartado se contabiliza osciloscopio del laboratorio de comunicaciones.A. De esta forma. en los costes de material.967. Descripción Coste (€) Dedicación (meses) Periodo de depreciación Coste imputable SFF SDR DP CCS 3. lo que supone 60 meses. estos proyectos paralelos se encontraban en fases previas al uso del dispositivo.635.2: Costes de Material 111 . los valores actualizados del coste de material sólo tendrán en cuenta su amortización en el tiempo.20 41. por lo que no ha sido compartido el uso del material. Y el último apartado se corresponde con el ordenador de sobremesa empleado en la programación y cuyo valor con IVA se estima en 800€. El primero es el dispositivo SFF SDR donde se ha llevado a cabo la implementación y que incluía las licencias software de “Xilinx ISE 9.372.37€ Tabla A.393.3 DSO90604A Osciloscopio Infiniium + Sondas + Garantía Ordenador de sobremesa 8. Durante la realización del proyecto.1) Donde.1” y del “Lyrtech Development Tools”. Además de estas licencias. detallamos los costes del material necesario para la ejecución del proyecto.44 436.674. Sin embargo. a la finalización del mismo. las sondas que traía consigo y la garantía del mismo. La fórmula empleada para el cálculo de la amortización es la siguiente: A xC B A = nº de meses desde la fecha de facturación en que el equipo es utilizado B = periodo de depreciación (60 meses) C = coste del equipo (sin IVA) (A. comenzaron proyectos paralelos que también utilizarán los dispositivos usados en el presente proyecto.2 COSTES DE MATERIAL En este apartado.2 tenemos el cálculo de los costes de material que se componen de cuatro apartados. valorando la vida útil del mismo.00 12 12 12 12 60 60 60 60 1.181.3” que vemos en la segunda fila.49 131. En la tabla A. no se incluye el IVA(18%) ya que se incluye en la tasa de costes indirectos y no se amortiza. Para el cálculo de la amortización se considerará una vida útil de todo el material de 5 años.20 Total 10.
3.635. que podemos observar en la tabla A.68€ Tabla A. los costes de material y los costes indirectos generados (20% de la suma de los costes de personal y de material) obtenemos el presupuesto total del presente proyecto.696.3: Presupuesto total 112 .28 32.37 5466.3 COSTES TOTALES Sumando los costes de personal.797.03 10. Concepto Costes de personal Costes de material Costes indirectos Total Presupuesto (€) 16.A.
Para generar el archivo bit con el código programable en la FPGA tenemos que ejecutar todos los pasos posibles en el Xilinx ISE: sintetizar.APÉNDICE B: GUÍA PARA GENERAR Y CARGAR PROGRAMAS EN EL DISPOSITIVO SFF SDR En este apartado se detallar el proceso que hay que llevar a cabo para comunicarse con el dispositivo SFF SDR y para generar y cargar los programas ejecutables. implementar y programar (figura B.1 GENERACIÓN DE ARCHIVOS En primer lugar.1: Proceso de generación del archivo programable bit 114 . Figura B.1). respectivamente. tenemos que generar los archivos bit y out desde el Xilinx ISE y el Code Composer Studio. B.
Figura B. 115 . Figura B. Figura B.2 CARGA DE ARCHIVOS Para poder cargar los archivos creados en el dispositivo SFF SDR.Si no hay ningún fallo.2.4 vemos como el programa nos informa de que la generación del archivo ha tenido éxito.4: Éxito en la generación del archivo programable out La generación de ambos archivos se encontrará en el directorio de trabajo de cada proyecto respectivamente.2: Proceso de generación del archivo programable bit finalizado con éxito Para generar el archivo out programable en el DSP. hay que configurar la comunicación con el dispositivo. La forma más sencilla es utilizar un cable de red con conectores RJ-45. como vemos en la figura B. para conectar directamente el dispositivo al ordenador.3). se ejecuta la acción “Build” o “Rebuild All” (figura B. el programa nos muestra el éxito del proceso.3: Ejecución de generación del archivo programable out En la figura B. B.
La placa viene por defecto configurada a la IP 10. ejecutamos la instrucción “smdetect”. Es decir. para modificar la IP del dispositivo a un valor conocido. Figura B.0 En el caso de que el sistema operativo no detecte la conexión establecida.6: Arranque de Lyrtech development plattform detection 116 . arrancamos el “Command Shell” perteneciente al “Lyrtech Development Software Tools”.0. la dirección IP de la interfaz donde se conecta el cable de red del ordenador.255.2 (Máscara de subred 255.255. un ejemplo es configurar esta interfaz a los siguientes valores: • • Dirección IP: 10.XXX. Por lo que para conseguir comunicar.1 Máscara de subred: 255.0. se recomienda seguir los pasos dados en los manuales [35] y [33]. A continuación.0. tras conectar el cable.255. Figura B.0. debe de tener asignada una IP dentro del rango 10.0).0.255. encender el dispositivo y que el sistema operativo lo detectar.0.5: Command Shell Siguiendo las instrucciones del manual [17].
7: Lyrtech development plattform detection Pinchamos dos veces sobre SDREVMDM6446.7.8: Conexión establecida en el Command Shell 117 . Si los pasos se han hecho correctamente.Al ejecutar “smdetect”.8) Figura B. es recomendable darle un rango de IPs en el que buscarlo. nos aparecerá la plataforma bloqueada “Platform locked”(figura B. pulsaremos sobre “Connect to Lyrtech development plattform” y obtendremos los datos tanto de la DSP como de la FPGA programables y pertenecientes al dispositivo SFF SDR. volviendo al “Command Shell”. se ejecuta el programa “Lyrtech development plattform detection”. como vemos en la figura B. que nos conectará con el dispositivo. Figura B. Para que este programa encuentre el dispositivo. Una vez dado el rango de IPs.
significa que no ha habido ningún problema. Procedemos de manera similar a cargar el archivo out en la DSP.10: Carga del fichero out en el DSP Con lo que en este momento. Comenzamos cargando el archivo bit en la FPGA mediante el comando FPGALOAD.En este punto. Figura B.9. 118 . utilizando en este caso el comando DSPLOAD.9: Carga del fichero bit en la FPGA Si obtenemos una pantalla como la captura de la figura B. Figura B. el dispositivo está programado y configurado con nuestro programa. ya podemos cargar los archivos ejecutables en el dispositivo.
GLOSARIO ADC AGC BER BSDK BUFG CCS CLB CP DAB DAC DCM DFT DIF DIT DNS DSP DVB-T EEPROM FDM FFT FPGA GPP ICI IEEE IF IFFT IFFT IOB IP ISI JTAG LAN LP LTE Analog to Digital Converter Automatic Control Gain Bit Error Ratio Board Software Development Kit Global Buffer Code Composer Studio Configurable Logic Block Cyclic Prefix Digital Audio Broadcasting Digital to Analog Converter Digital Clock Manager Discrete Fourier Transform Decimation in Frequency Decimation in Time Domain Name System Digital Signal Processor Digital Video Broadcasting – Terrestrial Electrically-Erasable Programmable Read-Only Memory Frequency-Division Multiplexing Fast Fourier Transform Field-Programmable Gate Array General-Purpose Processor Inter Carrier Interference Institute of Electrical and Electronics Engineers Intermediate Frequency Inverse Fast Fourier Transform Inverse Fast Fourier Transform Input Output Blocks Internet Protocol Inter Symbol Interference Joint Test Action Group Local Area Network Low Pass Long Term Evolution 120 .
LUT MBDK MSPS OFDM OFDMA PLCP PLL PPDU PSDU QAM QPSK RAM RF SDR SFF SMA SNR SoC VCO VPSS WiMAX WLAN XST Lookup Table Model-Based Development Kit Mega Sample Per Second Orthogonal Frequency-Division Multiplexing Orthogonal Frequency-Division Multiple Access Physical layer Convergence Procedure Phase Locked Loop PLCP Protocol Data Unit Physical layer Service Data Unit Quadrature Amplitude Modulation Quadrature Phase Shift Keying Random Access Memory Radio Frequency Software Defined Radio Small Form Factor SubMiniature version A (Coaxial Connector) Signal to Noise Ratio System on Chip Voltage Controlled Oscillator Video Processing SubSystem Worldwide Interoperability for Microwave Access Wireless Local Area Network Xilinx Synthesis Tools 121 .
wiki. Disponible en http://www. Ana Garcia Armada.ti. McGraw-Hill. 636-643. Texas Instruments.ti. Octubre de 2007 122 . “Joint Channel and Phase Noise Compensation for OFDM in Fast Fading Multipath Applications”. “Xilinx ISE In-Depth Tutorial”.xilinx. pp. no. [12] TMS320DM6446 Digital Media System-on-Chip Data Sheet. Francisco J. “Descripción Hardware de Algoritmos de estimación de canal y sincronización en tiempo-frecuencia para un sistema 2x2 MIMO-OFDM” PFC-UC3M. 4. Vol. February 2009 [2] Víctor P. Octubre de 2010 [5] Lyrtech Inc. No. “SFF SDR Development Platform User’s guide” version 1. IEEE Transactions on Consumer Electronics. “Prototipado de un sistema WiMaX MIMO 2x2” PFC-UC3M.REFERENCIAS [1] Roberto Corvaja. Noviembre de 2004 [3] David Díaz Martín.com/lit/ds/symlink/dac5689. de Sistemas Electrónicos y de Control. “Virtex-4 Libraries Guide for HDL Designs”. [13] Miguel Ángel Freire Rubio “Introducción al lenguaje VHDL”. Disponible en http://processors.3.1. “Code Composer Studio Development Tools v3. 2007 [16] Xilinx Inc. and Ana García Armada. 2. Xilinx. Octubre de 2007. M. [6] Texas Instruments Inc.pdf Agosto 2009 Disponible en [11] Virtex 4 FPGA User Guide. Gil Jiménez.com [8] Xilinx Inc. 2002 [15] Xilinx Inc. González Serrano. Disponible en http://www. Página web principal de Lyrtecht.lyrtech. 50. Getting Started Guide”. IEEE Transactions on Vehicular Technology. 2007 [17] Texas Instruments Inc. 58.com/ [10] Datasheet del DAC5687 de Texas Instruments.ti. “Design and Implementation of Synchronization and AGC for OFDM-based WLAN Receivers”.com/ [7] Texas Instruments Inc. Marzo de 2008. Febrero de 2008 [14] Douglas L. December 2008. Página web principal de Xilinx.com/ [9] Lyrtech Inc.Perry “VHDL: Programming by Example”. Página web de Texas Instruments “Embedded Processors Wiki”. Vol. http://focus. 2010 [4] Tomás Alemany Sánchez. UPM-Dep. Disponible en http://www. Página web principal de Texas Instruments. Julia Fernández-Getino García.
wirelesscommunication. “Diseño de un bloque FFT/IFFT con alto grado de paralelismo mediante FPGA”. Germany. criterios y herramientas para la planificación de redes inalámbricas”. Mayo de 2007. “Lyrtech Development Platform Command Shell . Pearson COLLEGE. “Analog and Digital Transmission”.com Octubre de 2002.S. Serrano.htm#transmission 2006 [25] Marco Antonio Muñoz Valdebenito. Wilson E. “Multi-carrier digital communications : theory and applications of OFDM”. “Intuitive Guide to Principles of Communications”. Octubre de 2007 [19] Antonio Artés Rodríguez. UFSC.com [23] Cesar V. Enero de 2007 [33] Lyrtech Inc. Agosto de 2010 Disponible en [27] IEEE Std 802. Lopez. http://www.de/archives/884. Octubre de 2007. 2007. ISBN: 848322348.6. [29] P. Jondral. “Lyrtech SFF SDR EVM-DP Network Configuration” version 4. Disponible en http://www. “Model Based Implementation of SDR Waveforms”. Octubre de 2007 [34] Stefan Nagel. E. Vargas.3. 2007 [30] Xilinx Inc. David Novo. “Procesador Paralelo de FFT Implementado en FPGA”.Communications Engineering Lab (CEL). Friedrich K. Vic. Moisès Serra. “Lyrtech Quick start Guide” version 1. 2010. Juli Ordeix. 775p. ISBN: 0387225757 [22] Página web “Mobile & Wireless .nl/reference/contents. “Sistemas de Comunicación Inalámbrica MIMO . 123 . “Optical OFDM”.5.1 Product Specification”. Springer 2004.OFDM”. [35] Green Hills Software. “SFF SDR DP API Guide” version 1. da Rocha.Wireless LAN Medium Access Control (MAC) and Physical Layer (PHY) Specifications”. Jornades de Codsseny Hardware Software.1. Ahmad R. Karlsruhe Institute of Technology (KIT). 1999 [28] Pere Martí.1. Junio de 2007 [24] Wireless Communication. [21] Bahai. Noviembre de 2004 [31] Amontec Inc. “Metodologías. Michael Schwall. Jordi Carrabina. XIII Workshop Iberchip. “Standard for Information technology: 802. Castillo.wordpress.0. L. 26 y 27 de Junio 2003. Carlos F. “Fast Fourier Transform v3. UNIVERSIDAD DE CHILE. [26] Página Web de Marcus Winter.[18] Lyrtech Inc. Inc.User’s Guide” version 1. “Using Xilinx IP cores” version 0.marcuswinter.complextoreal.An Overview of OFDM” Disponible en http://mobilewireless. “Comunicaciones Digitales”.11a-1999.11a . Junio de 2001 [32] Lyrtech Inc. ISBN 13: 9788483223482 [20] Charan Langton. Disponible en: http://www. Sonna.
org/.wikipedia. Septiembre de 2010. Disponible en http://es.[33] Wikipedia. 124 .
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