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Timestamp: 2019-11-13 12:57:43+00:00

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4b O 116/17 – Testverfahren für Speichereinheiten | Düsseldorfer Entscheidungen
4b O 116/17 – Testverfahren für Speichereinheiten
Düsseldorfer Entscheidungsnummer: 2918
Urteil vom 28. März 2019, Az. 4b O 116/17
Die Klägerin ist seit dem X im Patentregister als Inhaberin des deutschen Patents X eingetragen (Anlage AR B 1, im Folgenden: Klagepatent).
Das Klagepatent wurde am X angemeldet. Die Anmeldung des Klagepatents wurde am X, seine Erteilung am X veröffentlicht. [XXX]. Das Klagepatent steht in Kraft.
Das Klagepatent betrifft ein Verfahren und eine Vorrichtung zum Testen von Speichereinheiten in einer digitalen Schaltung.
„Verfahren zum Testen mindestens einer Speichereinheit einer digitalen Speicherschaltung, wobei das Verfahren zumindest die folgenden Schritte umfasst:
Speichern von mehreren Testmustern in Registern einer Anzahl von mehre-ren Registern (102a, 102b, 102c, 102d) in einer digitalen Speicherschaltung;
Auswählen mindestens eines zu aktivierenden Registers (102a, 102b, 102c, 102d) aus der Anzahl von Registern der digitalen Speicherschaltung und
Testen der mindestens einen Speichereinheit mittels des in dem ausgewähl-ten Register (102a, 102b, 102c, 102d) gespeicherten Testmusters,
– dass das Auswählen des Registers mit Hilfe einer Auswahleinheit (105) durchgeführt wird, welche eine logische Verknüpfungseinheit (110) zur logi-schen Verknüpfung von mindestens zwei zugeführten Adressierungssignalen (CSLO, CSL1) umfasst, und
– dass zum Auswählen des Registers (102a, 102b, 102c, 102d) mittels der logischen Verknüpfungseinheit (110) mindestens zwei Adressierungssignale (CSLO, CSL1) miteinander verknüpft werden, die der logischen Verknüp-fungseinheit (110) über mit vorhandenen externen Anschlusseinheiten der digitalen Speicherschaltung verbundene Adressierungsleitungen (107S) zu-geführt werden, welche in der digitalen Speicherschaltung zur Adressierung der mindestens einen Speichereinheit vorhanden sind.“
Zum Zeitpunkt der Patenterteilung mit Erteilungsbeschluss vom X war die X im Patentregister als Inhaberin eingetragen.
Unter dem X kam es zur Unterzeichnung eines Übertragungsvertrages zwischen der X und der Klägerin, mit dem das Klagepatent übertragen werden sollte. Wegen der Einzelheiten wird auf die Anlage AR A 12 in dem beigezogenen Verfahren 4b O 144/16 Bezug genommen.
Der „A“ Standard der Standardisierungsorganisation JEDEC Solid State Technology Association gewährleistet die Kompatibilität zwischen Arbeitsspeichern und Prozessoren. Er umfasst unter anderem auch den hier streitgegenständlichen Standard B mit der Nummer C, der als Anlage AR B 9 vorliegt. Ebenso umfasst ist der Standard D mit der Nummer E, der als Anlage AR B 10 vorliegt, sowie der Standard F mit der Nummer G, der als Anlage AR B 18 vorliegt. Alle drei Standards (nachfolgend: die Standards) sind im Hinblick auf die hier streitgegenständlichen technischen Ausführungen identisch.
Die Beklagte zu 1) ist [XXX]
Die Beklagte zu 1) stellt [XXX]
Es handelt sich unter anderem um die exemplarisch in der Anlage AR B 4 (für J) aufgeführten Grafikkarten des Typs X: X. Ferner sind für H exemplarisch die Grafikkarten „X“ und „X“ und für I exemplarisch die Grafikkarte „X“ genannt.
Die Klägerin stützt den Verletzungsvorwurf ausdrücklich nicht allein auf J/H/F-Speicherbausteine, sondern auf die GPU, die mit dem Speicherbaustein interagiert.
Die Klägerin stellte aus dem X Patenten und Patentanmeldungen aus X Patentfamilien bestehenden Portfolio der X ein Portfolio von X Patenten und Patentanmeldungen aus X Patentfamilien zusammen (nachfolgend: zu lizenzierendes Portfolio) und trat an die Beklagte zu 1) heran mit dem Ziel, dieses (Unter-Portfolio zu lizenzieren. Sodann traten die Klägerin und die Beklagte zu 1) in Gespräche ein.
Mit Schreiben vom X wandte sich die Klägerin an die Beklagte zu 1) und ihre weltweit verbundenen Unternehmen (nachfolgend: X) und teilte mit, dass sie davon überzeugt sei, dass die Beklagten die Patente der Klägerin durch Herstellung, Angebot und Vertrieb J-kompatibler Produkte verletzten. Zugleich unterbreiteten sie X ein Angebot auf Abschluss eines Lizenzvertrages [XXX] Wegen der Einzelheiten [XXX] wird auf die Anlage AR B 12 nebst Anlagen (teilweise in deutscher Übersetzung als AR B 12a) Bezug genommen.
Mit Schreiben vom X antwortete die X der Klägerin und wies das Angebot unter Hinweis darauf, weiterhin bereit zu sein, vernünftige Lizenzbedingungen zu diskutieren, zurück. In dem Schreiben erläuterte die X die Gründe, warum sie das Angebot der Klägerin für nicht FRAND halte. Zugleich unterbreitete X der Klägerin ein Gegenangebot über eine Einmalzahlung in Höhe von knapp X. US$. Wegen der Einzelheiten des Schreibens vom X wird auf die Anlage AR B 14 Bezug genommen.
Zuletzt unterbreitete [XXX] übermittelten die Beklagten der Klägerin das Original einer Bürgschaft über einen Betrag von X. US$. Wegen der Einzelheiten des Schreibens und des Lizenzangebots vom [XXX] wird auf die Anlagen B 33 und B 47, in deutscher Übersetzung die Anlage B 33a und B 47a, Bezug genommen.
Die Klägerin ist der Ansicht, die Speichereinheit im Sinne des Klagepatents könne irgendein Element mit Speicherfunktion sein. Der Anspruch gebe kein Wie, Wann und Warum der Umsetzung der Verfahrensschritte vor. Es müsse sich bei der Speichereinheit um eine logische Baugruppe handeln.
Ein anspruchsgemäßer Auswahlschritt liege auch dann vor, wenn der Auswahl vor der Testdurchführung ein weiterer Schritt des Beschreibens eines Registers vorausgehe. Ein klagepatentgemäßer Auswahlschritt sei nicht auf ein nachgelagertes Auswählen eines bereits befüllten Registers begrenzt.
Das Read-Training nach den Standards habe die Funktion, die Speichereinheit (RAM-Baustein) mit dem Controller zu synchronisieren. Es solle der ordnungsgemäße Datentransfer aus dem DRAM-Core über den FIFO-Speicher an den Controller gewährleistet werden. Die Register des FIFO-Speichers stellten die Schnittstelle zwischen dem DRAM Core und dem Controller dar. Mittels der in den FIFO-Registern gespeicherten Testmuster werde also gerade getestet und gewährleistet, dass der DRAM-Core im Normalbetrieb richtig mit dem Memory Controller synchronisiere.
Zudem stelle auch jede Spalte einer FIFO-Ebene ein anspruchsgemäßes Register dar. Die Spalten würden bei dem LLDF-Befehl gleichzeitig mit Daten gefüllt, wobei der Anspruch auch ein gleichzeitiges Speichern und Auswählen erfasse.
Die zu testende Einheit sei der DRAM Chip. Die Schaltung sei Teil der Speichereinheit in Form des DRAM-Chips, über den die Daten aus dem Register hin zum Controller ausgegeben würden. Mit dem standard-gemäßen Read-Training werde letztlich die Funktionsfähigkeit des DRAM-Core unter dem Aspekt der fehlerfreien Kommunikation mit dem Controller getestet. Der gesamte DRAM-Chip werde über die in Rede stehenden Leitungen adressiert, über die im Normalbetrieb Adresssignale versandt werden.
Mittels des LDFF-Befehls in Kombination mit dem Input-Pointer, die zusammen die anspruchsgemäße Auswahleinheit bildeten, werde zugleich die nächste Ebene des FIFO ausgewählt. Der RDTR-Befehl habe hieran keinen Anteil.
In Bezug auf den hilfsweise gestellten Antrag auf äquivalente Verletzung ist die Klägerin der Auffassung, dass die Auswahl eines zu aktivierenden Registers zwecks Speichern eines Testmusters oder Testen der Speichereinheit eine der Lösungen des dem Klagepatent zugrundeliegenden Problems sei, die naheliegend gewesen sei und sich am Sinngehalt des Patentanspruchs orientiere, weil der Anspruch ermöglichen möchte, dass bei einem Test auf eine Vielzahl von Registern zugegriffen werden könne, ohne die Anzahl externer Anschlusseinheiten zu erhöhen. Die sei jedoch nur dann gewährleistet, wenn für die Auswahl eines Registers zum Zwecke des Speicherns ebenfalls die anspruchsgemäße Verknüpfung der Adressierungssignale über existierende Adressierungsleitungen verwendet werde.
Die Klägerin ist der Ansicht, der FRAND-Einwand der Beklagten greife nicht durch. Sie – die Klägerin – habe bereits keine marktbeherrschende Stellung. Ausgehend vom Verwendungszweck und der Kompatibilität mit den Standards J/5X/6 der angegriffenen Ausführungsform bilde der Hardwaremarkt für Grafikcomputing den relevanten Produktmarkt. Er umfasse nicht nur standalone GPUs, sondern auch Systems on a Chip (SOC) bzw. portable GPUs und integrated GPUs (IGP) unabhängig von der Preisklasse, weil standardkompatible Produkte vom Einsteigerpreis bis zum High End-Bereich vorhanden seien. Allerdings stelle J/5X/6 nur eine von vielen möglichen RAM Interface- und Speichertechnologien. Bei gehöriger Anstrengung sei es zumutbar, für die angegriffenen Produkte auf andere Standards wie HBM, DDR oder LPDDR auszuweichen. Im Übrigen begründe das Klagepatent auch deswegen keine marktbeherrschende Stellung, weil das READ-Training nach den Standards optional sei. Abgesehen davon stelle es eine untergeordnete technische Funktion dar, die für die Nachfrager keine Bedeutung habe.
Die Klägerin ist weiter der Ansicht, dass – selbst wenn das Klagepatent eine marktbeherrschende Stellung begründe – die vom EuGH in der Entscheidung „Huawei Technologies/ZTE“ aufgestellten Grundsätze nicht zur Anwendung gelangten, weil eine FRAND-Erklärung nicht ersichtlich sei. Die Rechtsvorgängerin der Klägerin, die X, habe das Klagepatent gegenüber der Standardisierungsorganisation JEDEC nicht als SEP deklariert. Auch sie – die Klägerin – habe eine FRAND-Erklärung nicht abgegeben. Abgesehen davon habe sie mit ihrem Angebot vom X entsprechend den Vorgaben des EuGH auf die Verletzung des Klagepatents durch die Beklagten hingewiesen [XXX] Letztlich sei eine ernsthafte Diskussion über FRAND-Lizenzbedingungen nicht möglich gewesen und der Unterlassungsantrag schließlich unumgänglich gewesen. Ungeachtet dessen habe sie – die Klägerin – mit dem Schreiben X ein Angebot gemacht, das FRAND sei.
Sie habe in ihrem Angebot die Art und Weise der Berechnung der Lizenz entsprechend den Vorgaben des EuGH in der Entscheidung „Huawei Technologies/ZTE“ erläutert. Zwar sei der Lizenzmarkt für Halbleiterspeicherprodukte intransparent, aber in ihrem Angebot habe sie – die Klägerin – gezeigt, [XXX] Das von ihr – der Klägerin – angebotene Portfolio enthalte nur Patente, die für die Beklagten besonders relevant seien. Die Bedeutung des Klagepatents lasse sich daran erkennen, dass es noch heute in den aktuellen Standards eingesetzt werde.
Im Übrigen obliege es den Beklagten, zum Missbrauch einer marktbeherrschenden Stellung vorzutragen. Sie – die Klägerin – habe allenfalls eine sekundäre Darlegungslast, wenn den Beklagten der Lizenzierungsmarkt nicht bekannt sei. Das sei aber nicht der Fall, weil die Beklagten in ihrem Gebiet [XXX]
Sie habe im Übrigen im branchenüblichen Umfang vorgetragen. Insbesondere – so die Behauptung der Klägerin – sei eine detaillierte Analyse des zu lizenzierenden Portfolios in vergleichbaren Lizenzverhandlungen nicht üblich, da kaum zu leisten und zu überprüfen. [XXX] Den Marktteilnehmern sei im Übrigen bekannt, dass die Portfolios von Wettbewerbern wie X oder X werthaltige Schutzrechte und SEPs enthielten.
der Klägerin darüber Auskunft zu erteilen, in welchem Umfang sie (die Beklagten) die nachfolgend bezeichneten Handlungen seit dem X begangen haben, nämlich
anderen als zur Benutzung der Erfindung berechtigten Personen in der Bundesrepublik Deutschland Produkte enthaltend mindestens einen Prozessor und mindestens einen J, H oder I RAM zur Benutzung der Erfindung im Inland angeboten oder geliefert haben, die geeignet sind, mitzuwirken bei einem
Verfahren zum Testen mindestens einer Speichereinheit einer digitalen Speicherschaltung, wobei das Verfahren zumindest die folgenden Schritte umfasst:
Speichern von mehreren Testmustern in Registern einer Anzahl von mehreren Registern (102a, 102b, 102c, 102d) in einer digitalen Speicherschaltung;
Testen der mindestens einen Speichereinheit mittels des in dem ausgewählten Register (102a, 102b, 102c, 102d) gespeicherten Testmusters,
dass das Auswählen des Registers mit Hilfe einer Auswahleinheit (105) durchgeführt wird, welche eine logische Verknüpfungseinheit (110) zur logischen Verknüpfung von mindestens zwei zugeführten Adressierungssignalen (CSLO, CSL1) umfasst, und
dass zum Auswählen des Registers (102a, 102b, 102c, 102d) mittels der logischen Verknüpfungseinheit (110) mindestens zwei Adressierungssignale (CSLO, CSL1) miteinander verknüpft werden, die der logischen Verknüpfungseinheit (110) über mit vorhandenen externen Anschlusseinheiten der digitalen Speicherschaltung verbundene Adressierungsleitungen (107S) zugeführt werden, welche in der digitalen Speicherschaltung zur Adressierung der mindestens einen Speichereinheit vorhanden sind
der Klägerin darüber in einer geordneten Aufstellung in einer mittels EDV auswertbaren elektronischen Form Rechnung zu legen, in welchem Umfang sie (die Beklagten) die zu Ziffer I.1. bezeichneten Handlungen seit dem X begangen haben, und zwar unter Angabe
c) der betriebenen Werbung, aufgeschlüsselt nach Werbeträgern, deren Auflagenhöhen, Verbreitungszeitraum und Verbreitungsgebiet
d) der nach den einzelnen Kostenfaktoren ausgeschlüsselten Gestehungskosten und des erzielten Gewinns,
es bei Meidung eines für jeden Fall der Zuwiderhandlung festzusetzenden Ordnungsgeldes bis zu € 250.000,00 – ersatzweise Ordnungshaft – oder einer Ordnungshaft bis zu sechs Monaten, im Falle wiederholter Zuwiderhandlung bis zu insgesamt zwei Jahren, wobei die Ordnungshaft bis zu sechs Monaten, im Falle wiederholter Zuwiderhandlung bis zu insgesamt zwei Jahren, wobei die Ordnungshaft hinsichtlich der Beklagten an ihren gesetzlichen Vertretern zu vollziehen ist,
festzustellen, dass die Beklagten als Gesamtschuldner verpflichtet sind, der Klägerin allen Schaden zu ersetzen, der ihr seit dem X durch Handlungen entsprechend der Ziffer I. 1. entstanden ist und noch entstehen wird;
beantragt die Klägerin, Ziffer I. und II. darauf zu stützen, dass andere als zur Benutzung der Erfindung berechtigten Personen in der Bundesrepublik Deutschland Produkte enthaltend mindestens einen Prozessor und mindestens einen J, H oder I RAM zur Benutzung der Erfindung im Inland anbieten und liefern, die geeignet sind, mitzuwirken bei einem
Auswählen mindestens eines zu aktivierenden Registers (102a, 102b, 102c, 102d) aus der Anzahl von Registern der digitalen Speicherschaltung zwecks Speichern eines Testmusters und/oder Testen einer Speichereinheit und
dass zum Auswählen des Registers (102a, 102b, 102c, 102d) mittels der logischen Verknüpfungseinheit (110) mindestens zwei Adressierungssignale (CSLO, CSL1) miteinander verknüpft werden, die der logischen Verknüpfungseinheit (110) über mit vorhandenen externen Anschlusseinheiten der digitalen Speicherschaltung verbundene Adressierungsleitungen (107S) zugeführt werden, welche in der digitalen Speicherschaltung zur Adressierung der mindestens einen Speichereinheit vorhanden sind.
den Rechtsstreit gemäß § 148 ZPO bis zum Vorliegen einer erstinstanzlichen Entscheidung über die anhängige Nichtigkeitsklage betreffend das Patent X auszusetzen.
Die Beklagten meinen, das Klagepatent beziehe sich auf das Testen von Speicherbausteinen im Herstellungsverfahren.
Auch das Klagepatent gehe davon aus, dass zwischen der digitalen Speicherschaltung und der Speichereinheit unterschieden werden müsse. Die digitale Schaltung sei der DRAM-Chip. Nach Auffassung der Beklagten stellten im Fall eines DRAM-Chips die elektronischen DRAM-Speicherbausteine, die zusammen mit weiteren Komponenten auf dem DRAM-Chip (= der digitalen Speicherschaltung) angeordnet seien, jeweils eine solche Speichereinheit dar. Die Speichereinheit sei nicht mit der digitalen Speicherschaltung gleichzusetzen, sondern könne nur einen Teil von ihr bilden. Das Klagepatent unterscheide zwischen der digitalen Speicherschaltung und der Speichereinheit. Würde lediglich eine externe Schnittstelle zur Kommunikation zwischen Chip und Controller getestet, so würden sich zunehmende Speicherkapazitäten nicht auf den Test auswirken.
Die Register, in denen die Testmuster gespeichert werden, seien nicht mit den zu testenden Speichereinheiten zu verwechseln. Bei Registern handele es sich um Zwischenspeicher und Datenpuffer zur Aufnahme und Speicherung von Daten, welche sich bei Bedarf auslesen lassen.
Die Auswahl des Registers setze voraus, dass bereits zuvor ein Testmuster in dem sodann ausgewählten Register gespeichert worden sei.
Der Klagepatentanspruch befasse sich nicht im Einzelnen mit dem Ablauf des Datentransfers zur Speichereinheit, sondern nur mit den vorgelagerten Schritten für deren Test.
Das Klagepatent meine mit einem zu aktivierenden Register ein Register, das ausgewählt werden soll und bereits ein gespeichertes Testmuster enthalte, und dass dieses konkrete Register durch die Auswahl für den Test aktiviert werde. Nicht jedoch sei das Auswählen des Registers zum Zwecke des Befüllens des Registers mit einem Testmuster klagepatentgemäß.
Das Klagepatent sei nicht standard-essentiell.
Das Read Training diene speziell dazu, dass der Memory Controller ein bestimmtes Timing (Datenauge, burst frame location) für jeden high-speed Output der Vorrichtung erreiche. Es werde keine Speichereinheit getestet.
Der LDFF-Befehl diene nicht zum Auswählen eines Registers (einer Ebene des FIFOs) und dem Auslesen von Daten daraus. Dies würde durch den RDTR-Befehl (Read Training) erfolgen, für den jedoch keine Bankadressen (BA0 – BA2) sprich keine Adressierungsleitungen verwendet würden. Der LDFF-Befehl diene demgegenüber lediglich zum Befüllen des FIFO.
Der high-speed output circuit stelle keine Speichereinheit dar, sondern eine Input/Output Schaltung. Der DRAM Core sei von der Output-Schaltung über den FIFO entkoppelt.
Es fehle auch an einer Auswahleinheit, die eine logische Verknüpfung von mindestens zwei Adressierungssignalen umfasse, weil der insoweit relevante output-pointer für die Auswahl auf den RDTR-Befehl reagiere, der wiederum ausdrücklich nicht die Adressierungsleitungen BA0 bis BA2 verwende. Es erfolge kein Auswählen zum Zwecke des Testens.
Sofern die Adressierungssignale von dem Controller über die Adressierungsleitungen an den GDDR-SGRAM übersendet werden, setze dies voraus, dass der GDDR-SGRAM die Speichereinheit sei. Es fände jedoch kein anspruchsgemäßes Testen einer Speichereinheit (des DRAM) statt.
Die Beklagten erheben den kartellrechtlichen Lizenzeinwand. Sie sind der Ansicht, die Klägerin habe durch das Klagepatent eine marktbeherrschende Stellung inne, die sie mit der Erhebung der Klage auf Unterlassung missbrauche. [XXX] J/5X/6 sei für diesen Produktmarkt alternativlos. Über X der Nachfrage beträfen GPUs, die mit diesen Standards kompatibel seien. [XXX] HBM, DDR und LPDDR stellten keine Alternative dar, sondern bildeten einen eigenen Technologiemarkt. Die Marktbeherrschung ergebe sich nicht aus dem wirtschaftlichen Wert des Klagepatents bzw. der geschützten Technik, sondern allein aus den Standards, die auf dem Produktmarkt alternativlos seien. Insofern müsse das READ-Training zwingend implementiert sein. Allenfalls die Durchführung des Trainings durch den DRAM-Anbieter sei optional. Die Möglichkeit zur Durchführung des Trainings müsse aber immer gegeben sein.
Die Beklagten sind der Ansicht, sie hätten jedenfalls [XXX] ihre Lizenzbereitschaft signalisiert. [XXX]
Dabei sei das Angebot der Klägerin vom X nicht FRAND. Die Klägerin habe ihr Angebot entgegen den Anforderungen des EuGH in der Entscheidung „Huawei Technologies./. ZTE“ nicht ausreichend erläutert. Diese seien im Streitfall bereits deshalb anwendbar, weil es sich um einen vereinbarten Industriestandard handele, für den das Klagepatent essentiell sein solle. Anders als ETSI kenne die hier maßgeblich Standardisierungsorganisation JEDEC jedoch keine Deklarierungspflichten. Die Anzahl standardessentieller Patente für den Bereich der Speicher- und Speicherschnittstellentechnologie sei nicht bekannt. Einfache Datenbankrecherchen wiesen je nach Suchbegriff im hier relevanten Bereich der Speichertechnologie mehrere tausend bis über hunderttausend Patente bzw. Patentfamilien auf. Davon ausgehend habe die Klägerin es versäumt, den wirtschaftlichen Wert des zu lizenzierenden Portfolios oder auch nur des Klagepatents zu erläutern. Dieser Wert dürfe [XXX] Es fehlten auch Erläuterungen zur Standardessentialität der zu lizenzierenden Patente. Den Ausführungen der Klägerin zur üblichen Lizenzierungspraxis fehle jeder Bezug zur zu lizenzierenden Technologie und zum jeweiligen Schutzrechtsportfolio: Es gebe keine übliche Lizenzierungspraxis – weder in der Halbleiterindustrie, noch für GPUs. Gleichwohl könne die Klägerin jedenfalls zu ihrem Portfolio vortragen. Aber nicht einmal claim charts seien vorgelegt worden. Dass die Erläuterung der Art und Weise der Lizenzberechnung, insbesondere des Wertes des Portfolios mit Schwierigkeiten verbunden sei, enthebe die Klägerin jedenfalls nicht ihrer Darlegungs- und Beweislast – auch im Fall einer standalone – Analyse. Denn die von der Klägerin bislang abgeschlossenen Lizenzverträge seien – wie auch die Klägerin zugebe – nicht vergleichbar, [XXX]
So hat die Klägerin keine Ansprüche gegen die Beklagten auf Auskunft, Rechnungslegung, Unterlassung sowie Feststellung der Schadensersatzpflicht aus Art. 64 EPÜ i.V.m. §§ 139 Abs. 1, Abs. 2, 140b, 140a PatG i.V.m. § 10 PatG, §§ 242, 259 BGB, und zwar weder aus wortsinngemäßer Verletzung des Klagepatents (dazu unter A.) noch aufgrund äquivalenter Verletzung des Klagepatents (dazu unter B.).
Die Klägerin hat keine Ansprüche gegen die Beklagten auf Auskunft, Rechnungslegung, Unterlassung sowie Feststellung der Schadensersatzpflicht aus Art. 64 EPÜ i.V.m. §§ 139 Abs. 1, Abs. 2, 140b PatG i.V.m. § 10 PatG, §§ 242, 259 BGB wegen wortsinngemäßer Verletzung des Klagepatents.
Ob die Klägerin aktiv legitimiert ist, kann offen bleiben, da bereits keine Verletzung festgestellt werden kann.
Aus dem Stand der Technik sind Tests für Speichereinheiten in digitalen Schaltungen bekannt. So sind üblicherweise Register bereitgestellt, in denen die jeweiligen Testtopologien und Testmuster gespeichert werden. Das Klagepatent kritisiert diese herkömmlichen Verfahren zum Testen von Speichereinheiten, weil aufgrund ständig zunehmender Speicherkapazitäten die Testzeiten pro Chip zunehmen. Höhere Testzeiten bedeuten höhere Preise der Chips bzw. der digitalen Schaltungen. Zur Kostenreduktion müssen daher die Testzeiten reduziert werden. Ein bereits bekannter Ansatz ist der Einsatz von parallelen Registern. In digitalen Schaltungen, insbesondere in digitalen Speicherschaltungen, sind interne Register zur Speicherung von Topologien implementiert. Es sind unterschiedliche Topologien erforderlich, um die Worst-Case-Bedingungen in einem Speicherzellenfeld zu realisieren. Diese werden in den Registern gespeichert, um in einem nachfolgenden Test verwendet zu werden.
Wenn man zwischen unterschiedlichen Topologien wechseln will, gibt es laut dem Klagepatent im Prinzip zwei Möglichkeiten:
Wiederholtes Überschreiben eines Registers über einen Testmodus nach einem Testen von Speichereinheiten in der digitalen Schaltung,
Umschalten zwischen unterschiedlichen Registern, die entsprechend unterschiedliche Topologien enthalten.
An dem ersten Verfahren kritisiert das Klagepatent, dass ein Umladen des gesamten Registerinhalts erforderlich ist, so dass ein Testmusterablauf jeweils während der Umladezeit unterbrochen wird. An dem zweiten Verfahren kritisiert das Klagepatent, dass die digitale Schaltungseinheit zusätzliche Anschlussstifte zur Adressierung der jeweiligen Register aufweisen muss.
Ausgehend von dem zweiten Verfahren würdigt das Klagepatent weiteren Stand der Technik, in dem herkömmliche Testvorrichtungen zwei Register aufweisen, welche über eine externe Anschlusseinheit für ein Taktsignal ansprechbar sind. Hier sieht es das Klagepatent als nachteilig an, dass die Testvorrichtung auf die zwei Register beschränkt ist, weil zum Ansprechen weiterer Register zusätzliche externe Anschlusseinheiten erforderlich wären. Die Anzahl an externen Anschlusseinheiten kann wegen hardwareseitigen Beschränkungen nicht beliebig erhöht werden. Laut dem Klagepatent ist es nicht wünschenswert, die Anzahl externer Anschlusseinheiten zum Zwecke eines Umschaltens von Registern zu erhöhen. Vielmehr sollen möglichst wenige externe Schaltungseinheiten bereitgestellt werden, um aufgrund einer geringeren Anzahl benötigter externer Pins (Anschlusseinheiten) eine erhöhte Parallelität bereitzustellen und auf diese Weise Testkosten zu sparen.
Bisher ist es nur möglich – so das Klagepatent – zwei Register mit einer externen Anschlusseinheit anzusteuern.
Vor diesem Hintergrund stellt sich das Klagpatent die (Teil-)Aufgabe, ein Verfahren,
– bei dem mehrere Testmuster in mehreren Registern der digitalen Schaltung gespeichert werden,
– bei dem mindestens ein Register mittels eines Aktivierungssignals ausgewählt wird und
– bei dem die zu testende Speichereinheit mittels des in dem mindestens einen aktivierten Register gespeicherten Testmusters getestet wird,
derart weiterzubilden, dass mehr als zwei interne Register ansteuerbar sind, ohne die Anzahl externer Anschlusseinheiten erhöhen zu müssen.
Als weitere (Teil-)Aufgabe formuliert das Klagepatent die Bereitstellung einer digitalen Speicherschaltung, deren Speichereinheiten mit einer Vielzahl von in Registern der Speicherschaltung vorhandenen Testmustern testbar sind, ohne dass es erforderlich wird, hierzu eine größere Anzahl von externen Anschlüssen der digitalen Speicherschaltung vorzusehen oder ein oder mehrere Register der Speicherschaltung beim Wechsel eines Testmusters mit einem neuen Testmuster zu überschreiben.
Anspruch 1 ist auf das Verfahren gerichtet und sieht folgende Schritte vor:
Verfahren zum Testen mindestens einer Speichereinheit einer digitalen Speicherschaltung auszuführen, wobei das Verfahren zumindest die folgenden Schritte umfasst:
a) Speichern von mehreren Testmustern in Registern einer Anzahl von mehreren Registern (102a, 102b, 102c, 102d) in einer digitalen Speicherschaltung;
Auswählen mindestens eines zu aktivierenden Registers (102a, 102b, 102c, 102d) aus der Anzahl von Registern der digitalen Speicherschaltung.
Das Auswählen des Registers wird mit Hilfe einer Auswahleinheit (105) durchgeführt wird, welche eine logische Verknüpfungseinheit (110) zur logischen Verknüpfung von mindestens zwei zugeführten Adressierungssignalen (CSLO, CSL1) umfasst, und
zum Auswählen des Registers (102a, 102b, 102c, 102d) mittels der logischen Verknüpfungseinheit (110) werden mindestens zwei Adressierungssignale (CSLO, CSL1) miteinander verknüpft, die der logischen Verknüpfungseinheit (110) über mit vorhandenen externen Anschlusseinheiten der digitalen Speicherschaltung verbundene Adressierungsleitungen (107S) zugeführt werden,
welche in der digitalen Speicherschaltung zur Adressierung der mindestens einen Speichereinheit vorhanden sind, und
Testen der mindestens einen Speichereinheit mittels des in dem ausgewählten Register (102a, 102b, 102c, 102d) gespeicherten Testmusters.
Der Kern der Erfindung liegt darin, sich für das effiziente Testen des Speichers der bereits in der digitalen Schaltung vorhandenen Anschlusseinheiten zu bedienen, die für die Spalten- und/oder Zeilen-Adressierungsleitungen der digitalen Schaltung verwendet werden. Über diese Adressierungsleitungen können wiederum die Register der Speicherschaltung aktiviert und angesprochen werden.
Angesichts des Streits der Parteien bedürfen die Begriffe der Speichereinheit und der Speicherschaltung (dazu unter 1.) sowie die Reihenfolge der Verfahrensschritte (dazu unter 2.) der Auslegung.
Geschützt ist ein Verfahren zum Testen einer Speichereinheit einer digitalen Speicherschaltung (Merkmal 1). Auch wenn es sich bei dem Merkmal hierbei zunächst um eine reine Zweckangabe handelt, greift der Anspruch die Begriffe im Rahmen der einzelnen Verfahrensschritte wieder auf. So heißt es im letzten Verfahrensschritt c), dass mindestens eine Speichereinheit getestet wird (Merkmal 1.3) und in den vorherigen Verfahrensschritten a) und b) das Speichern in den Registern und das Auswählen eines zu aktivierenden Registers in einer digitalen Speicherschaltung erfolgt (Merkmale, 1.1, 1.2.).
Das Klagepatent unterscheidet diese beiden Begrifflichkeiten. Unter einer digitalen Speicherschaltung versteht es den Speicherchip (DRAM-Chip) im Ganzen (Absatz [0003] des Klagepatentes; nachfolgend sind Absätze ohne nähere Angaben solche des Klagepatents). Bestandteile der digitalen Speicherschaltung sind sowohl die Speichereinheit als auch die Register, die Auswahleinheit, die Anschlusseinheiten sowie die logische Verknüpfungseinheit. Bei der Speichereinheit handelt es sich um die Speicherzellen (also den DRAM-Kern) als solche, die getestet werden sollen. Das klagepatentgemäße Verfahren beschäftigt sich mit dem Testen der Speichereinheit einer Speicherschaltung, dessen Optimierung aufgrund der ständig zunehmenden Speicherkapazitäten notwendig ist (vgl. Absatz [0003]). Dabei geht es um Qualitätssicherung, die die Durchführung komplexer Test- und Simulationsabläufe erfordert, um „Worst-Case-Bedingungen“ in einem Speicherzellenfeld zu realisieren (vgl. Absatz [0004]. Der Test wird durchgeführt, um zu ermitteln, ob der Speicher in seiner gesamten Breite funktioniert, um einen Defekt einzelner Speicherzellen ausschließen zu können. Das Klagepatent will in Abgrenzung zum Stand der Technik mit seinem Verfahren ein Testen von Speichereinheiten in einer effizienten Weise ermöglichen (Absatz [0007]). Dem Klagepatent geht es dabei nicht um den Test irgendeines Elementes mit Speicherfunktion, sondern konkret um den Test der Speichereinheit der digitalen Speicherschaltung. Dies findet sich sowohl im Anspruch (Merkmale 1, 1.3) als auch in der Beschreibung wieder (vgl. Absätze [0002], [0010], [0011], [0014], [0016], [0017]).
Das Testen (Merkmal 1.3) vollzieht sich dergestalt, dass das in dem ausgewählten Register gespeicherte Testmuster in die mindestens eine Speichereinheit hineingeschrieben wird. Im Anschluss wird das Muster wieder ausgelesen und verglichen, ob das ausgelesene Muster mit dem hineingeschriebenen Muster identisch ist.
Das Klagepatent sieht eine bindende Reihenfolge zwischen den Verfahrensschritten vor. Insofern sind die Testmuster zunächst in Registern der digitalen Speicherschaltung zu speichern (Verfahrensschritt a), Merkmal 1.1) und danach wird eines dieser Register, die bereits Testmuster enthalten, ausgewählt (Verfahrensschritt b), Merkmal 1.2).
Patentansprüche, die ein Verfahren betreffen, sind grundsätzlich dahin auszulegen, dass die Verfahrensschritte in der angegebenen Reihenfolge zu absolvieren sind. Dieser Grundsatz erfährt jedenfalls dann eine Ausnahme, wenn sich aus dem bei der Auslegung heranzuziehenden weiteren Inhalt der Patentschrift hinreichende Anhaltspunkte für ein abweichendes Verständnis ergeben (vgl. BGH, Urteil v. 14.10.2014, X ZR 35/11 – Zugriffsrechte). Letzteres ist hier nicht ersichtlich.
Der Anspruch nennt zunächst den Speicherschritt und danach den Auswahlschritt. Er gibt damit die Reihenfolge vor.
Es gibt ansonsten keine Anhaltspunkte in der Klagepatentschrift, dass hiervon abgewichen werden soll. Vielmehr geht auch die Beschreibung regelmäßig davon aus, dass sich der Auswahlschritt immer auf ein Register bezieht, in dem bereits ein Testmuster gespeichert ist. So ergibt sich aus Absatz [0014], dass mehrere Register heranzuziehen sind, welche verschiedene Test-Topologien bzw. Testmuster enthalten (sic!). Absatz [0016] nennt als ersten Schritt unter a) Speichern von Testmustern in mehreren Registern der digitalen Schaltung und sodann als Schritt b) Auswählen mindestens eines zu aktivierenden Registers. Laut dem Ausführungsbeispiel in Absatz [0035] sind in den Registern die Testmuster gespeichert, die in dem Register vor dem entsprechenden Testablauf abgelegt wurden. Auch aus Unteranspruch 7 folgt nichts anderes. Dem Anspruch lässt sich zum Inhalt der Testmuster und zur Abfolge der anzusprechenden Register etwas entnehmen, er sagt aber nichts darüber aus, ob die Testmuster erst nach dem Auswahlschritt in den Registern gespeichert werden können. Dagegen spricht der Umstand, dass ein Testmodus so aufgebaut sein kann, dass die Abfolge der anzusprechenden Register festgelegt werden kann, wobei die Register unterschiedliche Test-Topologien „aufweisen“. Daraus folgt vielmehr, dass die Test-Topologien bereits in den Registern enthalten sind.
Insofern ergibt sich gerade nicht aus dem Anspruch, dass die Auswahl des Registers auch den Fall der Auswahl des Registers zum Zwecke des Speicherns eines Testmusters meine.
Das Auswählen der Register wird mittels einer logischen Verknüpfungseinheit zur logischen Verknüpfung von mindestens zwei zugeführten Adressierungssignalen bewerkstelligt (Merkmal 1.2.1). Die Adressierungssignale dienen aber gerade der Aktivierung der Register, um den Testvorgang einzuleiten. Dies ergibt sich aus Absatz [0018] der Klagepatentschrift, wonach der Auswahleinheit das Aktivierungssignal über bereits vorhandene Adressierungsleitungen zugeführt wird, „d.h. in Form von Adressierungssignalen zum Auswählen bzw. Ansteuern des mindestens einen zu aktivierenden Registers.“ Die Aktivierung in Form der Auswahl und Adressierung der Registers setzt dann aber zwingend voraus, dass die Testmuster zuvor in den Registern gespeichert wurden.
Mit der patentgemäßen Lösung soll auch kein wiederholtes Überschreiben eines Registers über einen Testmodus vermieden werden, was zur Folge hätte, dass der Auswahlschritt auch vor dem Speicherschritt liegen könnte. Denn das Problem, dass bei einem einzigen Register das Testmuster wiederholt überschrieben werden muss (Abs. [0005] und [0006]), wird bereits dadurch gelöst, dass mehrere Register vorgesehen sind, zwischen denen umgeschaltet werden kann (vgl. Abs. [0005] und [0006]). Erst durch die Verwendung von mehr als zwei Register entsteht das technische Problem, dass eine höhere Anzahl an Registern regelmäßig mit einer höheren Anzahl von Anschlussstiften einhergeht (Abs. [0006] bis [0010]). Diesem Problem widmet sich das Klagepatent und löst es dadurch, dass gemäß Merkmalsgruppe 1.2 für die Auswahl des Registers mehrere Adressierungssignale verknüpft werden, so dass es weniger Anschlussstifte bedarf. Auf ein wiederholtes Überschreiben eines Registers und die Adressierung zwecks Speicherung von Testmustern kommt es in diesem Zusammenhang nicht an.
Angesichts der obigen Auslegung machen die Standards von der Lehre des Klagepatents keinen Gebrauch. Die Merkmale 1 und 1.3 werden ebenso wenig verwirklicht wie die Durchführung der Verfahrensschritte a) und b) in der laut den Merkmalen 1.1 und 1.2 vorgegebenen Reihenfolge.
Unstreitig erfolgt nach den Standards das streitgegenständliche Testverfahren mithilfe der Register des FIFO-Speichers ohne Rückgriff auf Daten aus dem DRAM Core, also der Speichereinheit. Weder der LDFF-Befehl noch der RDTR-Befehl greifen auf den DRAM Core zu. Der DRAM-Core stellt aber die Speichereinheit mit dem Speicherzellenfeld dar, die laut Klagepatent zu testen ist. In dem herangezogenen Teil der Standards geht es um ein Read-Training des Memory Controllers der ein bevorzugtes Timing in Bezug auf das Datenauge erreichen soll. Die Schnittstelle von GPU und DRAM soll damit eingestellt bzw. synchronisiert werden. Sofern die Klägern in der mündlichen Verhandlungen meinte, dass die lange Strecke der weit auseinanderliegenden Leitungen der GPU und des RAM getestet werden soll und es sich hierbei um einen mittelbaren Test des DRAM-Cores handele, genügt dies gerade nicht, um die Lehre des Klagepatents zu verwirklichen. Wie die Klägerin nämlich selbst zu Recht in der mündlichen Verhandlung festgestellt hat, wird die letzte Stufe weggelassen. Das Klagepatent beschäftigt sich aber genau damit in Verfahrensschritt c): Der DRAM-Core soll getestet werden, nicht die Leitungen, die ihn mit der GPU verbinden.
Die Standards zeigen nicht die beanspruchte Reihenfolge der Merkmale 1.1 und 1.2. Die Testmuster werden über die LDFF-Befehle in die Matrix-Register eingespeichert bzw. die Spalte wird gleichzeitig mit Daten gefüllt und ausgewählt. Damit erfolgen die Schritte des Speicherns und Auswählens nicht nacheinander, sondern die beiden Schritte fallen zusammen. Dies ist – wie gesehen – gerade nicht vom Anspruch des Klagepatents vorgesehen.
Eine äquivalente Verletzung des Klagepatents kann die Kammer ebenfalls nicht feststellen.
Selbst unterstellt der Zusatz zum Verfahrensschritt b) stellte eine abgewandeltes Austauschmittel dar, das zum Verfahrensschritt b)/Merkmal 1.2 äquivalent sei, verwirklichen die Standards immer noch nicht die Merkmale 1 und 1.3. Darüber hinaus fehlt es hier an der Voraussetzung der Gleichwertigkeit, da ein Auswählen zwecks Speichern eines Testmusters und/oder Testen der Speicher keine gleichwertige Lösung darstellt. Der Anspruch sieht explizit eine Reihenfolge vor. Das vermeintliche Austauschmittel steht damit in Widerspruch zu der Reihenfolge, die durch Verfahrensschritt a) in Merkmal 1.1. vorgegeben wird.
Dem Antrag auf Schriftsatznachlass der Beklagten aus der mündlichen Verhandlung war mangels Entscheidungserheblichkeit nicht zu entsprechen.
Die Kostenentscheidung richtet sich nach § 91 Abs. 1 ZPO. Die Entscheidung über die vorläufige Vollstreckbarkeit folgt aus § 709 ZPO.
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References: EuGH 
 EuGH 
 EuGH 
 § 148
 EuGH 
 Art. 64
 § 10
 Art. 64
 § 10
 § 91
 § 709