Source: https://www.scribd.com/document/340090041/Cano-Salazar-Christian-Filtro-Digital-Fpga
Timestamp: 2018-12-13 09:42:51+00:00

Document:
Presentación Básico CCTV 2011
parteparaposter.docx
GUIA DE APRENDIZAJE Nº. 4[1]
Computación paralela científica
DISEÑO DE UNA ARQUITECTURA DE UN FILTRO DIGITAL DE 
SOBRE MUESTREO DE IMÁGENES, EN FACTOR 2, '(
ACUERDO AL FORMATO H.264/SVC SOBRE FPGA
Christian Enrique Cano Salazar
ASESOR: MSc. Ing. Mario Andrés Raffo Jara
El presente trabajo consiste en la realización del diseño de la arquitectura en hardware de un filtro
digital tipo FIR (Respuesta al impulso finito) para sobre muestreo de imágenes de Televisión Digital,
de acuerdo al estándar japonés-brasileño H.264/SVC de codificación de video escalable, con una tasa
de cuadros mayor o igual a 30 cuadros por segundo (fps) para poder operar en tiempo real en un
decodificador/codificador (CODEC).
La arquitectura propuesta fue validada primero en software por medio del entorno de programación
MATLAB®. La descripción en hardware de la arquitectura diseñada, es decir, la síntesis
comportamental del software, se realizó por medio del lenguaje de descripción de hardware VHDL
además de ser compatible con los modelos más modernos de FPGA’s (Arreglo de Puertas
Programables en Campo) de las familias CYCLONE de la compañía Altera.
Para la descripción del diseño realizado en el FPGA, se utilizó el Software Quartus II versión 9.1 sp2
Full Edition, haciendo posteriormente la verificación y validación de dicha descripción mediante el
uso de la herramienta de simulación Testbench con el software ModelSim versión 6.5b de Altera.
Se optó por la implementación de la arquitectura en un FPGA debido a que para hacer diseños de
arquitecturas que van a operar en tiempo real, el FPGA presenta ventajas como el paralelismo de
operaciones, el bajo consumo de energía respecto a otros dispositivos además del poder personalizar
los recursos del dispositivo con el que se va a trabajar. El paralelismo de operaciones permite obtener
una alta velocidad de procesamiento, es decir, alcanzar un menor tiempo de operación para la
arquitectura. El bajo consumo de energía es una característica fundamental para equipos portátiles,
además que el personalizar los recursos del dispositivo, por ejemplo el tamaño del bus de datos,
permite optimizar el uso de los recursos del mismo.
La operación fundamental de funcionamiento de la arquitectura diseñada se basa en tener una imagen
en menor escala, es decir se parte de una imagen de pequeñas dimensiones, que presenta un tipo de
resolución para un tipo de dispositivo A, en este caso se parte de una imagen con resolución QVGA
(320 x 240), luego dicha imagen pasará a través del filtro de sobre muestreo con un factor de escala de
2, consiguiendo una imagen con dimensiones mayores la cual puede ser utilizada por un dispositivo B,
la imagen obtenida luego de ser filtrada será de resolución VGA (640 x 480). Para realizar el sobre
muestreo se utilizó el formato de imagen YCBCR, en lugar del RGB para evitar el alto grado de
correlación que se tiene entre los planos en el formato RGB lo que dificulta el proceso de codificación
resultando en la reducción de la eficiencia del proceso. El sobre muestreo de la imagen se realiza en
forma paralela en los planos de luminancia y en los de cromaticidad, haciendo que el proceso de sobre
muestreo se lleve a cabo en el menor tiempo posible, lo cual genera una mayor eficiencia en el
proceso. Se obtuvo una frecuencia máxima de operación de 221.58 MHz, con lo que se puede llegar a
procesar 1036 cuadros por segundo, con lo cual se cumplió el objetivo de poder operar a una tasa
mayor de 30 cuadros por segundo (requerimiento de tiempo real).
Finalmente, se efectuaron las pruebas correspondientes para la validación de la imagen sobre
muestreada en el software MATLAB® respecto a hardware, analizando las matrices resultantes de las
imágenes sobre muestreadas que fueron generadas tanto por software como por el hardware.
........................................ Proceso de filtrado en el plano de luminancia y en el plano de cromaticidad . Bloque contador de pixeles ............................................. Procesador Digital de Señales (DSP) .........................1........................................... Arquitectura genérica en un FPGA .. Bloque conversor Serie-Paralelo .................................................. Lenguaje de descripción de hardware VHDL ..1.....................................................2.............1..................2............................................................1.....................2......................................... MARCO TEÓRICO Y PRESENTACIÓN DEL ASUNTO DE ESTUDIO ......................................2................. 21 4.. Estado del Arte .................................3. 12 3.............................. 13 3....................................5......3.8....... 20 4............................................. 31 4......3....2...........................7. 33 v ....................... APLICACIÓN EN SOFTWARE DEL FILTRO DIGITAL DE SOBREMUESTREO DE IMÁGENES EN FACTOR DE DOS .......................2.... Dispositivo Lógico Programable FPGA .................. 29 4... 3 2.....................................2............ MARCO PROBLEMÁTICO .... Arquitectura del algoritmo del filtro de sobre muestreo de imágenes en factor dos ........... Verificación del algoritmo del filtro de sobre muestreo por medio de una aplicación en software .4....... Método de sobre muestreo de imágenes de acuerdo al estándar H........1.........2.............................................................6.....2......................1........................................... 13 3........................... 32 4.8...... 28 4.........1...............8.............................................3....................................3.............. 19 4.......... 19 4.......... Unidad de Procesamiento Gráfico (GPU) . 4 2. 11 3... 11 3..... Bloque contador de filas .............. Hipótesis de solución del diseño de la arquitectura ....8.............................................. Aspectos generales de la aplicación en software MATLAB® ...264/SVC ............................................4..................................................1................................................................ 7 3................................................................................................ Diseño de la arquitectura del filtro digital hardware de sobre muestreo sobre el FPGA Cyclone II de ALTERA® .... Estado de la investigación ................................... Esquema de desarrollo de la aplicación en software ....................................................................................... 4 2..... DISEÑO EN HARDWARE DEL FILTRO DIGITAL DE SOBREMUESTREO DE IMÁGENES EN FACTOR DE DOS ............................4......................1..............8.1...................................... Presentación del asunto de estudio .................................................. 13 3....8................4................ Resultados obtenidos de la aplicación en software del algoritmo del filtro ..................... 24 4. Diseño de la arquitectura a partir de la síntesis comportamental del algoritmo implementado en software ......................................................... Resultados obtenidos para el plano de cromaticidad azul (Cb) y plano de cromaticidad rojo (Cr) .............. ÍNDICE GENERAL RESUMEN TÍTULO INTRODUCCIÓN ..............................1.................. Justificación del uso de dispositivos lógicos programables FPGA ........ Resultados obtenidos para el plano de luminancia (Y) ........ 4 2.. 29 4................ 1 1................. 20 4............ 7 2............................................ 22 4.................. 28 4............................ 22 4........................ 5 2....................... Arquitectura del FPGA Cyclone II de Altera ......3.........................1.. 14 4...............3.....8....
vi ......................... 39 5.................................................................................................... Bloque de registro de módulo 4 ..... 35 4. Bloque de Filtro Horizontal .....4..... Bloque de registro de módulo 8 ..................3.......................................................7........................................ 50 BIBLIOGRAFIA .3. Maquina de estados Finito (FSM) ..................................... 43 5.......2.................. Resultados de la síntesis de la arquitectura diseñada ..................................................... 33 4.................. ANEXO F: Archivos de Proyecto de las arquitecturas diseñadas utilizando el software Quartus II v9... Simulación de los módulos de la arquitectura diseñada ......................................... la cual contiene el código en VHDL de los módulos que conforman las arquitectura....8.............................................................................................. 41 5........ Bloque de registro de módulo 16 ............3.....................................................8....... 41 5...3.8..........6. Comparación con un trabajo previo de la bibliografía ........................................................................... RESULTADOS .............................................9....................... 49 RECOMENDACIONES .8........................................... 33 4......................1...................................... se adjuntan los archivos de texto generados por la simulación con el fin de que se pueda comparar con los resultados obtenidos por software.......3........................................8......... 46 CONCLUSIONES .................8.5. 38 4........3................................ 51 ANEXOS (Ver CD-ROM Adjunto) ANEXO A: Código fuente de la aplicación en software MATLAB® ANEXO B: Diagramas de bloques de las arquitecturas de las unidades diseñadas para el plano de Luminancia (Y) ANEXO C: Diagramas de bloques de las arquitecturas de las unidades diseñadas para el plano de Cromaticidad Azul (Cb) ANEXO D: Diagramas de bloques de las arquitecturas de las unidades diseñadas para el plano de Cromaticidad Rojo (Cr) ANEXO E: Imágenes de los resultados Obtenidos por la simulación por Testbench........... 33 4......... Bloque de Filtro Vertical .......................................3..........................2 de ALTERA incluyendo los archivos de extensión *........................................4. Asimismo..........vhd de cada arquitectura....8.................
A Nelida… mi abuela… por ser más que una abuela. su gran apoyo y por lo buenos momentos que vivimos. José Quenta. por haberme dado la oportunidad de poder descubrir mi verdadera vocación. Laura Salas. Andres Jacoby y demás miembros del Grupo de Microelectrónica por todos los consejos y enseñanzas. A Henry Block. Daniel Lanao. Edmundo Pozo. por todo el apoyo. además de toda la confianza. Ing. Edward Mitacc. paciencia y sincera amistad. Edson Yupanqui. AGRADECIMIENTOS A mis Adorados Padres y hermano…por su gran apoyo incondicional. su cariño. el gran apoyo y preocupación para con mi persona para desarrollar con éxito este trabajo de tesis. Giancarlo Sotelo. A mis profesores… por todos sus consejos y enseñanzas. A mí estimado Grupo de Microelectrónica (GuE). Mario Raffo. por ser un ángel. Juan Ugarte y demás amigos que me brindaron su amistad y apoyo a lo largo de estos últimos años. A mi estimado asesor MSc. Claudia Achong. Richard Nole. por brindarme su gran amistad. Ruth Olivera. A todos… mil gracias! vii . A Rocío Espinel. Cristopher Villegas. Rosario Renteria y demás compañeros de trabajo por brindarme su gran amistad. Jonathan Diaz. A Jaime Reategui. su preocupación y sus grandes consejos que me ayudaron a poder cumplir mis objetivos de manera exitosa.
" — George Bernard Shaw viii ."Sólo triunfa en el mundo quien se levanta y busca a las circunstancias. creándolas si no las encuentra.
el sistema es apropiado para nuestro país en vista de que la base de este estándar ha sido diseñado considerando la geografía accidentada de Japón. recientemente. En el Perú. así como. En el 1 . es decir escalar la imagen del video. debido a que este es un estándar abierto a mejoras y posibles modificaciones. Por lo que el presente trabajo de tesis se tiene como objetivo desarrollar un módulo de sobremuestreo de imágenes para dispositivos que manejan resolución VGA como óptima. este estándar logra emitir una señal que puede ser captada de forma gratuita en celulares que le sean compatibles. de la evolución rápida de las telecomunicaciones tanto para transmisiones analógicas. Dentro de las modificaciones que se realizaron figura el cambio de formato de compresión de video digital MPEG-2 a H. INTRODUCCIÓN El resultado de la revolución tecnológica ha permitido desarrollar ampliamente el campo de la Televisión Digital Terrestre (TDT). Tomando como premisa que la imagen transmitida es de tamaño QVGA. Además. En el capítulo 2 se aborda con mayor detalle el marco teórico del algoritmo del filtro que se plantea desarrollar enfatizando en el método y proceso de sobremuestreo de la imagen.264/SVC que permite escalabilidad de video. por lo que se podría desarrollar tecnología con fines de aportar nuevas mejoras al estándar. dado que se ha generado numerosas innovaciones en distintas áreas como el procesamiento digital de señales e imágenes y microelectrónica. En el capítulo 3 se realiza una validación en software del algoritmo de sobremuestreo verificando que se obtengan resultados válidos con la imagen sobremuetreada. dado que en los últimos años se ha incrementado considerablemente el número de usuarios de telefonía móvil. las cuales presentan robustez ante posible perdidas de datos o errores. se ha adoptado el estándar japonés-brasileño de transmisión de TV digital SBTVD-T. enfatizando en que el estándar fue diseñado para cubrir esa parte territorial donde la señal común no logra ser captada.264/AVC. escalándolo en un factor de 2 para llegar a una resolución VGA. como para transmisiones digitales. estas últimas se han desarrollado altamente. Como una extensión del formato H.264/AVC surge el formato H. por lo que la transmisión de datos a través de esta logra utilizar anchos de banda soportados por diversas redes de transmisión. El estándar SBTVD-T es una evolución del estándar japonés ISDBT-T. Esto es algo muy interesante para la realidad peruana. el cual presenta ciertas características que permiten conseguir una mejor calidad de imagen. En el capítulo 1 se presenta el marco problemático del tema de tesis. El presente trabajo de tesis está organizado de la manera descrita a continuación. la cual presenta similitudes a la de Perú. el cual busca aumentar la resolución/calidad del video. Teniendo como objetivo transmitir un solo tamaño de paquete de datos para que pueda ser captado por cualquier dispositivo y este pueda adaptarlo a su resolución óptima.
Finalmente se presentan las conclusiones y recomendaciones.capítulo 4 se diseña el algoritmo del filtro en hardware utilizando síntesis comportamental para transformar el algoritmo en software a hardware. En el capítulo 5 se realiza la simulación por Testbench de la arquitectura diseñada y se comparan los resultados obtenidos por software y hardware. con lo cual se valida la arquitectura es correcta. 2 .
se realizará el diseño de una arquitectura de un filtro que sobre muestree imágenes de una resolución QVGA (320x240) a una resolución VGA (640x480). consumo de energía. Para propósito de esta tesis. esta tendencia ha derivado actualmente en la necesidad de diseñar dispositivos capaces de procesar video e imágenes en alta definición. entre otros [1]. televisores de alta definición (HDTV)1. Por tal motivo se desarrolló el formato H. etc. Existen varios tipos de dispositivos donde se pueden hacer estos tipos de procesamiento de imagen y video. por lo cual el consumo de energía tiene que ser cada vez menor. dado que en la actualidad los equipos portátiles están cubriendo gran parte del mercado tecnológico. ya sea de rendimiento. CUDA (Arquitectura de un dispositivo de computo unificado). logrando obtener mayor aceptación de los usuarios del mismo. Se puede citar a los PDSP’s (Procesador de procesamiento digital de señales). 1 A continuación los acrónimos entre paréntesis representarán los nombres que le preceden. siendo este último muy importante. velocidad. FPGA’s (Arreglo de Puertas Programables en Campo) [1]. el estudio de la factibilidad para hacer la elección de un dispositivo. ha tenido un crecimiento muy rápido. el cual permitirá escalar la imagen a la resolución óptima de cada dispositivo. GPU’s (Unidad de procesamiento gráfico). permitiendo así dar un mayor tiempo de autonomía al dispositivo portátil. frecuencias de trabajo. el cual es manejado por los celulares. por lo cual el interés por el video y la calidad de la imagen ha tenido un aumento progresivo en forma paralela con el avance de la tecnología. lo cual permite a su vez realizar producciones de televisión con mayor calidad. Sin embargo. Esta primera etapa del documento de tesis se basa en establecer un esquema de trabajo para realizar el diseño de la arquitectura de un filtro tipo FIR para sobre muestreo de imágenes de Televisión digital para poder adaptarlo a la resolución óptima requerida por cada equipo que procesa Video digital. 3 . Cada uno de estos dispositivos presenta características específicas. por un lado. Hoy en día.264/SVC. respecto a la calidad de la imagen. Se puede mencionar algunos tipos de resolución como QVGA. lo cual a su vez hace un incremento sustancial del precio de estos equipos. en el contexto de mejorar la calidad de imagen y video se presentan limitantes importantes. CAPITULO 1 MARCO PROBLEMÁTICO El gran avance de la tecnología en los últimos años. así como también del consumo de energía que pueda generar. para poder obtener mejores estándares en calidad de imagen y video se necesita equipos más modernos con mejores tecnologías. depende primordialmente de la frecuencia de operación del dispositivo. posteriormente se efectuará la validación en hardware de la misma.
1. CAPITULO 2 MARCO TEÓRICO Y PRESENTACIÓN DEL ASUNTO DE ESTUDIO 2.1. a la cual se le aplicará un sobre muestreo por medio de un filtro del tipo FIR en los planos de luminancia (Y) y cromaticidad (Cb y Cr). El filtro aplicado tendrá un factor de escalabilidad de 2. El término escalabilidad está relacionado con el aumento de la resolución/calidad de video. por ello. Presentación del asunto de estudio Actualmente se ha desarrollado rápidamente gran cantidad de dispositivos capaces de manipular video digital como iPAD’s. A diferencia del formato H. Se empezará por adquirir la imagen en una escala pequeña. el H. Estado del Arte 2.1.264/SVC2.264/AVC. es poco coherente tener un único tipo de representación de video para ser utilizado por todos estos dispositivos.264/AVC3 que es usado en el estándar de televisión japonés-brasileño SBTVD. tampoco sería viable ni consecuente transmitir diversos tipos de paquetes de la misma señal de video para cada uno de los dispositivos existentes. 4 Se usa el formato YCBCR en lugar del RGB para evitar el alto grado de correlación que tienen entre los planos en el formato RGB lo que dificulta el proceso de codificación resultando en la reducción de la eficiencia del proceso. el cual permitirá obtener una imagen con mayor resolución. por lo tanto fue establecido el formato H. Para poder tener una idea más detallada de lo que se trata se puede citar por ejemplo si se transmite una señal de video digital con una resolución de HDTV y se desea reproducir dicha señal en un celular. sería poco eficiente e injustificable decodificar dicha señal para HDTV para luego sub-amostrarla con el fin de que pueda ser reproducida de manera óptima por el celular. 3 H. según el formato de imagen YCBCR4 [2]. los cuales trabajan de manera óptima con una resolución QVGA. permitiendo la adaptación a los requerimientos de los equipos de manipulación de video existentes en el mercado. 2 SVC: Scalability Video coding.264/SVC permite la escalabilidad de video. en este caso será VGA (640x480). teléfonos celulares. para este caso se trabajará con imágenes con resolución QVGA (320x240). HDTV. el mismo que es una extensión del formato H. partiendo de una estructura base utilizando estructuras de enriquecimiento en el proceso de codificación y decodificación del video.264/AVC es un estándar que define un codificador/decodificador de video de alta compresión. 4 . compuesta por una imagen de poca resolución a una de mayor resolución. A su vez.
264/SVC [2]. En la figura 1 se muestra la estructura típica de un codificador de H. Un dispositivo que es compatible con el estándar H. bien definidos. 5 . se puede agregar que este estándar logra explorar tres tipos de escalabilidad de video digital: temporal. con lo que se estaría mejorando la calidad de la imagen procesada.En un principio.264/SVC es capaz de poder decodificar una señal de video. la cual está basada en un concepto de decodificación por capas.264/SVC que presenta 2 capas: La capa 0 es la capa base. pero utilizando filtro tipo FIR de 6-taps [3]. todo el proceso de sobre muestreo de la imagen QVGA. será desarrollado utilizando el entorno de programación MATLAB® [2]. Además. Finalmente. generando una representación de una imagen que contenga información del video decodificada con una resolución espacial. dado que se está utilizando filtro tipo FIR de 4-taps. 2. más precisamente en lo que refiere a la implementación del hardware de sobre muestreo espacial de las imágenes de las tramas de video. referente al estándar H. ya sea digital o no. luego de realizar la correcta validación del proceso de sobre muestreo mediante el uso del software MATLAB®. Es importante mencionar que el sistema de codificación de escalabilidad espacial definido para el estándar H.Estado de la investigación: Respecto del tema antes mencionado. Si la calidad de la imagen no es óptima se procederá a realizar el mismo proceso. predicción residual y intra-predicción. la cual cuenta con la imagen en menor escala y la capa 1 cuenta con la imagen en mayor escala.1.. En el presente tema de tesis el enfoque se centrará en la intra-predicción.264/SVC se basa en un mecanismo de predicción inter-capas. espacial y cualitativa o de fidelidad. con lo cual se efectuará la validación respectiva de la calidad de la imagen sobre muestreada.2. temporal o cualitativa. como son predicción de movimiento. dicho estándar proporciona soporte a la escalabilidad espacial. previamente mencionado. se procederá a realizar el diseño de la arquitectura del filtro para ser implementada en un dispositivo FPGA (Arreglo de Puertas Programables en Campo) evaluando el correcto funcionamiento y la eficiencia de procesamiento de la información y así poder hacer la elección del dispositivo FPGA de las familias Cyclone de la compañía Altera que proporcione la mayor eficiencia y calidad [1] en términos de frecuencia de operación y de consumo de recursos. el cual está constituido por tres procesos.
en el mar y en el aire. el cual es el objeto de estudio en esta tesis. de radioaficionados.Codificación de los parámetros de estudio de la televisión digital.601 . se encuentra resaltado en la figura 1. de observación del medio ambiente y de comunicaciones que se encargan de la seguridad de la vida humana en la tierra. UIT-R BT. de telecomunicaciones de emergencia. para evitar el alto grado de correlación que se presenta entre los planos Rojo. móvil.264/SVC [4]. Diagrama de bloque de un codificador de H. El presente trabajo está enfocado para trabajar con una resolución QVGA (320x240) en la capa base (capa 0) y con una resolución VGA (640x480) en la capa mejorada (capa 1). (www.int) 6 Rec. de los sistemas mundiales de posicionamiento. Como se puede observar el bloque responsable del proceso de sobre muestreo. Dicha norma es la Rec. 5 ITU-R: Sector de Radiocomunicaciones de la UIT (UIT-R) desempeña un papel fundamental en la gestión del espectro de frecuencias radioeléctricas y de las órbitas de los satélites.6016[5]. Este formato está establecido por el Sector de Radiocomunicaciones (UIT- R)5 como norma para trabajar con video digital.itu. lo que dificulta el proceso de codificación resultando en la reducción de la eficiencia del proceso de sobre muestreo que será planteado a continuación [6]. UIT-R BT. recursos naturales limitados que suscitan una demanda creciente por parte de un gran número. Figura N° 1. la cual será aplicada un dispositivo Y. Ambas capas usan el formato de imagen YCbCr. de investigación espacial. de radiodifusión. Lo que se busca es poder partir de una imagen en pequeñas dimensiones. 6 . de meteorología. en lugar del formato RGB. para luego poder hacer el proceso de sobre muestreo de dicha imagen para que tenga dimensiones mayores y así pueda ser utilizado por el dispositivo Z. de servicios como el servicio fijo. El formato YCbCr es utilizado. Verde y Azul del formato RGB. cada vez mayor.
se utilizará tres filtros. se hacen análisis y cálculos para definir los coeficientes de los índices de los filtros que se aplican a los planos de luminancia y cromaticidad. la elección del índice del filtro a escoger dependerá del factor de escala de sobre muestreo. donde la elección de los índices se realiza en función al factor de escala de sobre muestreo. Este bloque es el responsable de incrementar la resolución de la imagen de la capa base (capa 0) a una resolución mayor en la capa mejorada (capa 1). Se puede mencionar también que este trabajo de sobre muestreo es utilizado en el método de predicción residual inter- capas. En investigaciones previas se ha realizado el filtrado con filtros bilineales para ambos planos. es decir a un menor tiempo. por lo cual.1.2.2.264/SVC. primero horizontalmente y luego verticalmente. lo cual permitirá que el proceso de sobre muestreo se realice a una mayor velocidad.2.264/SVC: Como se observa en la figura 1 el método de sobre muestreo se encuentra explícitamente identificado en el diagrama de bloques del codificador H.1. 2.2. Shijun Sun y presentado en una patente de Estados Unidos (USA) [3] bajo el título de “Métodos y sistemas para el diseño de filtros de sobre muestreo”.1.Método de Sobre Muestreo de imágenes de acuerdo al estándar H. según estudios realizados por el Dr. como se muestra en las tablas 1 y 2 de la referencia [7]. Sin embargo. El orden de aplicación de los filtro será de manera simultánea para los tres planos de la imagen. En la codificación de video escalable SVC el sobre muestreo está compuesto por un grupo de 16 filtros. uno para cada plano de Luminancia (Y) y de cromaticidad (Cb y Cr). Ambos con un factor de escalabilidad de 2. Este método es aplicado cuando el modo de predicción de un bloque es inter-capas y el bloque correspondiente en la capa base ha sido decodificada usando intra-predicción. Para el propósito de esta tesis se utiliza un filtro de sobre muestreo con un factor de 2. como se empleará el formato de imagen YCbCr. se debe utilizar los filtros de índice 12 y índice 4 en los planos de 7 . según la referencia [6] menciona. resultando una importante reducción en la calidad del filtraje. Los filtros serán aplicados. Para la realización del proceso de sobre muestreo se emplearán filtros del tipo FIR (Finite Impulse Response). Proceso de Filtrado en el Plano de Luminancia y en el Plano de Cromaticidad: Como se mencionó anteriormente se aplicará un filtro de tipo FIR de 4-taps [3] para el plano de luminancia y un filtro tipo FIR bilineal para el plano de cromaticidad. Para el plano de Luminancia (Y) es aplicado un filtro tipo FIR de 4-taps y para los planos de cromaticidad rojo y azul (Cb y Cr) se aplica un filtro Bilineal.. Cabe mencionar que el uso de diferentes tipos de filtros para los planos de luminancia y cromaticidad es básicamente para incrementar la calidad del filtrado sin tener un importante incremento en su complejidad.
Si se observa nuevamente dichos índices en las tablas 1 y 2 para poder tener los coeficientes de los filtros se tienen las siguientes fórmulas: Filtros para el plano de luminancia SL12 = ( 1*A + 8*B + 28*C + 3*D ) / 32 (1) SL4 = ( 3*A + 24*B + 8*C + 1*D ) / 32 (2) Filtros para el plano de cromaticidad SC12 = ( 0*A + 8*B + 24*C + 0*D ) / 32 (3) SC4 = ( 0*A + 24*B + 8*C + 0*D ) / 32 (4) Se hace la división entre 327 en ambos casos para poder mantener el valor del resultado en el intervalo de 0 a 255.. 8 . Tabla N° 1. es decir normalizado a 1 byte (8 bits).luminancia y de cromaticidad.Filtro de sobre muestreo para el plano de luminancia [6]. Índice de Coeficientes de interpolación del filtro fase del filtro e[-1] e[0] e[1] e[2] 0 0 32 0 0 1 -1 32 2 -1 2 -2 31 4 -1 3 -3 30 6 -1 4 -3 28 8 -1 5 -4 26 11 -1 6 -4 24 14 -2 7 -3 22 16 -3 8 -3 19 19 -3 9 -3 16 22 -3 10 -2 14 24 -4 11 -1 11 26 -4 12 -1 8 28 -3 13 -1 6 30 -3 14 -1 4 31 -2 15 -1 2 32 -1 7 La implementación en hardware de una operación de división eleva considerablemente el consumo de recursos. por ello es importantísimo tener en cuenta que la división entre 32 puede realizarse por medio de operaciones de desplazamiento (shift) a la derecha en 5 posiciones.
que en este caso será de una resolución VGA (640 x 480).Filtro de sobre muestreo para el plano de cromaticidad [6]. a la salida tendremos macro bloques de 8 x 8 pixeles con los cuales se generará la nueva imagen sobre muestreada. 9 . Tabla N° 2.. las cuales serán ingresadas en orden a cada filtro y como se establece un factor de escala de 2. verificando el factor de escalabilidad de 2. Indice de Coeficientes de interpolación del filtro fase del filtro e[-1] e[0] e[1] e[2] 0 0 32 0 0 1 0 30 2 0 2 0 28 4 0 3 0 26 6 0 4 0 24 8 0 5 0 22 10 0 6 0 20 12 0 7 0 18 14 0 8 0 16 16 0 9 0 14 18 0 10 0 12 20 0 11 0 10 22 0 12 0 8 24 0 13 0 6 26 0 14 0 4 28 0 15 0 2 30 0 Los planos de luminancia y cromaticidad de la imagen QVGA (320 x 240) que ingresa a la capa base serán segmentadas en macro bloques de 4 x 4 pixeles.
en el cual los datos procesados por el filtro de índice 12 están representados gráficamente por los círculos de color amarillo y color azul (los círculos de color amarillo representan al resultado de filtrar los círculos de color naranja y los de color azul representan al resultado de filtrar los círculos de color celeste). donde los círculos de color naranja representan gráficamente a los datos obtenidos al aplicar el filtro de índice 12 (no son los originales son los obtenidos al procesar el macrobloque de 4 x 4 pixeles) mientras que los datos obtenidos al aplicar el filtro de índice 4 (en el macrobloque de 4 x 4) están representados gráficamente por los círculos de color celeste. Luego al ser filtrado horizontalmente se obtenga un macrobloque de 4 x 8 (figura 2b). Figura N° 2.. obtenido después del filtrado horizontal. (b) resultado del filtro horizontal y (c) resultado del filtro vertical [4]. mientras que los datos procesados por el filtro de índice 4 están representados gráficamente por los círculos de color verde (luego de procesar el macrobloque de 4 x 8). Finalmente. obteniendo un macrobloque de 8 x 8 pixeles (figura 2c). Para ver de una manera más gráfica el proceso de sobre muestreo se puede ver la figura 2. 10 . donde se muestra las operaciones y el resultado de los filtros ya sea de luminancia y cromaticidad partiendo de un macrobloque de 4 x 4 pixeles (figura 2a). se realiza el filtrado vertical al macrobloque de 4 x 8 pixeles. en dicha figura los datos originales están representados gráficamente por círculos de color gris.(a) macrobloque de 4x4 de la imagen original.
se realizará la validación del mismo en software porque. por ejemplo. Además. que permiten realizar e implementar los diseños en menor tiempo. El software que se utilizará para hacer la validación del algoritmo es el MATLAB® R2010a debido a la gran versatilidad que presenta en el campo del procesamiento de imágenes. También se puede observar aplicaciones en la medicina muy importantes como por ejemplo. Las implementaciones en software vienen ganando la aceptación del público debido a la gran versatilidad y las ventajas que presenta sobre lo que es implementación en hardware para aplicaciones reales. Se tienen otras aplicaciones en lo referente a control de procesos. en este caso un dispositivo de arreglos programables en campo (FPGA). Por ejemplo. Actualmente. existen algunas limitaciones importantes a tomar en cuenta. son dos grandes ventajas que presenta la implementación en software. por lo tanto el diseño e implementación final será sobre hardware. diagnostico de enfermedades mediante la clasificación y detección de patrones. Aspectos generales de la aplicación en software MATLAB. tareas como clasificación y localización consumen gran parte de los recursos del mismo. La existencia de una gran variedad de herramientas de diseño (toolbox) y las diferentes herramientas de programación de alto nivel. Esta tesis está enfocada a desarrollar una aplicación en tiempo real. Sin embargo. como se mencionó. Sin embargo. para así poder verificar la obtención de los resultados deseados antes de pasar a la etapa de implementación en hardware. lo que origina que se reduzca el desempeño global del sistema. existen diferentes opiniones y metodologías entre que debe implementarse en software y en hardware. CAPITULO 3 APLICACIÓN EN SOFTWARE DEL FILTRO DIGITAL DE SOBREMUESTREO DE IMÁGENES EN FACTOR DE DOS 3.1. cabe mencionar que aplicaciones en tiempo real son poco eficientes en software. Los resultados obtenidos a nivel de software permitirán realizar análisis críticos comparándolos con los resultados deseados. por ello es que estos tipos de aplicaciones se desarrollan en hardware. como la recarga del procesador (CPU). donde el tiempo de procesamiento de la información no es un requerimiento fundamental del sistema. 11 . Todas estas aplicaciones mencionadas se realizan sobre software en un computador. éste tiene herramientas de programación de alto nivel que permiten hacer la implementación en menos tiempo. reconocimiento de expresiones faciales en imágenes de cámaras digitales modernas. antes de realizar el diseño del algoritmo de sobre muestreo en hardware.
3. 8 Tema expuesto en el capitulo 2.1. en un factor de 2. Esquema de desarrollo de la aplicación en software. El algoritmo de sobre muestreo. la cual tiene una resolución del tipo QVGA (320x240).2.2 12 . la cual presenta el doble de resolución de la imagen de entrada.. generando una imagen de resolución tipo VGA (640x480). dado que es un formato establecido para trabajar con imágenes digitales8. En la Figura 3 se muestra el proceso a seguir en la programación en MATLAB®. de la imagen de entrada. Todo este proceso se trabajará con una imagen en formato YCbCr. Figura N° 3.Diagrama de flujo del algoritmo del filtro. descrito anteriormente. es un modelo matemático que permitirá realizar un incremento de la resolución.
En la figura N° 6 se puede observar el plano de cromaticidad azul de la imagen original “perrito. 3. En la figura N° 4 se aprecia el plano de luminancia original de la imagen “perrito.4. por ello es que al apreciar la imagen en este plano se puede tener una idea de la forma de la imagen.org/video/derf/> 13 .xiph. 3.3. 9 Secuencia de video “bus” tomada de la siguiente pagina web < http://media. En la figura N° 8 se puede observar el plano de cromaticidad rojo de la imagen original “perrito.4. Es importante poder mencionar que se realizó una prueba del algoritmo del filtro de sobremuestreo con un video de resolución QCIF. Para verificar el funcionamiento de las características que se está tomando en la arquitectura diseñada del filtro del sobremuestreo se implementó el algoritmo en una aplicación software en el entorno de programación MATLAB®. llamado “bus”9. Verificación del algoritmo del filtro de sobremuestreo por medio de una aplicación en Software. lo cual se busca al diseñar una arquitectura del algoritmo del filtro en hardware. Resultados obtenidos para el plano de cromaticidad azul (Cb) y plano de cromaticidad rojo (Cr): El plano de cromaticidad azul y el plano de cromaticidad rojo de una imagen en formato YCbCr son los que definen los colores de la imagen. entonces también puede ser aplicable a una secuencia de video.1.jpg”. Asimismo.jpg” y el la figura N° 7 se aprecia la imagen sobre muestreada de la misma. Los resultados obtenidos a través de esta aplicación servirán para constatar los resultados obtenidos por la arquitectura hardware diseñado del filtro. Resultados obtenidos para el plano de luminancia (Y): El plano de luminancia de una imagen en formato YCbCr es el que define la forma de la imagen [2][16]. Entonces si el algoritmo puede funcionar para una imagen. 3. dado que un video es una secuencia de imágenes.jpg” antes de ser sobre muestreada y en la figura N° 5 se aprecia el plano de luminancia sobremuestreado. pero no de los colores de la misma. llamada “perrito. Con esto se puede confirmar que el algoritmo puede ser aplicado para operar con secuencias de video y al operar a una frecuencia adecuada se puede llegar a cumplir con el requerimiento de operación en tiempo real.jpg” y en la figura N° 9 se aprecia la imagen sobre muestreada de la misma. Resultados obtenidos de la aplicación en software del algoritmo del filtro Las pruebas se realizaron con una imagen QVGA (320x240 pixeles).4.2.3.
como se muestra en la figura N° 11. 14 . la cual se aprecia en la figura N° 10.Si se juntan los tres planos sobremuestreados se tiene la imagen original sobremuestreada en formato YCbCr. y si se desea apreciarla en sus colores reales tiene que convertirse al formato RGB [2] [16].
Figura N° 5.Plano de luminancia de la imagen VGA.. 15 .Plano de luminancia de la imagen QVGA.Figura N° 4..
Plano de cromaticidad azul de la imagen VGA.Plano de cromaticidad azul de la imagen QVGA... Figura N° 7.Figura N° 6. 16 .
Figura N° 8.-Plano de cromaticidad rojo de la imagen QVGA. Figura N° 9. 17 .-Plano de cromaticidad rojo de la imagen VGA.
Imagen en formato YCbCr de la imagen VGA.. Figura N° 11.Figura N° 10.Imagen en formato RGB de la imagen VGA.. 18 .
Lo cual permitirá tener la arquitectura del filtro de sobre muestreo basado en el código que ha sido validado en software previamente. ya sean simples o complejas. logrando así una gran diversidad de aplicaciones. se pasa a la siguiente etapa. dentro de los cuales tenemos a los PLA(Programmable Logic Array). los cuales conectan entre si las compuertas para así formar el circuito lógico que sea requerido [8]. Estos dispositivos se clasifican de acuerdo al grado de complejidad que presenta y a la cantidad de recursos que presenta el dispositivo. PLD) se trata de un chip de propósito general para la implementación y desarrollo de circuitos lógicos. PAL’s (Programmable Array Logic). Dispositivo Lógico Programable FPGA: El término dispositivo lógico programable (Programmable Logic Device. Presenta un conjunto de elementos lógicos agrupados de distintas maneras. junto al diseñador [8]. Así. esperando los mismos resultados obtenidos mediante software. lo que quiere decir que se puede configurar en el lugar del diseño. pero también presenta otras tecnologías de configuración como la EEPROM/ FLASH y la antifuse [1][8]. Es decir. De acuerdo a lo mencionado se puede notar que un FPGA (Arreglo de puertas programable en campo) es un tipo de PLD que es capaz de soportar implementaciones de circuitos lógicos y sistemas digitales relativamente grandes y además son configurables en campo. Un FPGA presenta una arquitectura virgen que puede ser configurada de acuerdo a las necesidades del diseñador. es un bloque que contiene compuertas lógicas e interruptores programables.1. donde mediante el método de síntesis comportamental. PLA/PAL registradas (Registered PLA/PAL). El almacenamiento de estos diseños se realiza por lo general en una SRAM (Static Random Access Memory). al verificar los resultados deseados. CAPITULO 4 DISEÑO EN HARDWARE DEL FILTRO DIGITAL DE SOBREMUESTREO DE IMÁGENES EN FACTOR DE DOS Con la validación en software del algoritmo de sobre muestreo. 4. el algoritmo realizado en software se convierte a descripción en hardware. 19 . Las pruebas respectivas de esta arquitectura se realizaran en un dispositivo FPGA Familia Cyclone II modulo DE2 de Altera. GAL (Generic PAL). existen los SPLD ( Simple PLD). pasando a un plano más complejo tenemos a los CPLD’s (Complex PLD) y los FPGA’s (Field Programmable Gate Array) [1] [8].
debido a que se diferencia de los otros dispositivos. es que trabaja de manera secuencial.4. que lo diferencia de un FPGA. un hardware y un software optimizados. por lo tanto.3. 20 . CUDA’s. en que posee la característica del paralelismo y además un FPGA consume mucho menor energía. al poseer estas características es muy utilizado para el procesamiento y representación de señales en tiempo real. Figura N° 12. mayor velocidad. permite que se pueda operar de una manera mucho más eficiente en tiempo real. por lo tanto debido al menor tiempo de procesamiento que posee. GPU’s. Por ejemplo tenemos dispositivos como los DSP’s. 4. pero dentro de los objetivos planteados lo que se busca es poder llegar a obtener un menor tiempo de procesamiento a la vez de ahorrar en términos de consumo de energía. algunos son más baratos. debido a que el FPGA se ejecuta de manera paralela [1]. Una característica de este dispositivo. pero a la vez el poder tener mayor rendimiento y eficiencia significa un mayor consumo de energía del dispositivo o el incremento del tamaño del dispositivo. PDSP’s. Todos estos dispositivos tienen un rendimiento muy alto. el cual está diseñado para ser empleado en aplicaciones que requieran operaciones numéricas a muy alta velocidad. Justificación del uso de Dispositivos Lógicos Programables FPGA: Existen gran variedad de dispositivos capaces de procesar información a una gran velocidad y con un alto rendimiento. ASIC’s. comparado con un FPGA. lo cual hace que el tiempo de procesamiento del DSP sea mayor a la de un FPGA. etc.2. el tiempo de procesamiento de la información es mucho menor comparado a otros dispositivos mencionados anteriormente.Diagrama de bloques del funcionamiento de un DSP [1]. Un dispositivo FPGA puede trabajar en tiempo real de manera muy eficiente.. Procesador digital de señales (DSP): Es un dispositivo compuesto por un sistema basado en un procesador o microprocesador tipo RISC que contiene un conjunto de instrucciones.
un DSP está programado para trabajar con un número determinado de bits. pero a la vez esto hace que el dispositivo consuma gran energía para realizar todas sus funciones de manera óptima. iPAD. Por otro lado. por lo tanto no se 21 . Actualmente. y al hablar de estos tipos de equipos es tratar de ahorrar la mayor cantidad de energía posible para que dicho dispositivo. teléfonos móviles. pero para propósitos de esta tesis el tema de consumo de energía es muy importante. • El paralelismo: Es una característica resaltante de los FPGA’s. entonces es más conveniente trabajar con un FPGA en aplicaciones en donde se precisa un menor tiempo de operación. 4. Se puede ver que estos dispositivos son muy eficientes en aplicaciones gráficas. baratos y versátiles. el número de operaciones son mínimas (sumas y restas). son utilizados en sistemas embebidos.4. Unidad de procesamiento gráfico (GPU): Es un tipo de dispositivo especial diseñado para aplicaciones de procesamiento de gráficos u operaciones de coma flotante. pero consumen hasta 19 veces más energía que los FPGA’s. que tenga un mayor tiempo de autonomía. los procesadores programables de señal digital (PDSP) son veloces. presentan una mayor velocidad de procesamiento y superan ampliamente en rendimiento a los FPGA’s. entonces podría ser más barato y fácil el usar un PDSP. estaciones de trabajo y consolas de videojuegos. por lo que si el algoritmo realizado se puede dividir en partes pequeñas para ejecutarlo en paralelo. es decir que si se necesita trabajar con números específicos de bits. dado que cuenta con mucho paralelismo y las frecuencias en las que opera son altas. Además. dado que lo que se busca es diseñar un módulo para ser usado en equipos portátiles. En el aspecto del consumo de energía. • Precisión personalizada: Otra característica importante de los FPGA’s. donde el consumo de energía en un tema muy importante. el FPGA puede ser personalizado para la cantidad de bits requerido. el cual no se puede modificar. debido a que la aplicación de este bloque de sobre muestreo está definido para realizarse futuras mejoras y adaptarlo para aplicaciones sobre equipos portátiles. Los GPU modernos tienen un alto grado de rendimiento. sin embargo. Esta es otra ventaja de los FPGA’s respecto a los DSP’s. el FPGA consume menos energía que los GPU. lo cual permite optimizar la utilización de la cantidad de bits. ya sea un celular. en especial los CUDA de NVIDIA. cabe mencionar que si en caso no se requiera trabajar con mucha velocidad ni un requerimiento especial de precisión. dado que son capaces de procesar 10 millones de polígonos por segundo [9]. computadoras personales. entre otros. Los GPU’s.
4. ya sea bloques PLL. LAB). multiplicadores. una de la más conocida y utilizada llamada tecnología de celdas SRAM. Arquitectura del FPGA Cyclone II de ALTERA: El dispositivo Cyclone II de Altera es un tipo de FPGA basado en un arreglo bidimensional de bloques lógicos (Logic Array Blocks. Arquitectura Genérica en un FPGA: Por lo general. se recomienda la utilización de soluciones hardware porque presentan mayor eficiencia y rendimiento [9]. LEs) entre 4608 y 68416. la cual es muy útil para el desarrollo de aplicaciones de procesamiento de imagen.1 Mbits de memoria RAM embebida [11]. de 13 a 150 multiplicadores embebidos de 18x18. PDSP presentan ventajas y desventajas dependiendo de la aplicación que se desea desarrollar. por flip-flops y multiplexores [8]. los recursos de interconexión y las unidades de entrada y salida se configuran dichas interconexiones mediante técnicas de configuración. existen soluciones del tipo software. entre otros. se puede mencionar que dependiendo del tipo de dispositivo FPGA.5. Pero si se desea realizar aplicaciones que operen en tiempo real. Adicionalmente. DSP’s. Las soluciones software como es el caso del MATLAB® no es la más idónea para aplicaciones en tiempo real. de 2 a 22 . LUT).2v. las cuales son circuitos configurables que permiten realizar cualquier tipos de implementación de circuitos o funciones lógicas de un número determinado de entradas. Los bloques lógicos están compuestos por tablas de verdad (Look at table. como por ejemplo. Cuenta con bloques dedicados adicionales como bloques de memoria RAM embebidas de 4K. Cabe mencionar que los otros tipos de soluciones hardware. a parte del FPGA.6. por ello es que el FPGA es el dispositivo más idóneo para la implementación de esta arquitectura [10].requiere de un dispositivo altamente desarrollado para realizar operaciones básicas. microprocesadores. Sin embargo. MAC’s. como son los DSP. Además de estar formados por elementos reconfigurables SRAM de 1. 4. este puede contar como bloques adicionales. hasta 1. como la que nos brinda el MATLAB®. Para poder tener control y dominio sobre las interconexiones requeridas entre los bloques lógicos. los dispositivos FPGA están conformados por elementos básicos como bloques lógicos. 90nm con un alta densidad de elementos lógicos (logic elements. GPU. recursos o bloques de interconexión y unidades de entrada y salida [1].
. IOE’s. IOE). pues estas características están presentes en toda la familia Cyclone II. Por lo tanto. SDR. La arquitectura del FPGA Cyclone II presenta un diseño bidimensional compuesto por filas y columnas entre los cuales están los arreglos de bloques lógicos (LABs). estos dispositivos están compuestos por LAB’s. los arreglos lógicos y los bloques de entrada/salida (Input/Output Element. soporte de memoria externa de alta velocidad (DDR. los PLL’s. multiplicadores embebidos. PLL’s.4 PLL’s. SDRAM y QDRII SRAM) y unidades de entrada/salida avanzadas [11]. La cantidad exacta de cada uno de los elementos mencionados depende del dispositivo elegido. DDR2. memorias y multiplicadores. donde se puede observar bloques de memoria.Diagrama de bloques del FPGA Cyclone II EP2C20 [11]. Figura N° 13. 23 . La disposición de los componentes se aprecia en la figura N° 13.
.Existe una estructuración entre los arreglos lógicos en base a los arreglos de bloques lógicos (LABs). 24 . Figura N° 14. En la figura N° 14 se muestra la arquitectura de un arreglo de bloque lógico (LAB). que básicamente consisten en un arreglo de elementos lógicos (LE’s) y recursos de interconexión locales (Local InterConnect) [11]. Además. este dispositivo está conformado por filas y columnas de interconexión para realizar interconexiones entre los elementos lógicos (LE’s) de diferentes arreglos de bloques lógicos (LAB’s). 4. el cual es un lenguaje de descripción de hardware (HDL: Hardware Description Language) que describe el comportamiento de un circuito lógico o sistema electrónico digital: cuyo sistema físico o real tiene la posibilidad de ser implementado en el dispositivo respectivo.Estructura del arreglo de bloque lógico (LAB) del FPGA Cyclone II [11]. es muy usado es el VHDL. Lenguaje de descripción de hardware VHDL: Para realizar la descripción de hardware.7.
implementación y simulación de circuitos lógicos previamente descritos. para poder realizar la implementación de circuitos en FPGA’s. esta última es una herramienta muy utilizada para realizar simulaciones Testbenches [12] [13]. ISE). Algunas son ofrecidas dentro de los entornos de desarrollo de los fabricantes (Quartus II. junto con el Verilog HDL. Sin embargo las sentencias que se encuentran dentro de procesos. las cuales fueron creadas exclusivamente para las tareas de síntesis. mientras que otros son desarrollados y ofrecidos por compañías EDA especializadas como Leonardo Spectrum (Sintetizador de Mentor Graphics). es decir. Synplify (Sintetizador de Synplicity) y ModelSim (simulador de Mentor Graphics). CPLD’s. utiliza las denominadas herramientas EDA (Electronic Design Automation). además permite tener la ventaja de que el VHDL o el Verilog HDL son independientes de la tecnología. PLD’s y en el ámbito relacionado con los ASIC’s. característica que lo hace muy valorado. logrando que estos diseños sean portables y reutilizables. Para realizar esta labor. La industrias actuales de IC’s (Circuitos integrados) están empezando a tomar como base dichas reglas de diseño para poder sintetizar de una manera más óptima [14]. No está demás mencionar que las sentencias que se utilizan en VHDL son inherentemente concurrentes. se ejecutan de manera simultánea/paralela. funciones o procedimientos son ejecutadas de manera secuencial.Mayormente es utilizado. Respecto de los diseños lógicos se puede decir que estos han llegado a ser de alta calidad desde que los diseñadores optimizan los diseños por medio de reglas de diseño. 25 .
quienes realizan una representación de los niveles de abstracción de un diseño en un diagrama. 26 . representación estructural (nivel estructural) y representación física (nivel físico). tal como se muestra en la figura N° 15 [15].Todo este proceso de diseño de circuitos. el cual separa el proceso de diseño en niveles jerárquicos. Figura N° 15.Diagrama “Y” o Diagrama de Gajski. los cuales son representaciones funcionales (niveles de comportamiento).. Kuhn en el siguiente artículo de la referencia [15] presentado en 1983. Gajski y Robert H. conocido como Diagrama “Y” o Diagrama de Gajski. fue dividido en niveles por los doctores Daniel D.
Este tipo de representación no dice nada referente a la estructura del diseño. Es un desarrollo esquemático o mapeado de la representación funcional a través de compuertas y conectores lógicos. área y tiempo de desarrollo. donde sus entradas son a y b. Por ejemplo. por ello es que también es conocido como un nivel jerárquico a nivel de comportamiento [15]. Representación Estructural: Esta representación es el puente o enlace entre la representación funcional y la representación física. Figura N° 16. la cual puede ser representada con cuatro compuertas lógicas tipo NAND de dos entradas.. En la figura 16a. así como también de cómo está constituido. algunas veces la representación estructural sirve como representación funcional [15]. tal como se muestra en la figura N° 16b.Representación funcional (a). por lo general. se tiene a la representación a nivel físico. Representación funcional: Los consumidores. el cual se caracteriza por ignorar el funcionamiento del diseño lógico desarrollado 27 . estructural (b) y física (c) de una expresión booleana [15]. están interesados en la funcionalidad del circuito lógico o chip. y su salida es ‘x’. Representación Física: En una etapa final de un proceso de diseño lógico. Cabe mencionar que este tipo de representación no especifica ningún parámetro físico. donde se puede aclarar que la representación funcional está enfocado primordialmente al comportamiento del diseño. Sin embargo. se muestra una expresión booleana x= a’b + ab’. como la posición de las compuertas lógicas en un circuito impreso o en un chip de silicio. donde se tiene como limitaciones temas como el costo. teniendo como referencia la expresión booleana antes mencionada (Figura N° 16a).
Por lo anteriormente descrito. La utilización óptima del paralelismo. Diseño de la arquitectura del filtro digital hardware de sobre muestreo sobre el FPGA CYCLONE II de ALTERA 4. se optimiza la frecuencia de operación aprovechando el alto grado de paralelismo del flujo del algoritmo desarrollado en hardware. Implementar una arquitectura hardware sobre un FPGA permite obtener grandes ventajas. entonces si se obtiene un diseño lo más paralelo posible se puede obtener frecuencias de operación muy altas. tal como se muestra en la figura N° 16c [15]. como en el marco teórico. 28 . es que el diseño es lo más paralelo posible.previamente.8. entonces es posible enlazar la representación a nivel estructural de la figura 16b. dado que dicho dispositivo tiene los recursos lógicos suficientes como para poder desarrollar una aplicación de alta complejidad operando en tiempo real. característica principal de los FPGA’s. más que nada en la etapa de filtrado (horizontal y vertical). si se usa un arreglo de compuertas lógicas tipo NAND de dos entradas. Hipótesis de solución del diseño de la arquitectura Con la base teórica mencionada tanto en el marco problemático. respecto a una implementación en software. al implementar la arquitectura del filtro. . 4. luego de realizar la síntesis comportamental del algoritmo en software. con lo que permite realizar una mayor cantidad de operaciones en intervalos de tiempo menores. el poder hacer un diseño de una solución en hardware permite aprovechar de manera mucho más óptima el paralelismo de operaciones. dando una ubicación física de las conexiones y compuertas lógicas dentro de un circuito impreso o chip de silicio.8. lo cual a su vez genera que se tenga una arquitectura de mayor tamaño. Además. Lo que se buscó tener muy en cuenta al realizar el diseño de la arquitectura es el tema relacionado con el paralelismo. Por ejemplo.1. permite incrementar la frecuencia de operación de una arquitectura. Esta desventaja hoy en día ya no genera muchos problemas debido a que con el avance de la tecnología los circuitos integrados cada vez se están haciendo más pequeños.
Diseño de la arquitectura a partir de la síntesis comportamental del algoritmo implementado en software. Es bueno mencionar que la potencia consumida de la arquitectura debe tomarse en cuenta si se tiene como objetivo. Luego de validar el algoritmo del filtro de sobre muestreo de imágenes. por medio de una aplicación en el entorno de programación MATLAB® (el código fuente figura en el anexo A).8. en factor dos. al realizar la síntesis comportamental de la misma se diseño una arquitectura hardware del algoritmo aprovechando de la manera más optima el alto grado de paralelismo del mismo con la finalidad de optimizar la frecuencia de operación para cumplir con requerimiento del tiempo de operación (mayor o igual a 30 cuadros por segundo). El diseño de la arquitectura completa del filtro de sobremuestreo se dividirá en tres sub-arquitecturas10. Arquitectura del algoritmo del filtro de sobre muestreo de imágenes en factor dos.8. Plano de cromaticidad rojo (Cr)). la utilización de esta arquitectura en dispositivos portátiles. . a largo plazo. Cantidad de recursos hardware utilizados. Plano de cromaticidad Azul (Cb).4. Asimismo. los cuales dependen primordialmente del tiempo de duración de sus baterías. 4. Dicho algoritmo en software.2. Cantidad de ciclos de operación. 29 . . que el presente trabajo de tesis tiene como base teórica el trabajo citado en la referencia [4]. Luego. las cuales a su vez dependen del consumo de potencia del dispositivo en general. fue implementado de manera propia sin tomar como referencia algún otro algoritmo en MATLAB®. Los criterios para realizar un óptimo diseño de la arquitectura son tres: . el trabajo citado en la referencia [6] permitió tener un conocimiento más amplio en la elección de los coeficientes del filtro para tomarla en cuenta en el diseño de la arquitectura. Las cuales funcionarán de forma paralela para asi poder alcanzar un tiempo de procesamiento de la imagen que nos permita cumplir con el objetivo de operar en tiempo real.3. La frecuencia de operación de la arquitectura. En la figura N° 17 se muestra un esquema de funcionamiento de la arquitectura completa. Cabe mencionar. una para cada plano de la imagen en formato YCbCr (Plano de Luminancia (Y). 10 En el capítulo 2 se explicaron cada una de las sub-arquitecturas que conforman la arquitectura del filtro de sobremuestreo.
Figura N° 17.- Esquema general del funcionamiento de la arquitectura completa.
Como se observa en la figura N° 17 la entrada a la arquitectura son los tres planos (Y, Cb y Cr) de la
imagen, donde cada plano se procesa por separado y en paralelo e independientemente uno de otro,
generando cada uno su imagen sobre muestreada del plano correspondiente, tal como se muestra en la
La arquitectura del algoritmo del filtro para los tres planos tiene el mismo esquema de desarrollo, y
están compuestos por los siguientes bloques principales:
• Bloque Conversor Serie-Paralelo
• Bloque Contador de pixeles
• Bloque Contador de filas
• Bloque de Registro de 4 entradas de 8 bits
• Bloque de Registro de 8 entradas de 8bits
• Bloque de Registro de 16 entradas de 8 bits
• Bloque de Filtrado Horizontal
• Bloque de Filtrado Vertical
Las arquitecturas desarrolladas para cada plano tienen todos los bloques mencionados previamente.
Las diferencias entre la arquitectura del plano de luminancia y de los planos de cromaticidad, están en
el bloque de filtrado horizontal y en el bloque de filtrado vertical. Estos dos bloques presentan diseños
diferentes en su arquitectura debido a que los coeficientes, a usar, de los filtros son distintos tal como
se menciona en el capítulo 1. Por consiguiente, se procede a explicar cada bloque, haciendo énfasis en
los bloques de filtrado horizontal y el bloque de filtrado vertical.
4.8.3.1. Arquitectura del bloque conversor Serie-Paralelo:
Este bloque está conformado por un arreglo de Flip-Flops tipo D interconectados de forma serial, tal
como se muestra en la figura N° 18. La función de este bloque dentro de esta arquitectura es hacer
ingresar cada pixel de forma serial, el cual se realiza con cada flanco de subida, hasta que ingresen los
primeros 4 pixeles y así poder almacenarlos en un registro para que luego pasen a ser procesados.
Figura N° 18 Bloque conversor Serie-Paralelo.
4.8.3.2. Bloque Contador de pixeles:
Este bloque está compuesto por un Flip-Flop tipo D y un comparador. La función principal de este
bloque es llevar la cuenta de que ingresen los 4 primeros pixeles. Entonces, conforme va ingresando
cada pixel el contador, se va incrementando y comparándose con el valor de 4.
Si se cumple esta igualdad la salida del contador será ‘1’, caso contrario será ‘0’, dicha señal de salida
irá a la máquina de estados (FSM) de la arquitectura general, para que este deshabilite el conversor
Serie-Paralelo y no deje ingresar ningún pixel más hasta que los 4 pixeles que ingresaron pasen a otra
etapa de procesamiento de los mismos. Además, dicha salida funciona como habilitador del bloque
contador de filas, el cual se explicará más adelante. Entonces, una vez que los cuatro primeros pixeles
pasan a otra etapa, el conversor serie-paralelo se vuelve a habilitar para proseguir con el ingreso de los
siguientes 4 pixeles. El diagrama del bloque en mención se puede observar en la figura N° 19.
4.8.3.3. Bloque Contador de filas:
Este bloque está compuesto, al igual que el contador de pixeles, de un Flip-Flop tipo D y de un
comparador, como se presenta en la figura N° 19. Este bloque incrementa su cuenta cada vez que se
complete el ingreso de los 4 pixeles del macrobloque de 4x4, con lo cual permite llevar la cuenta del
número de filas de los macrobloques que están ordenados de manera vertical en el archivo de texto
que se ingresa a la arquitectura cuando se realiza la simulación por Testbench. Entonces cuando se
completa la lectura de todas las filas de los macrobloques de un cuadro (imagen o un plano de imagen
de un video), el contador indicará con una señal en alta que se ha completado la lectura de toda la
imagen, dicha señal ingresa a la máquina de estados (FSM), la cual emite una orden de reiniciar, tanto
el contador de pixeles como el de filas para empezar a leer una nueva imagen y procesarla. Este
contador permitirá que la arquitectura se pueda aplicar al procesamiento de video.
tal como se muestra en la figura N° 20. La función de este bloque es el encargado de almacenar los 8 pixeles que se generan cuando los 4 pixeles originales pasan por el bloque de filtrado horizontal.5. Figura N° 19. Bloque de registro de Modulo 16: Este bloque está compuesto por un arreglo de 16 Flip-Flops’s tipo D en paralelo.3. 4.3. Bloque de registro de Modulo 8: Este bloque está compuesto por un arreglo de 8 Flip-Flop’s tipo D en paralelo.6.3.8.8.8. tal como se muestra en la figura N° 22. Bloque de registro de Modulo 4: Este bloque está compuesto por un arreglo de cuatro Flip-Flop’s tipo D en paralelo.4. que tiene 16 entradas de 8 bits cada una. 4. 4. Bloques del contador de pixeles y contador de filas de la imagen a procesar. Este bloque se encarga de almacenar la 33 . tal como se muestra en la figura N° 21. que tiene 4 entradas de 8 bits cada una. que tiene 8 entradas de 8 bits cada una. Este bloque es el encargado de almacenar los 4 pixeles de entrada de los macrobloques. para que luego dichos pixeles ingresen al bloque de filtrado horizontal. una vez que estos se hayan completado.
Diagrama del bloque de registro de modulo 8. Figura N° 21. Diagrama del bloque de registro de modulo 4.respuesta final del bloque de filtrado vertical. Figura N° 20. 34 . el cual recibe como entradas los 8 pixeles de respuesta del bloque de registro de modulo 8.
Bloque del Filtro Horizontal: El filtrado horizontal consiste en generar un macrobloque de 4x8 pixeles. El bloque de filtro horizontal realiza operaciones diferentes para el plano de luminancia y plano de cromaticidad. lo que a su vez genera un incremento en el consumo de energía. Este bloque está conformado por 8 bloques internos. A continuación se mostrará a detalle cada uno. a partir de un macrobloque de 4x4 pixeles. donde cada uno realiza la operación correspondiente con los coeficientes determinados para cada uno. 35 . 4. 4 bloques contienen el algoritmo del filtro de orden 4 y los otros 4 bloques son del filtro de orden 12. Figura N° 22. Este bloque recibe como entrada cada fila de 4 pixeles del los macrobloques de 4x4 para así generar un macrobloque de 4x8.8.3. Diagrama del bloque de registro de modulo 16. este bloque está compuesto por 4 bloques del filtro de orden 4 y otros 4 del filtro de orden 12. (Ver Anexo B) Filtros para el plano de luminancia SL12 = ( 1*A + 8*B + 28*C + 3*D ) / 32 SL4 = ( 3*A + 24*B + 8*C + 1*D ) / 32 Para implementar el filtro se utilizará desplazamientos de bits (sentido izquierdo para las multiplicaciones y derecho para las divisiones considerando potencias de 2) debido a que la implementación en hardware de operaciones de multiplicación y división incrementa considerablemente el consumo de recursos.7. a) Bloque de filtrado horizontal para el plano de luminancia: Como se mencionó en el capitulo anterior.
B + 8. Para el caso del pixel C. Luego en el caso de la multiplicación del 11 Toda la operación de manera grafica está explicada en el ANEXO B.C + 8.A – A + 16. 36 . con lo que se obtendrá el pixel D multiplicado por “-3”. Filtro de orden 1211: En el caso de la multiplicación por el coeficiente “-1” se realizó un complemento A2 del pixel A. Para el caso del pixel B. se realiza un multiplexado. Para la multiplicación del pixel A por el coeficiente “-3” se realizó un desplazamiento de 1 bit a la izquierda. En caso que la operación de exceda el valor de 255. se trunca el valor a 255. y dos desplazamientos de 1 bit a la izquierda para la multiplicación por 2. para obtener el resultado final en el intervalo de 0 a 255. tres desplazamientos de 1 bit a la izquierda para el caso de la multiplicación por 8. 12 Toda la operación de manera grafica está explicada en el ANEXO B.B + 8. Finalmente. realizando una previa comparación para saber si el resultado excedió 255. si se da este último.C – 2. se tiene que efectuar la división en un factor de 32. lo que se realizó fue separar el coeficiente “28” de la siguiente manera: S4 = (– 2.B + 4. con lo que se obtendrá el pixel A multiplicado por “-3”.C + 4. pero como se necesita que este multiplicado por “-3”. con lo cual se obtuvo el pixel A multiplicado por “-2”. con lo cual se obtuvo el pixel D multiplicado por “-2”. al resultado se le aplicó el complemento A2. tres desplazamientos de 1 bit a la izquierda para el caso de la multiplicación por 8. pero como se necesita que este multiplicado por “-3”. a dicho resultado se le sumó el complemento A2 del pixel D. Filtro de orden 412: Este filtro presenta casi los mismos coeficientes que el filtro de orden 12. Para el caso de multiplicación del pixel C por el coeficiente “8” se realizó tres desplazamientos de un bit hacia la izquierda.B + 16. Luego para la multiplicación del pixel D por el coeficiente “-3” se realizó un desplazamiento de 1 bit a la izquierda.D – D) Donde se realizó cuatro desplazamientos de 1 bit a la izquierda para el caso de la multiplicación por 16.C – D) Donde se realizó cuatro desplazamientos de 1 bit a la izquierda para el caso de la multiplicación por 16. y dos desplazamientos de 1 bit a la izquierda para la multiplicación por 2. es decir normalizado a 1 byte. para el caso de multiplicación del pixel B por el coeficiente “8” se empleó tres desplazamientos de un bit hacia la izquierda. obteniendo el resultado final normalizado a 1 byte. lo que se realizó fue separar el coeficiente “28” de la siguiente manera: S12 = (– A + 8. al resultado se le aplicó el complemento A2. lo cual se realiza efectuando cinco desplazamientos de 1 bit a la derecha. a dicho resultado se le sumó el complemento A2 del pixel A.
y tres desplazamientos de 1 bit a la izquierda para el caso de la multiplicación por 8.B + 16. Filtro de orden 1213: En el caso de la multiplicación por el coeficiente “0” del pixel A y el pixel D sólo se descarta el valor de este pixel y continúa con el valor de cero. Para el caso del pixel C. 13 Toda la operación de manera grafica está explicada en el ANEXO C y D.C + 0.C + 8. 37 . Para el caso de multiplicación del pixel B por el coeficiente “8” se realizó tres desplazamientos de un bit hacia la izquierda. se realiza un multiplexado. D) Donde se realizó cuatro desplazamientos de 1 bit a la izquierda para el caso de la multiplicación por 16. pixel D por el coeficiente “-1” se realizó un complemento A2 del pixel D. se tiene que efectuar la división en un factor de 32. lo cual se realiza efectuando cinco desplazamientos de 1 bits a la derecha. al igual que en el filtro horizontal de luminancia. En caso que la operación de exceda el valor de 255. es decir normalizado a 1 byte. realizando una previa comparación para saber si el resultado excedió 255. este bloque está compuesto por 4 bloques del filtro de orden 4 y otros 4 del filtro de orden 12. obteniendo el resultado final normalizado a 1 byte. Finalmente. para obtener el resultado final en el intervalo de 0 a 255.A + 8. si se da este último. En caso que la operación de exceda el valor de 255. lo cual se realiza efectuando cinco desplazamientos de 1 bits a la derecha. se tiene que efectuar la división en un factor de 32. se trunca el valor a 255. donde cada uno realiza la operación correspondiente con los coeficientes determinados para cada uno. para conseguir el resultado final en el intervalo de 0 a 255. Filtros para el plano de cromaticidad SC12 = ( 0*A + 8*B + 24*C + 0*D ) / 32 SC4 = ( 0*A + 24*B + 8*C + 0*D ) / 32 Se utilizarán desplazamientos de bits para la implementación de las multiplicaciones y divisiones del filtro horizontal para el plano de Cromaticidad siguiendo el criterio explicado en la implementación Bloque de filtrado horizontal para el plano de luminancia. realizando una previa comparación para saber si el resultado excedió 255.. se trunca el valor a 255. es decir normalizado a 1 byte. Finalmente. b) Bloque de filtrado horizontal para el plano de Cromaticidad: Como se mencionó en el capitulo anterior. si se da este último. lo que se realizó fue separar el coeficiente “24” de la siguiente manera: S12 = (0. con lo cual se obtiene el resultado final normalizado a 1 byte. se realiza un multiplexado.
El bloque de filtro vertical realiza operaciones diferentes para el plano de luminancia y plano de cromaticidad. Para el caso de multiplicación del pixel C por el coeficiente “8” se realizó tres desplazamientos de un bit hacia la izquierda. 15 Toda la operación de manera grafica está explicada en el ANEXO C y D.C + 0. Para el caso del pixel B. 14 Toda la operación de manera grafica está explicada en el ANEXO C y D. se trunca el valor a 255. Para la multiplicación por el coeficiente “0” del pixel A y el pixel D sólo se descarta el valor de este pixel y continúa con el valor de cero. se realiza un multiplexado. si se da este último. generado por el bloque de filtro horizontal. En caso que la operación de exceda el valor de 255. es decir normalizado a 1 byte. Filtro de orden 414: Este filtro presenta casi los mismos coeficientes que el filtro de orden 12. 38 .8.3. D) Donde se realizó cuatro desplazamientos de 1 bit a la izquierda para el caso de la multiplicación por 16 y tres desplazamientos de 1 bit a la izquierda para el caso de la multiplicación por 8. realizando una previa comparación para saber si el resultado excedió 255. Finalmente.8. lo que se realizó fue separar el coeficiente “24” de la siguiente manera: S4 = (0. Este bloque de filtrado vertical está conformado por dieciséis bloques internos.B + 16. se tiene que efectuar la división en un factor de 32. Este bloque recibe como entrada cada fila de 8 pixeles del los macrobloques de 4x8 para así generar un macrobloque de 8x8. Bloque del Filtro Vertical15: El filtrado horizontal consiste en generar un macrobloque de 8x8 pixeles. como el de cromaticidad están compuestos por 8 bloques de filtros de orden 12 y 8 bloques de filtros de orden 4. ocho bloques contienen el algoritmo del filtro de orden 4 y los otros ocho bloques son del filtro de orden 12. dichos bloques utilizan los mismos coeficientes y el mismo algoritmo que se utiliza en la etapa del filtro horizontal. 4. lo cual se realiza efectuando cinco desplazamientos de 1 bits a la derecha.B + 8. Tanto el filtro vertical del plano de luminancia.A + 8. a partir de un macrobloque de 4x8 pixeles. para conseguir el resultado final en el intervalo de 0 a 255. con lo cual se obtiene el resultado final normalizado a 1 byte.
En esta última etapa se vuelve a habilitar el bloque conversor serie paralelo para que ingresen los siguientes 4 pixeles del macrobloque de 4x4.. Cuando entran los 4 pixeles. lo cual activa el pase al siguiente estado (estado 2). Se permanece en este estado durante un ciclo de reloj para luego reiniciar con el proceso hasta que se termine de procesar todos los macrobloques de 4x4 de la imagen QVGA. Asimismo.4.3. En la Tabla N° 3 se muestran los valores de las señales de salida en cada uno de los cuatro estados. es la etapa en la que ingresan los 4 pixeles de cada fila del macrobloque de entrada de 4x4. habiendo sido utilizada la codificación de tipo Moore. debido a que permite mayor estabilidad en el circuito ya que los valores de las salidas dependen del estado actual. Al cumplirse los tres ciclos de reloj la señal FF3_out se pone a ‘1’ y activa el pase al siguiente estado (estado 3). En el estado 3. En la figura N° 23 se ilustra el diagrama de estados de la máquina de estados finitos. Figura N° 23. el ingreso de dichos pixeles es controlado por el contador de pixeles. se habilita el registro de modulo 16 para permitir la salida del bits procesados por la arquitectura para generar el macrobloque de 8x8 de salida. se permanece en dicho estado por tres ciclos de reloj16. se permanece en dicho estado por tres ciclos de reloj. El estado 1. debido a que en el diseño de la arquitectura del bloque del filtro horizontal se emplearon etapas de pipeline. lo que evita que estén afectadas por transitorios en las entradas. 39 . 16 Esta situación fue justificada en el estado 2. Maquina de estados finita (FSM): La máquina de estados permitirá controlar el funcionamiento de la arquitectura completa de sobre muestreo de imágenes.Diagrama de estados de la máquina de estados finitos. Al cumplirse los tres ciclos de reloj la señal FF2_out se pone a ‘1’ y activa el pase al siguiente estado (estado 4). se habilita el registro de módulo 4 para que los 4 pixeles ingresen al bloque de filtrado horizontal.9. En el estado 2.8. el valor de la señal del contador se pone a ‘1’. se habilita el registro de modulo 8 para que los 8 pixeles que salen del bloque de filtrado horizontal ingresen al bloque de filtrado vertical. Está conformado por cuatro estados cada uno conforma una etapa de toda la arquitectura.
donde los datos(pixeles). de manera conjunta para los planos de luminancia (Y) y cromaticidad (Cb y Cr). Figura N° 24. de manera paralela los datos procesados que forman los macrobloques de 8x8. de cada macrobloque de 4x4.Tabla de control de la arquitectura del filtro de sobre muestreo.. Por ello. con los cuales se forma la imagen sobre muestreada que presenta una resolución VGA..Diagrama completo de la arquitectura del filtro de sobremuestreo. El sistema está controlado de manera similar para la arquitectura en el plano de luminancia y los planos de cromaticidad. Tabla N° 3. 40 . es que se obtienen los datos procesados al mismo tiempo. El control total de la arquitectura17 se realiza básicamente como se muestra en la figura N° 24. 17 Toda la operación de manera grafica está explicada en el ANEXO B. ingresan de manera serial a cada una de las arquitecturas de los planos y se obtienen. C y D.
Simulación de resultados obtenidos por el software ModelSim por medio de TestBench.txt” y “Macroblokones_Cr. Los resultados de la simulación de cada plano (Luminancia Y. los cuales conforman la imagen sobre muestreada de cada plano. Los nombres de los archivos obtenidos por Testbench son “Macroblokones_Y. Cromaticidad Cb y Cr) se adjuntan en el Anexo E.. Dichos archivos de texto contienen una matriz de números. CAPITULO 5 RESULTADOS 5. los cuales se podrá revisar en el Anexo E. junto con los resultados obtenidos por el software de simulación ModelSim v6.1.9. Asimismo se adjuntan los archivos del proyecto de la arquitectura.2 de la compañía ALTERA® (Ver Anexo F).jpg” con una resolución QVGA (320x240). Simulación de los módulos de la arquitectura diseñada: Para poder verificar cada una de las etapas y bloques de la arquitectura se tomará como referencia la imagen “perrito. Figura N° 25. 41 . “Macroblokones_Cb.5b. utilizando simulación por Testbench.txt” como resultado de procesar los planos de cromaticidad azul y rojo.jpg”. obtenidos del software Quartus II v. Estas matrices serán comparadas con las matrices resultantes de la imagen mediante la implementación en software.txt” para el resultado de sobremuestreo del plano de luminancia de la imagen “perrito.
tal como se muestra en la imagen. 42 . En las figuras 26. Comparación de valores entre el obtenido por software y hardware para el plano de luminancia Y. dicho valores se muestran en la ventana de simulación. tales valores son grabados en un archivo de texto formando los macrobloques de 8x8. De la misma forma se obtienen los resultados para los planos de cromaticidad rojo y azul. Asimismo. Comparación de valores entre el obtenido por software y hardware para el plano de cromaticidad azul Cb.En la figura N° 25 se observa los resultados de la aplicación del algoritmo en la arquitectura diseñada para el plano de luminancia. entre los resultados obtenidos por software y los obtenidos por hardware. siendo iguales. Luego de obtener dichos archivos de texto con los macrobloques de 8x8 se procede a realizar la comparación con la matriz obtenida por el software. Figura N° 26. Figura N° 27. respectivas para cada plano de la imagen. 27 y 28 se puede observar las comparaciones.
Comparación de valores entre el obtenido por software y hardware para el plano de cromaticidad rojo Cr. Resultados de la síntesis de la arquitectura diseñada: La arquitectura diseñada del filtro de sobremuestreo fue sintetizada utilizando el software Quartus II v9. 43 . se observó que la arquitectura que procesa el plano de luminancia emplea 192013 ciclos de reloj en procesar cada uno de los planos18 Y. Se concluye que mientras la frecuencia de operación de la arquitectura sea mayor se podrán procesar mayor cantidad de cuadros por segundo.Síntesis de la arquitectura del plano de luminancia (Y) En la figura N° 29 se muestra el resultado de la síntesis realizada a la arquitectura del plano de luminancia Y. Los resultados obtenidos serán visualizados a continuación. dado que se ha desarrollado una arquitectura de manera independiente para procesar cada plano por separado. 5. De los resultados obtenidos. Figura N° 28. i).2 para el FPGA Cyclone II EP2C35F6F2C6 de la compañía ALTERA® [12]. Cb y Cr. 18 Los cuales presentan una resolución de 320x240 pixeles.2..
En la figura N° 30. 44 . (b)Frecuencia máxima de operación. Se puede observar que se obtuvo una frecuencia de operación de la arquitectura. debido a los coeficientes que presenta son distintos a los utilizados en el plano de luminancia. ii).Síntesis de la arquitectura del plano de cromaticidad (Cb y Cr) La diferencia de esta arquitectura respecto a la realizada para el plano de luminancia se sitúa en el algoritmo del filtro. las cuales fueron analizadas con mucho criterio para hacer la inserción y al eficiente aprovechamiento del paralelismo tomado en cuenta al realizar el diseño de la arquitectura del filtro. (a) (b) Figura N° 29. se muestra el resultado de la síntesis de la arquitectura del plano de cromaticidad Cb y en la figura N° 31 del plano de cromaticidad Cr. considerablemente mayor respecto al obtenida en la referencia [4]. gracias a las etapas de pipeline que insertaron en algunos bloques de la arquitectura. (a) Resultado de la síntesis de la arquitectura del plano de luminancia..
45 .. (b)Frecuencia máxima de operación. (a) (b) Figura N° 30. (b)Frecuencia máxima de operación.(a) Resultado de la síntesis de la arquitectura del plano de cromaticidad Cb.(a) Resultado de la síntesis de la arquitectura del plano de cromaticidad Cr.. (a) (b) Figura N° 31.
el cual presenta una tecnología de 40 nm. el cual presenta una tecnología de 40 nm [17].La arquitectura tarda 192013 ciclos de reloj en procesar una imagen QVGA . la frecuencia máxima de operación obtenida por dicho trabajo es menor a la obtenida por el presente trabajo. Luego a partir de este resultado obtenido se puede deducir si la arquitectura es capaz de procesar secuencias QVGA con el requerimiento de 30 cuadros por segundo.62 mseg/Cuadro QVGA) = 1039 cuadros/seg (fps) De este resultado se puede concluir que se está cumpliendo con el objetivo principal del presente trabajo de tesis: diseñar una arquitectura hardware del algoritmo de sobremuestreo de imágenes para secuencias QVGA que opere a una tasa mayor o igual a 30 cuadros por segundo. Considerando las variaciones de proceso en la implementación de la arquitectura diseñada en el FPGA se tomará un valor de 90% de la frecuencia máxima de operación para determinar la tasa de procesamiento de secuencias de video por parte de la arquitectura.42MHz) = 9. 5. en cambio.62 mseg/Cuadro QVGA (1/9. la tecnología utilizada por la referencia [4] es mucho más moderna que la utilizada por el presente trabajo. en este caso será la frecuencia de 221. Tomado los datos mostrados a continuación se podrá hacer el cálculo correspondiente.Al operar simultáneamente las arquitecturas del los tres planos (Y. Por lo tanto. El hecho de ser una tecnología más moderna. lo hace más pequeña comparado con tecnologías 46 . Comparación con un trabajo previo de la bibliografía.58 MHz)* 90% = 199. . superando la tecnología de 90 nm del FPGA Cyclone II [11].42 MHz (192013 Ciclos de reloj/Cuadro QVGA)*(1/199. En la referencia [4] se obtuvo una tasa de procesamiento de 384 cuadros por segundo.Frecuencia de Reloj Máxima: (221. A comparación del presente trabajo que fue sintetizado sobre un FPGA cyclone II de ALTERA® que presenta una tecnología de 90 nm.58 MHz. A pesar de ello.3. hay que aclarar que dicho trabajo fue sintetizado sobre un FPGA Stratix IV EP45SGX530HH35C3 de ALTERA®. Para hacer la comparación en las mismas condiciones con el trabajo previo realizado y que se explica en la referencia [4]. en este trabajo se llego a obtener una tasa de procesamiento de 1039 cuadros por segundo. a pesar de que se utilizó un FPGA de una tecnología más antigua. Cb y Cr) la frecuencia de operación máxima estará regida por la menor frecuencia de las tres arquitecturas. La tecnología utilizada por la referencia [4] es un dispositivo FPGA Stratix IV.
En cambio. comparado con lo que sería realizarlo sobre un FPGA [19]. En la referencia [7] utilizan los coeficientes de cromaticidad de la siguiente manera: SC12 = ( 8*A + 24*B + 0*C + 0*D ) / 32 SC4 = ( 24*A + 8*B + 0*C + 0*D ) / 32 Aplicando estos coeficientes se obtiene una imagen sobremuestreada con una grilla azul. El diseñar una arquitectura sobre un FPGA permite validar rápidamente un diseño. con lo que se consigue un “time to market” mucho menor permitiendo llegar al mercado rápidamente. 19 Flexibilidad para cambiar el diseño de una arquitectura sin necesidad de reiniciar o reconfigurar completamente el dispositivo. 47 .anteriores. El hecho de auto-reconfigurar la arquitectura para que utilice sólo los componentes necesarios para una aplicación en un momento dado. hace que se optimice el sistema y pueda conseguir un ahorro considerable de energía [10] [19]. lo cual fue verificado al implementarlo en software. Si la implementación sobre dispositivos ASIC es para una producción a corta escala esta se vuelve muy cara. Según lo justificado en el párrafo anterior. El validar un diseño sobre FPGA puede presentar dos etapas siguientes de implementación. el cual presenta algunas desventajas20 si lo que se desea es llevar un dispositivo al mercado. Por lo tanto. pero realizando la validación para poder operar con reconfiguración dinámica19 [18]. 20 En el capítulo 2 se explica las desventajas de un dispositivo ASIC respecto a un FPGA en lo que refiere time to market. En la Tabla N° 4 se muestra un cuadro comparativo entre el presente trabajo y el trabajo realizado en la referencia [4]. la primera de ellas es continuar con el diseño sobre un FPGA. cabe mencionar que al revisar el trabajo realizado en la referencia [7] se pudo verificar que existe un error en la utilización de los coeficientes del filtro de orden 12 y orden 4 para el plano de cromaticidad. entonces si se tiene un menor tamaño. Donde los resultados obtenidos son favorables respecto a los obtenidos por el trabajo previo. si se usa los coeficientes como se menciona en el capítulo 2 se realiza un correcto sobremuestreo de la imagen. la tecnología de 90 nm presenta mayores retrasos en la transmisión de señales comparada con una tecnología de 40 nm utilizada en la referencia [4]. las distancias de ruteamiento de los circuitos son menores en una Stratix IV que en una Cyclone II. Los coeficientes utilizados en el plano de cromaticidad de orden 4 y orden 12 deben ser como el que se ha utilizado en el presente trabajo. los retardos son menores lo que implica que la frecuencia de operación debe de ser mayor en un dispositivo de 40nm respecto a una tecnología de 90 nm. La segunda es implementar la arquitectura diseñada sobre un dispositivo ASIC. Además.
esto se genera debido a la partición de la imagen en macrobloques. De esta manera. para que así la resolución de la imagen sobre muestreada tenga una calidad aproximada a la imagen original. Para tratar de corregir es que se han realizado trabajos de investigación como el que figura en la referencia [20] relacionado a un filtro. Se realiza una transformación para suavizar las discontinuidades entre los bloques vecinos. Dr.5 Mhz 221. los filtros procesaran las secuencias de imágenes o video consiguiendo un mejor efecto de suavizado [20]. tipo adaptativo. Tabla N° 4. 4x8 o 8x8 según lo que menciona el estándar. Luciano Volcan El presente trabajo Agostini [1] de tesis Frecuencia máxima obtenida (Mhz) 119.58 Mhz Número de ciclos de reloj por cuadro 311040 ciclos 192013 ciclos Resolución QVGA VGA QVGA VGA Stratix IV de Altera Cyclone II de Altera Dispositivo FPGA (40 nm) (90 nm) Tasa máxima de cuadros por segundo (fps) 384 cuadros 1039 cuadros La utilización de macrobloques genera una ligera pérdida de resolución de la imagen al sobre muestrearla a dicho problema se lo conoce como el “Efecto bloque”. La técnica de filtrado consiste en determinar automáticamente la cantidad de energía del bloque así como su distribución y preservando al máximo los detalles. llamado “deblocking filter” o “filtro desbloqueante”. 48 . ya sea de 4x4. Con este filtro desbloqueante se procesa la imagen tratando de corregir la degradación de la resolución producida por el sobre muestreo.
El desarrollo de equipos basados en FPGA’s para un CODEC bajo el estándar H. Por temas de seguridad en el funcionamiento de la arquitectura ante posibles variaciones del proceso al momento de realizar una futura implementación se restringe a un 90% la frecuencia máxima de operación. de operar a una tasa mayor o igual a 30 cuadros por segundo para cumplir con el requerimiento de operación en tiempo real de video. . La máxima frecuencia obtenida por un único trabajo anterior relacionado con el presente trabajo de tesis obtuvo una frecuencia máxima de operación de 119. permitieron diseñar una arquitectura hardware que alcanzó una frecuencia máxima de operación de 221. CONCLUSIONES . El aprovechar de manera óptima la característica del alto grado de paralelismo de operaciones al realizar el diseño de la arquitectura y la inserción adecuada de etapas de pipeline. Asimismo. es decir.264/SVC con la finalidad de procesar secuencias de imágenes en tiempo real es perfectamente factible. realizando un eficiente diseño aprovechando con criterio la característica de paralelismo de operaciones y el correcto uso de etapas de pipeline se pueden obtener altas frecuencias de operación. 49 . lo cual permite procesar una secuencia de imágenes QVGA a una tasa de 1036 cuadros por segundo. con lo cual se cumple objetivo principal del trabajo de tesis. . Por lo que. cumpliendo con el objetivo de diseñar correctamente la arquitectura cumpliendo los requerimientos planteados.58MHz. no es necesario utilizar dispositivos de última generación del mercado para poder realizar diseños eficientes. se puede afirmar que el diseño de la arquitectura realizada es más eficiente que el trabajo previo realizado en la referencia [4] en términos de tasa de procesamiento de cuadros de video. como se ha demostrado. mientras que el presente obtuvo una de 221. se obtuvo una mayor frecuencia de operación. .58 MHz para el dispositivo FPGA Cyclone II de la compañía ALTERA®. La validación del algoritmo del filtro de sobre muestreo sobre el entorno de programación MATLAB® permitió verificar que los resultados obtenidos por medio de la arquitectura hardware diseñada son válidos. Por ello.5 MHz.
El estándar H. 4x8 o 8x8. dado que una imagen no es estacionaria [20]. sin embargo. por ello se sugiere aplicar esta metodología en futuras mejoras o trabajos a nivel de diseño en hardware. El diseño planteado en el presente trabajo puede implementarse en un dispositivo FPGA de la compañía ALTERA® o XILINX® para validar y verificar el funcionamiento de toda la arquitectura desarrollada ante variaciones. conocidos como analizadores lógicos como es el caso del Signal Tap [21] de la compañía ALTERA® y del ChipScope [22] para el caso de la compañía XILINX®. A nivel industrial se conoce como DUV (Design Under Verification). Estos macrobloques si presentan un comportamiento estacionario. así como el filtro desbloqueante. . También se considera que el prototipo debe ser analizado en términos de etapas de operación para evaluar la factibilidad de emplear la técnica de reconfiguración dinámica para implementarlo en un FPGA que admita este tipo de operación. a esto se llama “el efecto bloque”. mediante la utilización de la herramienta de diseño CADENCE bajo una tecnología de 90 nm o más reciente. la utilización de macrobloques genera una consecuencia directa a efecto visual y es que se pierde resolución debido al uso de macrobloques. El uso de metodología de diseño y verificación empleado a nivel industrial es lo más recomendable cuando se hace un diseño en hardware.264 propone el uso de macrobloques para evitar complicaciones al realizar el procesamiento. 50 . . RECOMENDACIONES . teniendo como gran finalidad su utilización en equipos portátiles ya que como justificado en la referencia [10] esta técnica permite obtener implementaciones de bajo consumo de energía. Por ello. . después del filtro de sobremuestreo. se pueda realizar un ASIC. Se propone realizar el diseño de los demás módulos hardware que conforman la arquitectura de un decodificador o un codificador según el formato H. controlando el ancho del filtro y sin afectar la nitidez de la imagen [20]. Para lo cual se utilizan herramientas software. es que se divide en pequeños macrobloques. para luego. Por esto se recomienda utilizar. ya sea de 4x4.264/SVC planteado en el capítulo 1. siendo esta un forma particular de la metodología DUV. En este trabajo se realizóo la verificación funcional por Testbench. para que a futuro se pueda realizar la implementación de un prototipo sobre un FPGA. un filtro desbloqueante que tiene la finalidad de reducir el efecto bloque.
CARRANZA C. [14].1/Tutorials/Using_ModelSim. Altera’s Corporation 2005 “ Cyclone II Device Handbook ”. The Design Warriors Guide to FPGAs.. Burlington: Elsevier. and accuracy considerations” in Proceedings of the 2011 International Conference on Field Programmable Logic and Applications (FPL'11). BIBLIOGRAFIA [1]. Performance. Greece.0. v.. Spatial Scalability Within the H.264/AVC Scalable Video Coding Extension.int Ultima revisión 18/05/11 [6]. [3]. MAXFIELD. THAÍSA LEAL. AGOSTINI.com / Unidad de procesamiento grafico. www. [10]. 2010 [13]. SEGALL. 2010. 2007. Volumen 1 [12].altera.nvidia. SUDHAKAR YALAMANCHILI. Chania.itu. 9. 2004. Disponible en ftp://ftp.pdf>. A Novel Macroblock-Level Filtering Upsampling Architecture for H. SILVA. L. p. ALTERA Quartus II Development Software Handbook v.com/up/pub/Altera_Material/10. pp 1121-1135. DA SILVA. www. [7]. In: IEEE Transactions on Circuits and Systems for Video Technology. SHIJUN Methods and systems for Upsampling Filter Design – Patent Aplication Publication Pub. September 2011..264/AVC Scalable Extension. [5]. “VHDL starter’s guide”. VOLCAN AGOSTINI. C. n. GONZALEZ. WOODS. PATTICHIS M. 17. 163-167.264/SVC Scalable Video Coding Extension [8]. LLAMOCA D. [2]. CRUZ. Brazilian Symposium on Integrated Circuits and Systems Design (SBCCI). LUCIANO Efficient Hardware Design for the Upsampling in the H. Stephen Brown. A. p. 10. “Separable FIR filtering in FPGA and GPU implementations: Energy. N° US 2007/31065 A1 [4]. McGraw-Hill [9]. Zvonko Vranesic 2005 “Fundamentals of Digital Logic with VHDL Design”. 2004. [11]. SUN. SULLIVAN. EDDINS Digital Image Processing Using Matlab. 542 p.. L.. 51 . T. Using ModelSim to Simulate Logic Circuits. G.
Volumen 1 [18].264/AVC Escalavel.[15]. KUHN. L. G.pdf>. [16]. L. Altera’s Corporation 2010 “ Stratix IV Device Handbook ”. [17].altera. Robert H. Daniel D. VAHID. Disponible en <ftp://ftp. 52 .. Embedded System Design: A Unified Hardware/Software Introduction. ChipScope Tool de Xilinx.htm>. [19]. [21]. M. 2010. Cap. 324 p. Filtro redutor de efeito de bloco entre camadas do padrão H. Dissertação (Mestrado) - Escola Politécnica. GONZALEZ.566. RAFFO. AGOSTINI. Universidade de São Paulo. 1.com/up/pub/Altera_Material/10. [20]. 1996. XV Workshop IBERCHIP 2009 .1/Tutorials/VHDL/SignalTap. p. GAJSKI. São Paulo. 1983.. CRUZ. 2010. 2001. [22]. New York: John Wiley & Sons. “Guest Editor’s Introduction New VLSI Tools”.com/tools/cspro. pp 561 . F.xilinx. Disponible en <http://www. WOODS Tratamiento digital de imagenes. Desenvolvimento de um sistema dinamicamente reconfigurável baseado em redes intra-chip e ferramenta para posicionamento de módulos. 107 p. CORREA. Signal Tap II Logic Analyzer.
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