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Titolo: sintesi di divisori doppio modulo

qualcuno ha informazioni o tutorial su come "sintetizzare" in generale 
un divisore doppio modulo assegnati i due rapporti di divisione N/N+1 ?
 
ho trovato un po' di circuiti per casi particolari ma non una procedura 
generale.
 
non valgono risposte del tipo esistono gli MC12xxx che coprono un po' di 
casi assortiti, cercavo soluzioni da implementare con TTL discreti o al 
limite da portare dentro una CPLD ( in entrambi i casi avrei gia' la 
disponibilita' dei componenti )
 
le frequenze sarebbero comunque "moderate"

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ma nella CPLD non fai prima a farlo in VHDL?
Magari no se non lo conosci,ma potresti cogliere l'occasione
sono anni che non pratico,ma credo che fare due divisori non debba 
essere difficile.
Inoltre l'IDE della CPLD probabilmente di metterà a disposizione dei 
blocchi di codice già pronti per sintetizzarti i divisori

 assegnati i due rapporti di divisione N/N+1 ?
 
 
Mi direste di cosa si tratta? Per me è arabo assoluto e mi
piace sempre imparare cose nuove. Anche un link mi sarebbe
sufficiente.
 
grazie!
 
Apx.
 
 
-- 
There are three kinds of people in the world.
Those that can count, and those that can't.
 

 blocchi di codice già pronti per sintetizzarti i divisori
 
conosco il VHDL e' ho fatto gia' qualche progetto, ed effettivamente 
descrivere un divisore doppio modulo e' praticamente banale ( un 
contatore con valore di reload programmabile ), pero'
 
mi interessa la sintesi generale un po' per "cultura" personale un po' 
perche' potrei ritrovarmi a fare qualche prova con i discreti
 
inoltre ho notato che almeno per le CPLD Cypress ( OBSOLETE, ma ne ho in 
quantita' ) il compilatore genera circuiti un po' meno efficienti come 
uso di risorse se uso costrutti aritmetici rispetto a specificare in 
maniera esplicita le singole operazioni


spero di non dire una cosa sbagliata o troppo imprecisa,vado a memoria
se no come non detto
 
a volte si ha necessità di dividere un segnale di una certa frequenza
 
es un ho segnale da 100 milioni di impulsi al secondo e voglio solo 
ricavarne un impulso ogni 32
 
per fare ciò vengono comodi i flip flop,es. un flip flop D con Qnegato 
connesso all'ingresso D invertirà la sua uscita ad ogni fronte  es. di 
salita del suo clock,vale a dire che darà un impulso ogni 2.
 
Ne metto in cascata 5 e ho diviso per 32
 
Prendi i PLL e FLL,cioè quei circuiti che agganciano una frequenza alta 
ma instabile a una bassa ma più stabile;  i divisori servono per 
dividere la frequenza "instabile" come quella di un VCO,un oscillatore 
variabile controllato in tensione, in modo da potere essere confronatata 
con una stabile,come quella di un quarzo,magari a sua volta divisa.
 
Se tu potessi dividere la 100MHz variabile per 100 e la confrontassi con 
1MHz ricavandone una tensione di correzione stabilizzeresti la 100MHz
Se la freq del VCO la dividessi per 101 ,confrontandola con 1MHz il VCO 
verrebbe portato a 101 MHz per fare quadrare i conti.
Se tu volessi ottenere 100,5MHz dovresti dividere per 10,5.
In pratica dovresti avere in uscita 1 milione di impulsi ogni 100,5 milioni
Per fare questa divisione frazionaria puoi dividere per il 50% del tempo 
per 100,e per il 50% del tempo per 101.
Nell'unità di tempo ti troveresti in uscita lo stesso numero di impulsi 
che avresti dividendo teoricamente per 101.
Il loro peso sulla tensione di correzione del VCO sarebbe tale da darti 
la tensione necessaria per ottenere 100,5 MHz.
 
prendila con le pinze finchè arrivano conferme o smentite totali

 
Grazie mille a tutti e due... sapevo dei divisori di
frequenza ma non avevo idea di come si implementassero,
ora cercherò qualcosa. Anzi, sicuramente sta pure
sull'Horowitz che però ho a casa dei miei.
 
ciao!!!
