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Titolo: ff a doppio trigger

Esistono dei flip-flop triggerati sia dal fronte di salita che da quello 
di discesa? O in alternativa esiste un modo per girare attorno a questo 
problema? Mi serve perche' vorrei realizzare un contatore up che aumenta 
di uno, poi aspetta 6 secondi e aumenta di 1, poi aspetta altri 2 
secondi e ripete tutto da capo. Dato che non saprei come realizzare un 
timer con queste carattteristiche avevo pensato di lavorare sul duty 
cycle del segnale.

 problema?
Ad esempio puoi usare un duplicatore di frequenza fatto con una porta XOR:
http://www.edn.com/archives/1996/071896/15di7.htm
-- 
asd

 
Non credo che possa funzionare, dato che il clock che intendo usare 
dovrebbe avere una frequenza di 1-4 Hz al massimo (mi serve per un 
contatore il cui valore deve essere leggibile a occhio).

 contatore il cui valore deve essere leggibile a occhio).
Perché no? A te non interessa il duty cycle, devi soltanto fare in modo di
avere un fronte di salita per ogni fronte originario, e la porta XOR con la
linea di ritardo su uno dei due pin (che può anche essere una semplice rete
RC, non importa mettere niente di strano) fa proprio questo.
-- 
asd

dalai lamah ha scritto:

Con google ho trovato questa, puo' andare bene per un ritardo di 1 secondo?
[FIDOCAD ]
MC 55 45 0 0 680
MC 80 45 0 0 080
MC 95 50 1 0 170
MC 105 45 0 0 680
LI 75 45 80 45
LI 90 45 105 45
LI 95 50 95 45
SA 95 45
LI 125 45 135 45
SA 135 45
LI 55 45 45 45
SA 45 45
TY 30 40 5 3 0 0 0 * clock in
TY 135 40 5 3 0 0 0 * clock out
MC 95 65 0 0 045
LI 95 65 95 60

 Con google ho trovato questa, puo' andare bene per un ritardo di 1 secondo?
Sě, ma puoi ritardare anche molto meno, tipo qualche millisecondo:
[FIDOCAD ]
RV 40 80 75 130
LI 75 95 175 95
MC 95 70 0 0 074
MC 100 70 2 0 074
MC 105 70 2 0 074
MC 110 70 0 0 074
LI 105 70 110 70
TY 94 62 5 3 0 0 0 * 2s
TY 105 62 5 3 0 0 0 * 6s
MC 175 95 0 0 730
MC 150 105 0 0 080
MC 165 110 1 0 170
LI 145 105 150 105
LI 160 105 175 105
LI 165 110 165 105
SA 165 105
MC 165 125 0 0 045
LI 165 125 165 120
LI 145 105 140 105
LI 140 105 140 95
SA 140 95
LI 215 95 215 80
LI 220 80 220 95
LI 235 95 235 80
LI 240 80 240 95
LI 220 95 235 95
LI 200 95 215 95
LI 255 95 255 80
LI 260 80 260 95
LI 240 95 255 95
LI 260 95 275 95
LI 215 95 220 95
LI 235 95 240 95
LI 255 95 260 95
TY 145 110 5 3 0 0 0 * 1k
TY 170 115 5 3 0 0 0 * 1u
LI 140 75 140 90
LI 135 90 135 75
LI 140 90 135 90
LI 120 75 120 90
LI 120 90 115 90
LI 115 90 115 75
LI 135 75 120 75
LI 155 75 140 75
LI 100 75 100 90
LI 95 90 95 75
LI 100 90 95 90
LI 115 75 100 75
LI 95 75 80 75
MC 215 75 0 0 074
MC 220 75 2 0 074
MC 225 75 2 0 074
MC 230 75 0 0 074
LI 225 75 230 75
TY 214 67 5 3 0 0 0 * 2s
TY 225 67 5 3 0 0 0 * 6s
LI 200 100 285 100
RV 285 85 320 135
MC 285 100 1 0 071
TY 40 135 5 3 0 0 0 * 555
TY 265 140 5 3 0 0 0 * Flip-flop, contatore ecc
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asd

 
No, io devo proprio ritardare di un secondo (circa). Comunque ho provato 
con multisim e non funziona. Dici che e' colpa del programma (che non so 
usare bene) o ho sbagliato qualcosa nel circuito? Mi e' stata suggerita 
anche un'altra soluzione ma richiede molti componenti e non sarei 
nemmeno capace di debuggarla in caso di problemi, quindi se possibile 
preferirei la soluzione rc, anche perdendo un po' di qualita'.

 No, io devo proprio ritardare di un secondo (circa).
Rewind, tornami a spiegare cosa devi fare. :)
Avevo capito che dovessi far avanzare un contatore dopo due secondi, poi
dopo sei secondi, poi dopo due secondi e cosě via per sempre.
-- 
asd

dalai lamah ha scritto:

Esatto, e per fare questo ho bisogno di questo particolare treno di 
impulsi che otterrei sommandone due semplici ma sfasati, ma non e' di 
quello che sto parlando adesso. Il problema sta nel fatto che ho 
simulato questa rete di ritardo rc con Multisim ma non c'e' nessun 
ritardo (il segnale di uscita e' perfettamente sovrapposto a quello di 
ingresso). Allora mi chiedevo se sbagliavo qualcosa io o se era il 
programma a non andare bene (magari e' una limitazione del demo, anche 
se sembra strano).

 ingresso).
Simulando il circuito dovresti ottenere i segnali che ti ho disegnato nello
schema. Il ritardo introdotto dalla rete RC non è rilevante, serve soltanto
per fare in modo che per un breve intervallo uno dei due ingressi della
porta XOR si trovi nello stato logico opposto a quello dell'altro pin; in
questo breve intervallo (che con i valori che ti ho messo, è di qualche
millisecondo) l'uscita della porta XOR sarà quindi 1, mentre in tutti gli
altri momenti sarà 0, dato che i due ingressi avranno il medesimo valore.
-- 
asd

 
Ok, grazie. Appena posso lo provo.