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Titolo: Dubbi stupidi: shift-register in cascata e uscita negata

Non so a voi, ma a me ogni tanto vengono dubbi stupidi.
 
 
CD4094, classico shift-register con dato seriale in ingresso e 8 segnali 
paralleli in uscita.  Per esempio questo:
 
http://www.nxp.com/documents/data_sheet/HEF4094B.pdf
 
 
Ad ogni fronte positivo di clock, quello che si trova sul dato 
d'ingresso passa all'uscita del primo D-latch interno, quello all'uscita 
di D1 passa all'uscita di D2... quello all'uscita di D7 passa all'uscita 
di D8 e *contemporaneamente* all'uscita QS1. Al fronte negativo di 
clock, l'uscita QS1 appare anche su QS2.
 
Il datasheet recita:
 
"Two serial outputs (QS1 and QS2) are available for cascading a number 
of HEF4094B devices. Serial data is available at QS1 on positive-going 
clock edges to allow high-speed operation in cascaded systems with a 
fast clock rise time. The same serial data is available at QS2 on the 
next negative going clock edge. This is used for cascading HEF4094B 
devices when the clock has a slow rise time."
 
Chi mi spiega cosa cambia tra fast e slow clock rise time?  Immagino che 
QS2 sia utile perchè rimane fermo durante il fronte positivo di clock, 
quindi il dato viene correttamente letto dal secondo shift-register.
 
Ma a questo punto mi chiedo: come siamo sicuri che, per esempio, tra D3 
e D4 (due degli 8 latch interni) passi il dato giusto al fronte positivo 
di clock?
Immaginate: fronte positivo di clock comune a tutti i latch e dato in 
ingresso a D3 diventa la sua uscita, quindi ingresso di D4. Quindi 
l'ingresso di D4 varia proprio sul fronte di salita del clock.  Come si 
fa ad essere sicuri che si propaghi all'uscita di D4 proprio il valore 
nuovo e non quello vecchio?

 di clock?
 
Pechè il buffer interno su CP genera un fronte molto ripido e tutti i
latch fanno capo allo stesso segnale.
La simmetria interna tra gli stadi è molto spinta (stesso chip) e le
commutazioni avvengono simultaneamente.
 
 
Piccio.

 commutazioni avvengono simultaneamente.
 
 
Grazie, spiegazione perfetta :-)
 
Mi rimane solo un dubbio.  La morale �: con QS2 si ha la certezza che 
tutto funzioni, con QS1 c'� il dubbio.  Allora perch� dici:
 
 > Naturalmente QS1 permette di raggiungere clock pi� elevati.
 
Utilizzando QS2 non "rallento" il sistema e dovrebbe funzionare sempre, 
sia per clock "veloci" che per clock "lenti".
 

 sia per clock "veloci" che per clock "lenti".
 
Con QS1 il tempo di propagazione CP-to-QS1 è di tPLH (fig.6).
Con QS2 il tempo sale a tW + tPLH (sempre fig.6, fronte di discesa di
CP a quello di salita di QS2)
QS1 e QS2 per essere utilizzati come input per un 4094 seguente devono
essere stabili per il tempo tsu + th (set-up time + hold time).
Il clock, poi, non può avere dissimetrie che pregiudichino la minima
durata tW.
Se sommiamo tutti questi fattori è facile vedere comedeve aumentare il
periodo di CP.
In altre parole, il periodo di stabilizzazione di QS2 impone dei
ritardi sul prossimo fronte di salita di CP che diventano critici per
frequenze il cui semiperiodo si avvicina a tPLH (o tPHL).
Semplificando, si può assumere che la fmax diventa circa la metà.
 
Piccio.
 

 Semplificando, si pu� assumere che la fmax diventa circa la met�.
 
Beh, almeno mi consolo pensando che la domanda non era poi cos� tanto 
stupida :-)
 
Grazie ancora per l'ottima spiegazione.
 
 

 Grazie ancora per l'ottima spiegazione.
 
Non credo che fosse ottima ma mi sono capito anch'io!  ;)
 
Piccio.