nma Dairesi tarafından yapılan bir istek ile VHDL (Very High Speed Integrated Circuit Hardware Description Language) doğdu. DTD benzetimleri mühendislere şematik seviyesinden daha ileri bir seviyede çalışma imkânı vermiş ve tasarım sığasını yüzlerce transistörden binlerceye yükseltmiştir.

Donanım tanımlama dillerinin mantık kapıları seviyesinde sentezlenebilmesi sayısal tasarım alanında DTD’leri ön plana çıkarmıştır. Sentezleme araçları DTD kaynak dosyalarını (yazmaç aktarımı seviyesi adı verilen bir biçimde yazılmış olan) derleyerek kapı/transistor seviyesinde üretime hazır netlist tanımlamaları yaratmaktadır.

Verilog ve VHDL senelerdir sayısal tasarımın en önde gelen iki donanım tanımlama dilidir fakat ikisi de hemen hemen aynı sınırlamalara sahiptir. Örneğin iki DTD analog veya karışık-sinyal devrelerinin benzetimleri için uygun değillerdir. Özyinelemeli kurulan mantık yapıları için gerekli tanımlamalara sahip değillerdir. Bu amaçla ortaya çıkan özelleşmiş DTD’ler olsa dahi hiçbiri VHDL/Verilog’un yerini tutamamıştır.

Uzun bir süredir DTD’leri geliştirmek için büyük bir emek harcanmaktadır. Verilog’un IEEE 1800-2005 Systemverilog olarak bilenen son sürümü daha iyi rastgele hale getirilmiş test, tasarım hiyerarşisi ve tekrar kullanım adına birçok yenilik (sınıflar, rastgele değişkenler vs.) içermektedir. Böylece hem VHDL hem de Verilog sahip oldukları yeniliklerle gelecek senelerde de aktif olarak kullanılacaktır.

Modern sayısal devre tasarımlarının büyük çoğunluğu istenilen devrenin, aygıtın ve sistemin donanım tanımlama dili ile gerçekleştirilmiş hali ile yürümektedir.

Çoğu tasarıma geleneksel olarak kâğıt ve kalem ile istenilenlerin bir özeti ve mimari düzeyinde şemalarla başlanır. Donanım tanımlama dili ile tanımlama işlemi genel olarak devrenin yapısına ve kodu yazanın geçmişine bağlıdır. Kontrol ve karar verme yapıları genel olarak akış diyagramları veya durum diyagramları ile modellenir. Tasarımcılar kendi kendini otomatik olarak tekrarlayan devre yapıları için DTD içerisinde komut dizisi dillerini (PERL gibi) dahi kullanabilir.

Tasarımın ana hatları gerçekleşmeye başlayınca, yazılan kod bir gözden geçirmeye tabi tutmalıdır. Sentezlemeye hazırlanırken DTD otomatik kontrol edicilerden geçer. Bu kontrol ediciler genel olarak yapılan mantıksal hataları (kısa devre veya bağlanmamış bağlantı noktaları gibi) saptama amacıyla kullanılır.

Endüstriyel bir deyişle, DTD tasarımı sentezlemeden sonra sona erer. Sentezleme aracı DTD tanımlamasını kapıların netlisti şeklinde haritaladıktan sonra, netlist son kısma gönderilir. Fiziksel teknolojiye göre (FPGA veya çeşitli ASIC türleri olabilir) donanım tanımlama dilinin görevi devam edebilir veya etmeyebilir. Eğer sonuçta silikon bir yonga üretilecekse tasarım veritabanı daha çok üretim teknolojisi ile ilgili verilerle yüklü olur.

DTD kodunun benzetimi, tasarımın amacı ile ilgili doğrulamayı geçmesini sağlamasının yanında tasarımın gerekli işlemi doğru yaptığını gösteren önemli bir basamaktır. Aynı zamanda farklı tasarım seçenekleri bu basamakta denenerek mimari açısından da gelişmeyi sağlayabilecek yararlar edinilebilir. Bu sebeplerden dolayı benzetim basamağı başarılı bir DTD tasarımı için çok önemlidir.

Modern DTD benzeticilerinin birçok hata ayıklama aracıyla birlikte grafiksel ara yüzü bulunmaktadır. Bu araçlar tasarımcıya benzetimi herhangi bir zamanda durdurup yeniden başlatma koddan bağımsız bir şekilde kesme noktası koyabilme gibi avantajlar sağlamaktadır.

Tasarım doğrulaması genelde tasarım işleminin en çok zaman alan kısmıdır. Bunun nedeni tasarımın işlevsel gerekliliğin tasarımcı tarafından farklı yorumlanması olabileceği gibi DTD dilinin net olmayan ifadelerinden de kaynaklanabilir. Bir DTD tanımlaması aynı zamanda bir donanımda da ilk örnek (prototip) haline getirilip test edilebilir. Programlanabilir mantık aygıtı ile gerçekleştirilen bu işlem benzetime göre pahalı olsa da, tasarımın gerçek çalışan halinin elde edilmesi daha tutarlı sonuçlar vermektedir. İlk örnekleme, eldeki tasarımı, yavaş çalışan FPGA’lerde gerçekleştirilse dahi, en hızlı test/benzetim şeklidir.

En çok bilinen, kullanılan ve desteklenen DTD dilleri:

Diğerleri:






Ani Lorak

Ani Lorak gerçek adı Karolina Kuek (d. 27 Eylül 1978 Kitsman, Ukrayna). Ukraynalı şarkıcı. 2008 Eurovision Şarkı Yarışması'nda Ukrayna'yı 24 Mayıs'ta Shady Lady adlı şarkıyla temsil etmiş ve ülkesine ikincilik getirmiştir. Ayrıca Antalyalı bir Türk iş adamı olan Murat Nalçacıoğlu ile evlidir. Aynı zamanda Murat Nalçaçıoğlu, Ani Lorak´ın menejerliğini yapmaktadır. İkili, Kiev'de Angel (melek) adında bir cafe işletmektedir.






Denizaslanı Harekâtı

Denizaslanı Harekâtı (Almanca: Das Unternehmen Seelöwe), II. Dünya Savaşı sırasında Almanya'nın Britanya adasını işgal planının kod adı. Alman Hava Kuvvetleri'nin Britanya Savaşı'nda uğradığı yenilgiden sonra ertelenen plan, Adolf Hitler'in 10 Haziran 1941'de SSCB'yi işgal etmeye karar vermesi üzerine tamamen uygulamadan kalktı.





Amdahl yasası

Bilgisayar mimarı Gene Amdahl'ın ismini alan Amdahl Yasası, sistemin bir parçasının hızlandırılması sonucunda, sistemin bir bütün olarak ele alındığında toplam hızlanmasının ne olacağını hesaplamak için kullanılır. Sıklıkla, birden fazla işlemci kullanıldığında erişilebilecek azami hızlanmayı tahmin etmek için paralel hesaplamalarda da kullanılır.

Amdahl Yasası'nın genelleştirilmiş hali:

Burada;
P: Hızlandırılacak ya da yavaşlatılacak buyrukların, tüm buyruklara oranı.
S: Hızlandırma çarpanı. Bu çarpan için, 1 temel kabul edilir. Çarpan 1 olduğunda, hızlanma ya da yavaşlama yoktur.

Amdahl Yasası, bir algoritmanın paralel gerçeklemelerinin, seri gerçeklemesi ile arasındaki beklenen hızlanma değerlerinin ilişkisi için bir modeldir. Örneğin, eğer bir algoritmanın paralel gerçeklemeleri, algoritmanın işlemlerinin 12%'sini keyfi olarak hızlı çalıştırabiliyorsa ve işlemlerin geri kalan 88%'i paralelleştirilebilir değilse, Amdahl Yasası'na göre, paralelleştirilmiş versiyonun azami hızlanması, paralelleştirilmemiş gerçeklenmelerden

formula_1 kadar hızlıdır.

Daha teknik olmak gerekirse bu yasa, işlemlerin "P" 'lik bir oranının etkilenerek "S" kadar hızlandırıldığı bir noktada erişilebilecek hızlanmayı hesaplamada kullanılır. Örneğin, eğer bir iyileştirme süreci, işlemlerin 30%'unu hızlandırabiliyorsa, "P" 0,3; ve eğer bu süreç, etkilenen bölümü eskisine göre iki kat daha hızlı çalıştırabiliyorsa, "S" 2 olacaktır. Amdahl Yasası'na göre, bu iyileştirmenin toplam hızlandırması;

formula_2 olacaktır.

Bu formülün nasıl çıkarıldığını görmek için; eski işlem süreci süresinin 1 birim olduğunun var sayalım. Yeni işlem sürecinin alacağı zaman, hızlandırılmamış buyrukların işlenmesi için gerek süre (yani 1 - "P") ile hızlandırılmış buyrukların işlenmesi için gereken sürenin toplanmasıyla elde edilir. Hızlandırılmış buyrukların işlenmesi için gereken süre, hızlandırılmış bölümün, hızlanmadan önce aldığı sürenin hızlanma katsayısına bölünmesi ile elde edilir. Yani "P"/"S" ile hesaplanır. Toplam hızlanma ise, hızlanmadan önce işlem için gereken sürenin, hızlanmadan sonra gereken süreye bölünmesi ile bulunur. Amdahl Yasası'nın gerektirdiği formül de tam olarak bunu yapmaktadır.

Başka bir örneği ele alacak olursak: Bize, dört bölüme ayrılmış bir işlem verilmiş olsun, ve bu bölümlerin toplam buyruk sayısına oranları şu şekilde olsun: P1 = 11%, P2 = 18%, P3 = 23%, P4 = 48%. Görüldüğü gibi, bu oranların toplamı 100%'e ulaşmaktadır. Verilere göre, P1'de hızlanma veya yavaşlama olmamaktadır, buna göre S1 = 1 alınır. P2 5 kat hızlanmaktadır, yani S2 = 5, P3 20 kat hızlanmaktadır, yani S3 = 20, P4 ise 1.6 kat hızlanmaktadır ve S4 = 1.6 alınmaktadır. formula_3 formülünü kullanarak, çalışma zamanını formula_4 olarak hesaplarız. Buna göre çalışma zamanı, hızlanmadan önceki zamanın yarısından biraz daha azdır. Eski çalışma zamanı, elbette ki 1 birim olarak kabul edilmiştir. Toplam hızlanmayı hesaplamak için, formula_5 formülünü kullanırız, ve toplam hızlanmanın, 2 kattan biraz daha fazla olduğunu görürüz. 20 kat ve 5 kat hızlanan buyrukların, toplam işlem içindeki oranlarının az olması nedeniyle, toplam hızlanmaya fazla bir etkisi olmadığını görebiliyoruz.

Bir bölümü formula_6 kat kadar hızlandırılmış bir ardışık programın azami hızlanması,


Buna göre, A'yı 2 kat hızlandırmak, B'yi 5 kat hızlandırmaktan daha iyi sonuç vermektedir.

Paralelliğin özel bir durumunda Amdahl yasası der ki; eğer F ardışık (paralel değil) bir işlemin bir parçasıysa ve (1 - F) paralelleştirilebilir kısımsa, N işlemcili kullanarak azami hızlanma:

formula_18 ‘dır.

Limitini aldığımızda N sonsuza yönelir, azami hızlanma 1/F ’e yönelir. Uygulamada maliyet/başarım oranı, (1-F)/N, F ’ten küçük olduktan sonra N arttıkça düşer.

Örneğin, F %10 ise problemin azami hızlanması 10’un çarpanları kadar olabilir. N ’in büyüklüğünün bir önemi yoktur. Bunun için, paralel işlem sadece ya az sayıda işlemci için ya da F ‘in çok küçük olduğu problemlerde kullanışlıdır. Paralel programlamanın büyük bir kısmı F değerini olabilecek en küçük değerde tutmayı amaçlar.

Amdahl’ın yasasına göre, kuramsal azami hızlanma, N işlemci ile N olur. Bu lineer hızlanma olarak adlandırılır. Ancak uygulamada N işlemcisi olan bir makinede N’ den fazla hızlanma olması görülmeyen bir durum değildir. Buna üstün lineer hızlanma denir. Bunun olası bir nedeni önbellek toplanmasıdır. Paralel bilgisayarlarda, sadece işlemci sayılarının değiştirilmesiyle değil, farklı işlemcilerin toplanan önbelleklerin büyüklüğü ile yapılır. Daha büyük toplanan önbellek boyutu ile daha fazla veri kümesi veya veri kümesinin tamamı önbelleklere sığabilir. Böylece bellek erişim zamanı düşer ve ek hızlanma sağlanır.

Amdahl’ın başparmak kuralı, bilgisayarın desteklediği her saniye başına buyruk için 1 bayt bellek ve 1 bit / saniye G/Ç gerektiğidir. Bu Amdahl’ın Diğer Kanunları başlığı altında işlenmektedir.






Say kanunu

Say kanunu, Mahreçler (piyasa) kanunu olarak da bilinir, Jean Baptiste Say tarıfından ileri sürülmüştür,