جانمایی درمقابل طرح‌واره

جانمایی درمقابل طرح‌واره (LVS) طبقه‌ای از نرم‌افزار تأیید خودکارسازی طراحی الکترونیکی (EDA) است که تعیین می‌کند آیا یک جانمایی مدار مجتمع خاص به طرح‌واره یا نمودار مدار اصلی طرح مطابقت دارد یا خیر.

پیش‌زمینه 
یک بررسی قانون طراحی (DRC) موفق این اطمینان را می‌دهد که جانمایی با قوانین طراحی شده/مورد نیاز برای تولید بدون نقص تطابق داشته باشد. اگرچه تضمین نخواهد کرد که واقعاً مدار مورد نظر شما برای تولید را ارائه دهد. این‌جایی است که یک بررسی LVS مورد استفاده قرار می‌گیرد.

بررسی ال‌وی‌اس 
نرم‌افزار بررسی LVS اشکال کشیده شده جانمایی را شناسایی می‌کند که اجزاء الکتریکی مدار را به خوبی ارتباط بین آنها نشان می‌دهد. سپس نرم‌افزار آنها را با طرح کلی یا نمودار مدار مقایسه می‌نماید.

بررسی LVS شامل سه مرحله زیر می‌باشد:
 استخراج: این برنامه نرم‌افزاری یک فایل پایگاه داده شامل تمام لایه‌های کشیده شده می‌گیرد تا مدار را ضمن جانمایی نمایش دهد. سپس پایگاه داده را از طریق تعداد زیادی از عملیات منطقی اجرا می‌کند تا اجزاء نیم رسانای نشان داده شده در ترسیم توسط لایه‌های ساختمان را مشخص کند؛ و سپس لایه‌های فلزی کشیده شده مختلف را می‌آزماید و نحوه اتصال هر یک از این اجزاء با دیگران را می‌یابد.
 کاهش: در طی کاهش نرم‌افزار در صورت امکان اجزاء استخراج شده را در مجموعه‌های سری و موازی ترکیب کرده و یک نمایش فهرست شبکه‌ای از پایگاه داده جانمایی را نشان می‌دهد.
 مقایسه: فهرست شبکه‌ای جانمایی استخراج شده سپس با فهرست شبکه‌ای گرفته شده از طرح کلی مدار مقایسه می‌شود. اگر دو فهرست شبکه‌ای تطابق داشته باشند، سپس مدار در بررسی LVS قبول می‌گردد که در این صورت بی نقص از لحاظ LVS خوانده می‌شود.
در اکثر موارد در اولین باری که مهندس جانمایی نیاز به آزمودن گزارش‌های نرم‌افزار لوس دارد جانمایی در لوس قبول نمی‌شود و تغییراتی در جانمایی ایجاد می‌کند. نمونه خطاهای مواجه شده طی لوس عبارتند از:
 اتصال‌های کوتاه: دو یا چند سیم که نباید به یکدیگر متصل باشند با یکدیگر اتصال دارند و باید جدا شوند.
 اتصال‌های باز: دو یا چند سیم که باید به یکدیگر متصل باشند آویزان رها شده یا تنها در قسمتی با یکدیگر اتصال دارند و باید به درستی متصل شوند تا این مشکل برطرف شود.
 اجزاء نامتناسب: اجزاء از یک نوع اشتباه استفاده شده‌اند. (به عنوان مثال یک قطعه MOS با ولتاژ آستانه پایین به جای یک قطعه MOS با ولتاژ آستانه استاندارد)
 اجزاء فراموش شده: یک جزء مورد انتظار خارج از جانمایی رها شده.
 خطاهای در ویژگی: یک جزء در اندازه اشتباه در مقایسه با طرح کلی است.

نرم‌افزار LVS

نرم‌افزار تجاری LVS 
 L-Edit LVS توسط Tanner EDA
 Calibre توسط Mentor Graphics
 Quartz LVS توسط Magma
 Hercules LVS توسط Synopsys
 Assura, Dracula and PVS توسط Cadence

منابع 

 Wikipedia contributors, "Layout Versus Schematic," Wikipedia, The Free Encyclopedia, http://en.wikipedia.org/w/index.php?title=Layout_Versus_Schematic&oldid=210208646 (accessed March 30, 2010).
 http://cadence.okstate.edu/lvs.html Layout Versus Schematic Verifcation بازبینی به تاریخ ۳۰ مارس ۲۰۱۰
 http://www.faqs.org/patents/app/20090235213 Layout-Versus-Schematic Analysis For Symmetric Circuits بازبینی به تاریخ ۳۰ مارس ۲۰۱۰

بازبینی مدارهای الکتریکی
طراحی الکترونیک
مدارهای مجتمع