Verilog

Verilog elektronik sistemleri modellemek için kullanılan bir donanım tanımlama dilidir. Verilog (bazen “Verilog HDL” olarak da adlandırılır) analog, sayısal ve karışık işaretli devrelerin tasarımını, doğrulanmasını ve yürütülmesini değişik düzeylerde desteklemektedir. Verilog dilinin tasarımcıları dilin C programlama diline yakın bir söz dizimine sahip olmasını istemişlerdir. Böylece bu dile yatkın olan mühendislerin dili kolayca kullanmasını amaçlamışlardır. Dil küçük/büyük harf duyarlılığına sahiptir ve temel denetim akışının “if” ve “while” gibi anahtar kelimeleri, C'ye benzemektedir. Verilog birkaç temel yönde C’den farklıdır. Verilog bir blok kodu tanımlamak için kıvrık parantezler yerine Begin/End kullanmaktadır. Verilog 95 ve 2001 işaretçi veya yinelemeli alt yordamlar yapılarına sahip değildir fakat SystemVerilog bu özelliklere sahiptir. Son olarak Donanım Tanımlama Dilleri için çok önemli olan zaman kavramı C dilinde bulunmamaktadır. Verilog geleneksel programlama dilleri gibi basamaklarını tam olarak ardışık bir şekilde yürütmez. Verilog tasarımı modüller arasında bir hiyerarşi bulundurur. Modüller bir takım giriş, çıkış ve çift yönlü portlar şeklinde tanımlanır. Bir modül içinde yazmaç ve kablo listesi bulunur. Eş zamanlı ve ardışık ifadeler modülün davranışını; portların, kabloların ve yazmaçların arasındaki ilişki ile tanımlar. Ardışık ifadeler bir begin/end bloğuna konur ve blokla beraber ardışık olarak yürütülür. Tüm eş zamanlı ifadeler ve begin/end blokları koşut olarak yürütülür. Bir modül aynı zamanda diğer bir modülün bir veya daha çok örneğini içererek bir alt-davranışı belirtebilir. Eğer tasarımdaki modüller sadece sentezlenebilir ifadeler içeriyorsa bu tasarımın donanımda gerçekleştirilecek temel bileşenlerini ve bağlantılarını içeren netlist, yazılım sayesinde sentezlenebilir. Elde edilen bu netlist bir tümleşik devreyi (örn. ASIC veya FPGA) tanımlamak amacıyla kullanılabilir.

Başlangıç

Verilog 1983/1984 yıllarında Automated Integrated Design Systems (daha sonraları “ Gateway Design Automation” olarak ismi değiştirildi) Phil Moorby ve Prabhu Goel tarafından icat edilmiştir.1985 yılında ise donanım modelleme dili olarak değiştirilmiştir. Gateway Design Automation firması daha sonra Cadence tarafından 1990 yılında satın alınmıştır. Cadence şu anda Gateway firmasının Verilog diline ve Verilog-XL simülatörünün haklarına tamamen sahiptir.

Verilog-95

VHDL’in o zamanlarki yükselen başarısı karşısında Cadence, dili standardlaştırmaya açmaya karar vermiştir. Cadence Verilog’u genel bir alan adresine taşımıştır Open Verilog International (OVI) ( Accellera olarak biliniyor).Verilog daha sonraları IEEE’ye verilmiştir. IEEE Standard 1364-1995 , Verilog-95 olarak referans gösterilir.

Verilog 2001

Orijinal Verilog-95 standardında kullanıcılar tarafından bulunan eksikler kapatılarak IEEE’ye tekrar gönderilen standarttır. Bu eklemeler sonrasında Verilog-2001 IEEE Standard 1364-2001 şeklinde referans gösterilir. Verilog-2001 , Verilog-95’den sonra önemli bir geliştirmedir. Öncelikle ikiye tümleyen ve işaretli değişkenlerle ilgili önemli bir destek eklenmiştir. Daha önceleri kod yazıcılar işaretli işlemleri garip bit işlemleri yaparak gerçekleştiriyorlardı. Dosya giriş/çıkış işlemleri birkaç yeni sistem görevi ile geliştirildi. Son olarak kodun okunabilirliğini artıran birkaç söz dizimi eklentisi yapıldı.(örneğin: always@* ve C dilindekine benzer fonksiyon/görev/modül başlık bildirimi gibi.) Verilog-2001 ticari elektronik tasarım otomasyonu yazılımlarının temel olarak desteklediği Verilog dilidir.

Verilog 2005

Verilog 2005 (IEEE Standard 1364-2005) SystemVerilog ile karıştırılmamalıdır. Verilog’un bu sürümü birkaç küçük düzeltme, özellik açıklaması ve birkaç yeni dil özelliği içermektedir. Verilog standardının ayrı bir parçası olan Verilog-AMS analog ve karışık işaret işlemleri ile geleneksel Verilog’u birleştirme çabasındadır.

SystemVerilog

Systemverilog, Verillog 2005’in bir üst kümesi olarak tasarım doğrulama, tasarım modelleme gibi özellikleri olan bir dildir.

Örnekler

Bir “Merhaba Dünya” programı şu şekildedir.

module main;
  initial 
    begin
      $display("Merhaba Dunya!");
      $finish;
    end
endmodule
Basit şekilde iki Flip-flop şu şekildedir:

module toplevel(clock,reset);
 input clock;
 input reset;

 reg flop1;
 reg flop2;

 always @ (posedge reset or posedge clock)
 if (reset)
   begin
     flop1 <= 0;
     flop2 <= 1;
   end
 else
   begin
     flop1 <= flop2;
     flop2 <= flop1;
   end
endmodule
Tüm benzetim yürütülürken , “<=” işleci ile atanmış bütün sinyaller, işlemlerini aynı anda gerçekleşen tüm ifadeler yürütüldükten sonra yapılacak şekilde sıraya sokarlar. Bu işlece tıkanmasız (non-blocking) işleç denmektedir. Bir olaydaki tüm ifadeler yürütüldükten sonra, sıralanmış atanmalar yapılır. Bu olay eş zamanlı davranan kodların daha kolay çalıştırılmasını sağlar. Yukarıdaki örnekte, flop1 değeri, flop2’ye atanmıştır. Benzer şekilde flop2 değeri, flop1’e atanmıştır. Bu ifadeler aynı zaman olayında yürütülmektedir. İfadeler “<=” tıkanmasız işleç ile kodlandığından, işlemler olayın sonunda yapılacak şekilde sıralanmıştır. O zamana kadar, flop1 ve flop2 için ihtiyaç duyulan değerler zaman olayının başındaki değerlerdir. Bu demektir ki atamalar alakasız bir şekilde sıralansa dahi aynı sonuç elde edilecektir. Flop1 ve flop2 her saat vuruşunda (clock olayında) değerlerini takas edeceklerdir. Bu atama için bir diğer seçenek ise tıkanmalı (blocking) olarak bilinen “=” işlecidir. Bu işleç kullanıldığında olaylar diğer dillerdeki gibi bir sıra halinde meydana gelir. Eğer yukarıdaki örnekte “<=” işleç yerine “=” tıkamalı işleci kullanılsaydı, ifadeler sırası davranışı etkilerdi. Reset flop2’yi 1 e, flop1 de 0 a değiştirirdi. Clock olayı daha sonra flop1 i flop2’ye atardı(reset’ten sonra bu değer 1’dir).Sonraki ifade flop2’yi flop1’e atardı. Değerleri takaslamak yerine clock,flop1,flop2 1 olurdu ve değişmezdi.
Gecikme Örneği:

...
reg a, b, c, d;
wire e;
...
always @(b or e)
 begin
   a = b & e;
   b = a | b;
   #5 c = b;
   d = #6 c ^ e;
 end
Yukarıdaki “always” tümcesinin kullanımı diğerlerinden farklıdır. Örnek olarak, “always” tümcesindeki “b or e” koşulu b veya e parametrelerinin değişmesi koşulunda aşağıdaki ifadelerin yürütülmesi gerektiğini belirtir.5 birim zamanlık bir gecikmeden sonra b’nin değeri c’ye atanır ve c^e değeri görünmeyen bir yere atanır. 6 birim zaman sonra bu yerden d yazmacına atanır. Bir işlem içinde (initial veya always bloğunun içinde) yürütülen işaretlerin her zaman “reg (yazmaç)” türünde olmalıdır. Dışarıdan yürütülen işlemlerde işaretler “wire(tel)” tipinde olmalıdır.”Reg” anahtar sözcüğü donanımsal bir yazmacı belirtmemektedir.

Sentezlenebilir Yapılar

Daha önce de belirtildiği gibi, donanımı tanımlamak için birkaç temel taslak kullanılabilir.

// Çoklayıcı Örnekleri –Aynı işlemi yapmanın 3 farklı yolu
// İlk örnek sürekli atamayı kullanmaktadır.
wire out ;
assign out = sel ? a : b;

// İkinci örnek aynı işlemi gerçekleştirmek için izlek(prosedür)  
// kullanmaktadır.

reg out;
always @(a or b or sel)
 begin
  case(sel)
   1'b0: out = b;
   1'b1: out = a;
  endcase
 end
 
// İzlek yapısında If/else  
// kullanılabilir.
reg out;
always @(a or b or sel)
  if (sel)
    out = a;
  else
    out = b;

Sonraki ilginç yapı ise saydam mandaldır (transparent latch).Kapı işareti “geç” olarak ayarlandığında girişi çıkışa gönderecektir. Eğer kapı işareti “tut” olarak ayarlamışsa, çıkış işareti girişten bağımsız olarak aynı durumda kalacaktır.

// Saydam Mandal Örneği

reg out;
always @(gate or din)
 if(gate)
   out = din; // İlet durumu
   // Burada “else” ifadesine gerek yoktur. “Gate” “high” durumdayken “out” 
   // “din” değişkenini takip edecektir.
   // “Gate” “LOW” olduğu zaman “out” durumunu koruyacaktır.

D Flip-Flop en basit yapılardan biridir.

reg q;
always @(posedge clk)
  q <= d;
Örnekte tıkanmasız atama kullanıldığına dikkat edilmelidir. Temel kurallardan biri “always” yapısı içerisinde “posedge” (pozitif kenar) veya “negedge” (negatif kenar) ifadeleri kullanıldığında “<=” işlecini kullanmaktır.
D flip-flop’un bir değişik türü, zamanuyumsuz sıfırlama (asynchronous reset) ile gerçekleştirilendir. Reset ifadesi geleneksel olarak yapı içerisindeki ilk “if” ifadesi olarak tanımlanmaktadır.

reg q;
always @(posedge clk or posedge reset)
  if(reset)
    q <= 0;
  else
    q <= d;
Bir sonraki değişik yapıda, hem zaman uyumsuz sıfırlama hem de zaman uyumsuz değer ataması kullanmaktadır. Geleneksel olarak “reset” terimi “set” terimi (değer ataması) ile takip edilmektedir.

reg q;
always @(posedge clk or posedge reset or posedge set)
 if(reset)
   q <= 0;
 else if(set)
   q <= 1;
 else
   q <= d;
Son değişik D flip-flop tipi ise girişini bir çoklayıcıdan alan tiptir.

// Temel yapı geri besleme ile yapılmaktadır.
always @(posedge clk)
  if(gate)
    q <= d;
  else
    q <= q; // açık geri besleme yolu
always @(posedge clk)
  if(gate)
    q <= d; // “else” çoklayıcı gerçekleştirildi.

Initial ve Always

Verilog işlemini belirtmek için iki tane farklı anahtar kelime bulunmaktadır. Bunlar “always” ve “initial” anahtar kelimeleridir. “Always” sözcüğü durum kontrolü (@) ifadesiyle tetiklenen serbest çalışan işlemleri ifade eder.”Initial” anahtar sözcüğü sadece bir kere yürütülen işlemler için kullanılır. Her ikisi de benzetimlik zamanının 0 anında “begin” yapısını kurar ve blok sonuna kadar yürütülür. Blok sona ulaştığında tekrar sıraya alınır. Genel düşünce “initial” bloğunun, “always’den” önce yürütüleceğinin varsayılmasıdır fakat “initial” bloğunun “always” bloğunun sadece bir kere çalıştıktan sonra duran özel bir durumu olarak düşünülmesi daha doğrudur.

//Örnekler:
initial
  begin
    a = 1; // zaman 0 anında reg tipi değişkene değer ata 
    #1; // 1 birim zaman bekle
    b = a; // reg a’yı reg b’ye ata
  end

always @(a or b) // a veya b değiştiğinde aşağıdaki ifadeleri gerçekleştir. 
begin
  if (a)
    c = b;
  else
    d = ~b;
end // Bu blokla işlem bittiğinde tekrar yukarı dön (@ durum kontrolü)

always @(posedge a)// reg a pozitif kenar değeri aldığında çalıştır
  a <= b;

Bunlar iki anahtar kelimenin klasik kullanımıdır. Bunun dışında iki tane ek kullanım özelliği bulunmaktadır.”Always” anahtar sözcüğünü @() duyarlılık listesini eklemeden de kullanabiliriz. Örneğin:

always
 begin // 0 zamanında yürütmeye başla ve hiçbir zaman durma
   clk = 0; 
   #1; // 1 birim zaman bekle
   clk = 1; 
   #1; 
 end // Yürütmeye devam ediyor – yukarıdan tekrar başlar.
“Initial” kullanımının bir diğer kullanımı ise “forever” anahtar sözcüğü ile kullanımdır. Aşağıdaki örnek işlemsel olarak yukarıdaki “always” örneği ile aynıdır.

initial forever // 0 zamanında başla ve begin/end’i sürekli tekrarla.
 begin
   clk = 0; 
   #1; 
   clk = 1; 
   #1; 
 end

Fork/Join

Verilog’da “Fork/Join” yapısı koşut işlemler yaratmak amacıyla kullanılır. Fork/join çiftinin içindeki tüm ifadeler (veya bloklar) “fork” ile eş zamanlı olarak yürütülmeye başlanır. Yürütme “join” ile yürütmenin en uzun süren elemanın tamamlanmasıyla sona erer.

initial
 fork
   $write("A"); // A karakterini yaz
   $write("B"); // B karakterini yaz
   begin
     #1; // 1 birim zaman bekle
     $write("C");// C karakterini yaz
   end
 join
 
Yukarıdaki yazılan şekilde “ABC” veya “BAC” şeklinde bir sonuç almak mümkündür. Benzetimin sırası (ilk $write ve ikinci $write ifadelerinin sırası) simülatöre bağlıdır. Bu olay Verilog’daki en önemli durumlardan birini açığa çıkarmaktadır. Yarış koşulu adı verilen bu durumda yürütüm sırası sonuçların tutarlığını gölgeye düşürebilir.

Yarış Koşulları

Verilog’ta yürütüm sırası her zaman aynı olmayabilir. Bu durum iki sonucun çıkışa yarışması gibi düşünülebilir. Bu durum klasik bir örnekle açıklanmaktadır.

initial
  a = 0;

initial
  b = a;
 
initial
  begin
    #1;
    $display("Value a=%a Value of b=%b",a,b);
  end
A ve b değerleri için ne çıktı verilecek? Cevap 0 ve 0 olabileceği gibi, 0 ve herhangi değer olabilir. Bu olay tamamen “initial” bloklarının yürütüm sırasına bağlıdır. Eğer benzetim programının sıralayıcısı dosyayı yukarıdan aşağıya ele alıyorsa 0 ve 0 sonucu alınır. Eğer aşağıdan yukarıya ele alıyorsa, b benzetimin başındaki 0’a çekilemeyen “a” değerini alacaktır. 3. “initial” bloğunda böyle bir problem yaşanmayacaktır çünkü #1 ifadesi ile küçük bir gecikme eklenmiştir.