Media-independent interface

制限事項

インターフェイスには18個の信号が必要で、そのうち2つ（MDIOとMDC）のみが複数のPHYで共有できる。これは、特にマルチポートデバイスにとって問題となる。例えば、MIIを使用する8ポートスイッチでは、8×16 + 2 = 130の信号が必要になる。

制限事項

インタフェースが全二重モードか半二重モードかを定義する信号はないが、MACとPHYの両方で一致する必要がある。これはシリアルMDIO/MDCインタフェースを介して通信する必要がある。インタフェースが10Mbpsまたは100Mbpsモードのどちらであるかを定義する信号もないため、これもデュプレックス設定と同様に、MDIO/MDCインタフェースを使用して処理する必要がある。RMIIコンソーシアム仕様のバージョン1.2では、MDIO/MDCインタフェースはIEEE 802.3uでMIIに対して定義されているものと同一であると規定している。IEEE 802.3の現在の改訂では、リンクの速度とデュプレックスモードをネゴシエートして設定するための標準MDIO/MDCメカニズムを指定している、古いPHYデバイスは古いバージョンの標準に対して設計されているため、速度とデュプレックスを独自の方法で設定する。RMII規格の将来のバージョンでは、TX_ENとCRS_DVがディアサートされている間にTXD0/TXD1/RXD0/RXD1ピンを介してデータを送信する方法が指定される可能性がある。これにより、MDIO/MDCシリアルリンクをポーリングする必要がなく、リンク速度やデュプレックスなどのパラメータをリアルタイムで伝達できる。
一部のMACが接続されておらずRX_ER信号がない場合（マルチポートスイッチなど）は、CRCを無効にするために一部のPHYでデータを置き換えて対処する。COL信号が欠落している場合は、半二重モードでTX_ENとCRS_DVラインからのデコードされたCRS信号をANDすることによって得られる。これはCRSの定義をわずかに修正すること意味する。MIIでは、CRSはRxとTxフレームの両方でアサートされるが、RMIIではRxフレームのみとなる。これにより、RMIIでは、「キャリアなし」と「キャリア損失」の2つのエラー状態を検出できず、10BASE2や10BASE5などの共有媒体に対応することが困難あるいは不可能になる。

信号レベル

TTL信号レベルは5Vまたは3.3Vロジックに使用される。高入力しきい値は2.0V、低入力しきい値は0.8Vである。仕様では、入力は5Vに耐える必要があると規定されているが、RMIIインターフェイスを備えた一部の一般的なチップは5Vに耐えられない。半導体業界のトレンドと、両方のICが通常同じボード上にあるという事実から考えると、5V耐性でないのは非常に一般的であり、実際に5Vを駆動するチップはおそらく稀である。5Vに耐えられるのは、主に古いMII専用デバイスに見られる。一方、新しいデバイスは2.5Vと1.8Vの両方のロジックに対応する可能性がある。MACを実装するのに十分なFPGAは、通常5V耐性ではない。
RMII信号は、伝送線路ではなく集中信号として扱われる。終端処理やインピーダンスの制御は不要である。これを可能にするためには、出力ドライブ（したがってスルーレートも）をできるだけ遅くする必要がある（立ち上がり時間1〜5 ns）。ドライバは、最大0.30mのPCBトレースを可能にする25pFの容量を駆動できなければならない。少なくとも規格では、信号を伝送線路として扱う必要はないとしている。ただし、エッジレートが1 nsで約2.7 cmを超えると、伝送線路の影響が重大な問題になる可能性がある。5 nsでは、トレースは5倍長くなる。関連するMII規格のIEEEバージョンは、68Ωのトレースインピーダンスを規定している。
RMII規格ではTX_ENを交互のクロックサイクルでのみサンプリングするように規定していないため、CRS_DVと対称的ではなく、2つのRMII PHYデバイスを背中合わせに接続してリピータを形成することはできない。ただし、これはRMIIモードで補助信号としてデコードされたRX_DVを供給するNational DP83848で可能である。

GMII

gigabit media-independent interface (GMII)は、媒体アクセス制御(MAC)デバイスと物理層(PHY)の間のインタフェースである。このインタフェースは、受信用と送信用に別々の8ビットデータパスを使用して125MHzでクロックされるデータインタフェースを使用して実装され、最大1000 Mbit/sの速度を定義する。MII仕様に従って、10/100 Mbit/sのフォールバック速度でも動作する。
インタフェース上のデータは、IEEEイーサネット規格を使用してフレーム化されており、プリアンブル、開始フレーム識別子(SFD)、イーサネットヘッダ、ペイロード、巡回冗長検査(CRC)からなる。
GMIIインタフェースは、IEEE 802.3z-1998の1000BASE-Xで第35項として最初に定義され、その後IEEE 802.3-2000以降に組み込まれた。

SGMII

serial gigabit media-independent interface (SGMII)はMIIの一種で、イーサネットMACブロックをPHYに接続するために使用される標準インタフェースである。これはギガビット・イーサネットに使用されるが、10/100 Mbit/sイーサネットも伝送できる。
TXとRXのデータおよびTXとRXのクロックには、625MHzのクロック周波数DDRの差動ペアを使用する。GMIIとの違いは、低消費電力でピン数の少ないシリアル8b/10bコードインタフェース（一般にSerDesと呼ばれる）である。送信パスと受信パスはそれぞれ、データ用に1つの差動ペアとクロック用に別の差動ペアを使用する。TX/RXクロックはデバイス出力で生成する必要があるが、デバイス入力ではオプションである（代わりにクロック回復を使用することもできる）。クロックは常に625MHzであるため、10/100 Mbit/sイーサネットは、データワードをそれぞれ100/10回複製することによって伝送される。

QSGMII

quad serial gigabit media-independent interface (QSGMII)は、4本のSGMII回線を組み合わせて5 Gbit/sのインタフェースにする方法である。SGMIIと同様に、QSGMIIはTXおよびRXデータ用のLow voltage differential signaling(LVDS)と単一のLVDSクロック信号を使用する。
QSGMIIは、4本のSGMIIバスよりもはるかに少ない信号線を使用する。

XGMII

10 gigabit media-independent interface (XGMII) は、全二重10ギガビット・イーサネット(10GbE)ポートを相互に接続したり、プリント回路基板上の他の電子機器に接続したりするためのIEEE 802.3で定義された規格である。156.25MHz DDR (312.5 MT/s)で動作する2つの32ビットデータパス（RxとTx）と2つの4ビット制御フロー（RxcとTxc）で構成されている。
通常はオンチップ接続に使用される。チップ間での使用では、ほとんどXAUIに置き換えられている。