معالجات SPARC 64

معالجات UltraSPARC IV+

تنتمي هذه المعالجات إلى الجيل الخامس من عائلة UltraSPARC. تعتمد تصنيف MIMD ،و ككل صانعي المعالجات وضعت شركة صن ميكروسيستمز نواتين على قرص من معالج UltraSPARC IV. إن نواة و.ح.م. في معالجات UltraSPARC IV ما هي في الحقيقة إلا تعديل على معالجات UltraSPARC III.
صنعت معالجات UltraSPARC IV+ بحجم 90 nm، فهي أصغر حجما من معالجات ltraSPARC IV
نجد في المخطط شكل 13 بنية نواة المعالج UltraSPARC IV+ مثبتة على قرص المعالج UltraSPARC IV
يتميز المعالج بعدد كبير من الخوابي ذات الأنواع المختلفة كما يظهر في الشكل 13. خابية تخزين المعطيات عبارة عن ذاكرة تجميعية في مجموعات رباعية الممرات 4-way set associative وحجمها 64 KB، كما هناك خابية للجلب وخابية للكتابة حجم كل واحدة منهما 2KB. كل هذه الخوابي من المستوى الأول تعمل بسرعة النصف :عمليات التحميل والتخزين تحتاج لدورتين فقط، كما نلاحظ أن الخابية المسؤولة عن الجلب مستقلة عن خابية المعطيات مما يمكنها أن تقوم بتحميل المعطيات عندما ترى بأن هناك حاجة لذلك. تؤجل خابية الكتابة إلى المستوى L2 وبذلك يمكن أن تهمل كتابة البايتات الفردية حتى يتم إنعاش كافة سطور الخابية. وحدة التعليمات Instruction Issue Unit (IIU) تحوي خابية تعليمات رباعية الممرات حجمها 64KB مع TLB Instruction translation buffer. يمكن مضاعفة حجم خابية التعليمات وذلك بفضل تقنية shrink (الانكماش)بالمقارنة مع معالجات UltraSPARC IIIو UltraSPARC IV 
بالإضافة إلى خابية من المستوى L2 ذات حجم 2MB وخابية ثانية من المستوى L3 يمكن وضعها على القرص بينما تضاف خابية حجمها 32MB خارج القرص. تحتوي وحدة التعليمات IIU أيضا على رتل يدعى miss queue الذي يحتفظ بالتعليمات الجاهزة لتنفيذها في وحدة التنفيذ في حال أخفق التنبؤ بالقفز. أما التنبؤ بالقفز فهو ستاتيكي تماما في معالجات UltraSPARC IIIKو يمثل بجدول طوله 16KB في وحدة التعليمات التي تعمل بالتوارد بسبب حجمها.
وحدة تنفيذ عمليات الأعداد الصحيحة IEU تحوي وحدتي جمع ومنطق كما تحوي وحدة قفز. يتم تنفيذ تعليمات الجمع والضرب بالتوارد بينما تنفذ عمليات القسمة عن طريق وحدة حساب خاصة(لم تظهر في المخطط) لا تعمل بالتوارد. قسمت شركة صن ميكروسيستمز سجل عمليات الأعداد الصحيحة إلى قسمين فعالين يدعيان سجلا العمل والبنيان. يتم الوصول إلى المعاملات والنتائج المخزنة في سجل العمل. في حال حصول تعارض ما أدى إلى عدم كتابة النتيجة في سجل العمل تتم كتابة تلك النتيجة بواسطة سجل البنيان. إحدى التحسينات التي أضيفت زيادةً عن معالجات UltraSPARC III هي إضافة Hash indexing لخابية الكتابة، والذي من شأنه رفع معدل إخفاق الكتابة مما يترك كمية بيانات تحتاج إلى تخزين.
تحوي وحدة حساب الفاصلة العائمة FPU وحدتي جمع وضرب تعملان بالتوارد ووحدة خاصة لقسمة الأعداد بالفاصلة العائمة وإيجاد جذرها التربيعي التي تحتاج من 20 إلى 25 دورة.
تحوي FPU على جهاز عتادي للرسم البياني (لم يظهر بالمخطط13) هذا الجهاز يتشارك مع وحدة الجمع والضرب من ناحية التوارد لحسابات عامة تم على 64-bit.من أجل الأقراص التي تردد عملها 1.5GH تصل ذروة أدائها النظرية 3.0 Gflop/s من أجل كل نواة. حسنت وحدة حساب الأعداد العائمة بإضافة جهاز عتادي داعم لمعالجة أخطاء الفاصلة العائمة بمعيار IEEE 754 (هذه الأخطاء ذات كلفة عالية ما لم تتم معالجتها)
كما هو واضح في الشكل 14 وحدة التحكم في الذاكرة متوضعة على قرص كما متحكم الخابية في المستوى L3 (في وحدة التحكم الموجودة في الذاكرة MCU) والخابية في المستوى L3 ،و هذا ينقص من التأخير بين مختلف مستويات الذاكرة. بالإضافة إلى ذلك كلا المتحكمين يتواصلان مع وحدة واجهة النظام system
يتوافر معالج UltraSPARC IV+ في الأسواق منذ منتصف 2005. أشارت شركة صن ميكروسيستمز إلى أنها وضعت كلا من نواتي المعالج على قرص واحد وأنها شغلت على كل من النواتين خيط معالجة بحيث يبصح القرص متعدد خيوظ المعالجة CMT.

- معالجات SPARC 64

صنعت شركة فوجيستو المعالج SPARC64 V. من الواضح أن هذا المعالج يجب أن يكون قادرا على تنفيذ جدول تعليمات SPARC64 ولكن بنية المعالج (SPARC64 V) الداخلية تختلف نوعا ما عن المعالج الذي صنعته شركة صن ميكروسيستمز. يوضح المخطط التالي بنية المعالج SPARC64 V الذي صنعته شركة فوجيستو.
على الرغم من وجود صفات متطابقة بين المعالجين السابقين المختلفين في الIMPLIMENTATIONS إلا أن هناك بعض الاختلاف في تحقيق بنية المعالجين كما يتوضح بمقارنة المخططين 13 و 15.حيث حجم الذاكرة في المستوى L1 والخوابي يصل إلى 128KB أي أكبر بمرتين من SPARC 4+ CORE ،وكلاهما ذاكرتان ثنائيتا الممرات 2-Way set associative.هناك أيضا buffer تعليمات IBF يحوي 48 4-byte تعليمة ويستمر ليغذي السجلات عبر سجل التعليمات عندما تكون هناك حالة إخفاق في الخابية.
There is also an Instruction Buffer (IBF) than contains up to 48 4-byte instructions and continues to feed the registers through the Instruction Word Register when an L1 I-cache miss has occurred. A maximum of four instructions can be scheduled each cycle and find their way via the reservation stations for address generation (RSA),
وحدة تنفيذ عمليات الأعداد الصحيحة ووحدة تنفيذ عمليات أعداد الفاصلة العائمة إلى السجلات. 
يخدم ملفي السجلات العامين كلا من وحدة توليد العناوين EAG-A AND –B ووحدتي تنفيذ الأعداد الصحيحة EX-A AND –B. وهاتين الوحدتين المذكورتين آخرا ليستا متساويتين: حيث تستطيع EX-A فقط تنفيذ عمليات الضرب والقسمة. هناك أيضا ملفي سجلات للأعداد بالفاصلة العائمة FPR يغذيان وحدتي أعداد الفاصلة العائمة FL-A AND –B. تختلف وحدتي التحكم هاتين عن مقابليهما في المعالج الذي صنعته شركة صن بأنهما قادرتان على تنفيذ 
تعليمات fused multiply-add كما في معالجات POWER و Itanium. وبذلك يمكن حساب 4 عمليات فاصلة عائمة بالدورة الواحدة على الأكثر. بالإضافة إلى ذلك تؤدي وحدتي FL-A AND –B عمليات إيجاد الجذر التربيعي والقسمة خلافا لمعالجات SPARC4+ التي تحوي وحدات منفصلة للقيان بتلك العمليات. وبسبب طبيعيتيهما التكرارية فإن عمليتي القسمة والجذر التربيعي لا تنفذان بالتوارد. تتم عملية feedBack في ملف السجلات تتم بإنعاش buffers: GUB للسجلات العامة و FUB لسجلات الفاصلة العائمة.
لا يحوي معالج SPARC64 V خابية من المستوى L3 ولكن هناك على القرص يوجد خابية من المستوى L2 حجمها 4MB رباعية الممرات تعتمد طريقة الكتابة أثناء التعديل. علاوة على ذلك وحدة الإدارة في الذاكرة(لم تظهر في ) تحوي مجموعات منفصلة من Translation Look aside Buffers (TLB) للتعليمات والمعطيات.تتألف كل مجموعة من 32-entry µTLB and a 1024-entry main.

- المعالج رباعي النوى SPARC64 VII

عززت شركتا Fujitsu و صن ميكروسيستمز للأنظمة الصغرية مشروع مزودات SPARC بالمعالجات الجديدة SPARC64 (أخبار العلوم والتكنولوجيا، 23 نوفمبر2009)،وكانت قد أعلنت الشركتان عن المعالج رباعي النوى SPARC64 VII،بالإضافة لذاكرة متحكم محسنة لمزودات SPARC.
يتميز المعالج الجديد SPARC64 VII بأدائه الذي يزيد بنسبة 25% من معالجات الجيل السابق وبوجود الذاكرة الجديدة المحسنة يصبح نظام SPARC المحدث متميزا بأدائه، تثبت هذه النتائج أن نظام SPARC المحدّث مع نظام التشغيل Solaris إنما هو نظام مثالي لدعم التطبيقات ذات المهام الحساسة بما في ذلك مشاريع قواعد البيانات الكبيرة BIDW ،ERP ،وإدارة رؤوس الأموال البشرية (HCM).
تستخدم المخدمات M9000 و M8000مع معالجات SPARCعند التردد 2.88 GHz، بينما تستخدم المخدمات M5000 and M4000 عند التردد 2.53 GHz، وتوفر المعالجات الجديدة مزيدا من الأداء العام للنظام، في حين أن متحكم الذاكرة المحسنة (memory controller) في المخدمات M8000 and M9000 مع نظام SPARC ،وتتميز المعالجات الجديدة بقدرة تشغيل 64 خيط معالجة (Thread) في نفس الوقت.
بإضافة المعالج SPARC64 VII، تستمر شركتا Fujitsu و Sunفي زيادة سعة الحساب في نظام مخدمات SPARC، بينما تمتد حماية الاستثمارات الطويلة الأمد.إن الأنظمة الحديثة تبرز من المنافسة لأكثر من 15 عاما من التوافق الثنائي وطريقة بنيان المعالج SPARC64 “mix-and-match” ،كما في الافتراضية عن طريق النطاقات" Domains" الديناميكية، وحاويات Solaris(TM).