【원 고】
【피 고】
【변론종결】
2007. 5. 11.
【주 문】
1. 원고의 청구를 기각한다.
2. 소송비용은 원고가 부담한다.
【청구취지】
특허심판원이 2006. 10. 31. 2006당134호 사건에 관하여 한 심결을 취소한다.
【이 유】
1. 심결의 경위
가. 이 사건 특허발명
이 사건 특허발명은 원고가 2002. 5. 30. 출원번호 제2002-30189호로 출원하여 2004. 11. 24. 특허번호 제459867호로 등록받은 ‘패턴 발생 기판 장치’에 관한 발명으로서, 그 특허청구범위와 도면은 별지 1 기재와 같다.
나. 확인대상발명
피고가 자신이 실시하고 있는 발명으로 특정한 확인대상발명 1(이하 ‘보정 전 확인대상발명’이라고 한다)의 설명서와 도면은 별지 2에, 피고가 제출한 2006. 8. 16.자 심판청구보정서에 의하여 보정된 확인대상발명 2(이하 ‘보정 후 확인대상발명’이라고 한다)의 설명서와 도면은 별지 3에 각 기재된 바와 같다.
다. 소극적 권리범위확인심판 청구에 대한 인용심결
특허심판원은 피고의 2006. 1. 17.자 소극적 권리범위확인심판 청구를 2006당134호로 심리한 후 2006. 10. 31. 확인대상발명의 보정을 요지가 변경되지 아니한 적법한 보정으로 인정하고서 보정 후 확인대상발명은 이 사건 제1항 발명의 ‘클럭 발생기에서 출력된 클럭 신호로 동일한 타이밍 클럭 신호를 만들어 EPLD로 보내는 위상 고정 루프(PLL)’와 ‘위상 고정 루프의 클럭 신호를 받고 터미네이션 저항을 통한 신호를 전달하기 위해 메모리를 꽂을 수 있는 DIMM Slot’와 그 구성이 달라서 이 사건 제1항 발명의 권리범위에 속하지 않고, 따라서 이 사건 제1항 발명의 종속항인 나머지 청구항의 권리범위에도 속하지 않는다는 이유로 피고의 심판청구를 인용하는 이 사건 심결을 하였다.
[갑 1, 2, 3, 5, 6호증, 을 7호증, 변론 전체의 취지]
2. 이 사건의 쟁점과 당사자 주장의 요지
가. 이 사건의 쟁점
이 사건의 쟁점은, ① 확인대상발명의 보정이 요지를 변경한 것이어서 부적법한지, ② 보정 전후 확인대상발명이 이 사건 특허발명의 권리범위에 속하는지, ③ 보정 후 확인대상발명이 자유실시기술에 해당하는지의 여부다.
나. 당사자 주장의 요지
(1) 원고의 보정의 적법 여부에 관한 주장
(가) 보정 전 확인대상발명에서 PLL이 클럭 배분기를 통하여 패턴 발생부 및 DUT에 클럭 신호를 공급한다는 기재를, PLL이 클럭 배분기를 통하여 패턴 발생부에만 클럭 신호가 공급되는 것으로 기재한 보정은, 메모리 컴포넌트 테스트 장치에 관한 보정 전 확인대상발명의 구성을 본질적으로 변경하는 것이다.
(나) 보정 전 확인대상발명의 패턴 발생부에 DUT로 보내는 클럭 신호를 생성하기 위한 별도의 클럭발생기가 내장되어 있는 것으로 기재한 보정은, 보정 전 확인대상발명이 이 사건 특허발명의 권리범위에 속하는 것을 회피하기 위하여 신규사항을 추가한 것이다.
(다) 보정 전 확인대상발명과 다른 형태의 소켓 보드 즉, BGA 형태로 제작된 DUT를 테스트할 수 있는 소켓 보드로 보정한 것 역시 신규사항을 추가한 것이다.
(라) 따라서 확인대상발명의 보정은 발명의 동일성 범위를 벗어난 것이어서 요지변경에 해당하므로 부적법하다.
(2) 원고의 보정 후 확인대상발명이 이 사건 특허발명의 권리범위에 속하는지 여부에 관한 주장
(가) 보정 후 확인대상발명의 패턴 발생부에 있는 ALPG는 타이밍 셋(TS)을 기초로 DUT 클럭 신호를 생성하는 것이 아니라 ALPG를 동작하기 위한 신호인 시스템 클럭을 기초로 DUT 클럭 신호를 생성할 수밖에 없다. 따라서 보정 후 확인대상발명은 이 사건 제1항 발명과는 PLL에서 생성한 시스템 클럭이 DUT에 공급된다는 점에서는 같고, 다만 PLL에서 생성한 시스템 클럭이 ALPG를 거친다는 점에서만 다를 뿐인데, 이는 단순한 설계변경 사항에 불과하다. 그러므로 보정 후 확인대상발명에는 이 사건 제1항 발명의 PLL에 관한 구성과 실질적으로 동일한 구성이 포함되어 있다.
(나) 이 사건 제1항 발명의 DIMM Slot와 보정 후 확인대상발명의 커넥터는 서로 동일하거나 필요에 따라 상호 교체할 수 있는 균등의 범위에 있다.
(다) 보정 후 확인대상발명에는 이 사건 제1항 발명의 위 PLL과 DIMM Slot에 관한 구성 이외의 나머지 구성들과 서로 동일하거나 균등한 구성이 모두 포함되어 있다.
(라) 보정 후 확인대상발명에는 ATE(Automatic Test Eqipment, PCB·반도체 집적회로 또는 관련된 전자 부품이나 모듈을 조립 전에 신속하게 테스트하기 위해 사용되는 자동 검사 장비)에서 테스트 신호를 정렬하기 위하여 반드시 포함하고 있는 디스큐(deskew), 드라이버(driver) 등의 구성을 갖추고 있지 않으므로, 이 사건 특허발명과 같이 실장테스터에 해당한다.
(마) 따라서 보정 후 확인대상발명은 이 사건 특허발명의 권리범위에 속한다.
(3) 피고의 보정 후 확인대상발명이 자유실시기술에 해당한다는 주장
보정 후 확인대상발명은 종래기술인 ATE와 실질적으로 동일한 구성에다가 ALPG 등의 주요 기능블록을 별지 4 기재 비교대상발명(을 6호증)에 개시된 FPGA{Field Programmable Gate Array, 이미 설계된 하드웨어를 반도체로 생산하기 직전 최종적으로 하드웨어의 동작 및 성능을 검증하기 위해 제작하는 중간 개발물 형태의 집적회로(IC)}로 구현한 정도의 발명이므로, 보정 후 확인대상발명은 그 기술분야에서 통상의 지식을 가진 자가 비교대상발명에 의하여 용이하게 발명할 수 있는 자유실시기술에 해당한다.
3. 판 단
가. 확인대상발명 보정의 요지변경 여부
(1) 판단 기준
(가) 구 특허법(2007. 1. 3. 법률 제8197호로 개정되기 이전의 것) 제140조 제2항에서 심판청구서의 보정은 그 요지를 변경할 수 없도록 규정하고 있는 취지는 요지의 변경을 쉽게 인정할 경우 심판절차의 지연을 초래하거나 피청구인의 방어권 행사를 곤란케 할 염려가 있기 때문이다. 따라서 심판청구서의 보정이 요지변경에 해당하지 않으려면, 그 보정의 정도가 청구인의 발명에 관하여 심판청구서에 첨부된 도면 및 설명서의 명백한 오기를 바로잡거나 도면 및 설명서에 표현된 구조의 불명확한 부분을 구체화하는 것, 또는 처음부터 당연히 있어야 할 구성부분을 부가한 것에 지나지 아니하여 심판청구의 전체적인 취지에 비추어 볼 때 그 발명의 동일성이 유지되는 것으로 인정되어야 한다( 대법원 1995. 5. 12. 선고 93후1926 판결 참조).
(나) 그런데 심판청구서 보정의 한계를 정하는 기능을 하는 발명의 동일성은 심판절차의 지연을 초래하거나 피청구인의 방어권 행사를 곤란케 할 염려가 있는가라고 하는 견지에서 파악되는 것이므로, 특허요건인 신규성이나 확대된 선출원에서의 발명의 동일성과는 다른 개념으로 보아야 하고, 명세서의 보정이나 정정의 요건인 신규사항 즉, ‘최초로 첨부된 명세서 또는 도면에 기재된 사항의 범위’를 벗어나는 사항과도 구별되어야 할 것이다. 따라서 권리범위확인심판에서 심판청구서의 설명란에 확인대상발명의 작동에 중요한 부분을 이루는 구성에 관한 기재가 생략되었거나 확인대상발명과 대비되는 특허발명의 특허청구범위에 기재되어 있는 구성요소에 상응하는 구성에 대한 상세한 설명이 없었음에도, 이러한 구성에 관한 기재를 추가하거나 변경하는 보정은, 설사 특허요건에서의 발명의 동일성의 범위를 벗어나거나 보정이나 정정요건에서의 신규사항을 추가하는 것이라고 하더라도, 심판절차의 지연을 초래하거나 피청구인의 방어권 행사를 곤란케 할 염려가 없는 경우에는 심판청구서에 첨부된 도면 및 설명서에 표현된 구조의 불명확한 부분을 구체화하는 것, 또는 처음부터 당연히 있어야 할 구성부분을 부가한 것에 지나지 아니하여 심판청구의 전체적인 취지에 비추어 볼 때 그 발명의 동일성이 유지되는 것으로서 요지변경에 해당되지 않는다고 할 것이다.
(2) 구체적 판단
(가) 특허심판원의 심판장은 2006. 8. 3.자 보정요구서(을 제1호증)를 통하여, 보정 전 확인대상발명의 구성 중 ‘1. 패턴 발생부(120)에 공급되는 전원의 표시 2. DUT (device under test) 쪽으로 입력되는 클럭 신호의 표시 3. 시스템 주클럭의 존재 유무(PLL, Sequencer, clock distributor에 클럭을 공급하는 주클럭의 표시) 4. 위 3항에서 주클럭이 없다면 위 각각의 device에 별도의 클럭이 들어가는지 여부 5. PLL의 기능의 명확화’에 대하여 심판청구인인 피고에게 그 보정을 명하였다.
그러자 피고는 2006. 8. 16. 심판청구보정서를 제출하면서 별지 3 기재 밑줄친 부분과 같이 확인대상발명의 설명서와 도면을 보정하였는데, 그 구체적인 내용은 특허심판원이 보정요구한 사항으로, ‘① 패턴 발생부(120)에 공급되는 전원의 표시와 관련하여, 테스트 패턴 발생(TPG: test pattern generation) 보드(110)에 사용되는 내부 전원부(117) 및 반도체 메모리 컴포넌트(DUT: device under test)에서 사용되는 소켓 전원부(118)의 구성을 TPG 보드(110)에 추가(이하 ‘보정①’이라고 한다), ② DUT 쪽으로 입력되는 클럭 신호의 표시와 관련하여, 클럭 배분기(112)는 시스템 클럭 신호를 생성하고 DUT로는 시스템 클럭 신호가 전달되지 않으며, 패턴 발생부(120)의 ALPG부(121)에서 시스템 클럭 신호의 물리적 타이밍과는 무관한 DUT를 위한 클럭 신호를 생성하는 구성을 추가(이하 ‘보정②’라고 한다), ③ PLL 기능의 명확화와 관련하여, PLL(111)은 클럭 배분기(112)에만 기준 주파수를 제공하는 구성을 추가(이하 ‘보정③’이라 한다)’하는 것이고, 그 밖에 특허심판원이 보정요구한 사항 이외의 것으로, ‘④ BGA(Balll Grid Array) 형태로 제작된 DUT(135)를 얹을 수 있는 소켓 보드(134)의 구조 사진을 도2로 추가하고, 확인대상발명이 실장 환경과 물리적, 전기적으로 매우 다른 환경에서 자동으로 테스트를 수행하지만, 실장 환경과 같이 노이즈 등 각종 물리적, 전기적 특성을 재현하여 실장 상태의 불량을 테스트하려는 목적이나 구성을 갖고 있지 않다는 사항을 추가(이하 ‘보정④’라고 한다), ⑤ 도3과 관련하여 각 소켓 보드(134)들에 전원을 공급하는 소켓 전원부(118)의 단자들(E, F, G, H) 구성을 추가(이하 ‘보정⑤’라고 한다), ⑥ 도4와 관련하여, 비교대상발명(별지 4 기재 비교대상발명과는 다른 것이다)인 종래의 대표적인 ATE 장치 내의 테스트 패턴 발생부를 나타내는 블록도를 추가하고, 도4의 블록도와 도1의 테스트 패턴 발생 보드(110)의 구성을 비교한 표 1을 추가(이하 ‘보정⑥’이라고 한다), ⑦ 하이픽스부(130)의 제2커넥터(131), 인터페이스 보드(132), 동축 케이블(133) 및 소켓 보드(134)와 관련하여 “반드시 JEDEC 등의 산업계 표준일 필요는 없다.”는 기재를 삭제(이하 ‘보정⑦’이라 한다)’하는 것이다.
이에 대하여 피심판청구인인 원고는 2006. 9. 28.자 심판사건 의견서를 제출하면서, 위와 같은 확인대상발명의 보정사항에 대하여 “확인대상발명의 보정된 사항은 모두 극히 용이한 설계변경에 불과하다.”, “DUT 클럭 신호를 테스트 패턴 신호와는 별도로 표시하는 것은 기술적인 의미가 전혀 없다.”, “클럭 배분기와 PLL의 보정사항은 용어의 변경에 불과하다.”는 등의 이유로 보정 후 확인대상발명 역시 이 사건 특허발명의 권리범위에 속한다고 주장하였다.
(나) 아래에서 확인대상발명의 위 보정사항이 요지변경에 해당하는지를 차례로 살펴본다.
① 보정①은 패턴 발생부(120)에 공급되는 전원의 표시와 관련하여, 테스트 패턴 발생(TPG: test pattern generation) 보드(110)에 사용되는 내부 전원부(117) 및 반도체 메모리 컴포넌트(DUT: device under test)에서 사용되는 소켓 전원부(118)의 구성을 TPG 보드(110)에 추가한 것으로서, 이는 보정 전 확인대상발명의 설명에 포함되어 있지 아니한 사항이긴 하나, 각 전자부품을 구동하려면 전력을 제공하는 전원부의 구성은 반드시 필요한 구성이므로 보정 전 확인대상발명에 표현된 구조의 불명확한 부분을 구체화한 것이거나 처음부터 당연히 있어야 할 구성부분을 부가한 것에 불과하다.
② 보정②, ③은 DUT 쪽으로 입력되는 클럭 신호{클럭(clock)이라는 용어 자체가 CPU를 비롯한 컴퓨터의 모든 부품들을 동작하도록 하는 신호를 말하므로, 클럭 신호는 엄밀하게는 동어반복에 해당한다. 다만, 확인대상발명의 설명서 등의 기재에 따라 편의상 클럭 신호라는 용어를 그대로 쓰기로 한다.}의 표시와 관련하여, PLL(111)은 클럭 배분기(112)에만 기준 주파수를 제공하고, 클럭 배분기(112)는 시스템 클럭 신호를 생성하고 DUT로는 시스템 클럭 신호가 전달되지 않으며, 패턴 발생부(120)의 ALPG(Algorithmic Pattern Generator, 메모리 Device 시험에 사용되는 Data의 읽기, 쓰기를 시험하기 위한 instruction을 Coding하는 장치)부(121)에서 시스템 클럭 신호의 물리적 타이밍과는 무관한 DUT를 위한 클럭 신호를 생성하는 구성을 추가한 것으로서, 이것 역시 보정 전 확인대상발명의 설명에 기재되지 않았던 사항이기는 하다.
그러나 보정 전 확인대상발명의 설명서에는 “도1을 참조하면, 보정 전 확인대상발명의 메모리 컴포넌트 테스트 장치는 테스트 프로그램을 컴파일하고, 수신한 데이터를 관리하는 서버(101), 테스트 패턴 발생(test pattern generation, TPG) 보드(110) 및 하이픽스(hi-fix)부(130)를 포함한다. 상기 TPG 보드(110)는 상기 서버(101)로부터 수신한 상기 컴파일된 테스트 프로그램으로서 반도체 메모리 컴포넌트(device under test, DUT)를 테스트하기 위한 테스트 패턴 신호를 발생시키고, 테스트 결과 신호를 제공받아 상기 서버(101)로 전송하는 패턴 발생부(120); 상기 패턴 발생부에 클럭 신호를 제공하는 클럭 배분기(112); 상기 클럭 배분기(112)에 기준 주파수를 제공하는 위상 고정 루프(PLL)(111); 상기 테스트 패턴 신호 및 상기 테스트 결과 신호를 고속에서 왜곡이 적도록 전달하기 위한 터미네이션 회로(113)”, “상기 패턴 발생부(120)는 종래 ATE의 고속 테스트 성능을 구현하기 위해 고속으로 테스트 패턴 신호를 생성하고 테스트 결과 신호를 처리할 수 있도록 역할 및 기능이 분리된 ALPG(121), SEQUENCER(122) 및 DRV/COMP(123)를 포함한다. ALPG(121)는 테스트 패턴을 생성하고, SEQUENCER(122)는 테스트 패턴의 신호 시퀀스를 생성하며 타이밍을 조절한다. DRV/COMP(123)는 생성된 테스트 패턴 신호를 구동하거나 테스트 결과 신호를 수신한다.”, “종래의 ATE(Automatic Test Equipment)는 매우 빠른 속도로 다수의 메모리 칩 다이(die), 메모리 컴포넌트 등을 자동으로 테스트하기 위한 장비인데, 확인대상발명은 복잡하고 고가인 종래의 ATE의 기본적인 구조를 이용한다. 다만, 확인대상발명은 종래의 ATE의 기능을 더 높은 성능으로 수행하면서 그 크기와 비용을 절감할 수 있도록 최근 급속도로 발전한 FPGA를 이용하는 차이가 있다.”라고 기재되어 있고, 보정 후 확인대상발명의 설명서에는 종래의 ATE 장치에 관하여, “도4의 비교대상발명은 Timing Generator, ALPG, Data Selector, Format Control, Pin Card, Digital Compare 등의 주요 블록을 포함하고 있다. 이들 구성은 임의의 타이밍을 가지는 각종 제어 신호 및 테스트 패턴 데이터, 클럭 신호 등을 생성하고 테스트 장치에 인가하며, 테스트 결과를 분석하기 위해서 종래의 ATE 장치가 반드시 포함하여야 하는 블록들이다.”, “Timing Generator는 테스트 패턴 신호, 클럭 신호, 제어 신호 등을 위한 타이밍 신호를 사용자의 설정 및 테스트 목적에 맞게 생성한다. ALPG는 상기 생성된 타이밍 신호에 기초하여 테스트 패턴 알고리즘에 따라 테스트 패턴 신호, 클럭 신호, 제어 신호 등을 생성한다.”, “Timing Generator의 기능은 도1의 SEQUENCER(122)에서 수행하며, ALPG, Data Selector, Format Control의 기능은 도1의 ALPG(121)에서 담당하며, Pin card 및 Digital Compare의 기능은 도1의 DRV/COMP(123)가 담당한다.”라고 기재되어 있다. 이와 같은 보정 전 및 보정 후 확인대상발명의 설명서의 각 기재에 의하면, 보정 전후의 확인대상발명은 다 같이 종래 ATE의 기본적인 구조를 사용하면서 단지 이를 FPGA로 대체하여 개량한 것이므로, ATE 장비에서와 같이 DUT 쪽으로도 당연히 클럭 신호를 주어야 할 것이고 ALPG는 테스트 패턴 신호뿐만 아니라 클럭 신호, 제어 신호 등도 생성하는 구성이라고 할 것이다(별지 4 기재의 비교대상발명에서도 종래 메모리 테스트 장비에서 확인대상발명의 패턴 발생부에 해당하는 메모리 컨트롤러는 시스템 클럭 신호를 받고, 메모리 컨트롤러가 자체적으로 모듈 클럭 신호를 포함한 모든 타이밍 신호를 생성하여 테스트 대상 장치 쪽으로 보낸다는 사실이 기재되어 있다). 따라서 확인대상발명의 보정②, ③은 보정 전 확인대상발명에 표현된 구조의 불명확한 부분을 구체화한 것이거나 처음부터 당연히 있어야 할 구성부분을 부가한 것에 지나지 않는다.
③ 보정④ 내지 ⑦은 “BGA(Balll Grid Array) 형태로 제작된 DUT(135)를 얹을 수 있는 소켓 보드(134)의 구조 사진을 도2로 추가하고, 확인대상발명이 실장 환경과 물리적, 전기적으로 매우 다른 환경에서 자동으로 테스트를 수행하지만, 실장 환경과 같이 노이즈 등 각종 물리적, 전기적 특성을 재현하여 실장 상태의 불량을 테스트하려는 목적이나 구성을 갖고 있지 않다는 사항을 추가하고, 도3과 관련하여 각 소켓 보드(134)들에 전원을 공급하는 소켓 전원부(118)의 단자들(E, F, G, H) 구성을 추가하였으며, 도4와 관련하여, 비교대상발명인 종래의 대표적인 ATE 장치 내의 테스트 패턴 발생부를 나타내는 블록도를 추가하고, 도4의 블록도와 도1의 테스트 패턴 발생 보드(110)의 구성을 비교한 표 1을 추가 기재하고, 하이픽스부(130)의 제2커넥터(131), 인터페이스 보드(132), 동축 케이블(133) 및 소켓 보드(134)와 관련하여 ‘반드시 JEDEC 등의 산업계 표준일 필요는 없다’는 기재를 삭제”하는 내용이다. 그런데 이러한 사항들은 발명의 실시예를 단순히 추가한 것이거나 확인대상발명의 배경이 된 종래기술을 소개하고 불명료한 기재부분을 삭제한 것이므로, 확인대상발명의 보정④ 내지 ⑦ 역시 확인대상발명에 대한 설명을 더욱 명확하게 구체화한 정도에 지나지 않는다 할 것이다.
(다) 그렇다면 위와 같은 보정사항의 구체적인 내용에다가, 확인대상발명의 보정이 특허심판원의 보정요구에 따라 이루어졌고 피심판청구인인 원고 역시 이러한 보정에 대하여 구체적이고 실질적인 내용이 담긴 의견서를 제출한 사정을 보태어 볼 때, 확인대상발명의 보정은 심판절차의 지연을 초래하거나 피청구인의 방어권 행사를 곤란케 할 염려가 없는 경우로서 심판청구서에 첨부된 도면 및 설명서에 표현된 구조의 불명확한 부분을 구체화하는 것이거나 처음부터 당연히 있어야 할 구성부분을 부가한 것에 지나지 아니하여 심판청구의 전체적인 취지에 비추어 볼 때 그 발명의 동일성이 유지되는 것으로서 요지변경에 해당되지 않는다고 할 것이다.
나. 보정 후 확인대상발명이 이 사건 특허발명의 권리범위에 속하는지의 여부
(1) 이 사건 제1항 발명의 권리범위에 속하는지 여부
(가) 특허발명의 청구항이 복수의 구성요소로 되어 있는 경우에는 그 각 구성요소가 유기적으로 결합된 전체로서의 기술사상이 보호되는 것이지 각 구성요소가 독립하여 보호되는 것은 아니므로, 특허발명과 대비되는 확인대상발명이 특허발명의 청구항에 기재된 필수적 구성요소들 중의 일부만을 갖추고 있고 나머지 구성요소가 결여된 경우에는 원칙적으로 확인대상발명은 특허발명의 권리범위에 속하지 아니한다 할 것이다( 대법원 2001. 8. 21. 선고 99후2372 판결).
(나) 이 사건 제1항 발명은 그 구성을, 반도체 소자를 자동 테스트하기 위해 제공되는 패턴을 생성하는 패턴 발생 기판 장치로서, 반도체 소자를 테스트하기 위해 테스트 패턴 알고리즘을 구현하는 프로세서를 내장한 프로그램 가능한 로직 디바이스(EPLD)(이하 ‘구성①’이라 한다), EPLD로(청구항에 기재된 ‘EPLD의’는 오기임이 명백하다)의 전원 발생부에서 출력된 전원을 공급하는 입력 전원부(이하 ‘구성②’라 한다), EPLD에 클럭 신호를 보내는 클럭 발생기(이하 ‘구성③’이라 한다), 클럭 발생기에서 출력된 클럭 신호로 동일한 타이밍 클럭 신호를 만들어 EPLD로 보내는 위상 고정 루프(PLL)(이하 ‘구성④’라 한다), EPLD에서 보내진 신호를 실장 환경과 동일하게 하기 위해 임피던스 매칭으로 신호의 왜곡을 최소화하는 터미네이션 저항(이하 ‘구성⑤’라 한다), 터미네이션 저항에 전원을 공급하는 터미네이션 전원부(이하 ‘구성⑥’이라 한다), 위상 고정 루프의 클럭 신호를 받고 터미네이션 저항을 통한 신호를 전달하기 위해 메모리를 꽂을 수 있는 DIMM Slot(이하 ‘구성⑦’이라 한다)으로 나눌 수 있다.
(다) 이 사건 제1항 발명의 구성①인 ‘반도체 소자를 테스트하기 위해 테스트 패턴 알고리즘을 구현하는 프로세서를 내장한 프로그램 가능한 로직 디바이스(EPLD)’는, 확인대상발명의 구성인 ‘테스트 패턴 발생 보드(110) 내의 테스트 패턴을 생성하는 ALPG(121)를 포함하여 구성되는 FPGA’와 대응되는데, 양 발명의 위 대응구성은 반도체 메모리 소자를 테스트하기 위한 테스트 패턴 알고리즘을 내장한 로직 디바이스라는 점에서 실질적으로 동일한 구성이다. 또 이 사건 제1항 발명의 구성②인 ‘EPLD로 전원 발생부에서 출력된 전원을 공급하는 입력 전원부’는, 확인대상발명의 구성인 ‘테스트패턴발생(TPG) 보드에서 사용되는 전원을 제공하는 내부 전원부(117)’, 구성③인 ‘EPLD에 클럭 신호를 보내는 클럭 발생기’는, 확인대상발명의 구성인 ‘패턴 발생부(ALPG가 포함)에 시스템 클럭 신호를 제공하는 클럭 배분기(112)’, 구성⑤, ⑥인 ‘EPLD에서 보내진 신호를 실장 환경과 동일하게 하기 위해 임피던스 매칭으로 신호의 왜곡을 최소화하는 터미네이션 저항’과 ‘터미네이션 저항에 전원을 공급하는 터미네이션 전원부’는, 확인대상발명의 구성인 ‘터미네이션부(113)의 터미네이션 저항’과 ‘터미네이션 저항에 터미네이션 전압을 인가하는 터미네이션부(113)’와 각각 그 기능과 작용이 서로 동일한 구성이다.
(라) 이 사건 제1항 발명의 구성④인 ‘클럭 발생기에서 출력된 클럭 신호로 동일한 타이밍 클럭 신호를 만들어 상기 EPLD로 보내는 위상 고정 루프(PLL)’와 구성⑦인 ‘위상 고정 루프의 클럭 신호를 받고 터미네이션 저항을 통한 신호를 전달하기 위해 메모리를 꽂을 수 있는 DIMM(Dual In-line Memory Module) Slot’은, 확인대상발명의 구성인 ‘시스템 클럭 신호를 패턴 발생부(ALPG)에 제공하는 클럭 배분기(112){PLL(111)을 포함한 구성}와 DUT 클럭 신호를 생성하는 ALPG’와 ‘ALPG에서 생성된 DUT 클럭 신호, DRV/COMP 및 릴레이부(115)로부터 신호 전달을 위한 커넥터(116)’와 각각 대응된다.
그런데 이 사건 제1항 발명에서는 PLL(324)이 EPLD와 DUT로 동일한 타이밍 클럭 신호를 제공하고(실장 테스트용) PLL의 클럭 신호가 DIMM Slot에 전달되는 구성인 반면에, 확인대상발명에서는 PLL(111)을 거친 클럭 배분기(112)가 패턴 발생부(ALPG)에 시스템 클럭 신호를 제공하고 ALPG에서 따로 DUT 클럭 신호를 생성하여{자동테스트(ATE)용} 커넥터에 전달하는 구성이다. 따라서 양 발명의 위 대응구성은 PLL의 기능이 클럭 배분기와 ALPG로 분할되었는지 여부, 시스템 클럭과 DUT 클럭이 동일한 타이밍의 클럭인지 여부에서 구성이 서로 다르고, 이러한 구성상 차이로 인하여 이 사건 제1항 발명은 시스템 클럭과 동일한 클럭 신호를 사용하여 메모리 소자를 테스트할 수밖에 없는 실장 환경과 같은 동일한 조건만을 제공해주는 반도체 소자 실장 테스트용 장비로 기능(이 점에서 발명의 상세한 설명 중 기술적 과제란에서 자동 테스트가 가능하도록 독자적인 프로세서를 설계한다는 기재부분은 발명의 구성에 의하여 달성되는 사항이라고 할 수 없다.)하는 반면에, 확인대상발명은 시스템 클럭 신호와 다른 DUT 클럭 신호를 사용하여 메모리 소자를 자동 테스트할 수 있도록 하는 종래의 반도체 소자 자동 테스트용 장비로서 기능하므로, 양 발명의 위 대응구성은 그 구성 및 작용이 달라서 서로 동일하거나 균등한 구성이라고 할 수 없다(이와 관련하여 원고는 이 사건 제1항 발명이 실장환경에 한정하여 적용되는 구성이라고 하더라도, 확인대상발명은 실장 환경과 다른 환경뿐만 아니라 실장 환경에 해당되는 테스트 팩터(factor)를 인가하여 테스트를 수행할 수도 있으므로, 이 사건 제1항 발명의 위 PLL과 DIMM Slot에 관한 구성이 확인대상발명에도 포함되어 있다는 취지로 주장하나, 앞서 본 바와 같이 양 발명의 위 대응구성은 그 기능 및 작용이 달라서 상이한 구성이므로, 원고의 위 주장은 이유 없다).
(마) 따라서 확인대상발명은 이 사건 제1항 발명의 구성④, ⑦에 대응하는 구성이 결여되어 있으므로, 이 사건 제1항 발명의 권리범위에 속하지 아니한다
(2) 이 사건 제2항, 제3항, 제4항 발명의 권리범위에 속하는지 여부
보정 후 확인대상발명이 이 사건 제1항 발명의 권리범위에 속하지 않는 이상, 이 사건 제1항 발명을 구체적으로 한정한 종속항인 이 사건 제2항, 제3항, 제4항 발명의 권리범위에도 당연히 속하지 아니한다.
다. 소 결
따라서 확인대상발명의 보정은 요지변경에 해당하지 아니하고 보정 후 확인대상발명은 이 사건 특허발명의 구성 중 일부를 결여하고 있으므로, 보정 후 확인대상발명은 그 발명이 자유실시기술에 해당하는지를 나아가 살필 필요 없이 이 사건 특허발명의 권리범위에 속하지 아니하는바, 이와 결론을 같이한 이 사건 심결은 적법하다.
4. 결 론
그렇다면 이 사건 심결의 취소를 구하는 원고의 청구는 이유 없으므로 기각한다.
판사 성기문(재판장) 강경태 한동수