ドレイン誘起障壁低下

ドレイン誘起障壁低下（ドレインゆうきしょうへきていか、、DIBL）とは、MOSFETの短チャネル効果の一つで、ドレイン電圧が大きい場合に閾値電圧が低下する現象のこと。
長チャネルのプレーナー型FETでは、チャネルの狭くなった部分（ボトルネック）はドレイン接触から十分に離れた所にあり、基板とゲートの結合によりドレインからの静電的に遮蔽されている。よって閾値電圧はドレイン電圧に依存しない。
一方で短チャネルデバイスでは、これは正しくない。ドレインはチャネルを開閉するのに十分近くにある。これによってドレイン電圧が大きいとボトルネックを開けてトランジスタを早めにスイッチオンすることができる。
閾値が減少する原因は、電荷中性に関するYauのcharge-sharingモデルで理解できる。デバイスの空乏層とチャネルでの結合した電荷はゲート、ソース、ドレインの3つの電極電荷によってバランスしている。ドレイン電圧が増加すると、ドレインと基板の間のpn接合の空乏層のサイズが増加し、ゲートの下へ拡大する。よってドレインはバランスしている空乏層電荷の負荷のより多くの部分を引き受け、ゲートにより小さな負荷を残す。その結果、ゲートに存在する電荷は、より多くのキャリアをチャネルに引きつけることで電荷のバランスを保ち、デバイス閾値電圧を低下させるのと同等の効果となる。
実際は、チャネルは電子をより引きつける。言い換えれば、チャネルでの電子のポテンシャルエネルギー障壁は下がる。このためこの現象は障壁低下と呼ばれる。残念ながら障壁低下の考えを使って正解な解析的結果に追いつくのは簡単ではない。
ドレインバイアスがゼロでも、チャネル長が短くなると障壁低下は増加する。なぜならソースとドレインは、基板とpn接合を作り、よって関連する内蔵空乏層と関連するためである。それは空乏幅を増加するため加えられる逆バイアスが無くても、短チャネル長での電荷バランスでの重要なパートナーになる。
DIBLという言葉は単純な閾値調整の概念を超えて拡張される。以下で記述する単純な閾値電圧変化に関して記述を超えるMOSFETのI-V曲線上の数多くのドレイン-電圧効果のことを言う。
チャネル長が短くなると、サブスレッショルド領域(弱い反転)でのDIBLの効果は、最初はドレイン電圧を変化させたサブスレッショルド電流vsゲートバイアス曲線の単純な変換として現れ、これはドレインバイアスによる閾値電圧の単純な変化としてモデル化できる。
しかし長さが短いと電流vs€ゲートバイアス曲線の傾きは減少し、つまりドレイン電流よ同じ変化をもたらすためにより大きなゲートバイアスの変化が必要である。
極端に長さが短いと、ゲートはデバイスをスイッチオフすることが完全にできなくなる。
これらの効果は閾値調整としてモデル化できない。
DIBLはアクティブモードでの電流vsドレインバイアス曲線にも影響し、電流をドレインバイアスと共に増加させ、 MOSFET出力抵抗を低下させる。
この増加は通常のチャネル長変調効果に対して付加的であり、いつも閾値調整としてモデル化できる訳ではない。
実際は、DIBLは次のように計算できる。
ここでformula_2またはVtsatは供給電圧(高ドレイン電圧)で測定された閾値電圧、formula_3またはVtlinは非常に低いドレイン電圧で測定された閾値電圧で、一般的に0.05 Vまたは0.1 Vである。
formula_4は供給電圧(高ドレイン電圧)、formula_5は(デバイスのI-V特性の線型部分での)低ドレイン電圧。
式の前のマイナスは、正の値のDIBLを保証する。
これは高ドレイン閾値電圧formula_2は常に低ドレイン閾値電圧formula_3よりも小さいためである。一般的にDIBLの単位はmV/Vである。
DIBLは次の式が記述するようにデバイスの動作周波数も小さくできる。
ここでformula_4は供給電圧、formula_10は閾値電圧である。