Nehalemマイクロアーキテクチャ

Nehalemマイクロアーキテクチャ（ネハレム【ネヘイレム、ネヘーレム等】マイクロアーキテクチャ、単にNehalem [] とも）は、インテルが開発した、Coreマイクロアーキテクチャの後継となるマイクロプロセッサ (CPU) のマイクロアーキテクチャである。このアーキテクチャに則って製造されたCPU群は、主に2008年ごろに発売された。後に インテル Core 製品がシリーズ化されたことで、Nehalemで作られたCPUは第1世代Coreプロセッサーとして位置付けられた。
開発経緯.
Nehalemマイクロアーキテクチャは、イスラエルのハイファを拠点とする開発チームによるCore 2とは別に、Core 2の後継マイクロアーキテクチャとして、Pentium IIIやPentium 4を開発した米国オレゴン州ヒルズボロのチームが開発を担当している。Nehalemは当初、「NetBurstマイクロアーキテクチャを拡張したものである」として、IBMのアーキテクトがAMDのウェブサイトの個人ページに掲載していた（短期間で削除されている）。しかし、NetBurstマイクロアーキテクチャは事実上の失敗に終わり、その後継であるNehalemマイクロアーキテクチャも計画中止、あるいは大幅な方向性修正が行われると予想されていた。
しばらくして、Nehalemは1個のプロセッサ上に1から8までのコアと、ハイパースレッディング・テクノロジー (HT) を実装すると発表された。マルチプロセッサ構成の自由度も向上し、プロセッサ単位、あるいはシステム単位でコア数を増やすに従って順当に性能が向上するような構造を備えている。通常では最大8個までのプロセッサ接続を想定している。これにより、コアあたり2つのスレッド、プロセッサ全体で16スレッド、システムとしては最大で128スレッドの同時処理が可能であることが判明した。
概要.
Core 2からはCPUのコア自体に大幅な設計変更がされている。キャッシュシステムにも改良が加えられ、L1キャッシュは命令とデータそれぞれ32KBの合計64KB。大容量化でレイテンシの増加が問題になってきていたL2キャッシュを改善する目的で、L2キャッシュはコアごとに256KBと縮小した代わりにレイテンシの低減を行い、全コアで共有する大容量のL3キャッシュを配置した。L3キャッシュの容量は製品ごとに異なり差別化が行われている。
またプロセッサにDDR3 SDRAMメモリコントローラを2〜4チャンネル統合している。MPプラットフォームサーバ向けのNehalem-EX (Beckton) にはFB-DIMM2メモリコントローラ4chを統合しているが、マザーボード上の別チップでDDR3 SDRAMメモリコントローラへ変換する実装で製品化された。
プロセッサファミリ.
Nehalemプロセッサファミリは、大別してXeon向けのGainestown-DP（後にNehalem-EPへ改称）から派生したハイエンドコンシューマ向けのBloomfieldと、メインストリーム向けのLynnfield、およびローエンド向けClarkdaleの3系統が存在する。
BloomfieldはCPUバスにそれまでのP4バスに代わりQuick Path Interconnect (QPI) が採用されている。Lynnfieldにはそれまでのノースブリッジ機能も統合されており、サウスブリッジにあたるPCH (Platform Controller Hub) とはDMI (Direct Media Interface) で接続される。ClarkdaleではGPUも統合される。
Core 2以前のものとは、チップセットやマザーボードなどの互換性が全く無い。Core i7 (Bloomfield) の対応チップセットはIntel X58でSLI（NVIDIA社がライセンスを個別に付与する）やCrossFire（全チップネイティブに対応）にも対応する。ソケットはLGA1366。
新機軸.
Nehalemアーキテクチャに特有のものと発表されてはいないが、ファミリの一部 (Core i5, Core i7) には、インテル ターボ・ブースト・テクノロジーが搭載されており性能と消費電力のスループット改善に寄与している。
製品.
Westmere.
Westmereはハイエンド向けに新たに10コア版製品が投入された。ソケット及びプラットフォームはNehalemと同じTylersburgなどを引き継ぐ。
後継.
後継のマイクロアーキテクチャはSandy Bridgeマイクロアーキテクチャである。