ADPLL

ADPLL（、完全デジタル位相同期回路）とは、電子回路の1つであり回路の構成要素をすべてデジタル化した位相同期回路（PLL）である。
回路をすべてデジタル化することで、21世紀現在、主要な半導体回路技術となっているCMOSプロセスでPLL回路を構成でき、ループフィルタの時定数を動的に変更することで同期が収束するまでの時間を大幅に短縮できるなど、多くの利点がある。
Allの付かない従来型の「デジタルPLL」は、名称にデジタルが付くが、位相比較器 (PFD) と分周器にデジタル回路が使用されている一方で、フィルタとVCOはアナログ回路である。
基本動作.
ADPLLは、デジタルによる設定周波数データ (frequency command word, FCW) と外部からの基準周波数入力から、デジタル制御によって周波数をコントロールするDCO（digitally controlled oscillator、デジタル制御発振器）から出力を発生させ、この出力信号をカウンタ回路によって基準周波数入力で除算してFCWとの差異を元にDCOを調整し、基準周波数入力に基づくFCWの設定値に出力を合わせて行くものである。
構成.
通常のPLLはフィードバック・ループによる不安定性を解消するためにローパス・フィルタによって高速応答性を犠牲にしている。これは多くの場合、大した問題とはならないが、回路の起動時のような過渡状態では目的の周波数が得られるまで時間が掛かり、特に高性能デジタル半導体の消費電力削減を目的として使用しない回路ブロックごとに供給電力を頻繁に遮断する場合には、再起動に時間が掛かり不都合である。フィルタの時定数を小さくすれば応答性が高まるが安定性が失われる危険が増す。オールデジタルPLLでは、必要に応じてフィルタ特性をそのつど変更でき、素早く所望の周波数近くまで引き上げた後でフィルタを有効化すればよく、安定性と高速応答性を両立できる。
カウンタ+TDC部が、従来型デジタルPLLでの分周器と位相比較器の役割を担う。整数倍の周波数変化（Interger型PLL）であればカウンタは従来型と変わりなく、デジタルによる外部制御入力によって分周する比率を変えるだけであり、TDC部が位相比較器の役割を果たす。少数を含む倍率の周波数変化を求める場合には、TDC部での位相差の検出結果でデジタル・フィルタへ与える位相差情報を調整する。