Load-Link/Store-Conditional

（ロード・リンク、LL、他に <ruby lang="en">load-linked<rp>（</rp><rt lang="en-Kana">ロードリンクト</rt><rp>）</rp></ruby> または <ruby lang="en">load and reserve<rp>（</rp><rt lang="en-Kana">ロード・アンド・リザーヴ</rt><rp>）</rp></ruby>）と <ruby lang="en">store-conditional<rp>（</rp><rt lang="en-Kana">ストア・コンディショナル</rt><rp>）</rp></ruby> (SC) は組み合わせて使用されるコンピュータの命令。これによりロックなしのアトミックなリード・モディファイ・ライト操作が可能となる。（リード・モディファイ・ライトとは、あるメモリ位置の内容を読み取って、変更を加えて、書き戻す一連の操作を意味する）
 命令は指定されたメモリ位置の現在の内容を返す。その後の 命令は同じメモリ位置へ新たな値を書き込むが、前回の 命令以降にそのメモリ位置の内容が書き換えられていないときだけ書き込みが行われる。何らかの更新がなされていたら、たとえ 命令で読み取った値と同じ内容が書かれていたとしても 命令は失敗する。従って、LL/SC命令はコンペア・アンド・スワップ (CAS) 命令のような <ruby lang="en">false positive<rp>（</rp><rt lang="en-Kana">フォールス・ポジティヴ</rt><rp>）</rp></ruby>（偽陽性）問題を発生しない。
弱いLL/SC.
LL/SC命令の実装においては、そのメモリ位置への更新がないときでも失敗することがある。二つの操作の間に何らかの例外事象（例えばコンテキストスイッチ、別の 命令実行、多くの実装では他のロード命令やストア命令も）が発生すると 命令は失敗する。古い実装では、メモリバス上に何らかの更新ブロードキャストがあっただけで失敗していた。
このため、研究者はこれを「弱い」LL/SCと呼び、本来の理論上のLL/SCアルゴリズムと区別している。弱さは相対的で、弱い実装でもアルゴリズムで使うことが出来る。
弱いLL/SCとコンペア・アンド・スワップ（CAS）を比較したとき、後者の方が公平さで優れていると言える。本来のLL/SCも公平さを持っている。（訳注：弱いLL/SCでは、後から 命令を実行した方が勝ってしまうため、 命令を発行した順番に処理できるようにすべきという公平さに問題がある）
実装.
LL/SC命令を実装したプロセッサとして、<ruby lang="en">DEC Alpha<rp>（</rp><rt lang="en-Kana">デック・アルファ</rt><rp>）</rp></ruby> (codice_1/codice_2命令とcodice_3/codice_4命令)、<ruby lang="en">PowerPC<rp>（</rp><rt lang="en-Kana">パワーピーシー</rt><rp>）</rp></ruby> (codice_5/codice_6命令)、<ruby lang="en">MIPS<rp>（</rp><rt lang="en-Kana">ミップス</rt><rp>）</rp></ruby> (codice_7/codice_8命令)、ARM (codice_9/codice_10命令) がある。
ほとんどのプラットフォームではデータサイズ毎の命令を備えている。例えば、 にはダブルワード用の codice_11/codice_12命令がある。
いくつかのCPUはライトスルーモードに設定して排他的にそのアドレスにアクセスする必要がある。
どのプラットフォームも弱いLL/SCを提供している。 の実装が最も強く、LL/SCの間で他のキャッシュラインへのロードやストアを許している。これを利用すると、ロックフリーなリファレンスカウントを実装できる（他にDCASでも実装可能）。