{{위키데이터 속성 추적}}

{{반도체 제조 공정}}

반도체 제조에서 장치 및 시스템을 위한 국제 로드맵은 '''5 nm 공정'''을 [[7 nm 공정|7 nm]] 노드를 따르는 [[MOSFET]] 기술 노드로 정의한다. 2020년 [[삼성전자|삼성]]과 [[TSMC]]가 [[애플]], [[마벨 테크놀로지 그룹|마벨]], [[화웨이]] 및 [[퀄컴]]을 포함한 고객사를 위해 5 nm 칩의 양산을 시작하였다.<ref>{{웹 인용|url=https://www.anandtech.com/show/16028/better-yield-on-5nm-than-7nm-tsmc-update-on-defect-rates-for-n5|제목='Better Yield on 5nm than 7nm': TSMC Update on Defect Rates for N5|성=Cutress|이름=Dr Ian|웹사이트=[[AnandTech]]|보존url=https://web.archive.org/web/20200830112510/https://www.anandtech.com/show/16028/better-yield-on-5nm-than-7nm-tsmc-update-on-defect-rates-for-n5|보존날짜=30 August 2020|url-status=live|확인날짜=28 August 2020}}</ref><ref>{{웹 인용|url=https://www.hpcwire.com/off-the-wire/marvell-and-tsmc-collaborate-to-deliver-data-infrastructure-portfolio-on-5nm-technology/|제목=Marvell and TSMC Collaborate to Deliver Data Infrastructure Portfolio on 5nm Technology|웹사이트=HPCwire|보존url=https://web.archive.org/web/20200915082115/https://www.hpcwire.com/off-the-wire/marvell-and-tsmc-collaborate-to-deliver-data-infrastructure-portfolio-on-5nm-technology/|보존날짜=15 September 2020|url-status=live|확인날짜=28 August 2020}}</ref>

"5 nm"라는 용어는 크기가 5 [[나노미터]]인 트랜지스터의 실제 물리적 특징(예: 게이트 길이, 금속 피치 또는 게이트 피치)과 관련이 없다. IEEE Standards Association Industry Connection에서 발표한 장치 및 시스템에 대한 국제 로드맵의 2021년 업데이트에 포함된 예측에 따르면 "5 nm 노드는 51 nm의 접촉 게이트 피치와 30 nm의 가장 조밀한 금속 피치를 가질 것으로 예상된다."<ref>{{인용|url=https://irds.ieee.org/editions/2021/more-moore |title=International Roadmap for Devices and Systems: 2021 Update: More Moore |year=2021 |publisher=IEEE |page=7 |access-date=7 August 2022 | url-status=live | archive-date=7 August 2022 |archive-url=https://web.archive.org/web/20220807181530/https://irds.ieee.org/editions/2021/more-moore }}</ref> 그러나 실제 상업적인 관행에서 "5 nm"는 증가된 트랜지스터 밀도(즉, 더 높은 수준의 소형화), 이전 [[7 nm 공정]]와 비교하여 속도 증가 및 전력 소비감소 측면에서 실리콘 반도체 칩의 새로운 세대를 지칭하기 위해 개별 마이크로칩 제조업체의 마케팅 용어로 주로 사용된다.<ref>{{웹 인용|url=https://www.pcgamesn.com/amd/tsmc-7nm-5nm-and-3nm-are-just-numbers|제목=TSMC's 7nm, 5nm, and 3nm "are just numbers… it doesn't matter what the number is"|보존url=https://web.archive.org/web/20200617230408/https://www.pcgamesn.com/amd/tsmc-7nm-5nm-and-3nm-are-just-numbers|보존날짜=17 June 2020|url-status=live|확인날짜=20 April 2020}}</ref><ref>{{저널 인용|제목=A Better Way to Measure Progress in Semiconductors: It's time to throw out the old Moore's Law metric|저널=IEEE Spectrum|성=Samuel K. Moore|url=https://spectrum.ieee.org/semiconductors/devices/a-better-way-to-measure-progress-in-semiconductors|날짜=21 July 2020|출판사=IEEE|보존url=https://web.archive.org/web/20201202002819/https://spectrum.ieee.org/semiconductors/devices/a-better-way-to-measure-progress-in-semiconductors|보존날짜=2 December 2020|url-status=live|확인날짜=20 April 2021}}</ref>

== 역사 ==

=== 배경 ===
7 nm 및 5&nbsp;nm [[트랜지스터]]의 게이트 산화막을 통한 [[터널 효과|양자 터널링]] 효과는 기존 반도체 공정을 사용하여 관리하기가 점점 더 어려워졌다.<ref>{{뉴스 인용|url=https://semiengineering.com/quantum-effects-at-7-5nm/|제목=Quantum Effects At 7/5nm And Beyond|뉴스=Semiconductor Engineering|보존url=https://web.archive.org/web/20180715211218/https://semiengineering.com/quantum-effects-at-7-5nm/|보존날짜=15 July 2018|url-status=live|확인날짜=15 July 2018}}</ref> 7 nm 미만의 단일 트랜지스터 장치는 2000년대 초반에 연구원들에 의해 처음 시연되었다. 2002년에 Bruce Doris, Omer Dokumaci, Meikei Ieong 및 Anda Mocuta를 포함한 [[IBM]] 연구 팀은 [[7 nm 공정|6나노미터]] SOI(silicon-on-insulator) MOSFET를 제조했다.<ref>{{웹 인용|url=http://www.theinquirer.net/inquirer/news/1034321/ibm-claims-worlds-smallest-silicon-transistor|제목=IBM claims world's smallest silicon transistor - TheINQUIRER|날짜=9 December 2002|웹사이트=Theinquirer.net|보존url=https://web.archive.org/web/20110531040504/http://www.theinquirer.net/inquirer/news/1034321/ibm-claims-worlds-smallest-silicon-transistor|보존날짜=31 May 2011|url-status=unfit|확인날짜=7 December 2017}}</ref>

2003년 와카바야시 히토시와 야마가미 시게하루가 이끄는 [[닛폰 전기|NEC]]의 일본 연구팀은 최초의 5&nbsp;nm MOSFET을 제조하였다.<ref>{{웹 인용|url=http://www.thefreelibrary.com/NEC+test-produces+world%27s+smallest+transistor.-a0111295563|제목=NEC test-produces world's smallest transistor|웹사이트=Thefreelibrary.com|보존url=https://web.archive.org/web/20170415012122/https://www.thefreelibrary.com/NEC+test-produces+world%27s+smallest+transistor.-a0111295563|보존날짜=15 April 2017|url-status=live|확인날짜=7 December 2017}}</ref>

2015년에 IMEC와 Cadence는 5 nm 테스트 칩을 제작했다. 제작된 테스트 칩은 완전한 기능을 갖춘 장치가 아니라 인터커넥트 레이어의 패터닝을 평가하기 위한 것이다.<ref>{{웹 인용|url=https://www.semiwiki.com/forum/content/5080-imec-cadence-disclose-5nm-test-chip.html|제목=IMEC and Cadence Disclose 5nm Test Chip|웹사이트=Semiwiki.com|보존url=https://web.archive.org/web/20151126110828/https://www.semiwiki.com/forum/content/5080-imec-cadence-disclose-5nm-test-chip.html|보존날짜=26 November 2015|url-status=live|확인날짜=25 November 2015}}</ref><ref>{{웹 인용|url=http://www.semi.org/en/node/55926|제목=The Roadmap to 5nm: Convergence of Many Solutions Needed|웹사이트=Semi.org|보존url=https://web.archive.org/web/20151126115543/http://www.semi.org/en/node/55926|보존날짜=26 November 2015|url-status=dead|확인날짜=25 November 2015}}</ref>

2015년 [[인텔]]은 5 nm 노드를 위한 측면 나노와이어(또는 게이트 올어라운드) FET 개념을 기술하였다.<ref name="semiengineering_2016Jan">{{웹 인용|url=http://semiengineering.com/5nm-fab-challenges/|제목=5nm Fab Challenges|성=Mark LaPedus|날짜=20 January 2016|보존url=https://web.archive.org/web/20160127230827/http://semiengineering.com/5nm-fab-challenges/|보존날짜=27 January 2016|url-status=live|확인날짜=22 January 2016|인용문=Intel presented a paper that generated sparks and fueled speculation regarding the future direction of the leading-edge IC industry. The company described a next-generation transistor called the nanowire FET, which is a finFET turned on its side with a gate wrapped around it. Intel's nanowire FET, sometimes called a gate-all-around FET, is said to meet the device requirements for 5nm, as defined by the International Technology Roadmap for Semiconductors (ITRS).}}</ref>

2017년에 [[IBM|IBM은]] 일반적인 [[핀펫|FinFET]] 설계에서 벗어난 GAAFET(gate-all-around configuration)의 실리콘 나노시트를 사용한 5 nm 실리콘 칩을 만들었다고 밝혔다.<ref>{{웹 인용|url=https://arstechnica.com/gadgets/2017/06/ibm-5nm-chip/|제목=IBM unveils world's first 5nm chip|성=Sebastian|이름=Anthony|날짜=5 June 2017|웹사이트=Ars Technica|보존url=https://web.archive.org/web/20170605202822/https://arstechnica.com/gadgets/2017/06/ibm-5nm-chip/|보존날짜=5 June 2017|url-status=live|확인날짜=5 June 2017}}</ref> 사용된 GAAFET 트랜지스터는 적층된 3개의 나노시트를 가지고 있으며, FinFET이 일반적으로 전기적으로 단일 단위인 여러 개의 물리적 핀(Fin)을 나란히 가지고 있이고 전체가 동일한 게이트로 덮여 있다.  IBM의 칩은 50 mm<sup>2</sup>이며 mm<sup>2</sup> 당 6억 개의 트랜지스터를 갖고 있어, 총 300억 개의 트랜지스터를 가지고 있다. (트랜지스터 당 1,667nm<sup>2</sup> 또는 41nm 트랜지스터 간격).<ref>{{웹 인용|url=https://www.ibm.com/blogs/think/2017/06/5-nanometer-transistors/|제목=5 nanometer transistors inching their way into chips|성=Huiming|이름=Bu|날짜=5 June 2017|웹사이트=[[IBM]]|보존url=https://web.archive.org/web/20210609002051/https://www.ibm.com/blogs/think/2017/06/5-nanometer-transistors/|보존날짜=9 June 2021|url-status=live|확인날짜=9 June 2021}}</ref><ref>{{웹 인용|url=http://uk.pcmag.com/news/89652/ibm-figures-out-how-to-make-5nm-chips|제목=IBM Figures Out How to Make 5nm Chips|날짜=5 June 2017|웹사이트=Uk.pcmag.com|보존url=https://web.archive.org/web/20171203054459/http://uk.pcmag.com/news/89652/ibm-figures-out-how-to-make-5nm-chips|보존날짜=3 December 2017|url-status=live|확인날짜=7 December 2017}}</ref>

=== 상용화 ===
2019년 4월 [[삼성전자]]는&nbsp;2018년 4분기부터 고객에게 5 nm 공정(5LPE) 도구를 제공했다고 발표했다.<ref name="anandtech-samsung">{{웹 인용|url=https://www.anandtech.com/show/14231/samsung-completes-development-of-5-nm-euv-process-technology|제목=Samsung Completes Development of 5nm EUV Process Technology|성=Shilov|이름=Anton|웹사이트=[[AnandTech]]|보존url=https://web.archive.org/web/20190420144452/https://www.anandtech.com/show/14231/samsung-completes-development-of-5-nm-euv-process-technology|보존날짜=20 April 2019|url-status=live|확인날짜=31 May 2019}}</ref> 2019년 4월 TSMC는 5&nbsp;nm 프로세스(CLN5FF, N5)가 위험 생산을 시작했으며 이제 전체 칩 설계 사양이 잠재 고객에게 제공된다고 발표했다. N6 및 N7++에서는 5개 또는 4개 레이어만 사용할 수 있는 것에 비해, N5 프로세스는 최대 14개 레이어에서 EUVL을 사용할 수 있다.<ref name="tsmc">{{보도자료 인용| url = https://pr.tsmc.com/english/news/1987 | title = TSMC and OIP Ecosystem Partners Deliver Industry's First Complete Design Infrastructure for 5nm Process Technology | date = 3 April 2019 | publisher = TSMC }}</ref> 예상되는 28&nbsp;nm 최소 금속 피치에 대하여, SALELE은 제안된 최상의 패터닝 방법이다.<ref>{{웹 인용|url=https://www.linkedin.com/pulse/salele-double-patterning-7nm-5nm-nodes-frederick-chen|제목=SALELE Double Patterning for 7nm and 5nm Nodes|웹사이트=[[LinkedIn]]|보존url=https://web.archive.org/web/20210920235246/https://www.linkedin.com/pulse/salele-double-patterning-7nm-5nm-nodes-frederick-chen|보존날짜=20 September 2021|url-status=live|확인날짜=25 March 2021}}</ref>

삼성전자는 금속 및 비아 레이어에서 발생하는 확률적(랜덤) 결함으로 인해, 자동화된 확인 및 수정을 통한 공정 결함 완화 5 nm 공정에 적용하기 시작하였다.

2019년 10월 TSMC는 [[애플 A14]] 프로세서의 5 nm 샘플링을 시작한 것으로 알려졌다.<ref>{{웹 인용|url=https://www.notebookcheck.net/TSMC-already-sampling-Apple-s-5-nm-A14-Bionic-SoCs-for-2020-iPhones.440058.0.html|제목=TSMC already sampling Apple's 5 nm A14 Bionic SoCs for 2020 iPhones|성=Solca|이름=Bogdan|웹사이트=Notebookcheck|보존url=https://web.archive.org/web/20200112210149/https://www.notebookcheck.net/TSMC-already-sampling-Apple-s-5-nm-A14-Bionic-SoCs-for-2020-iPhones.440058.0.html|보존날짜=12 January 2020|url-status=live|확인날짜=12 January 2020}}</ref>

2019년 12월 TSMC는 다이 크기가 17.92 mm<sup>2</sup>칩인 5 nm 테스트 칩에 대하여 평균 수율 약 80%, 웨이퍼 당 최대 수율 90% 이상을 기록했다고 발표했다.<ref>{{웹 인용|url=https://www.anandtech.com/show/15219/early-tsmc-5nm-test-chip-yields-80-hvm-coming-in-h1-2020|제목=Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020|성=Cutress|이름=Dr Ian|웹사이트=[[AnandTech]]|보존url=https://web.archive.org/web/20200525115643/https://www.anandtech.com/show/15219/early-tsmc-5nm-test-chip-yields-80-hvm-coming-in-h1-2020|보존날짜=25 May 2020|url-status=live|확인날짜=19 December 2019}}</ref> 2020년 중반 TSMC는 그들의 N5 (5 nm) 공정이 7 nm N7 공정보다 1.8배의 밀도를 가지며, 15%의 속도 향상과 30%의 전력 소모 감소를 기록했다고 주장하였다. 또한 개선된 하위 버전 (N5P 또는 N4)는 +5% 속도 또는 -10% 전력으로 N5를 개선한다고 주장했다.<ref>{{웹 인용|url=https://www.extremetech.com/computing/314204-tsmc-plots-an-aggressive-course-for-3nm-lithography-and-beyond|제목=TSMC Plots an Aggressive Course for 3nm Lithography and Beyond|성=Hruska|이름=Joel|날짜=25 August 2020|웹사이트=[[ExtremeTech]]|보존url=https://web.archive.org/web/20200922235956/https://www.extremetech.com/computing/314204-tsmc-plots-an-aggressive-course-for-3nm-lithography-and-beyond|보존날짜=22 September 2020|url-status=live|확인날짜=12 September 2020}}</ref>

2020년 10월 13일, 애플은 [[애플 A14|A14]]를 사용하는 새로운 [[아이폰 12|iPhone 12]] 라인업을 발표했다. [[하이실리콘]] Kirin 9000을 사용하는 화웨이 메이트 40 라인업과 함께 A14 및 Kirin 9000은 TSMC의 5 nm 노드에서 최초로 상용화된 기기였다.&nbsp;나중에 2020년 11월 10일에 애플은 [[애플 M1|Apple M1]]을 사용하는 3개의 새로운 Mac 모델도 공개했다.&nbsp;Semianalysis에 따르면 A14 프로세서의 트랜지스터 밀도는 mm<sup>2</sup> 당 1억 3,400만 트랜지스터이다.<ref>{{웹 인용|url=https://semianalysis.com/apples-a14-packs-134-million-transistors-mm2-but-falls-far-short-of-tsmcs-density-claims/|제목=Apple's A14 Packs 134 Million Transistors/mm², but Falls Short of TSMC's Density Claims|성=Patel|이름=Dylan|날짜=27 October 2020|웹사이트=SemiAnalysis|보존url=https://web.archive.org/web/20201212210748/https://semianalysis.com/apples-a14-packs-134-million-transistors-mm2-but-falls-far-short-of-tsmcs-density-claims/|보존날짜=12 December 2020|url-status=live|확인날짜=29 October 2020}}</ref>

2021년 10월 TSMC는 5 nm 공정 제품군의 새로운 제품 N4P를 소개했다. N4P는 N5에 비해 11% 더 높은 성능 (N4보다 6% 더 높음), 22% 더 높은 전력 효율, 6% 더 높은 트랜지스터 밀도, 더 낮은 마스크 수를 갖는다. TSMC는 2022년 하반기까지 첫 번째 테이프아웃을 예상한다.<ref>{{웹 인용|url=https://fuse.wikichip.org/news/6439/tsmc-extends-its-5nm-family-with-a-new-enhanced-performance-n4p-node/|제목=TSMC Extends Its 5nm Family With A New Enhanced-Performance N4P Node|날짜=26 October 2021|웹사이트=WikiChip|보존url=https://web.archive.org/web/20220529192402/https://fuse.wikichip.org/news/6439/tsmc-extends-its-5nm-family-with-a-new-enhanced-performance-n4p-node/|보존날짜=29 May 2022|url-status=live|확인날짜=28 May 2022}}</ref>

2021년 12월 TSMC는 HPC 애플리케이션용으로 설계된 5 nm 제품군의 새 제품 N4X를 발표했다. .이 공정은 최적화된 트랜지스터 설계 및 구조, 대상 금속층 및 고밀도 MiM 커패시터의 저항 및 커패시턴스 감소 등을 특징으로 한다. 이 공정은 1.2V에서 N5에 비해 최대 15% 더 높은 성능(또는 N4P에 비해 최대 4%)을 제공한다.&nbsp;TSMC는 N4X가 2023년 상반기까지 위험 생산에 들어갈 것으로 예상한다.<ref name=n4x_pr>{{보도자료 인용|url=https://pr.tsmc.com/english/news/2895|title=TSMC Introduces N4X Process|publisher=TSMC|date=16 December 2021}}</ref><ref name="n4x_blog">{{웹 인용|url=https://www.tsmc.com/english/news-events/blog-article-20211216|제목=The Future Is Now (blog post)|날짜=16 December 2021|웹사이트=TSMC|보존url=https://web.archive.org/web/20220507120500/https://www.tsmc.com/english/news-events/blog-article-20211216|보존날짜=7 May 2022|url-status=live|확인날짜=25 May 2022}}</ref><ref name="n4x_at">{{웹 인용|url=https://www.anandtech.com/print/17123/tsmc-unveils-n4x-node-high-voltages-for-high-clocks|제목=TSMC Unveils N4X Node|날짜=17 December 2021|웹사이트=AnandTech|보존url=https://web.archive.org/web/20220525052113/https://www.anandtech.com/print/17123/tsmc-unveils-n4x-node-high-voltages-for-high-clocks|보존날짜=25 May 2022|url-status=live|확인날짜=25 May 2022}}</ref>

2022년 6월 인텔은 인텔 4 공정(2021년에 이름을 바꾸기 전에 7nm로 알려짐)에 대한 몇 가지 세부 정보를 발표했는데, 이는 인텔이 EUV를 사용하는 첫 번째 공정이며, 인텔 7(명칭 변경 이전에 10nm ESF(Enhanced Super Fin)로 알려짐)보다 트랜지스터 밀도가 2배 더 높으며, 상호 연결의 가장 미세한 5개 레이어에 코발트 클래드 구리를 사용하였고, Intel 7 등과 비교하여 iso 전력에서 21.5% 더 높은 성능 또는 0.65V에서 iso 주파수에서 40% 더 낮은 전력 등을 특징으로 한다. Intel 4를 사용한 Intel의 첫 번째 제품은 [[메테오르레이크]]로, 2022년 2분기에 가동되고 2023년에 배송될 예정이다.<ref name="intel4_at">{{웹 인용|url=https://www.anandtech.com/show/17448/intel-4-process-node-in-detail-2x-density-scaling-20-improved-performance|제목=Intel 4 Process Node In Detail: 2x Density Scaling, 20% Improved Performance|성=Smith|이름=Ryan|웹사이트=[[AnandTech]]|보존url=https://web.archive.org/web/20220613113909/https://www.anandtech.com/show/17448/intel-4-process-node-in-detail-2x-density-scaling-20-improved-performance|보존날짜=13 June 2022|url-status=live|확인날짜=13 June 2022}}</ref> Intel 4는 접촉 게이트 피치가 50 nm이고 핀과 최소 금속 피치가 모두 30 nm이며 라이브러리 높이가 240 nm이다. 금속-절연체-금속 정전용량이 Intel 7에 비해 약 2배인 376fF/μm²로 증가했다.<ref>{{웹 인용|url=https://semiwiki.com/semiconductor-manufacturers/intel/314047-intel-4-presented-at-vlsi/|제목=Intel 4 Deep Dive|성=Jones|이름=Scotten|날짜=13 June 2022|웹사이트=SemiWiki}}</ref> 이 공정은 HPC 애플리케이션에 최적화되어 있으며 <0.65V ~ >1.3V의 전압을 지원한다. Intel 4에 대한 WikiChip의 트랜지스터 밀도 추정치는 123.4Mtr./mm²이며 Intel 7의 경우 60.5Mtr./mm²에서 2.04배이다. 그러나 고밀도 SRAM 셀은 Intel 7에 비해 0.77배(0.0312에서 0.024μm²), 고성능 셀은 0.68배(0.0441에서 0.03μm²) 감소에 그쳤다.<ref name="intel4_wikichip">{{웹 인용|url=https://fuse.wikichip.org/news/6720/a-look-at-intel-4-process-technology/|제목=A Look At Intel 4 Process Technology|성=Schor|이름=David|날짜=19 June 2022|웹사이트=WikiChip Fuse}}</ref>

2022년 9월 27일 [[어드밴스트 마이크로 디바이시스|AMD는]] TSMC 5 nm 공정 및 Zen 4 마이크로아키텍처를 기반으로 하는 [[라이젠|Ryzen]] 7000 시리즈 중앙 처리 장치를 공식 출시했다.<ref>{{웹 인용|url=https://www.amd.com/en/press-releases/2022-08-29-amd-launches-ryzen-7000-series-desktop-processors-zen-4-architecture-the|제목=AMD Launches Ryzen 7000 Series Desktop Processors with “Zen 4” Architecture: the Fastest Core in Gaming|날짜=29 August 2022|url-status=live|확인날짜=31 March 2023}}</ref> Zen 4는 x86 기반 데스크탑 프로세서를 위한 5 nm 공정의 첫 번째 활용이다. AMD는 또한 TSMC 5 nm 공정을 사용하는 RDNA 3 기반 그래픽 처리 장치인 [[라데온|Radeon]] 7000 시리즈를 출시했다.<ref>{{웹 인용|url=https://www.pcgamer.com/amds-lisa-su-confirms-chiplet-based-rdna-3-gpu-architecture/|제목=AMD's Lisa Su confirms chiplet-based RDNA 3 GPU architecture|성=Wickens|이름=Katie|날짜=30 August 2022|웹사이트=PC Gamer|확인날짜=20 September 2022}}</ref>

== 5&nbsp;nm 이후 ==
''3&nbsp;nm'' (3나노미터)는 5 nm 이후의 다음 노드에 대한 일반적인 용어이다. {{As of|2021}}, [[TSMC|TSMC는]] 3 nm 노드를 상용화 할 계획이다. 2022년, [[삼성그룹|삼성전자]]와 [[인텔]]은 2023년 계획이 있다.<ref name="intel_rm_2025">{{웹 인용|url=https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros|제목=Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?!|성=Cutress|이름=Dr Ian|웹사이트=[[AnandTech]]|보존url=https://web.archive.org/web/20211103110548/https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros|보존날짜=3 November 2021|url-status=live|확인날짜=27 July 2021}}</ref><ref>{{웹 인용|url=https://www.techpowerup.com/283983/samsung-3-nm-gaafet-node-delayed-to-2024|제목=Samsung 3 nm GAAFET Node Delayed to 2024|보존url=https://web.archive.org/web/20211217032212/https://www.techpowerup.com/283983/samsung-3-nm-gaafet-node-delayed-to-2024|보존날짜=17 December 2021|url-status=live|확인날짜=8 July 2021}}</ref><ref>{{웹 인용|url=https://www.anandtech.com/show/16815/samsung-deployment-of-3nm-gae-on-track-for-2022|제목=Samsung: Deployment of 3nm GAE Node on Track for 2022|성=Shilov|이름=Anton|웹사이트=[[AnandTech]]|보존url=https://web.archive.org/web/20210727190914/https://www.anandtech.com/show/16815/samsung-deployment-of-3nm-gae-on-track-for-2022|보존날짜=27 July 2021|url-status=live|확인날짜=27 July 2021}}</ref><ref>{{웹 인용|url=https://www.anandtech.com/show/16639/tsmc-update-2nm-in-development-3nm-4nm-on-track-for-2022|제목=TSMC Update: 2nm in Development, 3nm and 4nm on Track for 2022|성=Shilov|이름=Anton|웹사이트=[[AnandTech]]|보존url=https://web.archive.org/web/20210727190912/https://www.anandtech.com/show/16639/tsmc-update-2nm-in-development-3nm-4nm-on-track-for-2022|보존날짜=27 July 2021|url-status=live|확인날짜=27 July 2021}}</ref>

3.5&nbsp;nm는 또한 5 nm를 넘어선 첫 번째 노드의 이름으로 지정되기도 하였다.<ref>{{웹 인용|url=https://www.eetimes.com/document.asp?doc_id=1331185|제목=15 Views from a Silicon Summit: Macro to nano perspectives of chip horizon|날짜=16 January 2017|웹사이트=[[EE Times]]|보존url=https://web.archive.org/web/20180628100622/https://www.eetimes.com/document.asp?doc_id=1331185|보존날짜=28 June 2018|url-status=live|확인날짜=4 June 2018}}</ref>

== 각주 ==
{{각주}}

== 외부 링크 ==
* [https://en.wikichip.org/wiki/5_nm_lithography_process 5nm 리소그래피 공정]

[[분류:ASIC]]
[[분류:일본의 발명품]]
[[분류:국제 반도체 기술 로드맵 리소그래피 노드]]