{{위키데이터 속성 추적}}
[[파일:XDRAM.jpg|섬네일|XDR DRAM]]
'''XDR DRAM'''(extreme data rate dynamic random-access memory)은 [[램버스]] [[RDRAM]]의 뒤를 잇는 고성능 [[램]] 인터페이스이다. [[DDR2 SDRAM]]과 [[GDDR4]] 기술과 경쟁한다.

==개요==
XDR은 소형, 고대역폭 소비자 시스템, 고성능 메모리 애플리케이션 및 고급 GPU에 효과적이도록 설계되었다. 이는 초기 형태의 RDRAM을 괴롭혔던 비정상적으로 높은 대기 시간 문제를 제거한다. 또한 XDR DRAM은 핀당 대역폭에 중점을 두어 PCB 생산 비용을 더욱 효과적으로 제어할 수 있다. 이는 동일한 대역폭에 대해 더 적은 수의 레인이 필요하기 때문이다. 램버스는 해당 기술에 대한 권리를 보유한다. XDR은 소니가 [[플레이스테이션 3]] 콘솔에서 사용한다.<ref>[http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2341 AnandTech: Rambus in Cell Processors and Intel's Dual Core Announcements<!-- Bot generated title -->]</ref>

== 프로토콜 ==
{| class=wikitable style="text-align:center;"
|+XDR DRAM 요청 패킷 포맷<ref>[http://www.rambus.com/assets/documents/products/dl_0161_v0_8.pdf XDR™ Architecture] {{webarchive |url=https://web.archive.org/web/20110724044154/http://www.rambus.com/assets/documents/products/dl_0161_v0_8.pdf |date=July 24, 2011 }} (Rambus)</ref>
!rowspan=2| 클럭<br />에지 ||rowspan=2| 비트
|rowspan=26|
! NOP
|rowspan=26|
!colspan=2| 컬럼 읽기/쓰기
|rowspan=26|
!colspan=2| 캘리브레이트/파워 다운
|rowspan=26|
!colspan=2| 프리차지/리프레시
|rowspan=26|
!colspan=2| 로우 액티베이트
|rowspan=26|
!colspan=2| 마스크 화이트
|-
! 비트 || 비트 || 설명 || 비트 || 설명 || 비트 || 설명 || 비트 || 설명 || 비트 || 설명
|-
| ↓ || RQ11 ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 0 ||rowspan=4| COL opcode ||bgcolor=palegreen| 0 ||rowspan=4| COLX opcode ||bgcolor=palegreen| 0 ||rowspan=4| ROWP opcode ||bgcolor=palegreen| 0 ||rowspan=2| ROWA opcode ||bgcolor=palegreen| 1 || COLM opcode
|-
| ↓ || RQ10 ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 1 || M3 ||rowspan=4| Write mask<br />low bits
|-
| ↓ || RQ9  ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 1 ||bgcolor=palegreen| 1 || R9 ||rowspan=3| Row address<br />high bits || M2
|-
| ↓ || RQ8  ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 1 ||bgcolor=palegreen| 0 ||bgcolor=palegreen| 1 || R10 || M1
|-
| ↓ || RQ7  ||bgcolor=lightgrey| x ||bgcolor=palegreen| WRX || Write/Read bit ||bgcolor=lightgrey| x ||rowspan=4 bgcolor=lightgrey| 예비 || POP1 ||rowspan=2| Precharge delay (0–3) || R11 || M0
|-
| ↓ || RQ6  ||bgcolor=lightgrey| x || C8 ||rowspan=2| Column address<br />high bits ||bgcolor=lightgrey| x || POP0 ||bgcolor=lightgrey| R12 ||rowspan=4 bgcolor=lightgrey| 예비 || C8 ||rowspan=2| Column address<br />high bits
|-
| ↓ || RQ5  ||bgcolor=lightgrey| x || C9 ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||rowspan=3 bgcolor=lightgrey| 예비 ||bgcolor=lightgrey| R13 || C9
|-
| ↓ || RQ4  ||bgcolor=lightgrey| x ||bgcolor=lightgrey| C10 ||rowspan=2 bgcolor=lightgrey| 예비 ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||bgcolor=lightgrey| R14 ||bgcolor=lightgrey| C10 ||rowspan=2 bgcolor=lightgrey| 예비
|-
| ↓ || RQ3  ||bgcolor=lightgrey| x ||bgcolor=lightgrey| C11 ||bgcolor=palegreen| XOP3 ||rowspan=4| Subopcode ||bgcolor=lightgrey| x ||bgcolor=lightgrey| R15 ||bgcolor=lightgrey| C11
|-
| ↓ || RQ2  ||bgcolor=lightgrey| x ||bgcolor=PaleTurquoise| BC2 ||rowspan=3| Bank address ||bgcolor=palegreen| XOP2 ||bgcolor=PaleTurquoise| BP2 ||rowspan=3| Precharge bank ||bgcolor=PaleTurquoise| BA2 ||rowspan=3| Bank address ||bgcolor=PaleTurquoise| BC2 ||rowspan=3| Bank address
|-
| ↓ || RQ1  ||bgcolor=lightgrey| x ||bgcolor=PaleTurquoise| BC1 ||bgcolor=palegreen| XOP1 ||bgcolor=PaleTurquoise| BP1 ||bgcolor=PaleTurquoise| BA1 ||bgcolor=PaleTurquoise| BC1
|-
| ↓ || RQ0  ||bgcolor=lightgrey| x ||bgcolor=PaleTurquoise| BC0 ||bgcolor=palegreen| XOP0 ||bgcolor=PaleTurquoise| BP0 ||bgcolor=PaleTurquoise| BA0 ||bgcolor=PaleTurquoise| BC0
|-
| ↑ || RQ11 ||bgcolor=lightgrey| x || DELC || Command delay (0–1) ||bgcolor=lightgrey| x ||rowspan=12 bgcolor=lightgrey| 예비 || POP2 || Precharge enable || DELA || Command delay (0–1) || M7 ||rowspan=4| Write mask<br />high bits
|-
| ↑ || RQ10 ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||rowspan=3 bgcolor=lightgrey| 예비 ||bgcolor=lightgrey| x ||bgcolor=palegreen| ROP2 ||rowspan=3| Refresh command || R8 ||rowspan=9| Row address<br />low bits || M6
|-
| ↑ || RQ9  ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||bgcolor=palegreen| ROP1 || R7 || M5
|-
| ↑ || RQ8  ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||bgcolor=palegreen| ROP0 || R6 || M4
|-
| ↑ || RQ7  ||bgcolor=lightgrey| x || C7 ||rowspan=4| Column address<br />low bits ||bgcolor=lightgrey| x || DELR1 ||rowspan=2| Refresh delay (0–3) || R5 || C7 ||rowspan=4| Column address<br />low bits
|-
| ↑ || RQ6  ||bgcolor=lightgrey| x || C6 ||bgcolor=lightgrey| x || DELR0 || R4 || C6
|-
| ↑ || RQ5  ||bgcolor=lightgrey| x || C5 ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x ||rowspan=3 bgcolor=lightgrey| 예비 || R3 || C5
|-
| ↑ || RQ4  ||bgcolor=lightgrey| x || C4 ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x || R2 || C4
|-
| ↑ || RQ3  ||bgcolor=lightgrey| x || SC3 ||rowspan=4| Sub-column address ||bgcolor=lightgrey| x ||bgcolor=lightgrey| x || R1 || SC3 ||rowspan=4| Sub-column address
|-
| ↑ || RQ2  ||bgcolor=lightgrey| x || SC2 ||bgcolor=lightgrey| x ||bgcolor=PaleTurquoise| BR2 ||rowspan=3| Refresh bank || R0 || SC2
|-
| ↑ || RQ1  ||bgcolor=lightgrey| x || SC1 ||bgcolor=lightgrey| x ||bgcolor=PaleTurquoise| BR1 || SR1 ||rowspan=2| Sub-row address || SC1
|-
| ↑ || RQ0  ||bgcolor=lightgrey| x || SC0 ||bgcolor=lightgrey| x ||bgcolor=PaleTurquoise| BR0 || SR0 || SC0
|}

== 같이 보기 ==
* [[RDRAM]]

== 각주 ==
{{각주}}

== 외부 링크 ==
* [http://www.rambus.com/us/products/xdr_xdr2/index.html Rambus XDR Product Page]

{{DRAM}}

[[분류:SDRAM]]