Patent SU-1136176-A1 (SU)
Title: Устройство дл сопр жени пам ти с процессором
Inventor: NIKITIN ANATOLIJ I
IPC: G06F13/00
Filed: 1982-11-10
Granted: 1985-01-23
Abstract: 1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ  ПАМЯТИ С ПРОЦЕССОРОМ, содержащее  входной коммутатор, два блока  пам ти, два селектора выходной информации  пам ти, входной регистр., два селектора  адреса пам ти, два регистра адреса пам ти , блок коррекции первого операнда, блок  ррекции второго операнда, блок обнаружени  конфликтов, регистр первого операнда , регистр второго операнда, регистр восстановлени  операнда и первый селектор  входной информации устройства, причем  первый информационный вход входного коммутатора   вл етс  первым информационным  входом устройства, второй информационный  вход входного коммутатора соединен  с первым информационным входом регистра  восстановлени  операнда, с выходом  регистра второго операнда и  вл- етс  информационным  выходом второго операнда  устройства, первый вход микрокоманд уровней  совмещени  операций устройства соединен  с управл ющим входом входного коммутатора  и с входом записи-чтени  входного  регистра, информационный вход которого  соединен с выходом входного коммутатора , выход входного регистра соединен  с первыми входами блока коррекции первого  операнда и блока коррекции второго  операнда, первый, второй и третий адресные  входы уровней совмещени  устройства  соединены соответственно с первыми, вторыми  и третьими информационными входами  первого и второго селекторов адреса пам ти , четвертые информационные входы которых  соединены с первым информационным  входом блока обнаружени  конфликтов  и с четвертым адресным входом уровней  совмещени  устройства, выходы первого  и второго селекторов адреса пам ти  соединены соответственно с информационными  входами первого и второго регистров  адреса пам ти, выход первого регистра пам ти  соединен с управл ющим в.ходом первого  селектора выходной информации пам ти , адресным входом первого блока пам ти  и с вторым информационным входом  блока обнаружени  конфликтов, третий информационный  вход которого соединен с  i выходом второго регистра адреса пам ти,  с адресным входом второго блока пам ти и с  (О управл ющим входом второго селектора  выходной информации пам ти, выходы первого  и второго блоков пам ти соединены соответственно  с информационными входами  первого и второго селекторов выходной информации  пам ти, группы управл ющих  входов блока коррекции первого операнда  и блока коррекции второго операнда соединены  соответственно с первой и второй групсо  пами выходов блока обнаружени  конфликО5  тов, выходы блока  коррекции второго операнда  и блока коррекции первого операйда  соединены соответственно с информацион  ными входами регистра второго операнда  О) и регистра первого операнда, выход которого  соединен с вторым информационным  входом регистра восстановлени  операнда  и  вл етс  информационным выходом первого  операнда устройства, первый, второй  и третий информационные входы второй  группы устройства соединены соответственно  с первым, вторым и третьим информационными  входами первой группы первого  селектора входной информации устройства,  группа выходов регистра восстановлени   операнда соединена с второй группой ин