Patent SU-1076954-A1 (SU)
Title: Устройство дл контрол записи информации в блоках пам ти
Inventor: DZAGNIDZE MIKHAIL G
IPC: G11C29/00
Filed: 1982-07-19
Granted: 1984-02-29
Abstract: УСТРОЙСТВО ДЛЯ КОНТРОЛЯ  ЗАПИСИ ИНФОРМАЦИИ В БЛОКАХ НАМЯТИ , содержащее регистры адреса, накопитель , блок сравнени , первый и вто- .  рой входы которого  вл ютс  -соответственно  информационным и контрольным входами  устройства, триггеры и коммутатор, первый  вход которого и вход первого регистра адреса  объединены и  вл ютс  адресным входом  устройства, адресным выходом которого   вл етс  выход первого регистра адреса,  формирователь импульсов, первь)й элемент  ИЛИ-НЕ, первый элемент НЕ и элемент.  ИЛИ-И, причем выход первого регистра адреса  соединен с вторым входом коммутатора , выход которого подключен к входу второго  регистра адреса, выход которого соедимен  с адресным входом накопител , информационный  вход которого подключен к вь1ходу первого триггера, информационный  вход которого соединен с выходом  блока сравнени , первый и второй управл ющие  входы коммутатора подключены  соответственно к инверсному выходу второго  триггера и к пр мому выходу второготриггера , первому входу первого элемента  ИЛИ-НЕ, установочному и информационному  входам третьего триггера, вход синхронизации  которого соединен с выходом  первого элемента НЕ, а инверсный выход  -г с управл ющим входом формировател  импульсов, пр мой выход которого подключен  к первому управл ющему входу накопител  и входу синхронизации четвертого триггера, пр мой выход которого соединен  с первым входом элемента ИЛИ-И, а инверсный  выход -- с установочным входом  первого триггера, вторым входом мервого  элемента ИЛИ-НЕг и вторым входом элемента  ИЛИ-И, выход которого подключен  к входу первого эле.мента НЕ и BXO;KIM  синхронизации регистров адреса, первого  и второго триггеров н формировател  импульсов , третий и четвертый входы элемента  ИЛИ-И и входы сброса второго и  четвертого триггеров  вл ютс  одними из  управл ющих входов устройства, пр мой  выход формировател  импульсов, инверсН1 1Й  выход четвертого триггера и выходы  второго триггера  вл ютс  одними из управл ющих  выходов устройства, отличающеес  тем, что, с целью повышени  досто в  верности контрол , в него введены п тый  (Л триггер, элементы ИЛИ, второй и третий  элементы ИЛИ-НЕ и второй элемент НЕ,  причем первый вход и выход второго элемента  ИЛИ-НЕ подключены соответстве)но  к выходу первого триггера и к второму  управл ющему входу накопител , выход  первого элемента ИЛИ соединен с информационным  входом второго триггера и  установочным входом четвертого триггера,   второй вход второго элемента ИЛИ-НЕ  CD СО подключен к входу сброса первого триггера , первому входу второго элемента ИЛИ  сд и пр мому выходу п того триггера, инверсный  выход которого соединен с первым  третьего элемента ИЛИ-НЕ, второй  вход которого подк-пючен к выходу второго  элемента НЕ, вход которого соединен с  выходом накопител , третий и четвертый  входы третьего элемента ИЛИ-НЕ соединены  соответственно с выходом элемента ИЛИИ  и с инверсным выходом формировател   импульсов, второй вход второго элемента  ИЛИ подключен к выходу первого элемента  ИЛИ-НЕ, информационные входы четвертого  и п того триггеров соединены с пр мым  выходом третьего регистра, вход синхронизации  п того триггера подключен к