Patent DE-102015221466-B4 (DE)
Title: Leistungshalbleitervorrichtung
Inventor: TAKAHASHI TETSUO
IPC: H01L29/739
Filed: 2015-11-03
Granted: 2021-07-01
Abstract: Leistungshalbleitervorrichtung (91, 92), die einen Trench-Gate-IGBT-Bereich (81) und einen Diodenbereich (82) für eine Rückwärtsleitung des IGBT-Bereichs (81) aufweist, wobei die Leistungshalbleitervorrichtung (91, 92) aufweist:eine Halbleiterbasisplatte (71), die eine erste Oberfläche (S1) und eine der ersten Oberfläche (S1) gegenüberliegende zweite Oberfläche (S2) aufweist, wobei die erste Oberfläche (S1) einen Teil, der in dem IGBT-Bereich (81) enthalten ist, und einen Teil, der in dem Diodenbereich (82) enthalten ist, aufweist,wobei die Halbleiterbasisplatte (71) aufweist:eine erste Schicht (4) einer ersten Leiterart, die auf der ersten Oberfläche (S1) und entfernt von der zweiten Oberfläche (S2) in dem IGBT-Bereich (81) vorgesehen ist,eine zweite Schicht (5) einer zweiten Leiterart, die auf der ersten Oberfläche und entfernt von der zweiten Oberfläche in dem IGBT-Bereich vorgesehen ist, wobei die zweite Leiterart sich von der ersten Leiterart unterscheidet,eine dritte Schicht (2) der zweiten Leiterart, die entfernt von der ersten Oberfläche (S1) und der zweiten Oberfläche (S2) in dem IGBT-Bereich (81) vorgesehen ist und Kontakt mit der ersten Schicht (4) und der zweiten Schicht (5) hat,eine vierte Schicht (41) der zweiten Leiterart, von der ein Teil in dem Diodenbereich (82) enthalten ist und die auf der ersten Oberfläche (S1) und entfernt von der zweiten Oberfläche (S2) vorgesehen ist,eine fünfte Schicht (50) der ersten Leiterart, die Kontakt mit der dritten Schicht (2) in dem IGBT-Bereich (81) hat und Kontakt mit der vierten Schicht (41) in dem Diodenbereich hat,eine sechste Schicht (6) der zweiten Leiterart, die auf der zweiten Oberfläche (S2) vorgesehen ist, mindestens teilweise in dem IGBT-Bereich (81) enthalten ist und Kontakt mit der fünften Schicht (50) hat undeine siebte Schicht (7) der ersten Leiterart, die auf der zweiten Oberfläche (S2) vorgesehen ist, mindestens teilweise in dem Diodenbereich (82) enthalten ist und Kontakt mit der fünften Schicht (50) hatwobei die erste Oberfläche (S1) der Halbleiterbasisplatte (71) mit einer Mehrzahl von Gräben (TR) versehen ist, von denen jeder eine Seitenwand aufweist, wobei die Mehrzahl von Gräben (TR) einen Gate-Graben und einen Randgraben aufweist, wobei der Gate-Graben eine Gate-Seitenwand aufweist, die eine aus der ersten Schicht (4), der dritten Schicht (2) und der fünften Schicht (50) ausgebildete Oberfläche als die Seitenwand aufweist, und der Randgraben zwischen dem Gate-Graben und dem Diodenbereich (82) angeordnet ist und eine Randseitenwand aufweist, die in Richtung des Diodenbereichs (82) weist;eine Gate-Isolierungsschicht (8), die die Seitenwände der Gräben (TR) bedeckt;eine Grabenelektrode (9), die über die Gate-Isolierungsschicht (8) in den Gräben (TR) vorgesehen ist;eine Zwischenlagenisolierungsschicht (10), die auf der ersten Oberfläche (S1) der Halbleiterbasisplatte (71) vorgesehen ist und eine IGBT-Öffnung (CI) und eine Diodenöffnung (CF, CB) aufweist, wobei die IGBT-Öffnung (Cl) die erste Schicht (4) und die zweite Schicht (5) freigibt und die Diodenöffnung (CF, CB) einen Teil der vierten Schicht (41) freigibt;eine erste Elektrode (11), die auf der Zwischenlagenisolierungsschicht (10) vorgesehen ist, durch die IGBT-Öffnung (CI) Kontakt mit der ersten Schicht (4) und der zweiten Schicht (5) hat und durch die Diodenöffnung (CF, CB) Kontakt mit der vierten Schicht hat (41); undeine zweite Elektrode (12), die auf der zweiten Oberfläche (S2) der Halbleiterbasisplatte (71) vorgesehen ist und Kontakt mit der sechsten Schicht (6) und der siebten Schicht (7) hat,wobei die vierte Schicht (41) einen grabenbedeckenden Wannenbereich (16B), der einen tiefsten Teil der Randseitenwand bedeckt, eine Mehrzahl von isolierten Wannenbereichen (16F), die getrennt von dem grabenbedeckenden Wannenbereich (16B) angeordnet ist, und einen Diffusionsbereich (17), der den grabenbedeckenden Wannenbereich (16B) und die Mehrzahl von isolierten Wannenbereichen (16F) verbindet, aufweist,wobei der Diffusionsbereich (17) eine geringere Störstellendichte aufweist als Störstellendichten des grabenbedeckenden Wannenbereichs (16B) und der isolierten Wannenbereiche (16F), wenn Störstellendichten in einer Richtung parallel zu der ersten Oberfläche (S1) der Halbleiterbasisplatte (71) verglichen werden, undwobei die erste Elektrode (11) Kontakt mit den isolierten Wannenbereichen (16F) hat und entfernt von dem Diffusionsbereich (17) liegt.