Patent EP-0048352-A1 (EP)
Inventor: UHLENHOFF ARNOLD DIPL-ING
IPC: G06F7/50
Filed: 1981-08-27
Abstract: Zur möglichst schnellen Bildung des Übertragsignals jeder Stufe, also mittels nur einem Verknüpfungsglied im Übertragsignalweg, enthält dieser Paralleladdierer pro Stufe (j) ein mit den beiden Stellensignalen (Aj, Bj) eingangsseitig gespeistes erstes Antivalenzglied (1j), dessen Ausgangssignal einen elektronischen Umschalter im Übertragsignalweg steuert, und ein mit dem Ausgangssignal des ersten Antivalenzglieds (1) und dem Übertragsignal (Ci) der nachstniederen Stufe (i) eingangsseitig gespeistes zweites Antivalenzglied (2j), dessen Ausgangssignal das Summensignal (Sj) der j-ten Stufe ist. Die beiden Antivalenz-Glieder (1j, 2j) bestehen jeweils aus zwei UND-Verknüpfungen (11j, 12j), an deren beiden Eingangen die gegenüber den den beiden Eingängen der einen UND-Verknupfung (11j) zugeführten Stellensignalen (Aj, Bj) inversen Stellensignale (Aj, Bj) liegen, sowie aus einer NOR-Verknupfung (13j) von der der eine Eingang mit dem Ausgang der einen und der andere Eingang mit dem Ausgang der anderen UHD-Verknüpfung (11j, 12j) verbunden ist. Der elektronische Umschalter ist ein aus einem Transistor (3j) bestehender Ein-Aus-Schalter, dessen gesteuerter Strompfad zwischen den Ausgang eines dem Übertragsausgang (aCi) der nächstniederen Stufe (i) nachgeschalteten Inverter (4j) und den Übertragsausgang (aCj) der j-ten Stufe geschaltet ist, wobei in der niedersten Stufe (A0, B0) der Inverter durch ein die beiden Stellensignaie (A0, B0) verknüpfendes NAND-Glied (40) ersetzt ist. Der Übertragsausgang (aCj) der j-ten Stelle liegt über den gesteuerten Strompfad eines ersten Schaltertransistors (5j) am einen Pol und über den eines zweiten Schaltertransistor (6j) vom Verarmungstyp am anderen Pol der Betriebsspannungsquelle. Das Gate des ersten Schaltertransistors (5j) liegt am Ausgang eines ersten NOR-Glieds (7j) und das des zweiten Schaltertransistors (6j) am Ausgang eines zweiten NOR-Glieds (8j). Die jeweils beiden Eingänge der ersten UND-Verknüpfung (11i, 11j) einer Stufe (j) und der nächstniederen Stufe (i) und die jeweils beiden Eingänge des ersten NOR-Glieds (7j) und des zweiten NOR-Glieds (8i) der nächstniederen Stufe (i) liegen an den entsprechenden Stellensignalen (Ai, Bi, Aj, Bj) während die jeweils beiden Eingänge der zweiten UND-Verknüpfungen (12i, 12j) und die jeweils beiden Eingänge des zweiten NOR-Glieds (8j) und des ersten NOR-Glieds (7i) der nächstniederen Stufe (i) mit den entsprechenden inversen Stellensignalen (Ai, Bi, Bj) gespeist sind. Für vielstellige Binärzahlen kann in jeder Stufe (i) mindestens ein aus einem weiteren Inverter (4'i) bzw. in der niedersten Stufe (0) aus einem weiteren NAND-Glied und einem weiteren Transistor (3'i) bestehender Serienzweig vorgesehen sein. Dabei sind die Serienzweige im Sinne steigender Stufenzahl in Reihe geschaltet und in jeder Stufe (i) das Gate des weiteren Transistors (3'i) an das des Transistors (3i) dieser Stufe angeschlossen. In jeder Stufe (i) können zwischen dem weiteren Transistors (3'i) und dem Eingang des weiteren Inverters (4'j) der nächsthöheren Stufe (j) ein weiterer Schaltertransistor (5'i) und ein weiterer Schaltertransistor (6'i) vom Verarmungstyp gleichsinnig wie die beiden Schaltertransistoren (5i, 6i) angeordnet sein und als Ausgang für das Übertragsignal der höchsten Stufe (n-1) das entsprechende Ende der Reihenschaltung der Serienzweige dienen.