Patent DE-102014111438-B4 (DE)
Title: Leistungsbaustein und Verfahren zu dessen Herstellung
Inventor: VOSS INGO
IPC: H01L23/58
Filed: 2014-08-11
Granted: 2020-03-26
Abstract: Ein Leistungsbaustein (100, 200), der umfasst:ein Gehäuse, das einen ersten äußeren Anschlusspin (S), einen zweiten äußeren Anschlusspin (D) und einen zwischen dem ersten äußeren Anschlusspin (S) und dem zweiten äußeren Anschlusspin (D) angeordneten mittleren Anschlusspin (G) umfasst;einen Transistor (101, 201), der einen ersten gesteuerten Anschluss, einen zweiten gesteuerten Anschluss und einen Steueranschluss umfasst und in dem mindestens einen Gehäuse untergebracht ist, wobei der Steueranschluss des mindestens einen Transistors (101, 201) mit dem mittleren Anschlusspin (G) verbunden ist; undeine Treibereinheit (105, 205), die einen ersten Schnittstellenpin und einen zweiten Schnittstellenpin umfasst, wobei der erste Schnittstellenpin mit dem ersten äußeren Anschlusspin (S) des Gehäuses verbunden ist und der zweite Schnittstellenpin mit dem mittleren Anschlusspin (G) des Gehäuses verbunden ist,wobei der erste gesteuerte Anschluss des Transistors (101, 201) mit dem ersten äußeren Anschlusspin (S) verbunden ist und der zweite gesteuerte Anschluss des Transistors (101, 201) mit dem zweiten äußeren Anschlusspin (D) verbunden ist,wobei der erste äußere Anschlusspin (S) durch eine erste Verbindung mit dem ersten Schnittstellenpin verbunden ist, wobei der mittlere Anschlusspin (G) durch eine zweite Verbindung mit dem zweiten Schnittstellenpin verbunden ist und der zweite äußere Anschlusspin (D) durch eine dritte Verbindung mit einem Spannungspegel (109) verbunden ist, undwobei die erste Verbindung und die dritte Verbindung einander nicht kreuzen;wobei der Leistungsbaustein (100, 200) weiterhin umfasst:ein zweites Gehäuse, das einen ersten äußeren Anschlusspin (S), einen zweiten äußeren Anschlusspin (0) und einen zwischen dem ersten und dem zweiten äußeren Anschlusspin (D) angeordneten mittleren Anschlusspin (G) umfasst;einen zweiten Transistor (103, 203), der einen ersten gesteuerten Anschluss, einen zweiten gesteuerten Anschluss und einen Steueranschluss umfasst und in dem mindestens einen Gehäuse untergebracht ist, wobei der Steueranschluss des zweiten Transistors (103, 203) mit dem mittleren Anschlusspin (G) des zweiten Gehäuses verbunden ist; undeine zweite Treibereinheit (107, 207), die einen ersten Schnittstellenpin und einen zweiten Schnittstellenpin umfasst, wobei der erste Schnittstellenpin der zweiten Treibereinheit (107, 207) mit dem ersten äußeren Anschlusspin (S) des zweiten Gehäuses verbunden ist und der zweite Schnittstellenpin der zweiten Treibereinheit (107, 207) mit dem mittleren Anschlusspin (G) des zweiten Gehäuses verbunden ist;wobei der erste gesteuerte Anschluss des zweiten Transistors (103, 203) mit dem ersten äußeren Anschlusspin (S) des zweiten Gehäuses verbunden ist und der zweite gesteuerte Anschluss des zweiten Transistors (103, 203) mit dem zweiten äußeren Anschlusspin (D) des zweiten Gehäuses verbunden ist,wobei der erste äußere Anschlusspin (S) des Gehäuses durch eine vierte Verbindung mit dem ersten Schnittstellenpin der zweiten Treibereinheit (107, 207) verbunden ist, wobei der mittlere Anschlusspin (G) des zweiten Gehäuses durch eine fünfte Verbindung mit dem zweiten Schnittstellenpin der zweiten Treibereinheit (107, 207) verbunden ist und der zweite äußere Anschlusspin (D) des zweiten Gehäuses durch eine sechste Verbindung mit einem weiteren Spannungspegel (109) verbunden ist,wobei die vierte Verbindung und die sechste Verbindung einander nicht kreuzen;wobei die Treibereinheit (105, 205) und die zweite Treibereinheit (107, 207) eine unterschiedliche Sequenz der Schnittstellenpins umfassen;wobei der Leistungsbaustein (100, 200) eine Halbbrückenanordnung bildet; undwobei ein Layout des Leistungsbausteins keine Überkreuzung der Verbindungen aufweist.