Patent DE-102017125782-B4 (DE)
Title: Speicherzelle
Inventor: FUJIWARA HIDEHIRO
IPC: G11C15/04
Filed: 2017-11-06
Granted: 2021-05-06
Abstract: Zellenstruktur zum Reduzieren einer Temperaturinstabilität bei negativer Vorspannung (negative bias temperature instability - NBTI), umfassend:eine erste Einheit (1100), die eine erste Gruppe von Transistoren (1101, 1106) und einen ersten Datenlatch (1110) umfasst;eine zweite Einheit (1200), die eine zweite Gruppe von Transistoren (1201, 1206) und einen zweiten Datenlatch (1210) umfasst;eine Leseporteinheit (1300), die mehrere p-Kanal-Transistoren umfasst;eine Suchleitung und eine komplementäre Suchleitung, wobei die Suchleitung und die komplementäre Suchleitung als Eingänge in die Zellenstruktur fungieren; undeine Masterleitung, wobei die Masterleitung als Ausgang der Zellenstruktur fungiert;wobei die erste Einheit (1100) mit der zweiten Einheit (1200) wirkgekoppelt ist;wobei sowohl die erste als auch die zweite Einheit (1100, 1200) mit der Leseporteinheit (1300) wirkgekoppelt ist,wobei der erste Datenlatch (1110) einen ersten und zweiten p-Kanal-Transistor und einen ersten und zweite n-Kanal-Transistor umfasst,wobei der zweite Datenlatch (1210) einen dritten und einen vierten p-Kanal-Transistor sowie einen dritten und einen vierten n-Kanal-Transistor umfasst,wobei die Gates des ersten p-Kanal-Transistors und des ersten n-Kanal-Transistors miteinander gekoppelt sind und die Gates des zweiten p-Kanal-Transistors und des zweiten n-Kanal-Transistors miteinander gekoppelt sind,wobei der Drain des ersten p-Kanal-Transistors und die Source des ersten n-Kanal-Transistors miteinander gekoppelt sind und ferner mit den Gates des zweiten p-Kanal-Transistors und des zweiten n-Kanal-Transistors gekoppelt sind, um einen ersten Speicherknoten auszubilden,wobei der Drain des zweiten p-Kanal-Transistors und die Source des zweiten n-Kanal-Transistors miteinander gekoppelt sind und ferner mit den Gates des ersten p-Kanal-Transistors und des ersten n-Kanal-Transistors gekoppelt sind, um einen ersten komplementären Speicherknoten auszubilden,wobei die Gates des dritten p-Kanal-Transistors und des dritten n-Kanal-Transistors miteinander gekoppelt sind und die Gates des vierten p-Kanal-Transistors und des vierten n-Kanal-Transistors miteinander gekoppelt sind,wobei der Drain des dritten p-Kanal-Transistors und die Source des dritten n-Kanal-Transistors miteinander gekoppelt sind und ferner mit den Gates des vierten p-Kanal-Transistors und des vierten n-Kanal-Transistors gekoppelt sind, um einen zweiten Speicherknoten auszubilden,wobei der Drain des vierten p-Kanal-Transistors und die Source des vierten n-Kanal-Transistors miteinander gekoppelt sind und ferner mit den Gates des dritten p-Kanal-Transistors und des dritten n-Kanal-Transistors gekoppelt sind, um einen zweiten komplementären Speicherknoten auszubilden,wobei der Leseport (1300) vier p-Kanal-Leseporttransistoren (1301, 1302, 1303, 1304) umfasst,wobei das Gate des zweiten p-Kanal-Leseporttransistors mit dem ersten Speicherknoten gekoppelt ist, das Gate des dritten p-Kanal-Leseporttransistors mit dem zweiten Speicherknoten gekoppelt ist, das Gate des ersten p-Kanal-Leseporttransistors mit der komplementären Suchleitung gekoppelt ist und das Gate des vierten p-Kanal-Leseporttransistors mit der Suchleitung gekoppelt ist,wobei die erste Gruppe von Transistoren zwei p-Kanal-Transistoren (1101P, 1106P) umfasst und die zweite Gruppe von Transistoren zwei p-Kanal-Transistoren (1201P, 1206P) umfasst.