Patent DE-102008047591-B4 (DE)
Title: Verfahren zum Herstellen einer Halbleitervorrichtung mit reduzierter Dicke
Inventor: KIM DAE-IK
IPC: H01L27/108
Filed: 2008-09-17
Granted: 2019-08-14
Abstract: Verfahren zum Herstellen einer Halbleitervorrichtung mit folgenden Schritten:
 Vorbereiten eines Halbleitersubstrats (1; 100; 200), das eine erste und eine zweite aktive Region (3a, 3b; 103a, 103b; 203a, 203b) hat;
 Bilden eines ersten Transistors (CT1, CT2; CT3, CT4; CT5, CT6) in der ersten aktiven Region (3a; 103a; 203a), wobei der erste Transistor (CT1, CT2; CT3, CT4; CT5, CT6) eine erste Gatestruktur (24; 124; 224) und erste Störstellenregionen (18a, 18b; 118a, 118b; 218a, 218b) aufweist;
 Bilden eines zweiten Transistors (PT1; PT2) in der zweiten aktiven Region (3b; 103b; 203b), wobei der zweite Transistor (PT1; PT2) eine zweite Gatestruktur (40; 140) und zweite Störstellenregionen (48; 148) aufweist; und
 Bilden einer ersten leitfähigen Struktur (39a; 139a) an dem ersten Transistor (CT1, CT2; CT3, CT4; CT5, CT6), wobei mindestens ein Teil der ersten leitfähigen Struktur (39a; 139a) in einer gleichen Entfernung von einer oberen Oberfläche des Halbleitersubstrats (1; 100; 200) wie mindestens ein Teil der zweiten Gatestruktur (40; 140) angeordnet ist und bei dem das Bilden des ersten und des zweiten Transistors (CT1, CT2, PT1; CT3, CT4, PT2; CT5, CT6) und der ersten leitfähigen Struktur (39a; 139a) folgende Schritte aufweist:
 Bilden der ersten Störstellenregionen (18a, 18b; 118a, 118b; 218a, 218b) in der ersten aktiven Region (3a; 103a; 203a);
 Bilden eines Gategrabens (15; 115; 215), der die erste aktive Region (3a; 103a; 203a) kreuzt;
 Bilden der ersten Gatestruktur (24; 124; 224), die mindestens einen Teil des Gategrabens (15; 115; 215) füllt; 
 Bilden einer leitfähigen Gatestruktur (9a; 109a; 211) an der zweiten aktiven Region (3b; 103b; 203b);
 Bilden einer isolierenden Pufferstruktur (36; 136; 209a) an der ersten aktiven Region (3a; 103a; 203a);
 Bilden einer ersten leitfähigen Schicht (38), die die isolierende Pufferstruktur (36; 136; 209a) und die leitfähige Gatestruktur (9a; 109a; 211) bedeckt; und
 Strukturieren der ersten leitfähigen Schicht (38) an der isolierenden Pufferstruktur (36; 136; 209a) und der leitfähigen Gatestruktur (9a; 109a; 211) und der ersten leitfähigen Schicht (38), die auf der zweiten aktiven Region (3b; 103b; 203b) aufeinanderfolgend gestapelt sind, so dass die erste leitfähige Struktur (39a; 139a) an der isolierenden Pufferstruktur (36; 136; 209a) gebildet wird und eine erste Gateelektrode (9g; 109g) und eine zweite Gateelektrode (39g; 139g), die aufeinanderfolgend gestapelt sind, an der zweiten aktiven Region (3b; 103b; 203b) gebildet werden und
 bei dem das Bilden der isolierenden Pufferstruktur (36; 136; 209a) nach dem Bilden der leitfähigen Gatestruktur (9a; 109a; 211) auftritt und
 Bilden einer ersten isolierenden Zwischenschicht (51; 151) an dem Substrat, das die erste leitfähige Struktur (39a; 139a) hat;
 Bilden eines Zellenkontaktaufbaus (60; 160a), der konfiguriert ist, um durch die erste isolierende Zwischenschicht (51; 151) zu gehen, und mit einer der ersten Störstellenregionen (18a, 18b; 118a, 118b; 218a, 218b) elektrisch verbunden ist; und
 Bilden eines Datenspeicherelements (97; 197) an dem Zellenkontaktaufbau (60; 160a) und 
 Bilden einer zweiten isolierenden Zwischenschicht (63) an der ersten isolierenden Zwischenschicht (51);
 Bilden eines zweiten Kontaktaufbaus (72b), der konfiguriert ist, um durch die erste und die zweite isolierende Zwischenschicht (51, 63) zu gehen, und mit einer der zweiten Störstellenregionen (148) elektrisch verbunden ist; und
 Bilden einer zweiten leitfähigen Struktur (75) an der zweiten isolierenden Zwischenschicht (63), und
 wobei der Zellenkontaktaufbau (60; 160a) und der zweite Kontaktaufbau (72b) obere Oberflächen haben, die auf voneinander unterschiedlichen Niveaus angeordnet sind.