Patent DE-112020003937-B4 (DE)
Title: Pixelarray-substrat
Inventor: LEE YANG-CHUN
IPC: H01L27/12
Filed: 2020-08-03
Granted: 2023-12-28
Abstract: Pixelarray-Substrat (10, 20, 30), umfassend:eine Vielzahl von Abtastleitungs-Pads (G), eine Vielzahl von ersten Datenleitungs-Pads (D1), eine Vielzahl von zweiten Datenleitungs-Pads (D2) und eine Vielzahl von dritten Datenleitungs-Pads (D3), die sich auf einem Substrat (SB) befinden, wobei die Abtastleitungs-Pads (G), die ersten Datenleitungs-Pads (D1), die zweiten Datenleitungs-Pads (D2) und die dritten Datenleitungs-Pads (D3) in einer Anordnungsrichtung (RD) angeordnet sind;eine Vielzahl von Abtastleitungen (110), die sich entlang einer ersten Richtung (E1) erstrecken;eine Vielzahl von Datenleitungen (210) und eine Vielzahl von Gate-Übertragungsleitungen (120), die sich entlang einer zweiten Richtung (E2) erstrecken, wobei die Abtastleitungen (110) über die Gate-Übertragungsleitungen (120) elektrisch mit den Abtastleitungs-Pads (G) verbunden sind und die Datenleitungen (210) elektrisch mit den ersten Datenleitungs-Pads (D1), den zweiten Datenleitungs-Pads (D2) und den dritten Datenleitungs-Pads (D3) verbunden sind;eine Vielzahl von roten Subpixeln (P1), eine Vielzahl von grünen Subpixeln (P2) und eine Vielzahl von blauen Subpixeln (P3), die elektrisch mit den Abtastleitungen (110) und den Datenleitungen (120) verbunden sind, wobei die roten Subpixel (P1) elektrisch mit den ersten Datenleitungs-Pads (D1) verbunden sind, die grünen Subpixel (P2) elektrisch mit den zweiten Datenleitungs-Pads (D2) verbunden sind und die blauen Subpixel (P3) elektrisch mit den dritten Datenleitungs-Pads (D3) verbunden sind, wobei eine Anzahl der Abtastleitungs-Pads (G), die sich zwischen den ersten Datenleitungs-Pads (D1) und den zweiten Datenleitungs-Pads (D2) oder zwischen den dritten Datenleitungs-Pads (D3) und den zweiten Datenleitungs-Pads (D2) in der Anordnungsrichtung (RD) befinden, kleiner ist als eine Anzahl der Abtastleitungs-Pads (G), die sich zwischen den ersten Datenleitungs-Pads (D1) und den dritten Datenleitungs-Pads (D3) befinden; undmindestens eine Chip-auf-Film Schaltung (COF), die mindestens einen Datenleitungssignalchip (DC) und mindestens einem Abtastleitungssignalchip (GC) umfasst, wobei der mindestens eine Datenleitungssignalchip (DC) elektrisch mit den ersten Datenleitungs-Pads (D1), den zweiten Datenleitungs-Pads (D2) und den dritten Datenleitungs-Pads (D3) verbunden ist, und der mindestens eine Abtastleitungssignalchip (GC) elektrisch mit den Abtastleitungs-Pads (G) verbunden ist, wobei die mindestens eine Chip-auf-Film Schaltung (COF) umfasst:eine erste Isolierschicht (I1), eine zweite Isolierschicht (I2) und eine dritte Isolierschicht (I3), die nacheinander überlappen, und wobei sich der mindestens eine Datenleitungssignalchip (DC) und der mindestens eine Abtastleitungssignalchip (GC) auf der ersten Isolierschicht (I1) befinden;eine erste Leiterschicht (CC1), die sich zwischen der zweiten Isolierschicht (12) und der ersten Isolierschicht (I2) befindet;eine zweite Leiterschicht (CC2), die sich zwischen der zweiten Isolierschicht (I2) und der dritten Isolierschicht (I3) befindet;eine Vielzahl von ersten Verbindungsstrukturen (CH1), die die erste Isolierschicht (I1) durchdringen und elektrisch mit der ersten Leiterschicht (CC1) verbunden sind;eine Vielzahl von zweiten Verbindungsstrukturen (CH2), die die erste Isolierschicht (I1) und die zweite Isolierschicht (I2) durchdringen und elektrisch mit der zweiten Leiterschicht (CC2) verbunden sind;eine Vielzahl dritter Verbindungsstrukturen (CH3), die die zweite Isolierschicht (I2) und die dritte Isolierschicht (I3) durchdringen und elektrisch mit der ersten Leiterschicht (CC1) verbunden sind; undeine Vielzahl von vierten Verbindungsstrukturen (CH4), die die dritte Isolierschicht (I3) durchdringen und elektrisch mit der zweiten Leiterschicht (CC2) verbunden sind, wobei der mindestens eine Datenleitungssignalchip (DC) elektrisch mit einer der ersten Leiterschicht (CC1) und der zweiten Leiterschicht (CC2) verbunden ist und der mindestens eine Abtastleitungssignalchip (GC) elektrisch mit der anderen der ersten Leiterschicht (CC1) oder der zweiten Leiterschicht (CC2) verbunden ist.