Patent SU-1179340-A1 (SU)
Title: Устройство дл распределени заданий
Inventor: GANITULIN ANATOLIJ KH
IPC: G06F9/50
Filed: 1984-03-27
Granted: 1985-09-15
Abstract: УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ  ЗАДАНИЙ, содержащее первый  элемент ИЛИ, первую группу блоков элементов  И, первую группу элементов ИЛИ,  регистр готовности процессоров и блок управлени , блок управлени  содержит регистр  сдвига и первый элемент ИЛИ, выходы регистра  готовности процессоров соединены с  первой группой информационных входов блока  управлени , втора  группа информационных  входов которого соединена с первой  группой кодовых входов устройства, выходы  регистра сдвига блока управлени  соединены  с входами элемента ИЛИ и с первыми  входами блоков элементов И первой группы , вторые входы которых соединены с  выходами регистра готовности процессоров,  выходы блоков элементов И первой группы  соединены с входами одноименных элементов  ИЛИ первой группы и с первой группой  информационных выходов устройства,  выходы элементов ИЛИ первой группы соединены  с входами сброса регистра готовности  процессоров, отличающеес  тем, что,  с целью повышени  быстродействи , устройство  содержит два элемента ИЛИ, элемент  НЕ, элемент ЗАПРЕТ, вторую и третью  группы элементов ИЛИ, группу элементов И,  вторую группу блоков элементов И, матрицу  блоков элементов И (по К блоков в каждой  строке), две матрицы регистров (по К  регистров в каждой строке); матрицу схем  сравнени  (по К схем сравнени  в каждой  строке, где К - количество заданий в системе ), две группы регистров и группу схем  сравнени , причем первые группы входов всех схем сравнени  группы подсоединены  к выходам одноименных регистров второй  группы, входы которых св заны с второй  группой кодовых входов устройства, вторые  группы входов схем сравнени  группы соединены  с выходами одноименных регистров  второй группы, входы которых соединены с  выходами одноименных блоков элемента И  первой группы, выходы каждого регистра  второй группы соединены с группой входов  одноименных элементов И второй группы , выходы схем сравнени  группы соединены  с входами первого элемента ИЛИ,  выход которого подсоединен к запрещающему  входу элемента ЗАПРЕТ и к первым  входам элементов И группы, первые группы  входов каждой схемы сравнени  каждого  i столбца матрицы схем сравнени  подсоединены  к выходам одноименных регистров  (Л одноименного столбца первой матрицы, к  входам регистров первой матрицы подключена  группа информационных входов устройства , выходы схем сравнени  каждой  строки матрицы схем сравнени  соединены  с входами одноименного элемента ИЛИ  третьей группы, выходы которого соединены  с входами второго элемента ИЛИ и вторыми  входами соответствующих элементов И   группы, выходы элементов И группы подсоесо  динены к управл ющим входам соответствующих  блоков элементов И второй груп00  пы, к выходам второй группы информацион4;  ных выходов устройства и к первым входам  соответствующих элементов ИЛИ второй  группы, выходы блоков элементов И  второй группы соединены с третьей группой  информационных выходов устройства,  второй вход каждого элемента ИЛИ второй  группы подсоединен к соответствующему  входу группы сигнальных входов устройства , выход каждого элемента ИЛИ второй  группы подсоединен к единичному входу  одноименного разр да регистра готовности  процессоров, к входу сброса одноименного  регистра второй группы и к входам сброса  регистров одноименной строки второй мат