Patent SU-1095233-A1 (SU)
Title: Оперативное запоминающее устройство
Inventor: KHLYUNEV ALEKSEJ L
IPC: G11C11/00
Filed: 1983-03-22
Granted: 1984-05-30
Abstract: 1. ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ  УСТРОЙСТВО, содержащее первый  дешифратор адреса, одни из входов которого  подключены к выходам старших разр дов  первого регистра адреса, а выходы - к адресным  входам накопителей, информационные  входы которых соединены с выходами  формирователей разр дных токов, а выходы  - с входами усилителей считывани ,  регистр числа, одни из входов которого соединены  с выходами усилителей считывани ,  а выходы - с информационными входами  коммутатора и формирователей разр дных  токов, и блок управлени , первый выход которого  подключен к управл ющим входам  усилителей считывани  и первому управл ющему  входу первого дешифратора адреса,  причем второй и третий выходы блока управлени  соединены соответственно с управл ющими  входами усилителей считывани  и с первым управл ющим входом регистра  числа, а четвертый и п тый выходы блока  управлени  - соответственно с одним из управл ющих  входов коммутатора и с управл ющим  входом первого регистра числа,  входы с первого по третий и шестой выход  блока управлени   вл ютс  соответственно  входами обращени , записи, считывани  и  выходом готовности устройства, информационными  входами и выходами которого  вл ютс  соответственно другие входы регистра  числа и выходы коммутатора, адресными  входами устройства  вл ютс  входы первого  регистра адреса, отличающеес  тем, -что,  с целью повышени  быстродействи  устройства , в него введены второй регистр адреса,  блок сравнени  и второй дешифратор адреса , причем входы второго регистра адреса  подключеныеК выходам старших разр дов первого  регистра адреса и одним из входов  блока сравнени , другие входы которого соединены  с выходами второго регистра адреса  и другими входами первого дешифратора  адреса, второй управл ющий вход которого  и выход блока сравнени  соединены соответственно  с вторым выходом и с четвертым входом  блока управлени , седьмой выход которого  подключен к управл ющему входу второго  регистра числа, а восьмой выход - к  управл ющему входу второго дешифратора  адреса, выход которого соединен с вторым  управл ющим входом регистра числа, а входы  подключены к выходам младших разр дов  первого регистра адреса и другим уп (Л равл ющим входам коммутатора. 2. Устройство по п. 1, отличающеес  тем,  что блок управлени  содержит накопитель  микрокоманд, блок анализа режимов, формирователь  сигнала блокировки, триггер, элемент  ИЛИ-НЕ, группу элементов И, элемент  задержки и дешифратор микрокоманд, выходы  с первого по восьмой которого  вл ютс   ел ю выхода.ми блока, а входы соединены с одними  из выходов накопител  микрокоманд, другие  выходы которого подключены к одним  00 из входов блока анализа режимов, причем  оо единичный вход триггера соединен с выходом  формировател  сигнала блокировки, вход  которого подключен к шестому выходу дешифратора , микрокоманд, выходы которого,  кроме шестого, соединены соответственно с  первыми входами элементов И группы, вторые  входы которых подключены к выходам  элемента задержки, а выходы - к первому  входу элемента ИЛИ-НЕ, второй вход которого  соединен с пр мым выходом триггера , а выход - с входом элемента задержки  и управл ющим входом накопител  микрокоманд , входы которого подключены к выходам  блока анализа режимов, другие входы