Patent PL-396483-A1 (PL)
Inventor: KLUSKA JACEK
IPC: G06F17/00
Filed: 2011-09-30
Abstract: Przedmiotem wynalazku jest asynchroniczny elektroniczny układ sterowania procesami równoległymi, przetwarzający sygnały analogowe i binarne, przeznaczony do sterowania procesami dyskretnymi, które dają się zdekomponować na wiele procesów pracujących współbieżnie. Poza tym te procesy dają się opisać za pomocą sieci Petriego, zwanej dalej rozmytą siecią. Układ ten pracuje w pętli sprzężenia zwrotnego. Asynchroniczny elektroniczny układ sterowania procesami równoległymi, w którym dla każdego miejsca rozmytej sieci Petriego, wraz z tranzycją wejściową i wyjściową dla tego miejsca, przyporządkowany jest jeden moduł elektroniczny, posiadający dwa n-bitowe wejścia (tin, tout) odpowiadające tranzycji wejściowej i wyjściowej dla miejsca rozmytej sieci Petriego, n-bitowe wyjście (mp) określające stan znakowania w miejscu sieci Petriego, jednobitowe wejścia (Ein, Eout) aktywujące tranzycję wejściową i wyjściową, jednobitowe wyjście (M) informujące o wystąpieniu na n-bitowym wyjściu (mp) wyłącznie stanów niskich albo stanów wysokich, wejście zerujące (RESET) oraz wejście ustawiające (SET), powodujące ustawienie stanów wysokich na n-bitowym wyjściu (mp), przy czym wejścia (tin) wszystkich modułów odpowiadających miejscom wyjściowym tranzycji, a także wejścia (tout) wszystkich modułów (AMM) odpowiadających miejscom wejściowym są ze sobą połączone i stanowią wejście realizowanej tranzycji (tm), natomiast wyjścia (M) informujące o wystąpieniu wyłącznie stanów niskich albo stanów wysokich, na n-bitowym wyjściu modułu dla wszystkich modułów (AMM) odpowiadających miejscom wejściowym realizowanej tranzycji (tm) są połączone z wejściami wielowejściowej bramki AND, której wyjście połączone jest z wejściami (Ein) aktywującymi tranzycję wejściową (tin) dla wszystkich modułów odpowiadających miejscom wyjściowym tranzycji (tm) oraz z wejściem bramki NOT, z kolei wyjście bramki NOT połączone jest z wejściami (Eout) aktywującymi tranzycję wyjściową (tout) dla wszystkich modułów odpowiadających miejscom wejściowym tranzycji (tm), zaś wejścia zerujące (RESET) wszystkich modułów są ze sobą połączone i wyprowadzone jako zewnętrzne wejście (RESET) zerujące cały układ, natomiast wejścia ustawiające (SET) tych modułów, dla których odpowiadające im miejsca sieci Petriego nie zawierają znakowania początkowego ustawione są w stan wysoki, z kolei wejścia ustawiające pozostałych modułów są ze sobą połączone i wyprowadzone jako zewnętrzne wejście (SET) ustawiające znakowanie początkowe, zgodnie z wynalazkiem charakteryzuje się tym, moduł elektroniczny jest układem asynchronicznym nie wymagającym synchronizowania zewnętrznym sygnałem taktującym, który składa się z dwóch multiplekserów (MUX1. MUX2) o n-bitowych wejściach danych, dwóch komparatorów (CMP1, CMP2) porównujących wartości występujące na dwóch n-bitowych wejściach (A, B), zespołu (AG1) n dwuwejściowych bramek AND, zespołu (OG1) n dwuwejściowych bramek OR, dwóch zespołów (XG1, XG2) n dwuwejściowych bramek XOR, zespołu (FFD) n binarnych przerzutników D, jednego binarnego przerzutnika RS (FRS). jednej n+2 wejściowej bramki NAND (G12), jednej n+1 wejściowej bramki OR (G13), jednej trójwejściowej bramki AND (G11), jednej dwuwejściowej bramki AND (G2), trzech dwuwejściowych bramek OR (G1, G7, G4) oraz sześciu bramek NOT (G3, G5, G6, G8, G9, G10).