Patent SU-1327690-A1 (SU)
Title: Устройство электроразведки фазовым методом
IPC: G01V3/12
Filed: 1985-08-15
Granted: 2005-07-27
Abstract: Устройство электроразведки фазовым методом, содержащее ортогональные индукционные преобразователи, три усилителя по каналам различных составляющих, два формирователя импульсов по нулевым переходам в каналах горизонтальных составляющих, два ключа, два усилителя-выпрямителя и два блока интегрирования в канале определения положения вектора поля в пространстве, нуль-орган и пороговое устройство в канале измерения вертикальной составляющей, схему ИЛИ, схему ИЛИ-НЕ, три формирователя импульсов и схему НЕ в цепи управления, триггер синхронизации, триггер запрета разряда интеграторов, два разрешающих триггера, формирователь временных интервалов, два измерителя фазовых сдвигов, определитель положения вектора поля, определитель квадрантов и цифровое отсчетное устройство, причем выходы индукционных преобразователей каналов различных составляющих соединены с входами усилителей этих же каналов, выходы индукционных преобразователей горизонтальных составляющих соединены с входами ключей в канале определения положения вектора поля, выходы которых соединены в входами усилителей-выпрямителей, выходы последних соединены с измерительными входами блоков интегрирования, выход усилителя канала вертикальной составляющей соединен с входом нуль-органа и входом порогового устройства канала измерения вертикальной составляющей, выходы усилителей каналов измерения горизонтальных составляющих соединены с входами формирователей импульсов по нулевым переходам, один выход формирователя импульсов по нулевым переходам одной горизонтальной составляющей соединен с одним входом схемы ИЛИ и первым входом первого измерителя фазового сдвига, один выход формирователя импульсов по нулевым переходам другой горизонтальной составляющей соединен с другим входом схемы ИЛИ и первым входом второго измерителя фазового сдвига, выход схемы ИЛИ соединен с первым входом схемы ИЛИ-НЕ и одним входом триггера синхронизации, другой вход которого через второй формирователь импульсов соединен с первым выходом формирователя временных интервалов, с которым через этот же формирователь импульсов соединен вход сброса показаний цифрового отсчетного устройства, выход триггера синхронизации через первый формирователь импульсов соединен с первыми входами разрешающих триггеров, второй вход второго разрешающего триггера через схему НЕ соединен с выходом порогового устройства канала измерения вертикальной составляющей, с которым соединен также второй вход первого разрешающего триггера, выход второго разрешающего триггера через третий формирователь импульсов соединен с одним входом триггера запрета разряда интеграторов и разрешающим входом определителя квадрантов, выход первого разрешающего триггера соединен с четвертыми разрешающими входами измерителей фазовых сдвигов, определителя положения вектора поля и управляющими входами ключей, информационные входы определителя квадрантов соединены со вторыми выходами формирователей импульсов по нулевым переходам каналов горизонтальных составляющих, а выход триггера запрета разряда интеграторов соединен со вторым входом схемы ИЛИ-НЕ, выход которой соединен с управляющими входами блоков интегрирования, выходы блоков интегрирования соединены соответственно с первыми и вторыми входами определителя положения вектора поля, третий счетный вход которого соединен с третьим выходом формирователя временных интервалов, вторые входы измерителей фазовых сдвигов соединены с выходом нуль-органа канала измерения вертикальной составляющей, а третьи входы - с вторым выходом формирователя временных интервалов, выходы измерителей фазовых сдвигов, определителя положения вектора поля и определителя квадрантов с соответствующими входами цифрового отсчетного устройства, отличающееся тем, что, с целью повышения достоверности измерений путем исключения случайных сигналов поля, уровень которых превышает динамический диапазон измерительных каналов, в него введены три схемы ИЛИ, пороговое устройство запрета, триггер запрета, схема НЕ и формирователь импульса, причем входы второй введенной схемы ИЛИ соединены с выходами усилителей-выпрямителей, а выход соединен с пороговым устройством запрета, выход которого через введенную схему НЕ соединен с одним входом триггера запрета, другой вход которого соединен с выходом второго формирователя импульсов, один выход триггера запрета через введенный формирователь импульса соединен с одним входом третьей введенной схемы ИЛИ, другой вход которой соединен с выходом "Конец счета" определителя положения вектора поля, а выход - с одним входом триггера запрета разряда интеграторов, другой выход триггера запрета соединен с одним входом первой введенной схемы ИЛИ, другой вход которой соединен с выходом первого разрешающего