Patent SU-1251657-A1 (SU)
Title: Вычислитель высотно-скоростных параметров летательного аппарата
IPC: G01C23/00
Filed: 1983-07-15
Granted: 2005-05-27
Abstract: 1. Вычислитель высотно-скоростных параметров летательного аппарата, содержащий блок ввода сигналов, два преобразователя входных сигналов, два блока памяти и блок вывода сигналов, причем выход блока ввода сигналов соединен с первыми входами первого и второго преобразователей входных сигналов, отличающийся тем, что, с целью повышения эксплуатационной надежности вычислителя путем увеличения контролируемых узлов устройства, введены два регистра, блок сравнения, восемь ключевых элементов, счетчик импульсов и блок дешифратора, при этом первый выход блока дешифратора соединен с управляющим входом первого ключевого элемента, первый вывод которого соединен с выходом первого блока памяти, второй вывод с вторым входом первого преобразователя входных сигналов, второй выход блока дешифратора соединен с управляющим входом второго ключевого элемента, первый вывод которого соединен с выходом первого блока памяти, второй вывод - с вторым входом второго преобразователя входных сигналов, третий выход блока дешифратора соединен с управляющим входом четвертого ключевого элемента, первый вывод которого соединен с вторым входом первого преобразователя входных сигналов, второй вывод - с выходом второго блока памяти, четвертый выход блока дешифратора соединен с управляющим входом третьего ключевого элемента, первый вывод которого соединен с вторым входом второго преобразователя входных сигналов, второй вывод - с выходом второго блока памяти, выход первого преобразователя входных сигналов соединен с первыми выводами пятого и седьмого ключевых элементов, второй вывод пятого ключевого элемента соединен с вторым выводом шестого ключевого элемента и подключен к входу первого регистра, выход которого соединен с первым входом блока сравнения, выход второго преобразователя входных сигналов соединен с первыми выводами шестого и восьмого ключевых элементов, второй вывод восьмого ключевого элемента соединен с вторым выводом седьмого ключевого элемента и подключен к входу второго регистра, выход которого соединен с вторым входом блока сравнения, первый выход которого соединен с входом блока вывода сигналов, второй выход блока сравнения соединен с входом счетчика импульсов, выход которого соединен с входом блока дешифратора, пятый выход которого соединен с управляющим входом пятого ключевого элемента, шестой выход соединен с управляющим входом шестого ключевого элемента, седьмой выход блока дешифратора соединен с управляющим входом седьмого ключевого элемента, восьмой выход блока дешифратора соединен с управляющим входом восьмого ключевого элемента.2. Вычислитель по п.1, отличающийся тем, что блок дешифратора содержит три логических элемента НЕ, пять логических элементов И, четыре логических элемента ИЛИ и четыре элемента усиления, при этом выход первого логического элемента НЕ соединен с первыми входами первого, второго, третьего и четвертого логических элементов И, выход второго логического элемента НЕ соединен с вторыми входами первого, второго и пятого логических элементов И, выход третьего логического элемента НЕ соединен с третьими входами первого, третьего и пятого логических элементов И, третий вход второго логического элемента И соединен с третьим входом четвертого логического элемента И и входом третьего логического элемента НЕ, второй вход третьего логического элемента И соединен с входом второго логического элемента НЕ и подключен к второму входу четвертого логического элемента И, первый вход пятого логического элемента И соединен с входом первого логического элемента НЕ, выход первого логического элемента И соединен с первыми входами первого и третьего логических элементов ИЛИ и входами второго и четвертого элементов усиления, выход второго логического элемента И соединен с первым входом второго и вторым входом четвертого логических элементов ИЛИ, выход третьего логического элемента И соединен с входом первого элемента усиления и вторым входом третьего логического элемента ИЛИ, выход четвертого логического элемента И соединен с вторым входом первого логического элемента ИЛИ и входом третьего элемента усиления, выход пятого логического элемента И соединен с вторым входом второго логического элемента ИЛИ и первым входом четвертого логического элемента ИЛИ, выходы первого и второго логических элементов ИЛИ соединены с первым и вторым выходами блока дешифратора, третий и четвертый выходы которого соединены с выходами первого и второго элементов усиления, выходы третьего и четвертого логических элементов ИЛИ соединены с пятым и шестым выходами блока дешифратора, седьмой и восьмой выходы которого соединены с выходами третьего и четвертого элементов усиления.