Patent DE-102019115513-B4 (DE)
Title: Halbleitervorrichtung
Inventor: TSUCHIMOCHI Shingo
IPC: H01L23/488
Filed: 2019-06-07
Granted: 2023-06-29
Abstract: Halbleitervorrichtung (10) mit:einem ersten isolierten Substrat (20);einem ersten Halbleiterchip (12) und einem zweiten Halbleiterchip (14), die auf dem ersten isolierten Substrat (12) angeordnet sind;einem zweiten isolierten Substrat (30), das zu dem ersten isolierten Substrat (20) gegenüberliegend ist, wobei der erste Halbleiterchip (12) dazwischen angeordnet ist; undeinem dritten isolierten Substrat (40), das zu dem ersten isolierten Substrat (20) gegenüberliegend ist, wobei der zweite Halbleiterchip (14) dazwischen angeordnet ist, und das Seite an Seite mit dem zweiten isolierten Substrat (30) angeordnet ist, wobeidas erste isolierte Substrat (20) eine erste Isolatorschicht (22), eine erste innere Leiterschicht (24), die auf einer Seite der ersten Isolatorschicht (22) bereitgestellt ist und elektrisch mit dem ersten Halbleiterchip (12) und dem zweiten Halbleiterchip (14) verbunden ist, und eine erste äußere Leiterschicht (26) umfasst, die auf einer anderen Seite der ersten Isolatorschicht (22) bereitgestellt ist,das zweite isolierte Substrat (30) eine zweite Isolatorschicht (32), eine zweite innere Leiterschicht (34), die auf einer Seite der zweiten Isolatorschicht (32) bereitgestellt ist und elektrisch mit dem ersten Halbleiterchip (12) verbunden ist, und eine zweite äußere Leiterschicht (36) umfasst, die auf einer anderen Seite der zweiten Isolatorschicht (32) bereitgestellt ist, unddas dritte isolierte Substrat (40) eine dritte Isolatorschicht (42), eine dritte innere Leiterschicht (44), die auf einer Seite der dritten Isolatorschicht (42) bereitgestellt ist und elektrisch mit dem zweiten Halbleiterchip (14) verbunden ist, und eine dritte äußere Leiterschicht (46) umfasst, die auf einer anderen Seite der dritten Isolatorschicht (42) bereitgestellt ist, wobeijeder des ersten Halbleiterchips (12) und des zweiten Halbleiterchips (14) ein Schaltelement ist, das eine vordere Elektrode (12a, 14a) und eine hintere Elektrode (12b, 14b) umfasst und konfiguriert ist, die vordere Elektrode (12a, 14a) und die hintere Elektrode (12b, 14b) elektrisch zu verbinden und zu trennen,die vordere Elektrode (12a) des ersten Halbleiterchips (12) elektrisch mit der ersten inneren Leiterschicht (24) des ersten isolierten Substrats (20) verbunden ist,die hintere Elektrode (12b) des ersten Halbleiterchips (12) elektrisch mit der zweiten inneren Leiterschicht (34) des zweiten isolierten Substrats (30) verbunden ist,die vordere Elektrode (14a) des zweiten Halbleiterchips (14) elektrisch mit der dritten inneren Leiterschicht (44) des dritten isolierten Substrats (40) verbunden ist,die hintere Elektrode (14b) des zweiten Halbleiterchips (14) elektrisch mit der ersten inneren Leiterschicht (24) des ersten isolierten Substrats (20) verbunden ist,jeder des ersten Halbleiterchips (12) und des zweiten Halbleiterchips (14) ferner eine Signalelektrode (12c, 14c) umfasst, die auf einer zugehörigen Seite bereitgestellt ist, wo die vordere Elektrode (12a, 14a) bereitgestellt ist,die erste innere Leiterschicht (24) des ersten isolierten Substrats (20) eine Hauptregion (24a) und eine Signalregion (24b) umfasst, die voneinander auf der ersten Isolatorschicht (22) getrennt sind,die Hauptregion (24a) elektrisch mit der vorderen Elektrode (12a) des ersten Halbleiterchips (12) und der hinteren Elektrode (14b) des zweiten Halbleiterchips (14) verbunden ist unddie Signalregion (24b) elektrisch mit der Signalelektrode (12c) des ersten Halbleiterchips (12) verbunden ist, dadurch gekennzeichnet, dassdie erste innere Leiterschicht (24) des ersten isolierten Substrats (20) ferner eine Floating-Region (24c) umfasst, die von dem ersten Halbleiterchip (12) und dem zweiten Halbleiterchip (14) elektrisch isoliert ist, unddie Floating-Region (24c) nahe an einem äußeren Rand der ersten Isolatorschicht (22) angeordnet ist, sodass die Signalregion (24b) zwischen der Hauptregion (24a) und der Floating-Region (24c) angeordnet ist.