Patent SU-1061141-A1 (SU)
Title: След щий стохастический интегратор
Inventor: MELNIK VLADIMIR E
IPC: G06F7/70
Filed: 1982-07-30
Granted: 1983-12-15
Abstract: СЛЕДЯЩИЙ СТОХАСТИЧЕСКИЙ  ИНТЕГРАТОР, содержащий первый  вычислитель, первые положительный и отрицательный  входы которого ЯВЛЯЮТ.СЯ входами  интегратора, коммутатор, положительный  и отрицательный входы которого соединены  соответственно с положительным и  отрицательным выходами первого вычитател , первый реверсивный счетчик, преобразователь  число - веро тность, группа  входов которого соединена с группой выходов  первого реверсивного счетчика,а  положительный и отрицательный выходы  соединены с вторыми положительным и отрицательным  входами первого вычихател  и  вл ютс  выходами интегратора, отличающийс  тем, что, с целью повышени   точности и быстродействи , он дополнительно  содержит второй реверсивный счетчик  и второй вычитатель, состо щий из  первого и второго триггеров, первого, второго , третьего, четвертого, п того, шестого,  седьмого, восьмого, /дев того, дес того,  одиннадцатого, двенадд-астгаго, тринадцатого , четырнадцатого, п тнадцатого и шестнадцатого  элементов И, первого, второго,  третьего, четвертого,п того, шестого и седьмого  элементов ЗАПРЕТ, первого, второго  и третьего элементов ИЛИ, первого и второго  элементов НЕ, первого и второго элементов  задержки, причем рарзрешающий  вход первого элемента ЗАПРЕТ и первый. вход первого элемента И подключены соответственно  к положительному и отрицательному  выходам первого вычитател ,  разрешающий вход первого элемента ЗАПРЕТ  соединен с единичным входом первого  триггера, запрещающими входами  третьего и шестого элементов ЗАПРЕТ и  первым входом второго элемента И, первый  вход первого элемента И соединен с  нулевым входом первого триггера, разрешающим  входом второго элемента ЗАПРЕТ  и запрещающими входами четвертого и п того  элементов ЗАПРЕТ, входы первого и  второго элементов задержки подключены соответственно  к отрицательному и положительному  выходам преобразовател  число  - веро тность, выход первого элемента  i задержки соединен с единичным входом второго  триггера, запрещающим входом пер (Л вйго эл.емента ЗАПРЕТ, разрешающим входом  третьего элемента ЗАПРЕТ, вторым  входом первого элемента И и входом первого  элемента .НЕ, выход второго элемента  задержки соединен с нулевым входом второго  триггера, запрещающим входом второго  элемента ЗАПРЕТ, разрешающим входом п того  элемента ЗАПРЕТ, вторым входом второго  элемента И и входом второго элемента  НЕ, выходы первого и второго элементов НЕ  О5 соединены с разрешающими входами соответственно  четвертого и шестого элементЬв  ЗАПРЕТ, выходы первого, второго третье  го четвертого, п того и шестого элементов  ЗАПРЕТ и первого и второго элементов  И соединены с первыми входами соответственно  седьмого, дев того, одиннадцатого , двенадцатого, тринадцатого, четырнадцатого , восьмого и дес того элементов И,  единичный выход первого триггера соединен  с первыми входами третьего и щестого  элементов И, а нулевой выход соединен с  первыми входами четвертого и п того элементов  И, единичный выход Второго триггера  соединен с вторыми входами третьего  и четвертого элементов И, а нулевой вы