Patent ES-2897915-T3 (ES)
Title: Control de activación enterado de fugas de un circuito de mantenimiento retardado para una operación de lectura dinámica en una celda de bits de memoria
Inventor: ATALLAH FRANCOIS IBRAHIM
IPC: G11C11/419
Filed: 2017-03-02
Granted: 2022-03-03
Abstract: Un circuito (238, 700) de control de activación enterado de fugas para controlar la activación de un circuito (232) de mantenimiento retardado en un circuito (214) de lectura dinámica para una celda de bits de memoria, que comprende: un transistor de efecto de campo tipo N, NFET, circuito (504, 704) de fuga configurado para proporcionar un indicador (506) de fuga NFET que indica la corriente de fuga de al menos un NFET (218 (1), 218 (2)) en un circuito de lectura dinámica; un transistor de efecto de campo tipo P, PFET, circuito (500, 702) de fuga configurado para proporcionar un indicador (502) de fuga PFET que indica la corriente de fuga de al menos un PFET (226, 233) en el circuito de lectura dinámica; un circuito (508, 718) comparador configurado para: recibir el indicador de fuga NFET y el indicador de fuga PFET; comparar el indicador de fuga NFET con el indicador de fuga PFET; y generar una señal (510) de fuga FET basada en la comparación del indicador de fuga NFET con el indicador de fuga PFET; y un generador (512) de señales de control configurado para generar de forma adaptativa al menos una señal (240) de control basada en la señal de fuga de FET para controlar el tiempo de activación del circuito de mantenimiento retardado, en el que el circuito (504, 704) de fuga de NFET comprende un sensor (708) de fuga de NFET configurado para determinar la fuga de NFET; el sensor de fuga NFET está configurado además para proporcionar el indicador (506) de fuga NFET que indica la corriente de fuga de al menos un NFET (218 (1), 218 (2)) basado en la fuga NFET determinada en el circuito (214) de lectura dinámica; y el circuito (500, 702) de fuga de PFET comprende un sensor (706) de fuga de PFET configurado para determinar la fuga de PFET; estando configurado además el sensor de fuga de PFET para proporcionar el indicador (502) de fuga de PFET que indica la corriente de fuga de al menos un PFET (226, 233) basándose en la fuga de PFET determinada en el circuito de lectura dinámica; en el que: el sensor (708) de fuga de NFET comprende al menos un NFET desactivado configurado para proporcionar una corriente de fuga de NFET indicativa de la corriente de fuga de al menos un NFET (218 (1), 218 (2)); y el sensor (702) de fuga de PFET comprende al menos un PFET desactivado configurado para proporcionar una corriente de fuga de PFET indicativa de la corriente de fuga de al menos un PFET (226, 233); en el que el circuito de control de activación enterado de fugas se caracteriza porque: el sensor (708) de fugas NFET comprende, además 0 un circuito (814) de oscilador de anillo NFET que comprende una pluralidad de primeros circuitos (816 (1) - 816 (Q)) tampón acoplados juntos en un oscilador de anillo, cada uno de la pluralidad de primeros circuitos de búfer está configurado para ser activado por la corriente de fuga de NFET (IN) indicativa de la corriente de fuga del al menos un NFET (218 (1), 218 (2)) del al menos un NFET (810) desactivado, el circuito del oscilador de anillo NFET está configurado para actualizar el indicador de fuga NFET basado en la corriente de fuga NFET proporcionada; y el sensor (706) de fugas PFET comprende además un circuito (804) de oscilador de anillo PFET que comprende una pluralidad de segundos circuitos (806 (1) - 806 (P)) tampón acoplados juntos en un oscilador de anillo, cada uno de la pluralidad de segundos circuitos tampón están configurados para ser activados por la corriente de fuga PFET (IP) indicativa de la corriente de fuga de al menos un PFET (226, 233) del al menos un PFET (800) desactivado, el circuito del oscilador de anillo PFET está configurado para actualizar el indicador de fuga PFET basado en la corriente de fuga PFET proporcionada.