Patent WO-2014006588-A3 (WO)
Inventor: GITTINS BENJAMIN
IPC: G06F13/40
Filed: 2013-07-04
Abstract: L'invention concerne un dispositif informatique [600] destiné à réaliser des tâches en temps réel et de criticité mixte, comprenant au moins un sous-dispositif informatique [608, 609]. Chaque sous-dispositif informatique est doté d'au moins un bus [101, 601], d'au moins un gestionnaire [605, 606, 611, 612, 613, 614] de bus et d'au moins un stockage [222, 232] en mémoire. Le ou au moins un des sous-dispositifs informatiques [608, 609] comprend au moins deux gestionnaires [605, 606, 611, 612, 613, 614] de bus, et un moyen [101, 601, 605, 606] destiné à permettre ou à empêcher au moins un desdits au moins deux gestionnaires [605, 606, 611, 612, 613, 614] de bus d'émettre des demandes de transfert en mémoire sur le bus [101, 601] sans réinitialiser ledit ou lesdits gestionnaires parmi lesdits au moins deux gestionnaires [605, 606, 611, 612, 613, 614] de bus. Dans un autre aspect, le dispositif informatique [600] comprend au moins deux modules [223, 224, 233, 234] de cache disposés en parallèle. Le premier module [223, 224, 233, 234] de cache est doté d'un espace d'adresses d'entrée d'au moins 1 kilo-octet de longueur. Le dispositif informatique [600] comprend au moins un gestionnaire [611, 612, 613, 614] de bus. Un premier gestionnaire [611, 612, 613, 614] de bus peut réaliser des demandes de transfert en mémoire à la fois avec le premier module [223, 224, 233, 234] de cache et avec un autre module [223, 224, 233, 234] de cache. Le dispositif informatique [600] est doté d'au moins un stockage [222, 232] en mémoire. Un premier sous-ensemble contigu de l'espace d'adresses d'entrée d'au moins 1 kilo-octet de longueur d'un premier stockage [222, 232] en mémoire est associé bijectivement comme apte à la mise en cache avec au moins un sous-ensemble contigu de l'espace d'adresses d'entrée du premier module [223, 224, 233, 234] de cache, et associé bijectivement comme apte à la mise en cache avec au moins un sous-ensemble de l'espace d'adresses de sortie du premier gestionnaire [611, 612, 613, 614] de bus. Dans un autre aspect, un dispositif informatique [1200] comprend N > 1 sous-dispositifs informatiques [1220, 1240, 1260]. Chaque sous-dispositif informatique [1220, 1240, 1260] est doté d'au moins un bus [1221, 1241, 1261], d'au moins un gestionnaire [1230, 1231, 1291, 1292, 1243, 1263, 1295, 1296] de bus qui est un processeur [1230, 1231, 1243, 1263], et comprend l'interface esclave de bus d'au moins un stockage [1293, 1294, 1281] en mémoire relié à un des bus [1221, 1241, 1261]. Le dispositif informatique comprend au moins un pont [1291, 1292, 1295, 1296] de bus unidirectionnel relié à un des sous-dispositifs informatiques [1220, 1240, 1260]. Le dispositif informatique comprend au moins un stockage [1293, 1294, 1281] en mémoire relié à deux des sous-dispositifs informatiques. Plus précisément, X des N sous-dispositifs informatiques [1220, 1240, 1260] sont directement reliés à un bus commun [1221] par un pont [1291, 1292, 1295, 1296] de bus correspondant, la valeur de X étant 2 <= X <= N. Deux des sous-dispositifs informatiques [1220, 1240, 1260] sont reliés l'un à l'autre par un premier stockage [1293, 1294, 1281] en mémoire.