Patent ES-2886862-T3 (ES)
Title: Un circuito de bucle de bloqueo de fase para sistemas de transmisión de alta velocidad de bits y bajo consumo
Inventor: CREPALDI MARCO
IPC: H03L7/199
Filed: 2018-05-25
Granted: 2021-12-21
Abstract: Un circuito de bucle de bloqueo de fase que comprende: - un oscilador local (14), configurado para generar una señal de temporización (VLO) que tiene una frecuencia respectiva; - un registro de desplazamiento (19) de tipo circular, que comprende un número variable de celdas de memoria (D1-D18) y está configurado para almacenar una secuencia de bits que recircula con una temporización que depende de la señal de temporización (VLO), comprendiendo dicha secuencia de bits una subsecuencia formada por un número de bits consecutivos igual a uno y el mismo valor lógico; y - un circuito de control de retroalimentación (2, 18, 20, 22, 24, 26) configurado para recibir una señal de entrada (Vpls) que define una sucesión periódica de pulsos (PLS), cada uno de los cuales está delimitado por un borde respectivo de un primer tipo, estando dicho circuito de control de retroalimentación acoplado al registro de desplazamiento para recibir también una señal local (VDCC) que indica el desplazamiento de dicha subsecuencia de bits en el registro de desplazamiento y que define una pluralidad de pulsos, cada uno de los cuales tiene una duración que depende de dicho número de bits consecutivos y de la frecuencia de la señal de temporización (VLO); y donde el circuito de control de retroalimentación comprende: - un primer circuito de detección (40, 43, 44) configurado para detectar, para cada pulso de la señal de entrada (Vpls), si dicho pulso de la señal de entrada (Vpls) respeta una condición de proximidad temporal con un pulso correspondiente de la señal local (VDCC); - un segundo circuito de detección (42, 43, 44) configurado para detectar, para cada pulso de la señal de entrada (Vpls) que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), si el borde de dicho pulso de la señal de entrada (Vpls) cae temprano, tarde, o dentro de una porción predefinida del pulso correspondiente de la señal local (VDCC); - un primer subcircuito de control (20, 22, 26) configurado para controlar el oscilador local; y - un segundo subcircuito de control (20, 24) configurado para controlar dicho número de celdas de memoria; y donde el primer subcircuito de control está configurado para variar, para cada pulso de la señal de entrada (Vpls) que no respeta la condición de proximidad temporal con cualquier pulso de la señal local (VDCC), la frecuencia de la señal de temporización (VLO), como una función del desplazamiento de tiempo entre la señal local (VDCC) y la señal de entrada (Vpls); y donde el segundo subcircuito de control está configurado de tal manera que, siguiendo cada pulso de la señal de entrada (Vpls) que no respeta la condición de proximidad temporal con cualquier pulso de la señal local (VDCC), dicho número de celdas de memoria es igual a un primer número; y donde el segundo subcircuito de control está configurado asimismo de tal manera que, seguido de cada pulso de la señal de entrada (Vpls) que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), dicho número de celdas de memoria es igual a un segundo número, a un tercer número, o a un cuarto número, si el borde de dicho pulso de la señal de entrada (Vpls) cae respectivamente temprano, tarde, o dentro de la porción predefinida del pulso correspondiente de la señal local (VDCC), estando el cuarto número comprendido entre el segundo y el tercer número, siendo el segundo número menor que el cuarto número; y donde el primer subcircuito de control está configurado además para aumentar la frecuencia de la señal de temporización (VLO) en una primera cantidad y reducir la frecuencia de la señal de temporización (VLO) por una segunda cantidad, para cada pulso de la señal de entrada (Vpls) que sigue un pulso anterior de la señal de entrada (Vpls) que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), que respeta la condición de proximidad temporal con el pulso correspondiente de la señal local (VDCC), y que tiene un borde del primer tipo que es, respectivamente, temprano o tardío con respecto a la porción predefinida del pulso correspondiente de la señal local (VDCC).