Patent RU-198305-U1 (RU)
Title: Адаптивный цифровой фильтр для подавления нефлуктуационных помех
IPC: H03H17/06
Filed: 2020-02-26
Granted: 2020-06-30
Abstract: Полезная модель относится к области радиотехники и может быть использована в устройствах цифровой обработки сигналов, проходящих по каналам связи, в которых существует возможность искажения сигналов, связанных с наличием в каналах внешних нефлуктуационных помех. Заявленный адаптивный цифровой фильтр для подавления нефлуктуационных помех, содержащий первый преобразователь комплексной огибающей сигнала в комплексно сопряженную огибающую; первый регистр задержки, состоящий из последовательно соединенных первого, второго, третьего элементов задержки; второй регистр задержки, состоящий из последовательно соединенных четвертого, пятого, шестого элементов задержки; первый, второй и третий перемножители выходных сигналов первого регистра задержки с весовыми коэффициентами; первый сумматор; первый, второй и третий интеграторы; пятый, шестой и седьмой перемножители выходных сигналов второго регистра задержки с сигналом первой схемы адаптивной подстройки весовых коэффициентов, состоящей из последовательно соединенных блока вычисления производной, первого блока вычисления модуля, второго сумматора с напряжением -G и четвертого перемножителя с напряжением -d1, предложенный фильтр характеризуется тем, что включает второй преобразователь комплексной огибающей сигнала в комплексно сопряженную огибающую, вход которого соединен с выходом первого сумматора и с входом третьего регистра задержки, состоящего из последовательно соединенных седьмого, восьмого, девятого элементов задержки, выходы которых соединены с первыми входами восьмого, девятого и десятого перемножителей выходных сигналов третьего регистра задержки с весовыми коэффициентами, при этом выходы указанных перемножителей соединены с входами третьего сумматора, выход которого является выходом устройства и одновременно - входом второй схемы адаптивной подстройки весовых коэффициентов, содержащей последовательно соединенные второй блок вычисления модуля, блок возведения в квадрат, четвертый сумматор, на второй вход которого подается постоянное напряжение -1, а выход соединен с входом одиннадцатого перемножителя, второй вход которого соединен с выходом третьего сумматора, а третий вход предназначен для подачи постоянного напряжение -d2, определяющего степень инерционности и устойчивость процесса адаптации, причем выход одиннадцатого перемножителя соединен с первыми входами двенадцатого, тринадцатого, четырнадцатого перемножителей с выходными сигналами четвертого регистра задержки, на вторые входы которых поступают выходные сигналы соответствующих последовательно соединенных десятого, одиннадцатого, двенадцатого элементов задержки четвертого регистра задержки, при этом вход четвертого регистра задержки соединен с выходом второго преобразователя комплексной огибающей сигнала в комплексно сопряженную огибающую, а выходы двенадцатого, тринадцатого и четырнадцатого перемножителей с выходными сигналами четвертого регистра задержки соединены через четвертый, пятый и шестой интеграторы со вторыми входами восьмого, девятого и десятого перемножителей выходных сигналов третьего регистра задержки с весовыми коэффициентами, обеспечивает снижение уровня нефлуктуационных помех на выходе адаптивного цифрового фильтра за счет обеспечения возможности реализации метода настройки вектора весовых коэффициентов с учетом известной информации о фазовой структуре сигнала (форме фазового импульса) и его постоянной амплитуде, в результате чего происходит подавление нефлуктуационных помех, имеющих отличную от сигнала фазовую и амплитудную структуру. 2 ил.