Patent DE-102016109643-B4 (DE)
Title: Halbleitereinrichtung
Inventor: SENOO MASARU
IPC: H01L29/739
Filed: 2016-05-25
Granted: 2019-08-08
Abstract: Halbleitereinrichtung (1) mit:einem Halbleitersubstrat (2), das ein IGBT-Gebiet (3) und ein Diodengebiet (4) enthält; undeine vordere Oberflächenelektrode (5), die auf einer vorderen Oberfläche (50) des Halbleitersubstrats (2) bereitgestellt ist,wobei das IGBT-Gebiet (3) aufweist:ein Driftgebiet (13) des n-Typs;ein Barrierengebiet (15) des n-Typs, das auf einer vorderen Oberflächenseite des Driftgebiets (13) bereitgestellt ist;ein Körpergebiet (16) des p-Typs, das auf einer vorderen Oberflächenseite des Barrierengebiets (15) bereitgestellt ist;ein Emittergebiet (17) des n-Typs, das auf einer vorderen Oberflächenseite des Körpergebiets (16) bereitgestellt ist und konfiguriert ist, elektrisch mit der vorderen Oberflächenelektrode (5) verbunden zu sein;ein Körperkontaktgebiet (18) des p-Typs, das auf der vorderen Oberflächenseite des Körpergebiets (16) an einer Position bereitgestellt ist, die verschieden von einer Position des Emittergebiets (17) ist, wobei das Körperkontaktgebiet (18) des p-Typs eine Verunreinigungskonzentration hat, die größer als eine Verunreinigungskonzentration des Körpergebiets (16) ist, und konfiguriert ist, elektrisch mit der vorderen Oberflächenelektrode (5) verbunden zu sein;eine Vielzahl von Gategräben (30), die sich von der vorderen Oberfläche (50) des Halbleitersubstrats (2) erstrecken, das Emittergebiet (17), das Körpergebiet (16) und das Barrierengebiet (15) durchstoßen und das Driftgebiet (13) erreichen; undein Säulengebiet (20) des n-Typs, das sich von der vorderen Oberfläche (50) des Halbleitersubstrats (2) zwischen benachbarten Gategräben (30) erstreckt, das Körpergebiet (16) durchstößt und das Barrierengebiet (15) erreicht, und konfiguriert ist, elektrisch mit der vorderen Oberflächenelektrode (5) und dem Barrierengebiet (15) verbunden zu sein;wobei das Diodengebiet (4) aufweist:ein Driftgebiet (13) des n-Typs;ein Barrierengebiet (25) des n-Typs, das auf einer vorderen Oberflächenseite des Driftgebiets (13) bereitgestellt ist;ein Anodengebiet (23) des p-Typs, das auf einer vorderen Oberflächenseite des Barrierengebiets (25) bereitgestellt ist;ein Anodenkontaktgebiet (24) des p-Typs, das zumindest auf einem Teil einer vorderen Oberflächenseite des Anodengebiets (23) bereitgestellt ist, wobei das Anodenkontaktgebiet (24) des p-Typs die Verunreinigungskonzentration hat, die größer als eine Verunreinigungskonzentration des Anodengebiets (23) ist, und konfiguriert ist, elektrisch mit der vorderen Oberflächenelektrode (5) verbunden zu sein;eine Vielzahl von Gategräben (30), die sich von der vorderen Oberfläche (50) des Halbleitersubstrats (2) erstrecken, zumindest das Anodengebiet (23) und das Barrierengebiet (25) durchstoßen und das Driftgebiet (13) erreichen; undein Säulengebiet (20) des n-Typs, das sich von der vorderen Oberfläche (50) des Halbleitersubstrats (2) zwischen benachbarten Gategräben (30) erstreckt, das Anodenkontaktgebiet (24) und das Anodengebiet (23) durchstößt und das Barrierengebiet (25) erreicht, und konfiguriert ist, elektrisch mit der vorderen Oberflächenelektrode (5) und dem Barrierengebiet (25) verbunden zu sein;wobei in einer Aufsicht auf das Halbleitersubstrat (2) das Halbleitersubstrat (2) eine Säulenaußenfläche (41), an der das Säulengebiet (20) an der vorderen Oberfläche (50) des Halbleitersubstrats (2) außen liegt, eine Säulenkontaktfläche (42), an der das Säulengebiet (20) in Kontakt mit einer tieferen Seite des Anodenkontaktgebiets (24) steht, und eine Anodenkontaktfläche (43), an der das Anodengebiet (23) in Kontakt mit der tieferen Seite des Anodenkontaktgebiets (24) steht, enthält, undwobei in einer Richtung entlang der die Säulenkontaktfläche (42) und die Anodenkontaktfläche (43) ausgerichtet sind, eine Breite (w42) der Säulenkontaktfläche (42) kleiner als eine Breite (w43) der Anodenkontaktfläche (43) ist.