Patent ES-2561892-T3 (ES)
Title: Sincronización de generadores de modulación de anchura de impulsos de frecuencias múltiples
Inventor: KRIS BRYAN
IPC: H03K7/08
Filed: 2012-09-18
Granted: 2016-03-01
Abstract: Un generador (401) de modulación de anchura de impulsos (PWM) para generar una señal de PWM que se sincroniza con una base de tiempos maestra, que comprende: un registro de ciclos de utilización (108) que almacena un valor de ciclos de utilización; un contador de ciclos de utilización (402) que tiene una entrada de reloj acoplada a un reloj que genera una pluralidad de impulsos de reloj, e incrementa un valor de recuentos de ciclos de utilización para cada impulso de la pluralidad de impulsos de reloj recibidos; un comparador ciclos de utilización (110) acoplado al registro de ciclos de utilización (108) y al contador de ciclos de utilización (402) compara el valor de recuentos de ciclos de utilización con el valor de ciclos de utilización y genera una señal de PWM cuando el valor de recuentos de ciclos de utilización es menor o igual al valor de ciclos de utilización; un registro de períodos locales (438) que almacena un valor de períodos locales que determina la frecuencia de la señal de PWM producida por el generador de PWM (401); un comparador de períodos locales (424) acoplado al contador de ciclos de utilización (402) y al registro de períodos locales (438) compara el valor de recuentos de ciclos de utilización con el valor de períodos locales y genera una señal de estado lógico alto cuando el valor de ciclos de utilización es igual o mayor que el valor de períodos locales; un contador de fases (426) que tiene una entrada de reloj acoplada al reloj e incrementa un valor de recuentos de fases por cada impulso de la pluralidad de impulsos de reloj recibidos; un registro de desplazamientos de fases (412) que almacena un valor de desplazamientos de fases; un comparador de desplazamientos de fases (428) acoplado al contador de fases (426) y al registro de desplazamientos de fases (412) compara el valor de recuentos de fases con el valor de desplazamientos de fases y genera un estado lógico alto cuando el valor de recuentos de fases es igual o mayor que el valor de desplazamientos de fases; el comparador de desplazamientos de fases (428) tiene una salida acoplada a una entrada de interrupción del contador de fases (426) y cuando la salida del mismo se encuentra en un estado lógico alto, el contador de fases (426) es impedido de incrementar el valor de recuentos de fases por cada impulso de las pluralidad de impulsos de reloj recibidos; un circuito biestable de ciclo en proceso (CIP) (432) que tiene una entrada de reloj acoplada a una señal de inicio de ciclo de PWM, una entrada D acoplada a un estado lógico alto y una entrada de reinicio acoplada a una salida invertida del comparador de ciclos de utilización (110); un circuito detector de bordes (434, 436) que tiene una primera entrada acoplada al reloj, y una segunda entrada acoplada a una salida del comparador de desplazamientos de fases (428); una primera puerta Y (430) que tiene una primera entrada acoplada a la señal de inicio del ciclo de PWM y una segunda entrada acoplada a una salida invertida del circuito biestable de CIP (432); una segunda puerta Y (446) que tiene una primera entrada acoplada al comparador de períodos locales (424) y una segunda entrada acoplada a una señal de control de modo de disparo único invertido; y una puerta O (422) que tiene una primera entrada acoplada a una salida del circuito detector de bordes (434, 436), una segunda entrada acoplada a una salida de la segunda puerta Y (438), y una salida acopla40 da a una entrada de reinicio del contador de ciclos de utilización (402), en el que la señal de inicio de ciclo de PWM es generada cada vez que se produce un evento de inversión de período, en el que si la salida invertida del circuito biestable de CIP (432) es un estado lógico alto en la segunda entrada de la primera puerta Y (430) y la señal de inicio del ciclo de PWM corresponde a un estado lógico alto en la primera entrada de la primera puerta Y ( 430), entonces el valor de recuentos de fases se reinicia a cero y la salida invertida del circuito biestable de CIP (432) se establece en un estado lógico bajo, por lo cual todas las señales de inicio de ciclo de PWM restantes son ignoradas hasta que la salida invertida del circuito biestable de CIP (432) es reiniciada de nuevo a un estado lógico alto, en el que el contador de fases (426) interrumpe el recuento cuando el valor de recuentos de fases es igual o mayor que el valor de desplazamientos de fases en el registro de desplazamientos de fases (412), en el que cuando un modo de disparo único es deshabilitado, el contador de ciclos de utilización (402) se reinicia a cero cuando el valor de recuentos de ciclos de utilización es igual o mayor que el valor de perío- dos locales y un nuevo recuento de ciclos de utilización comienza, de lo contrario el contador de ciclos de utilización (402 ) no es reiniciado cuando el valor de recuentos de ciclos de utilización es igual o mayor que el valor de períodos locales y en el que si el valor de recuentos ciclos de utilización es igual o mayor que el valor de ciclos de utilización, entonces el circuito biestable de CIP (432) se reinicia de manera que la salida del mismo se encuentra en un estado lógico alto, entonces el valor de recuentos ciclos de utilización en el contador de ciclos de utilización (402) se reinicia a cero y un nuevo recuento de ciclos de utilización comienza.