Patent SU-1284399-A1 (SU)
Title: Функциональный преобразователь трех переменных
IPC: G06F17/17
Filed: 1983-07-18
Granted: 2005-12-27
Abstract: Функциональный преобразователь трех переменных, содержащий три счетчика, первый регистр, блок памяти, блок управления и накапливающий сумматор, выход которого соединен с выходом преобразователя, установочные входы счетчиков соединены с соответствующими входами переменных преобразователя, выходы счетчиков соединены соответственно с первого по третий адресными входами блока памяти, выход которого соединен с информационным входом первого регистра, первый выход блока управления соединен с входами разрешения записи счетчиков, выходы блока управления со второго по восьмой соединены соответственно с входом разрешения чтения блока памяти, входом разрешения записи первого регистра, счетным входом первого счетчика, счетным входом второго счетчика, счетным входом третьего счетчика, входом обнуления накапливающего сумматора и тактовым входом накапливающего сумматора, отличающийся тем, что, с целью повышения быстродействия, в него введены со второго по шестой регистры, три коммутатора, дешифратор, три схемы сравнения, блок вычитания и блок умножения, информационные входы регистров со второго по четвертый соединены соответственно с входом с первой по третью переменных преобразователя, входы разрешения записи со второго по пятый регистров соединены с первым выходом блока управления, выходы с девятого по двенадцатый которого соединены соответственно с управляющим входом первого коммутатора, управляющим входом второго коммутатора, входом разрешения записи шестого регистра и управляющим входом третьего коммутатора, первый и второй информационный входы которого соединены с выходами соответственно первого и шестого регистров, информационный вход шестого регистра соединен с выходом блока памяти и первым информационным входом второго коммутатора, выход и второй информационный вход которого соединены соответственно с информационным входом накапливающего сумматора и выходом блока умножения, первый и второй входы которого соединены соответственно с выходом блока вычитания и выходом первого коммутатора, информационные входы первого по третий которого соединены с выходами соответственно со второго по четвертый регистров, первые выходы схем сравнения с первой по третью соединены соответственно с выходами второго, третьего и четвертого регистров, вторые входы схем сравнения с первой по третью соединены с выходами соответственно третьего, четвертого и второго регистров, прямые и инверсные выходы схем сравнения соединены со входом дешифратора, выход которого подключен к входу блока управления, вход и выход пятого регистра соединены соответственно с входом задания функции преобразователя и четвертым адресным входом блока памяти, первый и второй выходы третьего коммутатора соединены с входами соответственно уменьшаемого и вычитаемого блока вычитания, причем блок управления содержит счетчик, управляемый делитель частоты, элемент И, триггер и блок памяти, первый адресный вход которого подключен к выходу счетчика, счетный вход которого соединен с выходом управляемого делителя частоты, тактовый вход которого соединен с выходом элемента И, первый и второй входы которого соединены соответственно с прямым выходом триггера и входом тактовой частоты блока управления, вход пуска и выход готовности которого соединены соответственно с входом установки в единицу триггера и его инверсным выходом, выходы блока памяти с первого по двенадцатый соединены с соответствующими выходами блока управления, тринадцатый выход и второй адресный вход блока памяти соединены соответственно с управляющим входом управляемого делителя частоты и входом блока управления, четырнадцатый выход блока памяти соединен с входами установки в ноль счетчика и триггера.