Patent DE-202014101088-U1 (DE)
Title: Speichervorrichtung
IPC: G11C7/00
Filed: 2014-03-11
Abstract: Speichervorrichtung, wobei die wobei die Speichervorrichtung ein Halbleiterbauelement ist, umfassend: eine Mehrzahl von Speicherzellen (10), wobei bei einer Leseoperation der Speichervorrichtung Daten aus den Speicherzellen ausgelesen werden und wobei bei einer Schreiboperation der Speichervorrichtung Daten in den Speicherzellen gespeichert werden, einen Taktanschluss (1), wobei über den Taktanschluss (1) ein Taktsignal (CK) mit einer ersten Frequenz empfangen wird, Adressanschlüsse (2), wobei über die Adressanschlüsse (2) Adresssignale (ADD) empfangen werden, wobei zum Empfangen der Adresssignale (ADD) eine steigende und fallende Flanke des Taktsignals (CK) verwendet wird, wobei die Adresssignale (ADD) zu einem Adressieren der Speicherzellen verwendet werden, Befehlsanschlüsse (3), wobei über die Befehlsanschlüsse (3) Befehlssignale (CMD) empfangen werden, wobei zum Empfangen der Befehlssignale (CMD) das Taktsignal (CK) verwendet wird, eine Mehrzahl von Schreibdatentaktanschlüssen (6), wobei über die Mehrzahl der Schreibdatentaktanschlüsse (6) eine Mehrzahl von Schreibdatentaktsignalen (WCK) mit einer zweiten Frequenz empfangen wird, eine Mehrzahl von Lesedatentaktanschlüssen (11), wobei über die Mehrzahl der Lesedatentaktanschlüsse (11) eine Mehrzahl von Lesedatentaktsignalen (RCK) mit einer zweiten Frequenz gesendet wird, wobei jedes Lesedatentaktsignal (RCK) der Mehrzahl von Lesedatentaktsignalen (RCK) aus einem Schreibdatentaktsignal (WCK) der Mehrzahl von Schreibdatentaktsignalen (WCK) erzeugt wird und wobei die zweite Frequenz doppelt so groß ist wie die erste Frequenz, eine Mehrzahl von unidirektionalen Lesedatenanschlüssen (12), wobei bei der Leseoperation über die Lesedatenanschlüsse (12) eine Mehrzahl von Lesedatensignalen (RDQ) gesendet werden, wobei zum Senden der Mehrzahl der Lesedatensignale (RDQ) eine steigende und eine fallende Flanke eines Lesedatentaktsignal (RCK) aus der Mehrzahl der Lesedatentaktsignale (RCK) verwendet wird und wobei die Lesedatensignale (RDQ) bei einer Leseoperation der Speichervorrichtung aus den DRAM-Speicherzellen (10) ausgelesene Information widerspiegelt, eine Mehrzahl von unidirektionalen Schreibdatenanschlüssen (7), wobei bei der Schreiboperation über die Schreibdatenanschlüsse (7) eine Mehrzahl von Schreibdatensignalen (WDQ) empfangen werden, wobei zum Empfangen der Mehrzahl der Schreibdatensignale (WDQ) eine steigende und eine fallende Flanke eines Schreibdatentaktsignals (WCK) aus der Mehrzahl der Schreibdatentaktsignale (WCK) verwendet wird, wobei die Schreibdatensignale (WDQ) bei einer Schreiboperation der Speichervorrichtung in den DRAM-Speicherzellen (10) zu speichernde Information widerspiegelt und wobei jedes Schreibdatentaktsignal (WCK) der Mehrzahl der Schreibdatentaktsignale (WCK) ein Lesedatentaktsignal (RCK) aus der Mehrzahl der Lesedatentaktsignale (RCK) jeweils mittels einer Delay-Locked-Loop-Schaltung oder eines Verzögerungsregelkreises erzeugt, eine Mehrzahl von Phasendetektoren (20), um einen Phasenvergleich jedes Schreibdatentaktsignals (WCK) mit dem Taktsignal (CK) durchzuführen und ein Resultat des Phasenvergleichs (W-Align) an einer Anzahl der Mehrzahl von unidirektionalen Lesedatenanschlüssen (12) auszugeben ...