Patent ES-2883258-T3 (ES)
Title: Codificación de vídeo en paralelo
Inventor: ZHANG JIANHUA
IPC: H04N19/174
Filed: 2016-08-04
Granted: 2021-12-07
Abstract: Un dispositivo (150) electrónico para codificar datos de vídeo, que comprende: un divisor (201) de segmentos configurado para dividir datos de vídeo en una pluralidad de segmentos (420, 422, 424), en donde cada segmento (420, 422, 424) contiene una pluralidad de bloques de datos, cada bloque de datos contiene una pluralidad de puntos de datos, que se procesan en una pluralidad de flujos de datos; y uno o más circuitos (350) de codificación de vídeo que operan en un reloj operativo, en donde uno o más de los circuitos (350) de codificación de vídeo comprenden un transformador (202) de frecuencia, un cuantificador (204), un codificador (206) de segmento, y un controlador (205) de tasa, en donde el codificador (206) de segmentos está configurado para codificar los bloques de datos en la pluralidad de flujos de datos simultáneamente y combinar los flujos de datos codificados en un flujo de datos combinado, en donde el transformador (202) de frecuencia está configurado para transformar los puntos de datos de los bloques de datos en una pluralidad de coeficientes de frecuencia, en donde el cuantificador (204) está configurado para cuantificar la pluralidad de coeficientes de frecuencia del transformador (202) de frecuencia, en donde el codificador (206) de segmentos está configurado para codificar los coeficientes de frecuencia cuantificados simultáneamente en la pluralidad de flujos de datos, en donde el controlador (205) de tasa está configurado para controlar la cuantificación mediante el cuantificador (204) con base en al menos información del codificador (206) de segmentos, y en donde la información del codificador (206) de segmento incluye información de la codificación de un segmento actual o una pluralidad de segmentos que se han codificado, en donde la información de la codificación de un segmento incluye los ciclos de reloj del reloj operativo tomados para codificar el segmento, en donde controlar la cuantificación con base en la información del codificador (206) de segmento comprende utilizar la información de la codificación del segmento actual o la pluralidad de segmentos que se han codificado para controlar la cuantificación de los segmentos posteriores, en donde el dispositivo (150) electrónico comprende además una unidad de acceso a la memoria de flujo de bits, BSMAU (208), y una unidad de acceso a la memoria de encabezado, HMAU (209), en donde la BSMAU (208) y la HMAU (209) están acopladas a un almacenamiento (210) externo a través de una o más conexiones de bus, en donde la una o más conexiones de bus se implementan como líneas de bus paralelas que están configuradas para transmitir simultáneamente múltiples bits, en donde la BSMAU (208) está configurada para almacenar datos codificados de un segmento (420, 422, 424) en el flujo de datos combinados en una memoria intermedia (706) en una primera ubicación de memoria, y en donde la HMAU (209) está configurada para hacer que la información de segmento del segmento (420, 422, 424) de la codificación sea almacenada en una segunda ubicación de memoria diferente de la primera ubicación de memoria, en donde la información de segmento del segmento (420, 422, 424) de la codificación incluye una longitud de segmento después de la codificación, en donde la BSMAU (208) incluye un módulo (704) de formación de encabezado de segmento configurado para identificar la información de encabezado de segmento del segmento (420, 422, 424), en donde la información de encabezado de segmento del segmento (420, 422, 424) incluye al menos uno de: un tamaño de encabezado de segmento; un factor de escala; un tamaño de los datos de luma en el segmento (420, 422, 424); y un tamaño de datos 40 de croma en el segmento (420, 422, 424), en donde, después de que el módulo (704) de formación de encabezado de segmento identifique la información del encabezado de segmento del segmento (420, 422, 424), la BSMAU (208) se configura para determinar si la memoria intermedia (706) es suficiente para acomodar la información del encabezado del segmento y los datos codificados del segmento (420, 422, 424) en el flujo de datos combinados con base en la capacidad de almacenamiento de la memoria intermedia (706), en donde la BSMAU (208) está configurada para enviar la información del encabezado del segmento al almacenamiento (210) externo cuando la memoria intermedia (706) es insuficiente para acomodar tanto la información del encabezado del segmento como los datos codificados del segmento (420, 422, 424), en donde la BSMAU (208) está configurada para almacenar la información del encabezado del segmento en la 0 memoria intermedia (706) junto con los datos codificados del segmento (420, 422, 424) en el flujo de datos combinado cuando la memoria intermedia (706) es suficiente para acomodar tanto la información del encabezado del segmento como los datos codificados del segmento (420, 422, 424), en donde la BSMAU (150) está configurada para transmitir los datos almacenados en la memoria intermedia (706) al almacenamiento (210) externo a través de una o más conexiones de bus cuando se cumple una condición predeterminada, en donde la condición predeterminada es que los datos almacenados en la memoria intermedia (706) han alcanzado un primer umbral y/o la información del encabezado del segmento se almacena en la memoria intermedia (706), en donde, cuando la información del encabezado del segmento se almacena en la memoria intermedia (706) junto con los datos codificados del segmento (420, 422, 424), la BSMAU (150) está configurada para transmitir la información del encabezado del segmento junto con los datos codificados del segmento (420, 422, 424) y delante de los datos codificados del segmento (420, 422, 424) al almacenamiento (210) externo a través de una o más conexiones de bus, y en donde la HMAU (209) está configurada para transmitir los datos almacenados en la segunda ubicación de memoria al almacenamiento (210) externo cuando los datos almacenados en la segunda ubicación de memoria han alcanzado un segundo umbral.