Patent SU-1168964-A1 (SU)
Title: Функциональный преобразователь двух переменных
Inventor: TRAKHTENBERG ALEKSANDR S
IPC: G06F17/10
Filed: 1984-02-23
Granted: 1985-07-23
Abstract: ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ  ДВУХ ПЕРЕМЕННЫХ, содержащий  первый входной регистр, два блока  вычитани , первый делитель частоты, первый  управл емый делитель частоты, дешифратор,  первый блок пам ти, элемент И, элемент  ИЛИ, два реверсивных счетчика и генератор  импульсов, выход которого соединен с первым  входом элемента И, выход которого  соединен со счетным входом первого управл емого  делител  частоты и через первый  делитель частоты - со ечетным входом первого  реверсивного счетчика, информационный  вход, разр дный выход и выход старших  разр дов первого входного регистра соединены  соответственно с входом первого аргумента  преобразовател , входом вычитаемого  первого блока вычитани  и первым входом  дешифратора, выход первого блока вычитани  и первым входом дешифратора, выход  первого блока пам ти соединен с входом  вычитаемого второго блока вычитани , выход  обнулени  которого соединен с первым  входом элемента ИЛИ и входом разрешени   записи коэффициента первого управл емого  делител  частоты, вход коэффициента и выход  которого соединены соответственно с  кодовым выходом второго блока вычитани   и счетным входом второго реверсивного счетчика , выход которого соединен с входом  уменьшаемого второго блока вычитани ,  второй вход элемента И соединен с выходом  элемента ИЛИ, второй вход которого соединен  с выходом обнулени  первого блока вычитани , отличающийс  тем, что, с целью  повышени  точности путем возможности  получени  значений функции от двух аргументов  методом двойной линейной интерпол ции , в него введены блок суммировани ,  с третьего по шестой блоки вычитани ,  второй делитель частоты, второй и третий  управл емые делители частоты, второй и  третий блоки пам ти, три сумматора по модулю  два, с третьего по п тый реверсивные  счетчики, второй входной регистр, два цифроаналоговых  преобразовател , суммирующий  усилитель и умножающий цифроаналоговы-й  преобразователь, причем информационный  вход и выход второго входного регистра  соединены соответственно с входом второго  аргумента преобразовател  и входом уменьс  шаемого третьего блока вычитани , вход  S вычитаемого которого соединен с выходом  ел третьего реверсивного счетчика, счетный  вход которого соединен через второй делитель  частоты с выходом элемента И, выход  знака третьего блока вычитани  соединенс  первым входом первого сумматора по модулю  два и управл ющим входом третьего  реверсивного счетчика, выход младших разр дов  которого соединен с входом младших  разр дов первого цифроаналогового преобраО5   зовател , вход старших разр дов и выход  00 которого соединены соответствено с входом  со логического нул  устройства и аналоговым  входом умножающего цифроаналогового  Oi преобразовател , вход задани  пол рности,  4;: цифровой вход и выход которого соединены  соответственно с выходом знака и кодовым  выходом четвертого блока вычитани  и первым  входом суммирующего усилител , выход  и второй вход которого соединены соответственно  с выходом преобразовател  и выходом  второго цифроаналогового преобразовател ,  вход которого соединен с выходом блока  суммировани , первый вход которого соединен  с выходом второго реверсивного счетчика  и входом уменьшаемого четвертого блока  вычитани , вход вычитаемого которого соединен  с выходом четвертого реверсивного