Patent RU-202557-U1 (RU)
Title: Блок преобразования интервалов времени
IPC: G04F10/04
Filed: 2020-08-19
Granted: 2021-02-24
Abstract: Полезная модель относится к измерительной технике и может быть использована в многоканальных устройствах измерения интервалов времени.Техническим результатом полезной модели является повышение быстродействия без увеличения частоты генератора импульсов.Блок преобразования интервалов времени, содержащий генератор импульсов, 4 запоминающих устройства, шину «Считывание», шину «Пуск», входную и выходную инф. шины, отличающийся тем, что дополнительно содержит ПЛИС, в которой спроектированы умножитель частоты, 1-й, 2-й, 3-й регистры сдвига, двоичный счетчик, мультиплексор, 4 ключа, 4 регистра, 1-й, 2-й, 3-й триггеры, 1-й, 2-й элемент И, 4 D- и 4 S-триггера, 4 счетчика адреса записи, 4 шинных мультиплексора, 4 счетчика адреса считывания; при этом выходная инф. шина соединена с выходом мультиплексора, 4 входа мультиплексора соединены с выходами 4-х ключей, вход/выход 4-х ключей соединен с входом/выходом данных 4-х запоминающих устройств, 2 входа управления мультиплексора соединены с 2-я разрядами двоичного счетчика, тактовый вход двоичного счетчика соединен с шиной «Считывание» и с тактовым входом 1-го регистра сдвига, 4 выхода которого соединены с 1-ми входами управления 4-х ключей и с тактовыми входами 4-х счетчиков адреса считывания, входная инф. шина соединена с входом 4-х регистров, выход которых соединен с входом 4-х ключей, генератор импульсов соединен с входом умножителя частоты, выход которого соединен с тактовыми входами триггеров, регистров сдвига, регистров, D-триггеров, счетчиков адреса записи и S-триггеров; шина «Пуск» соединена с входом 1-го триггера, выход которого соединен с входом 2-го триггера и с 1-м входом 1-го элемента И, 2-й вход которого соединен с инверсным выходом 2-го триггера, выход 1-го элемента И соединен с входом загрузки 2-го регистра сдвига, 4 выхода которого соединены с входами разрешения записи 4-х регистров, 1-й выход 2-го регистра сдвига соединен с входом 3-го триггера, выход которого соединен с 1-м входом 2-го элемента И, выход которого соединен с D-входом 1-го D-триггера, выход которого соединен с D-входом 2-го D-триггера, выход которого соединен с D-входом 3-го D-триггера, инверсный выход 2-го D-триггера соединен со 2-м входом 2-го элемента И, выход 3-го D-триггера соединен с D-входом 4-го D-триггера, инверсные выходы 4-х D-триггеров соединены с входами записи 4-х запоминающих устройств, 4-й выход 2-го регистра сдвига соединен с входом сдвига 3-го регистра сдвига, 4 выхода которого соединены с входами разрешения такта 4-х счетчиков адреса записи и с входами разрешения записи 4-х S-триггеров, выходы переполнения 4-х счетчиков адреса записи соединены с S-входами 4-х S-триггеров, инверсные выходы которых соединены с входами разрешения счета 4-х счетчиков адреса записи, с входами разрешения записи 4-х D-триггеров, со 2-ми входами управления 4-х ключей и с входами управления 4-х шинных мультиплексоров, выходы 4-х счетчиков адреса записи соединены поразрядно с 1-ми входами 4-х шинных мультиплексоров, 2-е входы которых соединены поразрядно с выходами 4-х счетчиков адреса считывания, выходы 4-х шинных мультиплексоров соединены с входами адреса 4-х запоминающих устройств. 2 ил.