Patent SU-1619920-A1 (SU)
Title: Резервированное устройство
IPC: G06F11/18
Filed: 1988-02-01
Granted: 2006-04-27
Abstract: Резервированное устройство, содержащее три резервируемых канала, каждый из которых содержит процессор, блок памяти, регистр управления, триггер сброса ошибки, первый счетчик команд, формирователь синхронизирующих импульсов, а также первый, второй и третий блоки управляемой мажоритации, причем выход признака команды каждого из процессоров соединен соответственно с первым, вторым и третьим информационными входами каждого из трех первых блоков управляемой мажоритации, информационный выход каждого из процессоров соединен соответственно с первым, вторым и третьим информационными входами каждого из вторых блоков управляемой мажоритации, информационный выход каждого из блоков памяти соединен соответственно с первым, вторым и третьим информационными входами третьего блока управляемой мажоритации, выход сигнала ошибки каждого из процессоров подключен соответственно к четвертому, пятому и шестому информационным входам каждого из первых и вторых блоков управляемой мажоритации и к первому, второму и третьему входам разрядов каждого из регистров управления, выход сигнала ошибки каждого блока памяти соединен соответственно с четвертым, пятым и шестым информационными входами каждого третьего блока управляемой мажоритации и с входами четвертого, пятого и шестого разрядов каждого из регистров управления, выходы первого, второго и третьего разрядов регистра управления в каждом резервируемом канале соединены соответственно с первым, вторым и третьим управляющими входами первого и второго блоков управляемой мажоритации, выходы четвертого, пятого и шестого разрядов регистра управления в каждом резервируемом канале соединены соответственно с первым, вторым и третьим управляющими входами третьего блока управляемой мажоритации, в каждом резервируемом канале выход первого блока управляемой мажоритации соединен с входом признака команды процессора и входом триггера сброса ошибки, выход второго блока управляемой мажоритации - с информационным, адресным и управляющим входами блока памяти, выход третьего блока управляемой мажоритации - с информационным входом процессора, выход каждого триггера сброса ошибки соединен соответственно с входами обнуления первого, второго и третьего разрядов каждого из регистров управления, отличающееся тем, что, с целью повышения надежности устройства, в каждый резервируемый канал введены мультиплексор, блок формирования кода команды, второй счетчик команд, блок управления режимом и четвертый блок управляемой мажоритации, причем выход дешифрированных команд перехода каждого из процессоров соединен соответственно с первым, вторым и третьим информационными входами каждого из четвертых блоков управляемой мажоритации, выход сигнала ошибки каждого из процессоров соединен соответственно с четвертым, пятым и шестым информационными входами каждого из четвертых блоков управляемой мажоритации, выходы первого, второго и третьего разрядов регистра управления в каждом резервируемом канале соединены соответственно с первым, вторым и третьим управляющими входами четвертого блока управляемой мажоритации, выход которого подключен к управляющему входу мультиплексора и первому информационному входу блока управления режимом, тактовый, второй и третий информационные входы которого подключены соответственно к выходу первого блока управляемой мажоритации, выходу первого разряда регистра управления и выходу сигнала ошибки процессора, первый и второй выходы блока управления режимом соединены соответственно с входами разрешения записи первого и второго счетчиков команд, а третий и четвертый выходы блока управления режимом соединены соответственно со счетными входами первого и второго счетчиков команд, выход второго счетчика команд подключен к первому информационному входу мультиплексора, второй информационный вход которого соединен с выходом третьего блока управляемой мажоритации, выходы мультиплексора и блока формирования кода команды соединены с информационными входами соответственно первого и второго счетчиков команд, выход первого счетчика команд подключен к адресному входу процессора и входу блока формирования кода команды, выходы формирователя синхронизирующих импульсов соединены с синхровходами блока управления режимом.