Patent DE-102014111931-B4 (DE)
Title: Niederinduktive Schaltungsanordnung mit Laststromsammelleiterbahn
Inventor: BAYERER REINHOLD
IPC: H01L25/07
Filed: 2014-08-20
Granted: 2021-07-08
Abstract: Schaltungsanordnung, die aufweist:eine Anzahl von wenigstens drei Halbleiterchips (1), die in einer Reihe (31) hintereinander angeordnet sind, die sich in einer ersten lateralen Richtung (r1) erstreckt, wobei jeder Halbleiterchip (1) einen Flächenschwerpunkt (SP1, SP2, SP3, SP4) aufweist und die Flächenschwerpunkte (SP1, SP2, SP3, SP4) im Wesentlichen entlang einer Gerade (g) ausgerichtet sind, wobei- ein jeder der Halbleiterchips (1) einen Halbleiterkörper (10) aufweist, sowie einen ersten Lastanschluss (11) und einen zweiten Lastanschluss (12);- die ersten Lastanschlüsse (11) sämtlicher Halbleiterchips (1) elektrisch leitend miteinander verbunden sind; und- die zweiten Lastanschlüsse (12) sämtlicher Halbleiterchips (1) elektrisch leitend miteinander verbunden sind;eine erste Laststrom-Sammelleiterbahn (71), welche eine längliche Gestalt mit einer Längsrichtung aufweist, die sich entlang der Reihe (31) der Halbleiterchips (1) in der ersten lateralen Richtung (r1) erstreckt;für jeden der Halbleiterchips (1) wenigstens einen elektrischen Verbindungsleiter (4) mit einer ersten Verbindungsstelle (41), an der der betreffende Verbindungsleiter (4) mit dem ersten Lastanschluss (11) elektrisch leitend verbunden ist, sowie mit einer zweiten Verbindungsstelle (42), an der der betreffende Verbindungsleiter (4) mit der ersten Laststrom-Sammelleiterbahn (71) elektrisch leitend verbunden ist; undeinen externen Anschluss (101) der Schaltungsanordnung, der elektrisch leitend mit der ersten Laststrom-Sammelleiterbahn (71) verbunden ist; wobei gilt, dass für jeden ersten und zweiten der Halbleiterchips (1), deren zweite Verbindungsstellen (42) entlang der ersten Laststrom-Sammelleiterbahn (71) unmittelbar benachbarte sämtlicher zweiter Verbindungsstellen (42) bilden und so zueinander angeordnet sind, dass sich die zweite Verbindungsstelle (421, 422, 423) des ersten der Halbleiterchips (11, 12, 13) entlang der ersten Laststrom-Sammelleiterbahn (71) zwischen der zweiten Verbindungsstelle (422, 423, 424) des zweiten der Halbleiterchips (12, 13, 14) und dem externen Anschluss (101) befindet, die Gesamt-Induktivität (L2, L3, L4) sämtlicher Verbindungsleiter (4), mit denen der erste Lastanschluss (11) des zweiten der Halbleiterchips (12, 13, 14) an die erste Laststrom-Sammelleiterbahn (71) angeschlossen ist, wenigstens das Zweifache der Induktivität beträgt, die der zwischen der zweiten Verbindungsstelle (421, 422, 423) des ersten der Halbleiterchips (11, 12, 13) und der zweiten Verbindungsstelle (422, 423, 424) des zweiten der Halbleiterchips (12, 13, 14) ausgebildete Abschnitt (71-2, 71-3, 71-4) der ersten Laststrom-Sammelleiterbahn (71) aufweist,wobei für einen jeden der Halbleiterchips (11, 12, 13, 14) die Gesamt-Induktivität (L1, L2, L3, L4) sämtlicher Verbindungsleiter (4), mit denen der erste Lastanschluss (11) dieses Halbleiterchips (11, 12, 13, 14) an die erste Laststrom-Sammelleiterbahn (71) angeschlossen ist, mit zunehmendem Abstand der zugehörigen zweiten Verbindungsstellen (421, 422, 423, 424) von dem externen Anschluss (101) streng monoton abnimmt,wobei ein jeder der Halbleiterchips (1) einen Steueranschluss (13) aufweist, über den eine zwischen dem ersten Lastanschluss (11) und dem zweiten Lastanschluss (12) des betreffenden Halbleiterchips (1) ausgebildete Laststrecke gesteuert werden kann,wobei sämtliche dieser Steueranschlüsse (13) elektrisch leitend miteinander verbunden sind,wobei die Schaltungsanordnung weiter eine Steuersignalleiterbahn (73) umfasst, die elektrisch leitend mit den Steueranschlüssen (13) verbunden ist,wobei die Steueranschlüsse (13) der Halbleiterchips (1) jeweils über einen Verbindungsleiter (5) mit der Steuersignalleiterbahn (73) verbunden sind,wobei die Verbindungsleiter (5) zweier unmittelbar benachbarten Halbleiterchips (11, 12, 13, 14) einen gemeinsamen Anschlusspunkt auf der Steuersignalleiterbahn (73) aufweisen, der sich zwischen den benachbarten Halbleiterchips (11, 12, 13, 14) befindet.