Patent ES-2504217-T3 (ES)
Title: Dispositivo de extracción de reloj con retroalimentación digital de fase sin ajuste externo
Inventor: PIGNOL MICHEL
IPC: H03L7/24
Filed: 2008-04-04
Granted: 2014-10-08
Abstract: Dispositivo de extracción de reloj a partir de una señal en serie en banda de base, denominada señal recibida, representativa de unos datos digitales y codificada con una señal de reloj que presenta una frecuencia de reloj bits fsr, que comprende: - un circuito (19) que recibe una señal procedente de la señal recibida y acompasado a la frecuencia de reloj bits fsr, y que emite, en al menos una salida de reloj (29), una señal de reloj, denominada señal de reloj de recepción, al menos sustancialmente sincronizada y en fase con la frecuencia de reloj bits fsr de la señal recibida; - un bucle de retroalimentación de fase (25) que comprende: - una primera entrada (27) conectada a una salida de reloj (29) del circuito (19) que emite una señal de reloj de recepción; - una segunda entrada (28) alimentada con una señal procedente de la señal recibida; - un detector (26) digital de fase que comprende un detector de adelanto-retardo conectado a la primera y a la segunda entradas (27, 28) y adaptado para emitir, en al menos una salida (33a, 33b), al menos una señal digital, denominada señal de estados de fase, representativa de un desplazamiento de fase entre la señal de reloj de recepción y la señal recibida, y del sentido de este desplazamiento; - una salida (36a) que emite una señal, denominada señal de control, conectada a una entrada, denominada entrada de control, del circuito (19) que emite una señal de reloj de recepción, adaptada para que el valor de la frecuencia de la señal de reloj de recepción dependa del valor de la señal de control recibida en esta entrada de control; - un circuito, denominado circuito contador (30, 35, 55, 91, 92, 116, 117), que presenta una entrada conectada a dicha salida (33a, 33b) del detector (26) digital de fase, estando dicho circuito contador adaptado para realizar al menos un filtrado por conteo/desconteo digital en las variaciones de los valores relativos de la señal digital emitidos a lo largo del tiempo por el detector (26) de fase, y para emitir una señal de control en forma digital cuyo valor depende del resultado de este (estos) filtrado(s), estando este valor de la señal de control adaptado para imponer un valor de la frecuencia de la señal de reloj de recepción igual a un valor así filtrado de la frecuencia de reloj bits fsr de la señal de reloj de recepción, caracterizado por que: - el circuito (19) que emite una señal de reloj de recepción es un oscilador (19) bloqueado en inyección con control digital, que comprende una entrada digital de control, adaptada para poder recibir la señal de control emitida por el bucle de retroalimentación de fase (25) en forma digital, y para que el valor de la frecuencia propia fos del oscilador (19) dependa del valor de la señal de control recibida en esta entrada de control; - el bucle de retroalimentación de fase (25) comprende un circuito (30) que presenta al menos una entrada (32a, 32b) conectada respectivamente a la(s) salida(s) del detector (26) de adelanto-retardo, y que emite en al menos una salida (31a, 31b), una señal digital, denominada señal de estados de fase filtrada: - que tiene un primer valor relativo tras la recepción de un número predeterminado N superior a 1 de valores idénticos sucesivos en la entrada, que corresponde a N bits de datos sucesivos de la señal recibida para los cuales el detector (26) de adelanto-retardo ha detectado un desplazamiento de fase en el mismo sentido; - que tiene un segundo valor relativo tras la recepción de N valores idénticos sucesivos en la entrada, que corresponde a N bits de datos sucesivos de la señal recibida para los cuales el detector (26) de adelantoretardo ha detectado un desplazamiento de fase en el otro sentido; - que tiene un tercer valor relativo en los demás casos, de tal modo que el valor relativo de la señal de estados de fase filtrada es representativo de la presencia de un desplazamiento de fase en el mismo sentido, y del sentido de este desplazamiento de fase, para N bits de datos sucesivos de la señal recibida, entre los flancos de la señal de reloj de recepción y los bits de datos correspondientes de la señal recibida.