Patent RU-2075247-C1 (RU)
Title: Устройство для обработки нечеткой информации
IPC: G06F19/00
Filed: 1994-05-27
Granted: 1997-03-10
Abstract: 1. Устройство для обработки нечеткой информации, содержащее блок параллельного определения наименьшего или наибольшего числа, блок формирования промежуточных результатов, блок последовательного сравнения с порогом, коммутатор данных текущей ситуации, блок определения адреса эталонной ситуации, блок микропрограммного управления, операционный блок, группа информационных выходов которого соединена с первой группой информационных входов блока параллельного определения наименьшего или наибольшего числа, первая группа информационных выходов которого соединена с первой группой информационных входов блока последовательного сравнения с порогом и группой информационных входов блока формирования промежуточных результатов, группа информационных выходов которого соединена с второй группой информационных входов коммутатора данных текущей ситуации, причем первый, второй и третий управляющие входы устройства соединены соответственно с первым, вторым и третьим управляющими входами блока микропрограммного управления, первый управляющий выход устройства соединен с первым управляющим выходом блока микропрограммного управления, второй управляющий выход которого соединен с вторым управляющим входом блока формирования промежуточных результатов, третий управляющий выход - с третьим управляющим входом блока формирования промежуточных результатов, пятый и шестой управляющие выходы - с третьим и четвертым управляющими входами блока последовательного сравнения с порогом соответственно, одиннадцатый и двенадцатый управляющие выходы - с пятым и шестым управляющими входами операционного блока соответственно, четырнадцатый управляющий выход - с управляющим входом коммутатора данных текущей ситуации и семнадцатый и восемнадцатый управляющие выходы - с вторым и третьим управляющими входами блока определения адреса эталонной ситуации соответственно, отличающееся тем, что в него введены коммутатор выходных данных, коммутатор адреса, оперативный запоминающий блок данных и регистр команд, причем группа информационных входов-выходов устройства соединена с первой группой информационных входов операционного блока, информационными выходами блока последовательного сравнения с порогом, первой группой информационных входов коммутатора данных текущей ситуации, информационными выходами коммутатора выходных данных, информационными входами регистра команд и блока определения адреса эталонной ситуации, а также с информационными входами-выходами оперативного запоминающего блока данных, а группа информационных входов устройства - с второй группой информационных входов блока параллельного определения наименьшего или наибольшего числа, группа информационных выходов устройства соединена с второй группой информационных выходов блока параллельного определения наименьшего или наибольшего числа, группа адресных входов устройства соединена с первой группой информационных входов коммутатора адреса, четвертый управляющий вход устройства соединен с четвертым управляющим входом блока микропрограммного управления и первым управляющим входом коммутатора адреса, пятый управляющий вход устройства - с пятым управляющим входом блока микропрограммного управления, а шестой управляющий вход устройства - с первым управляющим входом блока формирования промежуточных результатов, второй и третий управляющие выходы устройства соединены соответственно с первым и вторым управляющими выходами блока формирования промежуточных результатов, четвертый управляющий выход устройства - с первым выходом регистра команд, который соединен также с первым управляющим входом блока параллельного определения наименьшего или наибольшео числа, группа информационных выходов операционного блока соединена с первой группой инфоомационных входов коммутатора выходных данных, группа информационных выходов блока формирования промежуточных результатов - с второй группой информационных входов коммутатора выходных данных, группа информационных выходов коммутатора данных текущей ситуации соединена с второй группой информационных входов операционного блока, второй, третий, четвертый и пятый выходы регистра команд соединены соответственно с первым, вторым, третьим и четвертым управляющими входами операционного блока, а шестой, седьмой, восьмой и девятый выходы регистра команд - с второй группой инфоромационых входов блока последовательного сравнения с порогом, десятый выход регистра команд соединен с первым управляющим входом блока последовательного сравнения с порогом, а одиннадцатый выход регистра команд - с первым управляющим входом блока определения адреса эталонной ситуации, группа адресных выходов которого соединена с второй группой информационных входов коммутатора адреса, управляющий выход блока определения адреса эталонной ситуации соединен с вторым управляющим входом коммутатора адреса, информационные выходы которого соединены с группой адресных входов оперативного запоминающегося блока данных, четветый, седьмой, восьмой и девятый управляющие выходы блока микропрограммного управления соединены соответственно с вторым, пятым, шестым и седьмым управляющими входами блока последовательного сравнения с порогом, десятый управляющий выход блока микропрограммного управления - с вторым управляющим входом блока параллельного определения наименьшего или наибольшего числа, тринадцатый управляющий выход блока микропрограммного управления - с седьмым управляющим входом операционного блока, пятнадцатый и шестнадцатый управляющие выходы блока микропрограммного управления - с первым и вторым управляющими входами соответственно коммутатора выходных данных, девятнадцатый управляющий выход блока микропрограммного управления - с управляющим входом регистра команд, управляющие выходы с двадцатого по тридцатый блоков микропрограммного управления соединены с третьей группой информационных входов коммутатора адреса, тридцать первый управляющий выход блока микропрограммного управления соединен с третьим управляющим входом коммутатора адреса, а тридцать второй управляющий выход блока микропрограммного управления - с входом выборки оперативного запоминающего блока данных, тридцать третий управляющий выход блока микропрограммного управления - с входом управления записью/чтением оперативного запоминающего блока данных. 
      2. Устройство по п. 1, отличающееся тем, что операционный блок состоит из четырех однородных ячеек, объединенных по входам управления и имеющих параллельные входы и выходы. 
      3. Устройство по п. 1, отличающееся тем, что блок последовательного сравнения с порогом состоит из схемы сравнения, двух коммутаторов, трех регистров, двоичного счетчика, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемента И и буферных элементов, причем первая группа информационных входов блока соединена с первой группой информационных входов схемы сравнения и младшими четырьмя разрядами первой группы информационных входов первого коммутатора, к старшему пятому разряду первой группы информационных входов первого коммутатора подключен вход логического ноля блока, вторая группа информационных входов блока соединена с младшими четырьмя разрядами первой группы информационных входов второго коммутатора, к пятому старшему разряду первой группы информационных входов второго коммутатора подключен вход логической единицы блока, первый управляющий вход блока соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй управляющий вход блока соединен со счетным входом двоичного счетчика, третий управляющий вход блока соединен с входом сброса двоичного счетчика, четвертый управляющий вход блока соединен с управляющим входом второго коммутатора, пятый управляющий вход блока соединен с входом разрешения записи первого регистра, шестой управляющий вход блока соединен с входом разрешения записи второго регистра и первым входом элемента И, седьмой управляющий вход блока соединен с входами управления буферных элементов, выход схемы сравнения соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с управляющим входом первого коммутатора и инверсным вторым входом элемента И, информационные выходы второго коммутатора соединены с информационными входами первого регистра, выходы которого соединены с второй группой информационных входов первого коммутатора, младшие четыре разряда информационных выходов первого регистра соединены с второй группой информационных входов схемы сравнения, информационные выходы первого коммутатора соединены с информационными входами второго регистра, выходы которого соединены с второй группой информационных входов второго коммутатора и через буферные элементы подключены к младшим пяти разрядам группы информационных выходов блока, выход элемента И соединен с входом разрешения записи третьего регистра, выходы двоичного счетчика соединены с информационными входами третьего регистра, выходы третьего регистра через буферные элементы подключены к старшим одиннадцати разрядам группы информационных выходов блока. 
      4. Устройство по п. 1, отличающееся тем, что блок определения адреса эталонной ситуации состоит из двух шестиразрядных регистров, сумматора, шести элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элемента ИЛИ, элемента НЕ, схемы сравнения, причем группа информационных входов блока соединена с информационными входами первого и второго регистров, первый управляющий вход блока соединен с третьим разрядом второй группы информационных входов схемы сравнения, второй и третий управляющие входы блока соединены с входами разрешения записи первого и второго регистров соответственно, выходы первого регистра соединены с первой группой информационных входов сумматора, к старшему седьмому разряду первой группы информационных входов сумматора подключен вход логического ноля блока, инверсные выходы второго регистра соединены с второй группой информационных входов сумматора, к старшему седьмому разряду второй группы информационных входов и входу переноса сумматора подключен вход логической единицы блока, выходы шести младших разрядов сумматора соединены с первыми входами с первого по шестой элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, выход старшего седьмого разряда сумматора соединен с вторыми входами с первого по шестой элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и входом элемента НЕ, выходы первого, второго, третьего и седьмого разрядов сумматора подключены к группе адресных выходов блока, выходы с первого по третий элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с тремя младшими разрядами первой группы информационных входов схемы сравения соответственно, выходы остальных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с входами элемента ИЛИ, выход которого соединен с четвертым старшим разрядом первой группы инфомационных входов схемы сравнения, выход элемента НЕ соединен с младшим первым разрядом второй группы информационных входов схемы сравнения, к второму разряду второй группы информационных входов схемы сравнения подключен вход логической единицы блока, к четвертому разряду второй группы информационных входов схемы сравнения подключен вход логического ноля блока, выход схемы сравнения подключен к упраляющему выходу блока. 
      5. Устройство по п. 1, отличающееся тем, что блок параллельного определения наименьшего или наибольшего числа состоит из четырех однородных ячеек и буферного регистра, причем первая группа информационных входов блока соединена с первыми и вторыми группами информационных входов двух ячеек первого уровня, первый управляющий вход блока соединен с управляющими входами всех ячеек, выходы двух ячеек первого уровня соединены с информационными входами первой и второй групп ячейки второго уровня соответственно, выходы ячейки второго уровня соединены с информационными входами буферного регистра, второй управляющий вход блока соединен с входом разрешения записи буферного регистра, выходы буферного регистра соединены с второй группой информационных входов четвертой ячейки и второй группой информационных выходов блока, вторая группа информационных входов блока соединена с первой группой информационных входов четвертой ячейки, выходы которой подключены к первой группе информационных выходов блока. 
      6. Устройство по п. 1, отличающееся тем, что блок формирования промежуточных результатов состоит из четырех параллельных регистров и одного последовательного регистра, причем группа информационных входов блока соединена с информационными входами с первого по четвертый параллельных регистров, выходы которых подключены к информационным выходам блока, первый управляющий вход блока соединен с информационным входом последовательного регистра, второй управляющий вход блока соединен с входом разрешения записи и сдвига последовательного регистра, третий управляющий вход блока соединен с входом установки в "0" последовательного регистра, выход первого (младшего) разряда которого соединен с входом разрешения записи первого параллельного регистра, выход второго разряда последовательного регистра соединен с входом разрешения записи второго параллельного регистра и первым управляющим выходом блока, выход третьего разряда последовательного регистра соединен с входом разрешения записи третьего параллельного регистра, выход четвертого (старшего) разряда последовательного регистра соединен с входом разрешения записи четвертого параллельного регистра и вторым управляющим выходом блока.