Patent ES-2565440-T3 (ES)
Title: Circuito y diseños para lógica XOR y XNOR
Inventor: BECKER SCOTT T
IPC: H03K19/21
Filed: 2010-04-19
Granted: 2016-04-04
Abstract: Un circuito lógico exclusivo OR, que comprende: un primer inversor (310) de entrada que tiene una entrada conectada a un primer nodo (301) de entrada; un segundo inversor (311) de entrada que tiene una entrada conectada a un segundo nodo (302) de entrada; un inversor (317) de salida que tiene una salida conectada a un nodo (307) de salida; una puerta (350) de transmisión conectada para ser controlada por el estado lógico presente en el primer nodo de entrada, la puerta de transmisión se conecta para pasar a través de una versión del estado lógico presente en el segundo nodo de entrada al nodo de salida cuando se controla para transmitir por el estado lógico presente en el primer nodo de entrada, la puerta de transmisión definida por un segundo transistor (313) NMOS y un primer transistor (314) PMOS, el segundo transistor NMOS tiene una primera terminal de difusión conectada a la salida del segundo inversor de entrada, el segundo transistor NMOS tiene una segunda terminal de difusión conectada a la entrada del inversor de salida, el segundo transistor NMOS que tiene un electrodo de puerta conectado a una salida del primer inversor de entrada, el primer transistor PMOS tiene una primera terminal de difusión conectada a la salida del segundo inversor de entrada, el primer transistor PMOS tiene una segunda terminal de difusión conectada a la entrada del inversor de salida, el primer transistor PMOS que tiene un electrodo de puerta conectado a el primer nodo de entrada; y el estado lógico (370) alto conectado para ser controlado por el estado lógico presente en el primer nodo de entrada y el estado lógico presente en el segundo nodo de entrada, el estado lógico alto conectado para activar un estado presente en el nodo de salida bajo cuando el estado lógico presente en el primer nodo de entrada y el estado lógico presente en el segundo nodo de entrada son altos, el estado lógico alto definido por un segundo transistor (315) PMOS y un tercer transistor (316) PMOS, el segundo transistor PMOS tiene una primera terminal de difusión conectada a un suministro de potencia, el segundo transistor PMOS tiene una segunda terminal de difusión conectada a una primera terminal de difusión del tercer transistor PMOS, el tercer transistor PMOS tiene una segunda terminal de difusión conectada al inversor de entrada y caracterizado por una puerta (360) de paso conectada para ser controlada por un estado lógico presente en el segundo nodo de entrada, la puerta de paso se conecta para pasar a través de una versión de un estado lógico presente en el primer nodo de entrada al nodo de salida cuando se controla para transmitir por el estado lógico presente en el segundo nodo de entrada, la puerta de paso definida por un primer transistor (312) NMOS que tiene una primera terminal de difusión conectada a una salida del primer inversor de entrada, el primer transistor NMOS tiene una segunda terminal de difusión conectada a una entrada del inversor de salida, el primer transistor NMOS que tiene un electrodo de puerta conectado a una salida del segundo inversor de entrada; y por ya sea el segundo transistor PMOS que tiene un electrodo de puerta conectado a la salida del segundo inversor de entrada con el tercer transistor PMOS que tiene un electrodo de puerta conectado a la salida del primer inversor de entrada o el segundo transistor PMOS que tiene un electrodo de puerta conectado a la salida del primer inversor de entrada con el tercer transistor PMOS que tiene un electrodo de puerta conectado a la salida del segundo inversor de entrada.