         \   .pci_int_reg    = ISR_MSI_INT_TRIGGER(0) },       \          \  {        \   .int_vec_bit    = PCIX_INT_VECTOR_BIT_F0,         \   .tgt_status_reg = ISR_INT_TARGET_STATUS_F0,       \   .tgt_mask_reg   = ISR_INT_TARGET_MASK_F0,         \   .pci_int_reg    = ISR_MSI_INT_TRIGGER(0) },       \          \  {        \   .int_vec_bit    = PCIX_INT_VECTOR_BIT_F0,         \   .tgt_status_reg = ISR_INT_TARGET_STATUS_F0,       \   .tgt_mask_reg   = ISR_INT_TARGET_MASK_F0,         \   .pci_int_reg    = ISR_MSI_INT_TRIGGER(0) },       \          \  {        \   .int_vec_bit    = PCIX_INT_VECTOR_BIT_F0,         \   .tgt_status_reg = ISR_INT_TARGET_STATUS_F0,       \   .tgt_mask_reg   = ISR_INT_TARGET_MASK_F0,         \   .pci_int_reg    = ISR_MSI_INT_TRIGGER(0) },       \          \  {        \   .int_vec_bit    = PCIX_INT_VECTOR_BIT_F0,         \   .tgt_status_reg = ISR_INT_TARGET_STATUS_F0,       \   .tgt_mask_reg   = ISR_INT_TARGET_MASK_F0,         \   .pci_int_reg    = ISR_MSI_INT_TRIGGER(0) },       \          \  {        \   .int_vec_bit    = PCIX_INT_VECTOR_BIT_F0,         \   .tgt_status_reg = ISR_INT_TARGET_STATUS_F0,       \   .tgt_mask_reg   = ISR_INT_TARGET_MASK_F0,         \   .pci_int_reg    = ISR_MSI_INT_TRIGGER(0) },       \          \  {        \   .int_vec_bit    = PCIX_INT_VECTOR_BIT_F0,         \   .tgt_status_reg = ISR_INT_TARGET_STATUS_F0,       \   .tgt_mask_reg   = ISR_INT_TARGET_MASK_F0,         \   .pci_int_reg    = ISR_MSI_INT_TRIGGER(0) },       \          \  {        \   .int_vec_bit    = PCIX_INT_VECTOR_BIT_F0,         \   .tgt_status_reg = ISR_INT_TARGET_STATUS_F0,       \   .tgt_mask_reg   = ISR_INT_TARGET_MASK_F0,         \   .pci_int_reg    = ISR_MSI_INT_TRIGGER(0) },       \ 