ディプリーション負荷NMOSロジック
PMOS(p型MOSFET)に関連する欠点が2つある。PMOSトランジスタの電荷キャリアである正孔は、NMOSトランジスタの電荷キャリアである電子よりも移動度が低い(正孔の移動速度は電子よりも約2.5倍ほど遅い)。さらにPMOS回路は、Diode-transistor logic(DTL)やTransistor-transistor logic(TTL)(7400シリーズ)のような低電圧かつ正電圧の論理回路と容易に相互接続できない(入出力信号が負電圧のため)。 しかしながら、PMOSトランジスタは比較的容易に作ることができ、それゆえに最初に開発された。エッチングとその他の要因によるゲート酸化膜のイオン汚染は、電子に基づいたNMOSトランジスタのスイッチングオフを非常に容易に妨げることになる。一方で正孔に基づいたPMOSトランジスタは、それほど影響を受けない。 それゆえにNMOSトランジスタの製造は、実際に動作するデバイスを製造するためにバイポーラトランジスタの工程よりも多くの回数の洗浄を必要とする。
NMOS集積回路(IC)の技術における初期の業績は、1969年の国際固体回路会議(英語版)(ISSCC)におけるIBMの短い論文で発表されている。 それからヒューレット・パッカード(HP)は、電卓の速度と容易な操作性を保証するためにNMOS IC技術の開発を始めた。 HPのトム・ハスウェルは、より純度の高い物質(特に接続に使うアルミニウム)を使用し、ゲートスレッシュホールド電圧を十分に大きくするためにバイアス電圧を追加することによってついに多くの問題を解決した。
ディプリーション負荷NMOSロジックは、従来のNMOSであるエンハンスメントモード負荷型よりも速度が速く、消費電力も少なくなっている。その理由について説明する。
ディプリーション負荷NMOSロジック(ディプリーションふかNMOSロジック、Depletion-load NMOS logic)は、集積回路におけるロジック・ファミリの一形式である。それは初期のNMOSロジックファミリーが2つ以上の異なる電源電圧を必要としたのと違って単一電源電圧だけを使用する。 この集積回路を製造するために追加の製造工程を必要としたが、スイッチング速度が向上したことと外部電源の種類を減らしたことによって、このロジックファミリは多くのマイクロプロセッサとその他の論理回路に対して好ましい選択肢となった。インテルはこの技術をHMOSと称していた。
負荷トランジスタとしてディプリーションモードn型MOSFETを使うことによって、単一電源動作が可能となり、エンハンスメントモードMOSFETを負荷トランジスタとして使った以前のNMOSよりも高速になった。 ディプリーションモードMOSFETは、より単純なエンハンスメントモードMOSFETよりも電流源に近い動作をすることが性能向上の理由の一部である。