Rocket Lakeマイクロプロセッサ
マイクロアーキテクチャを変更しIPCを改善させたことにより、シングルスレッド性能も向上した。
XeonはW580、Q570チップセットのみの対応
B460、H410チップセットではRocket Lake-Sをサポートしない。
全てのIntel 500 シリーズのチップセットとRocket Lake-Sの組み合わせにおいて、メモリのオーバークロックに対応。
ソケットはLGA1200のまま据え置き。
AVX 512に対応。
Intel Deeplearning Boost(英語版)に対応。
Resizable BARに対応。
CPU直結PCIeレーンはPCIe 4.0 20レーン
Skylakeマイクロアーキテクチャと比べ動作クロックあたりの命令実行数(IPC)が約19%向上
Out-of-Order実行のために必要なバッファ類を増やし、より同時に多数の命令をIn-Flight状態におけるようにした
命令デコード幅を4 x86命令→5 x86命令に、命令発行(microOp)を8命令/サイクルから10命令/サイクルに拡張
AVX512命令をサポート
AES-NI命令のピークスループットを2倍に拡大
Rep Move Strings命令の高速化
L1データキャッシュを32KB→48KBに拡大
ロードの際の実効レイテンシーを削減
Data L1へのストアの発行を1回/サイクルから2回/サイクルに強化
データプリフェッチの機能を強化
L2 TLBを拡大
μOpキャッシュの容量を拡大
分岐予測機構を強化
シングルスレッドモードにおけるLarge Page ITLBのサイズを倍増
L2を大容量化(256KB→512KB)