集積回路設計
以下に物理設計の主な工程を列挙する。これら工程は必ずしも上から下に一本道になっているわけではなく、様々な要求や目標を満たすまで繰り返される部分も多々ある。
配置計画: 大まかなダイ上の配置を決め、入出力ピンの配置を決定する。
論理合成: RTLから論理ゲートレベルの回路を生成する。
配置: 論理ゲートがダイ上で重ならないように配置する。
論理/配置の改善: 性能および電力消費が最適となるよう修正する。
クロック供給の設計: 回路全体に遅延なくクロック信号が届くよう設計する。
配線: 素子間の配線を追加する。
配線後の最適化: 性能、ノイズ、歩留まりといった観点で問題があれば修正する。
DFM: 製造工程で問題が発生しにくいように(必要ならば)設計を修正する。また、製造側の設定したデザインルールを守るよう修正を加える。
最終チェック: 間違いがあると後戻りにコストがかかるため、この段階で詳細なチェックを行う。形式等価判定やデザインルールチェックといった手法が採用されている。
テープアウトとマスク生成: 設計データからフォトマスクが生成される。