メモリ管理ユニット
ARMアーキテクチャ のプロセッサは、ARM の 仮想メモリシステムアーキテクチャに基づいて MMU が実装されている。現在のアーキテクチャは 4 KiB と 16 KiB のページと、1 MiB のセクション、16 MiB の スーパーセクションを規定している。古いシステムでは 1 KiB のタイニーページもあった。4 KiB と 64 KiB の場合は2段階、1 MiB もしくは 16MiB のセクションの時は1段階のページテーブルを使用する。
TLB の更新はページウォークの際に自動的に更新される。
PTE は読み書き権限、キャッシュ対象かどうか、NXビット、non-secure ビットなどの情報を持つ 。
最近のシステムでは、メモリを 4 KiB から 64 KiB のページに分割することが多く、また最大で 2 MiB から 1 GiB の巨大ページも利用可能である。ページのアドレス変換情報はTLBにキャッシュされる。古い設計の RISC では、TLB に変換情報がないときに OS に対して例外が発生するようになっているものもあった。多くのシステムでは、ハードウェアベースのページツリー探索機能がある。MMU を無効化可能であることが多く、ページフォールト時に MMU を無効化することもある。