ASIC
開発期間を短縮するために、ゲートアレイの下地に加えSRAMやクロック用PLL、入出力インターフェースなどの汎用機能ブロックを予め組み込み、最小限の個別設計で対応できるようにしたもの。クロック分配回路などは製造者側で専用配線層を用いて配線するなど、ユーザの設計負担を減らす工夫が見られる。各ベンダで提供する機能はかなり異なる。
デジタル回路設計では、論理回路図を描いて設計していたが、Verilog 又は、VHDLと呼ばれるハードウェア記述言語の登場によって、入出力条件を中心にソフトウェア・プログラミングのように文字的な記述を行なう事で、最終的に内部回路図まで設計することが主流となった。 これらの言語は、回路情報を論理の連なりとして扱い、LSI開発効率を向上するために開発された言語である。 旧来のASIC開発では、AND、OR、NOT、FF等の論理回路記号を回路図ベースで組み合わせて設計していた。(スケマティック/ゲートレベル) しかし、現在の Verilog HDL によるRTL記述では、組み合わせ回路の論理と順序回路のタイミング条件を記述するだけでよく、ゲートレベルに比べ抽象度の高い記述が可能になって設計の開発効率が向上した。