R5000
2命令を同時に実行できるスーパースケーラ設計だが、アウト・オブ・オーダー実行はできない。整数演算命令1個と浮動小数点演算命令1個を同時に発行できる。整数演算命令用の単純な命令パイプラインが1つと浮動小数点演算用パイプラインが1つしかなく、トランジスタ数を削減してチップサイズとコストを低減していた。動的な分岐予測機能もコスト低減のため実装していない。代わりにコンパイラが静的に分岐が起きそうかどうかを判断し、 MIPS II ISA で導入された branch likely 命令を適宜使用するものとした。
QEDの設計は大きな一次キャッシュと単純なCPU設計を特徴とし、R5000にも大きな一次キャッシュを搭載している。R5000の一次キャッシュは命令用とデータ用それぞれに32KBである。2ウェイセットアソシアティブ方式で、ラインサイズは32バイト、仮想インデックス・物理タグ方式である。命令は一次キャッシュにロードされる際に一部デコードされ、命令毎に4ビットのデコード情報がキャッシュに付随して格納される。この4ビットは命令が前後の命令と同時に発行可能か、どの演算ユニットを使用するかを表している。スーパースケーラの命令発行機構がこの情報を使用する。
整数演算ユニットは大部分の命令を1サイクルのレイテンシとスループットで実行できるが、乗算と除算だけは例外である。32ビットの乗算はレイテンシが5サイクルでスループットが4サイクルとなっている。
ハイエンドの組み込み用途をターゲットとし、150MHz版と200MHz版がある。最大2MBの二次キャッシュをサポートできるキャッシュ制御部がチップに内蔵されている。SysADバスも64ビット幅で100MHzで駆動可能である。304ピンのSuper-BGAでパッケージされ、RM7000とピン互換性があり、RM7000からの移行を意図している。
1998年7月20日、RM52x1ファミリーが発表された。RM5231、RM5261、RM5271 がある。これらはRM52x0ファミリーからの派生であり、0.25μmプロセスを使っている。RM5231は当初150MHz、200MHz、250MHz版があり、RM5261とRM5271には250MHz版と266MHz版があった。1999年7月6日、300MHz版RM5271が追加された(1万個単位で140ドル)。RM52x1ファミリーは一次キャッシュが32KBとなり、SysADバスも最高125MHzで駆動可能となっている。
PMC-Sierra がQEDを買収した後も、RM52xxファミリーは同社の製品として販売され続けた。PMCはさらにRM5231AとRM5261Aを2001年4月4日に発表した。これらはTSMCで0.18μmプロセスで製造され、さらに動作周波数が高くなり、消費電力が低くなっている。RM5231Aは250MHzから350MHz、RM5261Aは250MHzから400MHzで動作する。