ロジカルエフォート
ロジカルエフォート(Logical effort)とは1991年にIvan SutherlandとBob Sproullによって造られた用語であり、CMOS回路の遅延を推定するための簡便な方法に用いられる概念である。
ロジカルエフォートによる考え方を適切に使用することで、特定の機能を持つ論理ゲートの選択と、最小遅延を実現するためのゲートのサイズやステージ数の設定に役立つ。
ゲートの遅延は基準となる遅延時間を単位として表現される。単位となる基準遅延としては、インバータがそれ自身と同一のインバータを駆動する際(この時配線やその他負荷による余剰な容量は付いていないものとする)の遅延、 τ = 3 R C {\displaystyle \tau =3RC} が用いられる。基準遅延に掛けられる無次元の係数は正規化遅延として知られる。(著者によっては、1つのインバータがそれと同一な4つのインバータを駆動する際の遅延時間である、ファンアウト4遅延を基準遅延として定義する場合もある。)実際の遅延時間は、ゲートの正規化遅延 d {\displaystyle d} と基準遅延 τ {\displaystyle \tau } の積として下記のように簡単に定義される。
d a b s = d ⋅ τ {\displaystyle d_{abs}=d\cdot \tau }
典型的な600 nmプロセスでは、基準遅延 τ {\displaystyle \tau } は50 ps程度である。250 nmプロセスでは τ {\displaystyle \tau } が20 ps程度、45 nmプロセスでは4~5 ps程度となる。
論理ゲートにおける正規化遅延は2つの主要項の和として表現することができる。