榎本忠儀
古川静二郎 (編著)、『SOI構造形成技術』産業図書、1987年10月23日、ISBN 978-4-7828-5625-3(分担箇所:第8.1節「張り付け法による各種LSI形成技術」、pp.193-203)。
電子情報通信学会 (編)、堀口勝治 (編著)、『ULSI設計技術』コロナ社、1993年8月20日、ISBN 978-4-88552-116-4(分担箇所:第5章「DSP設計技術」、pp.139-185)。
電子情報通信学会 (編)、『電子情報通信ハンドブック』オーム社、1998年11月、ISBN 978-4-274-03514-2、(分担箇所:6.2編「高速化技術、パイプライン処理 (集積回路の)」、pp. 684-685 および6.5編、「信号・データ処理LSI、概要、動画像処理用DSP、最近の動画像圧縮 (符号化) LSI技術」、pp.721-731)。
映像情報メディア学会 (編)、『映像情報メディア工学大事典』オーム社、2010年6月15日、ISBN 978-4274208690 (分担箇所:技術編、第4部門、画像半導体技術、第1章「概要 動画像符号化プロセッサの歴史と将来展望」、pp. 258-269)。
[09] “A micro programmable real-time video signal processor (VSP) for motion compensation”, IEEE, J. of Solid-State Circuits, vol. SC-23, no. 4, pp. 907-915, Aug. 1988. セラミックパッケージに実装された250MHz動画像符号化処理プロセッサ(Super High Speed Processor; S-VSP)チップ (1991年)[10] “250-MHz BiCMOS super-high-speed video signal processor (S-VSP) ULSI”, IEEE, J. of Solid-State Circuits, vol. SC-26, no. 12, pp. 1876-1884, Dec. 1991. [11] “A 300-MHz 16-b BiCMOS video signal processor”, IEEE, Jour. of Solid-State Circuits, vol. 28, no. 12, pp. 1321-1330, Dec. 1993. [12] “(Invited Paper) High-throughput technologies for video signal processor (VSP) LSIs”, IEICE, Tran. on Electronics, vol. E79-C, no. 4, pp. 459 - 471, April 1996. [13]「(招待論文) 動画像符号化プロセッサの歴史と将来展望」電子情報通信学会、論文誌(エレクトロニクス)、vol.
上述の浮遊電極型タップ付きCCD遅延線を搭載したLSIとして、学習機能を持つ世界初の集積化アナログ自動等化器(1982年)、二次元逆フィルター(1979年)および最小位相非巡回型フィルタ(1979年)がある。本アナログ自動等化器は線形自動等化器や非線形自動等化器に応用された。学習機能は重み係数を適応的に更新する機能で、エコーキャンセラー、ニューラルネットワーク、等に必須の機能である。MOSFETの微細化・縮小化による回路への効果や影響を定量化するため、MOS演算増幅器(1982年)を基本に「アナログMOS回路の比例縮小則(スケーリングルール)」を確立した(1983年)。これよりアナログMOS回路の諸特性(スルーレート、開ループ利得、等)が飛躍的に向上することが示された。さらにスイッチトキャパシタ(SC)を搭載したアナログMOS-LSIとして、アナログ遅延線(1982年)、オフセットエラーキャンセラー(1983年)、4象限アナログ乗算回路(1985年)、等がある。
動画像符号化アルゴリズム [08] 日本国特許 特開平05-3004941993年11月12日「(並列・パイプライン)動画像符号化器とその制御方式」 [09] United States Patent No. US5,394,189A1995年02月28日 “Motion picture coder and system for controlling the same (並列・パイプライン動画像符号化処理方式)” [10] 日本国特許 特開平10-2715141998年10月09日「動画像情報の信号処理方法(中断法)及びその装置」 [11] 日本国特許 特開2005-1304242005年05月19日「動画像情報の信号処理方法(AABCS法)」 [12] 日本国特許 特開2013-0269662013年02月04日「ブロックマッチング処理回路およびブロックマッチング処理方法(SSWS法)」
集積回路の低消費電力化技術 [13] 日本国特許 特開2002-2889842002年10月04日「低電力半導体集積回路(SVL回路)」 [14] 日本国特許 特開2003-1625582003年06月06日「半導体集積回路の(貫通電流による)消費電力算出方法」
他の特許
読み出しマージンも大幅に改善され、従来型SRAMの2.09倍であった。 なお、SVL回路の面積オーバーヘッドは僅かに1.383%である 。
パイプラインレジスタやレジスタファイルの基本回路であるD-FFにSVL回路を適用した。D-FFの記憶回路(ラッチ)はSRAMの記憶回路(モリセル)とほぼ同一の回路構成である。D-FFが待機(データ保持)している時、SVL回路は記憶回路(ラッチ)に降圧電圧(V-v)を供給する。従って、リーク電流によるPstが減少し、同時にデータが保持される。SVL回路を適用した改良型D-FFのデータ保持マージンは従来形D-FFの72%であったが、Pstは大幅に減少し、従来形D-FFの約1/7 (14.81%)となった。なお、SVL回路の面積オーバーヘッドは11.62%である。
「低リーク電流SRAM」は電子情報通信学会集積回路専門委員会、第8回システムLSIワークショップの「ポスター賞」(2004年)を、「自己制御電圧レベル変換回路」は第7回LSI IPデザイン・アワード「研究助成賞」(2005年)を受賞した。