Adapteva
(おそらくそれぞれのコアに重複する)コードとスタック空間はローカルメモリ内にある。さらに(大半の)一時的なデータは最高速度で転送される。データは同様に他のプロセッサコアのローカルメモリからの接続でも転送速度は制限され、或いはチップ上ではないRAMからは大幅に転送速度の制限を受ける。
メモリアーキテクチャは一般的に明示的な記憶階層やキャッシュメモリを採用せず、ソニー/東芝/IBMのcellプロセッサに似ているが、さらにチップ上以外とコア間負荷とストレスがサポートされる事による恩恵が得られる。
これにより従来のシステム内でコアの数によって実用的な限界がある複雑なキャッシュの一貫性のハードウェアに必要性を除去する。設計はコレを考え出すための実行費用を避けるためにプログラマに独立したデータ接続の類型の大幅な予測を増幅する事を企図する。 全てのプロセッサノードは効率的なメッセージの通過を企図してNetwork On Chipで接続する。