IPコア
LSIの集積規模が飛躍的に向上したことを背景に、大規模なIPコアも開発されるようになった。 またプログラマブルロジックも、規模、速度ともに実用レベルに達すると、FPGAをメインのターゲットにしたIPコアも登場した。
ハードマクロ マスクに相当する画像データとして提供される。シミュレーション用に等価なゲートモデルや、ビヘイビアモデルも同時に提供されることが多い。 半導体プロセス技術に依存する。 ソフトマクロに比べ、性能、面積の面で優れる。 スタンダードセルでは実現できない回路(アナログ回路など)も含むことができる。 プログラマブルロジックデバイスでは、利用できない。ただし、FPGA等にあらかじめ埋め込まれているハードマクロが存在する場合もある。 ストラクチャードASICでは、あらかじめ埋め込まれているハードマクロが存在する場合もある。 実チップになった実績があるものが多く、十分検証されている可能性が高い。
ソフトマクロ RTLの形で提供されるもの。 利用者の手元でターゲットのプロセス用に論理合成すればよく、半導体プロセス技術に依存しない。 回路の構成がわかるため、トラブル発生時に解析が容易になる。 RTLレベルでカスタマイズすることが可能(商用IPコアの場合、サポートが受けられなくなる可能性もある)。 ゲートレベルに論理合成されたネットリストの形のもの。 提供側がオリジナルのRTLを公開したくない場合に、ブラックボックスとして提供される。 IPコア内部の変更は基本的にできない。 RTLより上位のビヘイビア記述の形で提供されるものもある。
また、IPコアベンダとして、商用のもの以外に、フリーで配布されているものもある。