Alpha 21064
"Microprocessor Report's Annual Chip Awards Declare Motorola 88110 the Part least likely to...". Computer Business Review.
Computergram (11 November 1994). "Mitsubishi Electric Is Ready To Sample Its First Alpha At Last". Computer Business Review.
Computergram (25 November 1994). "Mitsubishi's First Alpha Provides The Same Functionality As DEC's 21066A". Computer Business Review.
Krause, Reinhardt (13 September 1993). "DEC unveils two Alphas in PCI, embedded drive". Electronic News.
Krause, Reinhardt (18 October 1993). "DEC readies 225/275MHz Alphas". Electronic News.
McKinney, Dina L. et al. "Digital's DECchip 21066: The First Cost-focused Alpha AXP Chip". Digital Technical Journal, Volume 6, Number 1, Winter 1994, pp. 66–77.
量産出荷は1992年9月に始まった。
1993年2月初め、150MHz版の価格は(1,000個以上の場合)1,096ドルに値下げされた。
1993年2月25日、200MHz版が登場。サンプルキットの価格は3,495ドル。10,000個以上の注文での価格は1,231ドルとされた。量産品の注文は1993年6月から受付開始し、1993年8月から量産出荷を開始。150MHz版はさらに値下げされ、1993年4月からサンプルキットは3,375ドルから1,690ドルとなり、1993年7月から量産品(10,000個以上の場合)は1,355ドルから853ドルへと値下げした。
1993年9月10日に Alpha 21066 と Alpha 21068 を発表すると、DECは既存の 21064 のポジションを調整し、新たに166MHz版を499ドル(5,000個注文の場合)で導入した。同時に150MHz版も455ドル(5,000個注文時)へと値下げしている。
1994年6月6日、200MHz版を31%値下げして544ドルとし、60MHz版Pentiumに対抗しようとした。1994年7月3日から166MHz版を19%値下げして404ドル(5,000個注文時)とした。
Alpha 21064 はDECのマサチューセッツ州ハドソンとスコットランドサウスクイーンズフェリーのファウンドリで生産された。
プロセスを縮小させたため、組み込みシステムのコスト低減を図った機能を追加することができた。二次キャッシュとECCをサポートしたメモリコントローラ、8MBのVRAMに対応した限定的なグラフィックス・アクセラレータ機能、PCIコントローラ、外部から33MHzのクロック供給を受けて内部クロック周波数を発生する位相同期回路 (PLL) クロックジェネレータといった機能を内蔵している。
メモリコントローラは、64KBから2MBまでの二次キャッシュと2MBから512MBまでのメモリをサポートする。ECCは1ビット、2ビット、4ビットの誤りを検出し、1ビットの誤りを訂正できる。コスト低減のため、システムバスを64ビットに限定し、ピン数とパッケージサイズの縮小につながっている。バス幅縮小により帯域幅も低くなっており、性能も20%ほど低下しているが、許容範囲とされていた。
総トランジスタ数は175万個で、寸法は 17.0mm × 12.3mm、面積は 209.1 mm である。CMOS-4S プロセスで製造され、0.675μmルールで3層配線である。パッケージは287ピンPGAで、57.404mm × 57.404 mm である。
I-box は制御装置であり、命令をフェッチし、デコードし、発行すると同時にパイプラインを制御する。第1ステージでは一次命令キャッシュから2つの命令をフェッチする。第2ステージでは、I-Box内の論理回路で分岐予測を行う。静的予測と動的予測のいずれかを使用する。静的予測では、分岐命令のディスプレースメント部の符号(正か負か)を調べ、負の場合(戻る分岐命令の場合)は分岐すると予測する(ループの先頭に戻る分岐命令と判断する)。動的予測では2,048エントリの1ビットの分岐履歴テーブルを調べ、対応するエントリが1なら分岐すると予測する。動的予測を使った場合の分岐予測の当たる確率はおおよそ80%である。分岐予測が外れた場合のペナルティは4サイクルである。
第3ステージでは2つの命令の命令デコードを行う。第4ステージでは、2つの命令で必要とするリソースが使えるかどうかを I-box がチェックする。リソースが利用可能ならその命令を発行するが、同時に発行する2命令の組み合わせには制限がある。どういう命令が組み合わせ可能かは、それら命令が使用する整数レジスタファイルのリード/ライトのポート数で決まる。
第5ステージからあらゆる命令の実行が始まる。第4ステージでレジスタファイルからのリードを行っておく。第5ステージ以降のパイプラインはストールできない。