半導体の低消費電力技術
酸化ケイ素より誘電率の大きい物質をゲート絶縁膜に利用することで、ゲート絶縁膜の厚さを維持したまま大きな誘電率を確保する。
主に2つの要因によって半導体の低消費電力技術が求められる。ともに回路の微細化によるリーク電流の増大と、動作クロックの高速化によるスイッチングロスの増大が直接の原因である。
携帯型電子機器のデジタル化に伴って、高機能を詰め込んだ微細な半導体プロセスによる大消費電力の半導体素子が使用されることが多くなったが、その反面、従来以上に小型小容量化した電源用電池での長時間動作が求められる。
オフィスでのPCや、それに使われているのと同種のマイクロプロセッサを使用した業務用サーバ機などの各種コンピュータ類の大きな消費電力のため、廃熱処理が負担となっている。こういった冷却機構のための設備費、電力料金、環境負荷への配慮等だけでなく、オフィスや家庭でPCの発する騒音も対策が求められるようになってきた。
2009年4月現在、高機能デジタル半導体の最先端プロセスは45nm-65nm世代であり、今後は35nm世代へと移行することでさらにスイッチング電力とリーク電力が増加する。
SRAMセルの待機保持の間は、接地電位を高めてリーク電流を削減する。
1つのダイ上で高速回路はしきい値電圧(Threshold voltage、Vth)を低く、低速でもいい回路は高く、中間速度の回路では中間の電圧にする。これにより高速回路はリーク電流が高いままでも、中速、低速回路部分はリーク電流が少なくて済む。