Alpha 21264
分岐予測には統合分岐予測アルゴリズムを採用している。このアルゴリズムはDECの Western Research Laboratory (WRL) の Scott McFarling が開発したもので、1993年に論文で発表している。21264で実装された分岐予測機構は、予測失敗時のペナルティが最短で7サイクルとなる。命令キャッシュには2サイクルのレイテンシがあり、命令キューもあるため、平均的な誤予測のペナルティは11サイクルとなる。そのアルゴリズムは2種類の分岐予測方式(局所分岐予測とgshare分岐予測)を持ち、分岐命令毎にどちらの予測を採用するかを決定するもう1つの予測機構を持つ。
AMDが開発した21264互換チップセットで、AMD-751 とも呼ばれる。後継の Irongate-2 は AMD-761 とも呼ばれる。これらチップセットはAthlon向けに開発されたものだが、DECがAMDにライセンス提供したEV6バスが共通なので、21264にも流用可能となっている。サムスンがマザーボード UP1000 と UP1100 に採用した。Irongate-2 はサムスンがマザーボード UP1500 に採用した。
キャッシュは一次と二次の2レベル構成である。Alpha 21164 の3レベル・キャッシュ構成は帯域幅に問題があるため採用されなかった。
二次キャッシュは外付けで1MBから16MBまでの容量をサポートしている。プロセッサ本体が制御することができ、同期SRAM (SSRAM) チップで実装する。クロック周波数はプロセッサの内部周波数の半分、3分の1、4分の1のいずれかであり、500MHz版なら133MHzから333MHzの範囲となる。SSRAMと同じ周波数で駆動した専用128ビットバスでアクセスする。DDR SSRAM を使う場合、専用バスはSSRAMのクロックの倍の周波数となる。ダイレクトマップ方式である。