Dynamic Random Access Memory
SDRAMでの外部同期クロックの立ち上がりと立ち下り時にデータ入出力を確定するのでSDRに比べて2倍のデータ転送速度となる。クロック信号はSDRのシングルエンド伝送からディファレンシャル伝送に変わり、位相・逆位相信号のエッジ検出を両信号のクロスポイントに置くことでデューティ比を50%に近づけた。SDRには無かったDQS(データ・ストローブ信号)によってメモリ素子とコントローラ間の配線長の自由度が増した。信号のインターフェースはSDRのLVTTLからSSTLに変えられた。 データ転送の動作周波数は200MHz、266MHz、332MHz、400MHz。電源電圧は2.5Vから2.6Vが多い。184ピンDIMM。
2000年代中盤にはSamsung、Hynix、Qimonda、エルピーダ、Micronの大手5社で業界を寡占するようになっていた。2006年末頃、(DRAM価格操作談合事件による苦境、および規格の主流がDDR2からDDR3へ思うように移行せず依然として従来型製品のコストダウンを中心とした低収益に喘いでいた)DRAMメーカー各社は、2007年初頭に販売されるWindows Vistaの登場によってPC需要が大幅に拡大するだろうと予測し、各社生き残りを賭けて我先にと一斉に生産量を増やした(この独断専行とも思える各社なりふり構わぬ増産体制は、2004年に発覚したDRAM価格操作談合事件の余波で、各社横との連絡が完全に断たれ、これまでのように大手DRAMメーカー主導による共同歩調体制が全く取れず各社疑心暗鬼になっていたことも多分に影響している)。しかしこの増産は完全に裏目に出てしまい、需給バランスが大きく崩れDRAMでのシリコンサイクルを発生させてしまうこととなった。
読み出しに先立って、ビット線自身の寄生容量(浮遊容量)を電源電圧の半分にプリチャージしておく。ワード線に電圧がかけられると、メモリセルのFETは、キャパシタとビット線との間を電気的に接続するように働く。そのため、キャパシタとビット線との間で電荷が移動し、キャパシタに電荷が蓄えられていればビット線の電位は僅かに上昇し、蓄えられていなければ僅かに下降する。この電荷の移動による微弱な電位の変化をセンスアンプによって増幅して読み取ることで、論理 "1" と論理 "0" が判別される。
キャパシタに電荷を溜める動作時でも、電荷の移動方向が逆になる他は、読み出しと同じである。論理 "1" の1ビットのデータを記憶する場合を考えると、ワード線の電圧によってFETはキャパシタとビット線を接続し、ビット線を通じて電荷がキャパシタ移動し充電される。その後、ワード線の電圧がなくなってFETでの接続が断たれても、キャパシタ内には電荷がしばらくは残るのでその間は状態が保たれる。
日本のNECが開発したもので、内部にチャンネルを設けてメモリーセルと入出力部との伝送速度を高める工夫がなされたが、普及しなかった。