ラッチ回路
右図は、インバータと、スイッチを用いて、ダイナミック・ラッチを構成した回路である。
イネーブル信号 CK に High が入力されているとき、クロスカップル部にある2つのインバータの出力がHi-Zとなり、DとDからの入力が、ZとZへ伝えられる。
イネーブル信号 CK が Low になると、入力信号DとDからのスイッチが Off となり、クロスカップル部にある2つのインバータ(ラッチ回路)が動作する。
DとDの電位差が小さい場合でも、クロスカップル部分の動作が開始すると、ZとZの電位差が徐々に大きくなり、1ビットの情報がラッチされるため、離散時間でのコンパレータとなる。
ZとZの電位差は、 V o u t ( t ) ∝ V i n exp  ( t τ ) {\displaystyle V_{out}(t)\propto V_{in}\exp \left({\frac {t}{\tau }}\right)} 、 τ = C g m {\displaystyle \tau ={\frac {C}{g_{m}}}} で与えられるため、前段にプリアンプを追加するなどして、初期値 Vin をできる限り大きくするか、クロスカップル部にある寄生容量 C を小さくするなどにより、応答速度の改善を図る。
SとRの入力を両方ともHighにした場合については、一般に「不定」とされることが多い。ICの品種によっては、その内部構造などの理由により「禁止」とされている場合もあり、その場合は絶対にそのような入力を与えてはならない(MUST NOT)。一方で汎用論理ICと配線により自作した回路などでは、電子回路として意図的にそのような場合の動作を利用することもある。具体的には、両方をほぼ同時にLowにした場合に、その変化速度のわずかな違いによってどちらが早かったかを検出する回路という応用がある。クロック等を必要とせず、ハードウェアによる検出であるため確実度が高い。いずれにしても、「不定という状態」があるわけではない。
NORゲートで構成されたSRラッチの場合、入力を両方ともHighにすると、QとQの両方の出力が同時に、かつ過渡的にでなくLowになる。Q = not Q という恒等式が成立していなければならない回路の場合(両方の出力を相補的に利用しているなど)、それに違反することになる。
ラッチとして集積されているICなどでは、内部が必ずしもNORゲートで構成されているとは限らず、実装によっては出力が安定する前に、長い振動状態を起こす危険もある(en:Metastability in electronics)。
この「不定」に、出力を 切り替える(トグルする) という状態を割り当てたものと見ることができるのが、#JKラッチである。