論理合成
論理合成(ろんりごうせい、英: logic synthesis)は、抽象的な回路の動作に関する記述(レジスタ転送レベルなど)から論理回路の実装設計を行う工程である。一般にVHDLやVerilogなどのハードウェア記述言語が使われる。ツールによっては、PAL や FPGA といったプログラマブルロジックデバイス向けの bitstream を生成する。また、ASIC向けの生成を行うツールもある。論理合成はEDAの一部である。