Design Compiler
ハードウェア記述言語(HDL)や真理値表で書かれた論理回路定義を論理ゲートレベル回路に変換するための論理合成ツールの一つである。使用できるHDLとしてはVerilog HDL 、VHDLなどのほか SystemVerilogやSystemCへも対応している。合成された結果は同社標準の論理回路ライブラリのほか 半導体ベンダーが作成したライブラリを使って、ネットリスト(配線情報)化される。
米シノプシス社が開発・販売しており、2010年現在、集積回路、特にASIC製造に用いる論理合成ツールのデファクトスタンダードとなっている。