Static Random Access Memory
最大16Mビットのチップまである。 「同期」インタフェース。キャッシュメモリなどバースト転送を要求される用途で使用される。最大18Mビット(256k×72ビット)のチップまである。
チップ上への統合 RAMまたはキャッシュとしてマイクロコントローラに搭載(通常、32バイトから128KBの容量) 一次キャッシュとしてx86ファミリーや他の高性能マイクロプロセッサに搭載(8KBから数MB) マイクロプロセッサなどのレジスタの実装に使われている。レジスタファイルを参照。 特殊なICやASICに搭載(一般に数KBのオーダー) FPGAやCPLDなどのプログラマブルロジックデバイス
プログラマブルロジックデバイスへの応用は、SRAMの高速動作を利用したものであり、記憶セルの状態によってマトリクス状の配線を接続・切断することにより、ゲートアレイとして機能させる。プログラマブルロジックデバイスの一種であるFPGAは、配線だけでなく論理セルの構造もSRAMによるLUT(ルックアップテーブル)で構成されているものもある。
SRAM内の各ビットは4つのトランジスタで構成される2つの交差接続されたインバータに格納される。その記憶セルは2つの安定状態があり、それぞれを 0 と 1 に対応させる。さらに読み出しと書き込みアクセスのために2つのトランジスタを必要とする。したがって、典型的なSRAMでは1ビットを格納するのに6個のMOSFET(6T)を使用する。
他にも8Tや10Tで記憶セルを構成するものもあるが、これは読み書きポートを複数実装する(マルチポート型SRAM回路)ために使われる。これは、ある種のビデオメモリやレジスタファイルなどに使われる。
一般的に、セル当たりのトランジスタ数が少ないほど個々のセルを小さくできる。シリコンウェハーの製造コストは比較的一定であるため、セルが小さくなれば単位面積により多くのビットを格納でき、メモリのビット当たりのコストも低減される。
6Tよりも少ないトランジスタ数で記憶セルを構成することも可能だが、そのような3Tや1Tのセルは実際にはDRAMであり、SRAMではない。例えば1T-SRAMと呼ばれるものがある。
セルへのアクセスは、ワード線(図ではWL)でイネーブルとなり、それによって2つのアクセス用トランジスタ M5 と M6 を制御し、次いでセル本体をビット線(図ではBLとBL)に接続すべきか否かを制御する。