パッケージ (電子部品)
そのような部品がそのままはんだ付けできるかどうか判断出来るよう、表面実装用の部品には開封後そのままリフローはんだ付けができる時間が決められており、データシートに記載されている。それを過ぎた部品は、水分を取り除くため決められた温度で予熱処理(ベーク)をしてからはんだ付けする。
CPUやチップセットといった非常に多くの端子を必要とする物では、パッケージ内部の接続にボンディング・ワイヤを使用しない「フリップチップ(英語版)」接続を使用したパッケージが使われるようになった。これによりパッケージが薄く作ることができる上、プラスチック製であっても必要ならヒートスプレッダが使用でき熱抵抗が低くなったため、近年ではそれほどピン数が多くないが発熱が大きい製品にも使われ始め、旧来の金属製・セラミック製の製品を急速に置き換えている。スペースファクタを最大限に上げるため、大容量DRAM等ではダイに直接半田ボールをつけてレジンモールドした製品もある。
またフリップチップの登場に合わせ、従来のようにダイを丸ごと覆うのではなく、上に搭載するだけの「インターポーザ」が開発された。インターポーザはプリント基板の一種であり、したがって材料はプリント基板と同じガラス繊維入りエポキシが使われる。インターポーザとダイの隙間にはアンダーフィルと呼ばれる硬化剤を注入して固定する。インターポーザに実装したダイは上からさらにレジンモールドする場合もあるが、発熱の多い部品ではダイの上部を露出したままとしたり、ヒートスプレッダを装着することが多い。
リードフォーミングとは、実装する基板に適した形状にリードを曲げる加工のこと。主に個別部品のリード挿入型部品に対して行う。リードフォーミングが必要な場合、部品のメーカー側で需要者の要求に合わせて加工して納入することも多いが、需要者の側でフォーミングマシンを用意して加工することもある。部品パッケージの製造工程で端子を曲げる作業を指して使うこともある。
半導体パッケージの規格にはJEDECやJEITAなどがあるが、これらの規格で分類されないメーカー独自のパッケージも数多く存在する。また、メーカーのカタログやデータシートでは、必ずしもJEDECやJEITAの規格名称が使われるわけではなく、メーカー間の表記方法も統一されていない。
以下に半導体部品のパッケージについて記述する。
シュリンク・ピッチ(Shrink pitch)とはJEITAとJEDECの分類の1つで、DIP、ZIP、PGA、SOPのパッケージで端子間隔が基本のものより狭いものをさす。SDIPは1.775 mm、SZIPは1.775 mmまたは1.25 mm、SPGAは1.27 mm、SSOPは1.00、0.80、0.65、0.50、0.40 mmをそれぞれ示す。「S」で表される。
KGD(Known Good Die)とは、パッケージ化されていないダイの状態で検査され良品と判定された中間製品である。通常はパッケージ後に行なわれるバーンインといった出荷検査に合格した良品である事が保証されているダイであり、主にMCM用やSiP用に必要とされる。
リード・フレーム(Lead frame)とはDIPパッケージなどのインターポーザを使用しないパッケージでリード端子とダイの保持を行なう金属板または金属線の集まりのこと。ダイの保持部分はグランド端子が担当する。
テープ・キャリア・パッケージは、ダイをキャリアテープと呼ばれるテープ状の樹脂フィルムに取り付けたものである。チップはキャリアテープ中央のデバイス・ホールに位置して、周囲からは接続線である細いインナーリードによって保持される。インナーリードは周囲に広がるに従って太くなり接続性の良い太いアウトリードとなってキャリアテープに張り付き固定されている。インナーリードとアウトリードはQFP同様に四方に出るのが一般的である。キャリアテープは写真フィルムのようにスプロケット・ホールが開いていて扱い易くなっている。この実装方法をTAB(Tape Automated Bonding)と呼ぶ。
半導体のパッケージは、半導体と外部を電気的に接続する端子と、半導体を搭載・密封保持する封止材に分かれる。 かねてより、より高い信頼性をより長時間維持し、より取り扱いやすく、より低価格に製造できるような材料の開発のために努力が続けられてきたが、2000年代以降は、有害物質を含まない封止材の使用や、鉛などの有害物質を含まないはんだで信頼性の高い接続が可能であることが求められるようになり、残存有害物質だけでなく製造工程においても有害物質が発生しない封止材料や、鉛フリーはんだに適した特殊な表面加工をされた端子が用いられるようになってきた。