シノプシス
ハードウェア記述言語などで別個に記述された回路の動作が、機能的に同じかどうかを論理シミュレーションを行わずに検証するツール。例えば、機能記述を行ったVerilog記述を、Design Compilerを用いて論理合成し、ネットリストに変換した後、同じ機能ではあるが、ライブラリを手で修正した(例えば、2入力OR2つを4入力OR1つに修正した)時に、それらが同一の動作をするか検証するためのツールである。この手法を特にフォーマルヴェリフィケーション(Formal Verification)と呼ぶ。
米シノプシス社が開発したソフトウェアには、前述のDesign Compiler以外に次のようなものもある。