集積回路
半導体露光装置メーカーは1社か2社の最先端半導体メーカーと共同で次の世代や次々世代の半導体露光装置を開発し、まずその半導体メーカーに向けて製造する。その開発によって生み出された装置を、2 - 3年程度後に最先端に続く半導体メーカーが量産のために購入する頃には最先端半導体メーカーはその先の世代の試験運用をはじめる。この循環があるために演算プロセッサのプロセスルールは、350 nm/250 nm/180 nm/130 nm/90 nm/65 nm/45 nm/32 nm/22 nm/14 nm/10 nm といった飛びとびの値になるのが普通である。最先端のプロセス・ルールは2020年時点で5nmに達していて、3 nm, 2 nmと微細化が進んで行くと予想されている。一方DRAMやフラッシュメモリのような記憶用半導体では小刻みにプロセスルールを縮小している。DRAMにおける一般的なプロセス・ルールは2007年には65nm、2008年には57 nmと縮小を行い、2013年には32 nmを想定している。これは、製品の急激な低価格化によって各メーカーが新規投資を控え、既存設備の改善によって生産性を向上させることが狙いである。ただし最先端の微細化が要求される携帯端末向けなどには、2010年時点で25nmの製品が、2020年時点で10 nmの製品が投入されている。
2015年、2016年第5世代と第6世代のIntel Coreを14 nmで製造している。2016年中に10 nmを実用化(実際には2019年)、2017年には7 nm(実施には2023年予定)へ。
集積回路技術の進歩の一例であるが、以前は撮像管などと呼ばれる真空管だった、映像を撮影する撮像素子も、電荷結合素子 (CCD) の技術開発が進み、固体撮像素子としてCCDイメージセンサが作られ、家庭用ビデオカメラの大幅な小型化などにまず貢献した。続いてCMOSイメージセンサも作られた。やがて静止写真用にも十分な解像度を持つようになり、デジタルカメラが銀塩カメラを一掃した。
EEPROMやフラッシュメモリなどの記憶素子を混載した製品では、プログラムをそれらに書き込む作業も行われる。プログラムの内容を切り替えることで、同一のマスクから異なるグレードや入出端子の異なる集積回路を作り出すことができる。またCPU等の製品で、実際に動作可能な最高速度に応じたクロック倍率を後処理で設定することで、グレードの異なる製品を同一生産ラインから製造している。
ボンディングによる配線が完了したら、外部からの衝撃や水分から集積回路を保護する封止を行う。一般的な集積回路では、モールド剤でチップやボンディングワイヤーを保護するための注入成形を行う。集積回路の黒い外見はこの樹脂によるものである。樹脂が固まった後、チップ毎に切り離せば集積回路は完成する。近年のCPUやGPU、液晶ドライバICなどの超精密集積回路にはモールド剤を用いず、アンダーフィルと呼ばれる一液硬化の樹脂を用いる。ボンディングの後、基材とIC間に注入を行いキュア炉と呼ばれる装置でリフローし、硬化させる。
DRAM
SRAM - 疑似SRAM
ROM - EPROM - EEPROM
フラッシュメモリ
FeRAM
歩留まりとは、ウェハーから取れる全てのダイに対する良品ダイの割合を指し、イールド・レート (yield rate) とも呼ばれる。PC用のCPUのように、同じ生産ラインで同じ製造工程を経た製品を、完成製品に後からテストによってグレード(動作周波数)を割り振ることがあるので、グレードを下げれば(低クロックでしか動作させられないCPUでも良品と見なせるため)歩留まりが上がるという結果になる。
最後に、集積回路が製品として正常に機能するかを確認する検査を行う。封止樹脂に欠けやひび、リードフレームやBGAパッケージのボール端子に異常が無いかを確認する外観検査、ボンディングによる電気接続が確実に行われ、チップが完全に動作するかを半導体検査装置で確認する電気検査が行われる。