Coreマイクロアーキテクチャ
Pentium Mを含むP6マイクロアーキテクチャにおいては、2シンプル+1コンプレックスの3デコーダ、3μOPs/clkのリネーム/リタイア、5つの命令発行ポートという構成が共通した仕様であった。Coreマイクロアーキテクチャにおいてはこれらを拡張し、3シンプル+1コンプレックスの4デコーダ、4μOPs/clkのリネーム/リタイア、6つの命令発行ポートという仕様になった。これによって、x86プロセッサ (内部VLIWのTransmetaのプロセッサを除く) としては初めてクロックあたり4命令実行が持続可能なコアとなった。4つのデコーダは全てPentium Mで導入されたMicro-OPs Fusionをサポートしている他、連続する比較命令と条件分岐命令を1つのμOPとしてデコードするMacro Fusionが新たに導入された。このMacro Fusionが有効な場合の最大のデコード帯域は5 x86命令/clkとなる。命令発行ポートはALU/FPU/SIMD命令が発行可能なPort 5が新設され、3つの演算用ポート+3つのメモリアクセス用ポートという構成になった。
アウト・オブ・オーダー実行のためのリソースも増加しており、P6マイクロアーキテクチャにおいては40エントリのリオーダ・バッファと20エントリのリザベーション・ステーションを備えていたが、それぞれ96エントリと32エントリに拡張されている。
2MB - 3MB - 4MB - 6MBのL2キャッシュは2つのコアで効率的に共有され、使用率は状況に応じて動的に変更される。従来は各コアごとにL2キャッシュを備えていたため、データの重複によるキャッシュ領域の無駄遣いが生じ、またコヒーレンス制御にチップセットを経由する必要がありFSB帯域を無駄にしていた。コア間でL2キャッシュを共有することでより効率的なキャッシュ領域の使用ができ、またL2キャッシュのコヒーレンス制御がなくなるためFSB帯域が節約できるようになった。L1キャッシュのコヒーレンスもL2キャッシュ経由で行えるため極めて高速である。