FPGA
典型的な論理セルは下図にあるように、4入力ルックアップテーブル (LUT)、1つの全加算器 (FA)、D型フリップフロップなどから構成される。この図ではLUTは2つの3入力LUTで構成されている。通常モードでは、左のマルチプレクサ (mux) を通して4入力LUTを構成している。演算モードでは、LUTの出力がFAに入力される。モード選択は中央のmuxでプログラムされる。出力は同期/非同期を選択でき、図では左端のmuxのプログラムで選択できる。実際にはスペースを節約するため、FAの機能の一部または全部をLUTに組み込むこともある。
この図のような論理セルを2つまたは4つでALMやスライスを構成し、入力を共有させる。
論理ブロックは一般にALM/LE/スライス数個で構成される。
最近では高性能FPGAに6入力LUTを採用する例がある。
クロック信号(および高ファンアウト出力信号など)は、商用FPGAでは通常とは異なる配線でルーティングされ、通常の信号とは別に管理される。
上の例での論理ブロックのピン配置の例を次の図に示す。
入力が論理ブロックの4つの面にひとつずつあるのに対して、出力は右と下の2箇所で配線と繋ぐことができる。配線は複数本並んでいて、出力はそれらの任意の線に接続可能である。同じことはI/Oパッドにも言える。チップ上端のI/Oパッドは上端に隣接するW本の配線のいずれとも接続可能である。