クロック同期設計
クロック同期設計 (クロックどうきせっけい) は、デジタル論理回路の設計技術のひとつである。 クロック信号と呼ばれる一定の周期でHi-Lowを繰り返す信号をフリップフロップに入力すると、データ信号などフリップフロップに入力された他の信号をクロック信号の周期に合わせて遅延させることができる。 これを間に挟むように用いて論理回路を構成すれば、その中の論理回路はそのクロック周期を越えない限り設計者はタイミング設計ではクロック信号からの遅れ要素だけ考慮すれば済む。回路規模がクロック周期を超えることをタイミング・バイオレーションと呼ぶ。このような回路をクロック同期回路と呼ぶ。またそのクロック信号を回路全体に行き渡らせ全ての回路をクロック同期させれば、設計者はタイミング・バイオレーションのみ気を付けることで調和を保った回路を設計することができる。このことをクロック同期設計と呼ぶ。
クロック信号の分配に細心の注意が求められる。 クロック信号が伝搬遅延したりエッジがなまっていたりすると、確実な動作が期待出来ない。
多数のゲートが同時に動作する。 高速変化にも追従して安定した電源を各ゲートへ供給しないと、電源電圧が降下したり、グランドレベルが不安定となりスレッシュホールド・レベルが変化して、動作速度も落ちる。 不要電磁放射の尖頭電力が高まる。
回路規模が大きくなる傾向がある。 電力消費と発熱が増す。 ダイが大きくなり、コストが増す。 遅延そのものが増す。
近年はクロック非同期設計の利点が注目されつつある。近年のCAD技術の進歩および回路シミュレーション環境の変化によりクロック非同期設計をデジタル論理回路に適用しても設計、検証が十分に行える可能性が出てきた。クロック非同期設計には、消費電力、不要な電磁波の強度、回路ごとに最適な動作速度の選択、などの利点があるため、多くの試作検討が行われている。
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