NMOSロジック
後にディプリーション負荷NMOSロジックが開発されて、NMOSの速度と消費電力はさらに改善された。 CMOSよりもNMOSの方が容易に製造できた。CMOSは、p型サブストレート上に作った特殊なn型ウェルの中にp型MOSFETを実装する必要があるからである。
NMOSの主な欠点は、出力が定常状態(NMOSの場合Low)のときですら論理回路を通して直流が流れることであった。当時の他のロジック・ファミリのほとんどが同じ問題を抱えていた。 このことは、静的な電力散逸を意味している。すなわち、回路がスイッチングしていないときですら電力が流出し、大きな電力消費が発生する。
付け加えると、Diode-transistor logic、Transistor-transistor logic、エミッタ結合論理などと同様にNMOS回路とPMOS回路は、非対称入力ロジックレベルが原因でCMOSよりもノイズに弱かった。