Verilog-AMS
これは、Verilog / SystemVerilog / VHDLのイベントベースのシミュレーターループを、アナログ領域の微分方程式を解く連続時間シミュレーターによって拡張したものでありる。アナログイベントはデジタルアクションをトリガーでき、その逆も可能である。
Verilog-AMS標準は、アナログおよび混合信号システムと集積回路の設計者が、システムとコンポーネントの高レベルの動作記述と構造記述をカプセル化するモジュールを作成して使用できるようにすることを目的として作成された。
Verilog-AMSは、ミックスドシグナル回路用の業界標準のモデリング言語である。連続時間とイベント駆動型の両方のモデリングセマンティクスを提供しており、アナログ、デジタル、およびアナログ/デジタル混合回路に適している。これは、非常に複雑なアナログ、ミックスドシグナル、およびRF集積回路の検証に適してる。