LARC
違うバンクにきちんとメモリアクセスが分散されるようにインターリーブアクセスすることで、全体としてスループットを4μ秒とすることができた(例えば、命令フェッチとデータアクセスを別々のバンクになるようプログラムを配置する)。
データ転送バスは2個の「コンピュータ」と1個の「プロセッサ」に接続され、コアメモリは多重化されてスループットを最大限に引き出している。4μ秒のバスサイクルは8つの500ナノ秒のスロットに分割され、以下のようにバスを使用する。このため基本構成で8バンクとなっている。
プロセッサ - 命令とデータ
コンピュータ 1 - 命令
コンピュータ 2 - データ
I/O DMA 同期機構 - データ
未使用
コンピュータ 2 - 命令
コンピュータ 1 - データ
I/O DMA 同期機構 - データ
競合やデッドロックをなくし、システムの複数のセクション(「コンピュータ」、「プロセッサ」、I/O DMA 同期機構)による同一メモリバンクへの同時アクセスを避けるため、コアメモリシステムは優先度とインターロックを行う。あるメモリバンクにアクセスが発生すると、次の4μ秒のサイクル中はアクセスできない。その期間中に他のセクションがその同じメモリバンクにアクセスしようとした場合、それは次のサイクルまで待たされることになる(インターロック)。デッドロックを防ぎ、I/Oシステムのタイムアウトを防ぐため、以下のような優先度制御が行われる。
I/O DMA 同期機構 - 最高優先度
プロセッサ
コンピュータ - 最低優先度
もし高い優先度のセクションがインターロックで4μ秒サイクル待たされるなら、次の4μ秒サイクルで再試行する間、他の低優先度のセクションはそのメモリバンクへの新たなアクセスができないよう制御される。