強誘電体浮遊ゲートメモリ
メモリセル構成としては、ゲート絶縁膜が強誘電体から成るMFS-FET又はMFMIS-FETから成る1T型(トランジスター型)である。
この方式は、強誘電体の残留分極に因る半導体の抵抗変化に拠って、データが0か1かを判別する。ワード線・ビット線及びソースプレートの間に電圧を印加して強誘電体のゲート絶縁膜を任意の方向に分極させる。すると、ドレイン・ソース間のゲート絶縁膜直下の部分がワード線電圧の印加解除後も電荷を帯びた儘の状態になる。
要するに、その後は、ワード線電圧を印加していない状態でもFETを選択的にON又はOFFにできる。これは、見かけ上は閾値電圧が変化することを意味している。故に、ドレイン・ソース間に電圧を印加すると、ゲート絶縁膜の分極状態に依って検出される電流が変わるので、データが0か1かを判別できる。
なお、この方式では、読み出し時に強誘電体膜の分極電荷は変化しないので非破壊読み出し(NDRO)であり、且つ、メモリセルの構造も単純で済む。しかし、現時点では、微細化に伴うFETのゲート絶縁膜界面部分のリーク電流が大きくなるという問題を克服できておらず、実用化は困難である。