DDR3 SDRAMにおけるコマンドとオペレーション
MPRはデータ読み出し時のタイミング補正のために用いられる。DDR3のメモリモジュールでは波形品質の向上のために、コマンドやアドレス、クロックを各デバイスを各ピン一つのラインで数珠繋ぎ(デイジーチェイン)でつなぐフライバイ (Fly-by) 構造を用いる。フライバイ構造によって波形品質の向上とDIMM内の配線の短縮が可能になるが、反面クロックがDIMM内の各DRAMに伝播する時間に差が生じ、データ出力タイミングが各デバイスごとに異なる。そこでメモリコントローラ内にデータを受け取るタイミング差を修正する遅延回路を設けて対応する。このとき各デバイスの遅延時間を見積もる操作をリードレベリング (Read Leveling) と呼ぶ。
MPRを有効にした後、リードコマンド (RDまたはRDA) を入力するとリードコマンドはメモリセルアレイではなくMPRに入力される。メモリセルアレイのデータの読み出しはMPRを無効にするまでできない。
バーストチョップしないリードコマンドからライトコマンドには R L + t C C D + 2 × t C K − W L {\displaystyle RL+tCCD+2\times tCK-WL} 期間が必要になる。ただしRLはリードレイテンシ (Read Latency)、WLはライトレイテンシ (Write Latency)、tCCDはCAS#から次のCAS#までのタイミング制限、tCKは1サイクルの時間。図の例ではリードからライトの切り替わりに2サイクル ( 2 × t C K {\displaystyle 2\times tCK} ) の空き時間が発生する。
ただしBC4、CL=5、AL=0、CWL=5、Dout nはCol nに対応して読み出されたデータ、Din bはCol bに対応して書き込まれるデータである。 バーストチョップしたリードコマンドからライトコマンドまでの期間は R L + t C C D / 2 + 2 × t C K − W L {\displaystyle RL+tCCD/2+2\times tCK-WL} に短縮される。このためtCCD/2サイクル早くライトコマンドを入力できる。
ただしCL=5、AL=0、Dout nはCol nに対応して読み出されたデータである。
ただしCL=5、AL=0、Dout nはCol nに対応して読み出されたデータである。
CASレイテンシ (CAS Latency:CL)
DDR3 SDRAMにおけるコマンドとオペレーションでは、DDR3 SDRAMの内部レジスタ及びコマンドに対するオペレーションについて記述する。
逆に最小RTT オフ時間 (tAOFmin) はODTLoffからメモリデバイスがODT抵抗をオフに切り替え始めたタイミング、最大RTT オフ時間 (tAOFmax) はODTLoffからメモリデバイスが完全にHi-Z状態になったタイミングである。
ただし、Hi-Z⇔RTTの切り替わりのタイミングを得るのは非常に難しいため簡易的にDQなどの出力が変化する上がり/下がりエッジの任意の2点を結ぶ直線とVSSQ/VRTTとの交点をスペックとして用いる。
ODTH4を満たす時間ODTの入力はハイを保たなければODTオンとなったとは見なされない。ODT ハイでライトコマンドが入力された場合、ライトコマンドからBL4のときはODTH4の間、BL8のときはODTH8の間、ODTの入力はハイを保たなければならない。
ODTH4/ODTH8はODTピンの入力がハイになってからODTピンの入力がローになるまで、またはライトコマンドの入力からODTピンの入力がローになるまでの間を指す。