Chisel
Chiselは、Scalaの内部DSLであり、Scalaのライブラリとして提供されている。
Chiselのコンパイルは以下のようなパイプラインで行われる:
Chisel3 (Scala) のコードから Firrtl (Flexible Internal Representation for RTL) へ
Firrlt から Verilog へ(ASIC や FPGA ツール向け)
Verilog から C++へ(Verilator を使用してシミュレーションやテストを行う)