Dynamic Random Access Memory
DRAMの内部回路は、各1つずつのキャパシタと電界効果トランジスタ(FET)から構成される「メモリセル」の部分と、多数のメモリセルが配列したマトリックスの周囲を取り巻く「周辺回路」から構成される。
DRAMの集積度を上げるには、メモリセルをできるだけ小さくすることが有効である。そのため、キャパシタとFETを狭い場所に詰め込むために、さまざまな工夫が行われている。
各々のメモリセルはキャパシタ1個とスイッチ用のFET 1個から構成される。記憶セルは碁盤の目状に並べて配置され、横方向と縦方向にワード線とビット線が走っている。記憶データは、メモリセルのキャパシタに電荷がある場合は論理 "1"、無い場合は論理 "0" というように扱われており、1つのメモリセルで1ビットの記憶を保持している。
2011年6月22日エルピーダメモリと秋田エルピーダメモリは、タブレットPCやスマートフォンなどの薄型化や大容量化に役立つ、世界最薄となる厚さ0.8ミリの4枚積層DRAMを開発したと発表した。