ロジカルエフォート
複数ステージからなる論理ネットワークにおいて、特定のパスに沿った実現可能な最小の遅延は、各ステージのエフォートが等しくなるように設計したときに達成されることが示される。ゲートの組み合わせが与えられ、負荷の大きさが分かれば、 B , G , H {\displaystyle B,G,H} の値が定まり F {\displaystyle F} が固定される。 それゆえ個別のゲートは、各ステージのエフォートが下式となるようにサイズが決定される。
f = F 1 / N {\displaystyle f=F^{1/N}}
ここで N {\displaystyle N} は回路中のステージ数である。
2入力NANDゲートのロジカルエフォートは g = 4 / 3 {\displaystyle g=4/3} と計算される。なぜなら入力容量が3のインバータと同等の電流を駆動するために、NANDゲートは4の入力容量を必要とするためである。同様に2入力NORゲートのロジカルエフォートは g = 5 / 3 {\displaystyle g=5/3} となることが分かる。ロジカルエフォートが小さいため、典型的にはNORゲートよりもNANDゲートの方が好まれる。
さらに大きなゲートに対しては、ロジカルエフォートは下表のようになる。
NANDとNORゲートの正規化寄生遅延はそれぞれの入力数と等しくなる。
以上から、2入力NANDがそれ自体と同一のコピーを駆動する際(エレクトリカルエフォートが1のとき)の遅延は下記のようになる。
d = g h + p = ( 4 / 3 ) ( 1 ) + 2 = 10 / 3 {\displaystyle d=gh+p=(4/3)(1)+2=10/3}
2入力のNORゲートの遅延は下記のようになる。
d = g h + p = ( 5 / 3 ) ( 1 ) + 2 = 11 / 3 {\displaystyle d=gh+p=(5/3)(1)+2=11/3}
ロジカルエフォートの大きな利点は、その考え方を複数ステージからなる回路に容易に拡張できることである。パスの正規化遅延の総和 D {\displaystyle D} は全体のパスエフォート F {\displaystyle F} とパスの寄生遅延 P {\displaystyle P} (個別の寄生遅延の和)を用いて次のように書き表すことができる。
D = N F 1 / N + P {\displaystyle D=NF^{1/N}+P}
パスエフォートはパスのロジカルエフォート G {\displaystyle G} (個別のゲートのロジカルエフォートの積)とパスのエレクトリカルエフォート H {\displaystyle H} (パスの入力容量と負荷との比)を用いて表すことができる。
各ゲートがそれぞれただ一つの追加のゲート(つまりパスの次のゲート)を駆動する場合、パスエフォートは下記のように表される。
F = G H {\displaystyle F=GH}