集積回路設計
アナログIC設計で重要な問題として、IC上の個々の素子の特性にかなりばらつきがあることが挙げられる。個別部品で回路を組むときには、部品の特性を測定して選別することができるが、集積回路上の素子については制御できない。例えば、あるIC抵抗器の抵抗値は ±20% のばらつきがあり、バイポーラトランジスタのβ値は 20 から 100 までのばらつきを示す。同じ設計であってもウェハーが異なれば特性が変わるし、同じウェハーから切り出したICでも、不純物の拡散にばらつきがあるため、特性が違う。このばらつきの原因は、半導体製造工程に制御不能な無作為の分散があるためである。製造時のちょっとしたタイミングの変化でも、特性が変化する。
このようなばらつきの影響を減らす設計手法として以下のものがある。
抵抗の絶対値ではなく、抵抗の比率を中心として設計する。
部品配置を幾何学的にすることで分散の影響を減らす。
部品を大きくすることで確率的な影響を小さくする。
大きな部品を小さな部分に分け、それらを配線して同等な機能を持たせる。これにより全体としてばらつきの影響が相殺される。
密接に関連する素子をコモンセントロイド型の配置にすることでばらつきを相殺する(例えば、オペアンプでのトランジスタの差動ペアなど)。
一般にアナログICの特性の絶対値はそれほど重視されない。ただし、このようなばらつき問題に対応するため、アナログIC設計と通常の基板レベルの設計では手法がかなり異なる。