SDRAM
0Vまで下げられると予測されている。
2009年2月、サムスン電子はDDR4開発の重要なステップとして 40nmルールのDRAMチップの試作検証を行った。2009年時点で一般に製造されているDRAMチップは50nmルールに移行しつつある状態だった。
2011年2月、サムスン電子は2GBの DDR4 SDRAM モジュールの開発を発表した。電源電圧 1.2V での最大帯域幅は 2.133Gbps で、30nmプロセス技術で「擬似オープンドレイン」テクノロジーを採用。同等のDDR3モジュールと比較すると消費電力を40%抑えている 。
2014年6月下旬、販売開始Intelの「Haswell-E」およびX99チップセットが対応する
2015年9月 Intelが第6世代Coreプロセッサを発表。今までハイエンドモデルでのみ対応していたDDR4がメインスリーム向けCPUで対応した。
この場合も省電力状態となるが、SDRAMは内部のタイマを使って必要なリフレッシュサイクルを生成する。この場合もクロック供給を止めることができる。上述の省電力モードよりも電力消費は若干多いが、メモリコントローラを完全に停止させることができ、システム全体としてはこちらの方が省電力となる。
バッテリ駆動の機器向けにさらなる省電力オプションが用意されている。
温度対応型リフレッシュ : チップ上の温度センサが温度を測定し、低温になるほどセルフリフレッシュでのリフレッシュレートを低減させる。
選択的リフレッシュ : DRAMアレイの一部だけでセルフリフレッシュを行う。どの部分をリフレッシュするかは追加のモードレジスタで設定する。
DPD (deep power down) モード : モバイルDDR (LPDDR) やLPDDR2が実装している。メモリ内容を無効化して、通常状態に復帰するときに再設定を必要とする。CKEをローレベルにする際にバースト終了コマンドを発行することでDPDモードとなる。
それぞれのバンクのそれぞれのロウを開いて閉じる(アクティブとプリチャージ)ことで、メモリセルをリフレッシュできる。しかし、メモリコントローラを単純化するため、SDRAMチップには「オートリフレッシュ」コマンドがあり、それぞれのバンクの1つのロウに対して同時にリフレッシュを行うことができる。SDRAMは内部にカウンタを持っていて、バンク内のロウを順番にオートリフレッシュすることができる。メモリコントローラはリフレッシュインターバル(一般に tREF = 64 ms)ごとにロウの数(これまで説明してきた例では4096)をカバーするのに十分なだけのオートリフレッシュ・コマンドを発行すればよい(この例だと、64ms内に4096回発行するということ)。このコマンドを発行する際には全バンクがアイドル状態でなければならない。