Transistor-transistor logic
この遷移の際に抵抗器 R3 が直列接続されているトランジスタ V3 とダイオード V5、さらにトランジスタ V4 に流れる電流を制限する。また、出力電圧がHI (1) のときの出力電流も制限し、接地との短絡接続のときの出力電流も制限する。プルアップ抵抗とプルダウン抵抗を出力段から排除することで、消費電力を増大させずにゲートを強化できる。
トーテムポール出力段付きTTLの最大の利点は、HI (1) 出力の際の低出力抵抗である。その値はコレクタ接地回路として動作している上段の出力トランジスタ V3 によって決まる。抵抗器 R3 は V3 のコレクタに接続されており、負帰還によってその影響が補償されるため、出力抵抗にはほとんど影響しない。欠点は出力に負荷が接続されていない場合でも出力のHI電圧が低くなる(3.5V以下)という点である。これは、V3 のベース-エミッタ間と V5 のアノード-カソード間で電圧降下があるためである。