LVCMOS
より良い性能と低コストを実現するために半導体メーカーは、集積回路のデバイスの幾何学的構造を縮小した。 その縮小にともなって、トランジスタの同じ基本的な動作特性を維持するために関連する動作電圧も縮小する必要がある。 半導体技術の進歩に伴い、5V未満のデジタル論理レベルに対して、LVCMOSの電源電圧と電圧を低減するためのインタフェース標準は、Joint Electron Device Engineering Council (JEDEC)によって定義されてきた。