Verilog
Verilogの'wire'の概念は信号の値 (4状態:"1、0、floating、undefined") と信号の強度(強い、弱いなど)からなる。このシステムのおかげで、共有信号線の抽象的なモデリングが可能になり、複数のソースで共通の回路網を駆動することが可能になった。wireが複数のドライバーを持つ時、wireの(読み取り可能な)値はソースドライバーの関数と強度で解決される。
Verilog言語の文のサブセットは、合成可能である。RTL(register-transfer level; レジスタ転送レベル)として知られる合成可能なコーディングスタイルを使用して書かれたVerilogのモジュールは、合成ソフトウェアを使用することで物理的に実装することができる。合成ソフトウェアは、アルゴリズムを用いて、(抽象的な)Verilogのソースをネットリストに変換する。ネットリスト(英語版)とは、特定のFPGAやVLSI技術で利用可能な基本ゲート(AND、OR、NOT、フリップフロップなど)のみからなるソースコードと論理的に等価な記述である。さらにネットリストに修正を加えることで、究極的には(ASICのフォトマスクのセットやFPGAのビットストリームなどの)電子回路製造の設計図を生成することが可能である。
「Verilog-HDL」という表記が用いることがあるが、IEEEなどの文書では「Verilog」と「HDL」との間にハイフンが入らない「Verilog HDL」のように表記されている。