トランスレーション・ルックアサイド・バッファ
↑ “Inside Nehalem: Intel's Future Processor and System”. Real World Technologies. 2012年3月17日閲覧。
↑ “Intel Core i7 (Nehalem): Architecture By AMD?”. Tom's Hardware. 2010年11月24日閲覧。
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↑ J. Smith and R. Nair. Virtual Machines: Versatile Platforms for Systems and Processes (The Morgan Kaufmann Series in Computer Architecture and Design). Morgan Kaufmann Publishers Inc., 2005.
↑ Welsh, Matt. “MIPS r2000/r3000 Architecture”. 2008年11月16日閲覧。 “If no matching TLB entry is found, a TLB miss exception occurs”
↑ SPARC International, Inc.. The SPARC Architecture Manual, Version 9.
キャッシュと同様、TLBを多層化することもでき、近年では一般化している。一次TLBは小さいが非常に高速で(フル・アソシアティブの場合もある)、二次TLBは大きいがやや低速である。命令とデータで一次TLBを別々に持つ場合(ITLBとDTLB)、二次TLBも命令とデータで別々に持つ場合などがある。
例えば、インテルのNehalemマイクロアーキテクチャでは、4ウェイ・セットアソシアティブの L1 DTLB(4KiBページでは64エントリ、2/4MiBページでは32エントリ)、2スレッドでスタティックに分割して使用する4KiBページで128エントリの L1 ITLB(4ウェイ・セットアソシアティブ)と2/4MiBページで14エントリの L1 ITLB(フルアソシアティブ)、そして統合型の4KiBページ/512エントリの L2 TLB(4ウェイ・セットアソシアティブ)がある。
実装によっては、小さいページ用と大きなページ用にTLBを分けている場合がある。