ロジカルエフォート
クリティカルパスに沿ったCMOSインバータは、典型的にはガンマの値が2に等しくなるようにして設計される。言い換えればインバータのpMOSは、nMOSの2倍のゲート幅を持つように設計される。(このときpMOSのゲート容量はnMOSの2倍となる。)これはpMOSの抵抗値とnMOSの抵抗値をおおまかに揃えることで、同程度のプルアップ電流とプルダウン電流を得るためである。
すべてのトランジスタのサイズは出力の駆動能力がインバータの駆動能力と等しくなるように、サイズ2のpMOSとサイズ1のnMOSから構成されることになる。
ゲートの出力駆動能力は、可能な入力の全組み合わせの中で最小の出力駆動能力と等しくなる。
与えられた入力に対するゲートの出力駆動能力は、ゲートの出力ノードの駆動能力に等しい。
ノードの駆動能力は、そのノードにソースまたはドレインが接続されたON状態のすべてのトランジスタの駆動能力の和と等しい。PMOSトランジスタはゲート電圧が0であるときにON状態となる。NMOSトランジスタはゲート電圧が1であるときにON状態となる。
ゲートのサイズが決まれば、ゲートの出力のロジカルエフォートは出力ノードにソースまたはドレインが接続されたすべてのトランジスタのゲート幅の和となる。ゲートの各入力のロジカルエフォートは、その入力ノードに繋がったすべてのトランジスタのゲート幅の和となる。
ゲート全体のロジカルエフォートは、出力のロジカルエフォートと入力のロジカルエフォートの総和との比になる。