フラッシュADC
フラッシュADCは、シリコンベースのバイポーラ(BJT)技術と相補型金属酸化膜FET(CMOS)技術から、めったに使われないIII-V技術に至るまで、多くの技術を用いて実装されている。このタイプのADCは、よく最初の中型アナログ回路の検証として使用される。
最初期に実装されたものは、基準電圧に接続されたよく整合した抵抗の基準ラダーで構成された。抵抗ラダーの各タップは、1つのコンパレータに使用される(このとき増幅段が先行している)。したがって測定した電圧が抵抗タップの基準電圧を上回るか下回るかによって論理0か1が生成される。増幅器を追加する理由は2つの側面がある。電圧差を増幅してコンパレータのオフセットを抑制することと、基準ラダーに対するコンパレータのはね返りを強く抑制することである。普通設計が行われるのは4ビットから6ビット、ときどき7ビットといった感じである。
省電力容量性基準ラダーを用いた設計が実証されている。これらのシステムはコンパレータをクロックすることに加え、入力段の基準値のサンプリングも行う。サンプリングが非常に高速で行われるため、キャパシタの漏れは無視してよいほど小さくなる。
近年では、フラッシュADCの設計にオフセット較正が導入されている。