極端紫外線リソグラフィ
デバイス性能についての個別の詳細は提示されなかった。しかしながら、リソグラフィの性能詳細はそれでもなお要望されるものの多くを示した。
CD uniformity: 6.6%
Overlay: 17.9 nm x, 15.6 nm y, possibly correctable to 6.7 nm x, 5.9 nm y
Power: 1 W at wafer (>200 W required for high volume), with a dose of 3.75 mJ/cm
Defects: 1/sq. cm.
同じEUV露光は理論的に100nmより大きいマスク欠陥由来のプリント欠陥が30nm以下となることをもたらす一方で、AMDの45nmノードmetal-1デザインルールは90nmであったように、高い欠陥レベルは予想外ではないかもしれない。その自然解像限界を凌駕する光リソグラフィーはこの点に関して重要な利点を持つ。
おそらく、CNSEのEUV装置は既知の16%フレア問題を被った。フレア効果は上で述べられた二次電子効果から切り離すのは困難かもしれない。
2008年7月に、IMECは導入したEUVツールを使用して~60nmコンタクトをプリントした 12~18mJ/cmの線量が使用された。
↑ SEMICON West - Lithography Challenges and Solutions
↑ P.Naulleau et al., Pushing EUV lithography development beyond 22-nm half pitch, LBNL Paper LBNL-2288E (2010).
↑ TSMC to take delivery of EUV lithography system in 2011
↑ TSMC facing EUV, Wafer Cost Challenges.
↑ H. Meiling, "EUVL - getting ready for volume introduction," Semicon West, July 14, 2010.
↑ O. Wood and B. LaFontaine, Source Power Requirement for HVM.
↑ U. S. Patent 6977715.
↑ H-W Kim et al., Proc. SPIE vol. 7636, 76360Q (2010).
↑ S. A. George et al., Proc. SPIE vol. 7636, 763626 (2010).
↑ H. Mizuno et al., Proc. SPIE vol. 7271, 72710U (2009).
↑ P. P. Naulleau et al., Proc. SPIE 7636, 76362H (2010).
↑ L. W. Shive and B. L. Gilmore, ECS Trans. vol. 16, 401-405 (2008).
↑ T-S. Eom et al., Proc.
ハイニックスは、ダブルパターニングを使用した193nmの液浸リソグラフィが~20nm以下に解像でき、その一方でよりコストを意識したEUVアプローチが、28nmを下回る程度にしかならず、193nmの液浸リソグラフィシングルパターニングの38nmの解像限界を越える世代の改善に満たないと見出した。
その現在の解像限界と準備不足のため、EUVLは近年、現在の20nmクラスNANDフラッシュ技術世代を選択するリソグラフィのような、既存の液浸リソグラフィツールを使用したマルチパターニングにとって変えられている。サムスンとIM Flash Technologiesは3x nmと2x nmのNANDフラッシュのためにスペーサダブルパターニングを既に使用し始めた。東芝とサンディスクは19nmNANDフラッシュを2011年に既に開始している。現状、EUVシングル露光解像度は依然22nmを越えており、EUVまたはArF波長を使用するにかかわらずマルチパターニングは~10-14nmにおいては必要である。IEDM 2011では、ハイニックスは四重のスペーサパターニングを使用した十数nm NANDテクノロジーを発表すると期待されている。
2009年の9月には、インテルは、15nmのプロセスについては、EUVが時宜を得た方法で準備ができているように見えないことを明らかにした。
2009年4月に、IMECは、コンタクトとmetal-1レイヤー(~45 nmデザイン・ルール)がEUVリソグラフィでプリントされた、22nmのSRAMセルを作り上げた。しかしながら、企業が22nmを使用開始する時点で、EUVが準備できないであろうことが認知された。さらに、形状端輪郭がEUV照明に特有の非対称性に関係した傾斜の非対称を示していると評価された。この実証は限定された数の~45 nm形状のみに着目されたが、上述でのインテルの100万の~30 nm形状にわたるショット雑音計算は製造に先立つ難問を示している。このデモンストレーションは単に限られた数の~45 nm特徴に注目しましたが、インテルの散弾雑音計算、の上に、何十億もの特徴については、~30 nmは、製造に先立つ難問を示している。
2009年末、ローレンス・バークレー国立研究所を加えたKLAテンコールとグローバルファウンドリーズは論文を公表し、EUVレジストにおけるEUV生成二次電子の確率的挙動を提示した。特に、32nmのハーフピッチトレンチは顕著な線端粗さ、線幅粗さ(line width roughness:LWR)および限界寸法(critical dimension:CD)変動を示した。それはまた~15nmレジスト不鮮明が初期の研究で観察されたことを説明している。
ポール・シェーラー研究所の干渉リソグラフィは10nm以下の線間形状を実証するために使用された。この光源で試験されたレジスト性能は、投影装置のコントラスト制限のためEUV投影装置用に期待された性能を反映しなかった。
1996年、サンディア国立研究所、カリフォルニア大学バークレー校およびルーセント・テクノロジーの共同作業において、75nmから180nmまでのゲート長のnMOSトランジスターを生産した。ゲート長はEUVリソグラフィによって決定された。130nmゲート長におけるデバイスの飽和電流は~0.2 mA/uであった。100nmのゲートデバイスは、90mV/decadeの閾値下の振れ(subthreshold swing)と、250 mS/mmの飽和トランスコンダクタンスを示した。当時の最先端DUVリソグラフィでパターニングされた同じデザインルールでの商用のNMOSは、0.94mA/umの飽和電流と860mS/mmの飽和トランスコンダクタンスを示した。この事例での閾値下の振れは90mV/decade以下であった。
2008年2月に、ニューヨーク州立大学オールバニ校のCollege of Nanoscale Science and Engineering (CNSE)を拠点とした、IBMとAMDを含む共同作業では、45nmのノード・テスト・チップの最初の金属層中に90nmの溝をパターニングするためにEUVリソグラフィを使用した。
ASMLは、16nm以下の性能は現状の6度より大きい照射軸が必要とされると指摘し、それゆえ現在のEUVの多層膜光学基盤に対する根本的変化が必要とされる。とりわけ、アポディゼーション(軽度の入射瞳を越えた強度の不均一性)は、異なる角度での異なる反射率により、より高い開口数(NA)ではより深刻となる。
キヤノンは第1回国際EUVLシンポジウムにおいて、高いNAをもつEUVシステムは 大角度範囲にアクセスされるため、2つの異なる偏光間でシステム透過率の大きい相違を表すだろうと示した。
実際、8波長以下のEUVマスクピッチにおいては、大角度での多層膜への回折は、徹底的な計算評価を要求する深刻なイメージ劣化の別の原因である。大角度では、多層膜反射率は著しく減少する。
別の問題は、10nm以下での利用においては、既に処理能力問題に悩まされている、EUVマスクパターニングの電子線リソグラフィは解像度要求を適合させる実用的なレジストの困難性を持っていることである実際のところ、20nm以下では、現在の電子線マスク描画装置はマスク上に80nmサイズを繰り返し供給することができない。
近年のEUVゾーンプレートリソグラフィ評価はサブ20nmハーフピッチのものであり、次世代リソグラフィがダブルパターニングを必要としても実際のところ、ダブルパターニングはサブ12nmハーフピッチでさえ満足しないだろう。
5 mJ/cm2の線量感度は、およそ数千程度のEUV光子だけがそのような小さな領域で蓄積することを示唆している。光子のランダムな到着時による自然なポアソン分布で、約40nm未満の形状にとって露出プロセスを基本的に制御しがたくする、少なくとも数パーセント3シグマの期待された自然な線量変化がある。線量を増加させることはショット雑音を縮小するが、一方でさらにフレア線量を増加させ、より多くの自由電子を生成するだろう。自由電子は減速し停止するまで拡散するだろう。自由電子密度が初期光子密度より低いので、ショット雑音はEUV線量を単に考慮することから想定されるよりも常に実質的に大きい。
2008年にインテルは10億の30 nm接点を印刷するために、±16 %の線量エラー(@10 mJ/cm2)がEUVショット雑音から期待されると推定した。厳しい集計では、変動は±20 %まで増加する。この問題は22 nmパターン統合に影響を与えるだろう。1nmのピクセル内を検討した場合、ショット雑音が一層明白になり(>100% on 10 nm scale @10 mJ/cm)、EUVリソグラフィにおける線端粗さ(line edge roughness:LER)の由来問題がより明確になる。
電荷捕捉のための2次元絶縁を伴う浮遊ゲートフラッシュメモリパターン同様に、DRAMと論理マイクロプロセッサ(11nmノードでの複合パターンカットを含む)でしばしばみられる2次元パターンは、線種形状よりショット雑音の影響をより受けやすい。それは、2次元パターン(理想的な長方形)が、あるしきい線量の近辺で露光した限定領域における光子の数として定義されているからである。