5ナノメートル
単一トランジスタ7nmデバイスは2000年代初めに研究者によって最初に作製された。2002年、IBMが6nmトランジスタを作製した。
2003年、NECは5nmトランジスタを作製した。
2015年 IMECとケイデンスは、5nmテストチップを作製した。作製されたテストチップは十分に機能的なデバイスではないが、配線層のパターニングを評価できるものであった。 インテルは5nmノードのためのラテラル・ナノワイヤ(または全周ゲート)FETのコンセプトを描いた。
2017年、IBMは通常のFinFETデザインではなく全周ゲート構造(GAAFET)でのシリコンナノシートを用いて、5nmシリコンチップを作製したことを明らかにした。