Design Compiler
論理合成を行うために、デザインをリードする。 デザインをリードするには、readコマンドを実行する。
Verilogの場合
適切な制約条件が決定したら、論理記述をコンパイルする。コンパイルには compile コマンドを用いる。
コンパイル時には選定した制約条件を指定する。