榎本忠儀
キャッシュメモリに必須なSRAMにSVL回路(M-SVL)を適用した。ワード線電位が0となり、SRAMが待機(データ保持)状態になると、M-SVLのpSmがoff、nSmがonとなり、記憶回路(モリセル)に降圧電圧(V-v)が供給される。今、ノードN1 およびN0の電位をそれぞれ0および(V-v)とすると、U1(pMOSFET)がoffとなる。この時、U1にバックゲートバイアス(v)が掛かり、U1のしきい値電圧が高くなるため、U1に流れるリーク電流が減少する。従って、off 状態のU1およびon状態のD1を介したリーク電流が減少し、Pstが削減される。同時に記憶データが保持される。SVL回路を適用した改良型SRAMのデータ保持マージンは従来形SRAMの59.5%であったが、リーク電流によるPstは大幅に減少し、従来形SRAMの約1/11 (9.17%)となった。 改良型SRAMが書き込みをしている時、メモリセルに降圧電圧(V-v)を、ワード線にVを供給する。書き込みマージンは大幅に改善され、従来型SRAMの1.31倍であった。 改良型SRAMが読み出しをしている時、メモリセルにVを、ワード線に(V-v)を供給する。
Institute of Electrical and Electronics Engineers (IEEE) (米国電気電子学会) Transactions on Very Large Scale Integration (VLSI), Associate Editor (1997-1999) Journal of Solid-State Circuits, Associate Editor (2000-2003)