ロジカルエフォート
↑ Bakos. “Fundamentals of VLSI Chip Design”. University of South Carolina. p. 23. 2011年11月8日時点のオリジナルよりアーカイブ。2011年3月8日閲覧。
↑ Dielen, M.; Theeuwen, J. F. M. (1987). An Optimal CMOS Structure for the Design of a Cell Library. p. 11
つまり、正規化寄生遅延 p {\displaystyle p} (これはゲートの内在的な遅延であり、無負荷を駆動する際の遅延として捉えられる)と、ステージエフォート f {\displaystyle f} (これは下記で説明されるように容量負荷に依存する)を用いて以下のように表現される。
d = f + p {\displaystyle d=f+p}
ステージエフォート f {\displaystyle f} はさらに2つの要素に分けられる。ロジカルエフォート g {\displaystyle g} は、与えられたゲートがインバータと同じ出力電流を持つ時の、インバータに対する入力容量の比である。(あるいは逆に、入力容量をインバータと揃えた時に、出力電流がどれだけ弱まり遅延が増大するかを捉えた量であるとも言える。)特定のゲートクラスは一定のロジカルエフォートの値を持ち、ゲートの内在的な性質を捉えていると説明される。 エレクトリカルエフォート h {\displaystyle h} は、与えられたゲートの入力容量と出力負荷の容量との比である。"ロジカルエフォート"は出力負荷に依存せず、出力負荷の大きさは"エレクトリカルエフォート"として考慮される。これら2つの要素を用いてステージエフォートは下式のように簡単に表される。
f = g h {\displaystyle f=gh}
上記の2式を組み合わせることで、単一の論理ゲートが持つ正規化遅延は次のような基本方程式としてモデル化される。
d = g h + p {\displaystyle d=gh+p}
定義からインバータのロジカルエフォート g {\displaystyle g} は1である。インバータが同一のインバータを駆動する場合、エレクトリカルエフォート h {\displaystyle h} も1となる。
インバータの寄生遅延 p {\displaystyle p} もまた1である。(これはインバータのエルモア遅延モデルを考えることで求められる。)
以上から、インバータがそれと同一のインバータを駆動する際の正規化遅延は下式のように求められる。
d = g h + p = ( 1 ) ( 1 ) + 1 = 2 {\displaystyle d=gh+p=(1)(1)+1=2}