yusuke1997/dblp-id-title huggingface dataset:
Virtual Buffers for Exposed Datapath Architectures
HiperSonic TM : A programmable solution for 5 GHz wireless networks
Real-Time Analysis of Distributed Systems including Tasks with Variable Rate-dependent Behavior
Eine Scheduling Heuristik zur Minimierung der Verlustleistung
Investigating the Impact of Energy-Efficient Ethernet on Automotive Applications via High-level Modeling
Secure Multicast Rekeying: A Case Study for HW/SW-Codesign
Pre-silicon Verification of an Automotive Battery Management System in the Context of the Application
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), Tübingen, Germany, February 25-27, 2002
Making PROGRESS in Property Directed Reachability
Sequential Verification Using Reverse PDR
SystemC-based Performance Optimization in Embedded System Design: A Synthetic-Aperture-Radar (SAR) Case Study
Employment of Property Checking for Functional Hardware Verification in an Industrial Setting
CRAVE: An Advanced Constrained RAndom Verification Environment for SystemC
An Asynchronous Switch Implmentation for Systems-on-a-Chip
Model Checking in an Industrial Environment
From Synchronous Guarded Actions to SystemC
Description and Classification of VHDL Objects in the Reuse Management System
A Toolset for the Symbolic Examination of Finite State Transition Systems
Verwendung von UML Sequenzdiagrammen zur Spezifikation und Generierung von RTL Eigenschaftssätzen
System Simulation: A Basic Tool for Modern System Development
Integration von Konfigurationsmechanismen für Xilinx-FPGA in das Linux-OS
Methods and Description Languages for Modelling and Verification of Circuits and Systems, MBMV 2023, 26th Workshop, Freiburg, Germany, 23-24 March 2023
Methoden zur Verifikation von Kommunikationsstrukturen
Power Modeling of an Embedded RISC Core for Function-Accurate Energy Profiling
Layout Driven Optimization of Datapath Circuits using Arithmetic Reasoning
Eine strukturierte Methode zur Generierung von SystemVerilog-Testumgebungen aus textuellen Anforderungsbeschreibungen
Eine Umgebung zur transformationalen Entwurfsraum-Exploration
A Tight Lower Bound for Dynamic BDD Reordering
Erfahrungen mit VHDL-AMS bei der Simulation heterogener Systeme
Profilbasierte Energieabschätzung integrierter Schaltungen auf algorithmischer Ebene
Certifiable Software-Integration for Engine Electronics
How to Keep 4-Eyes Principle in a Design and Property Generation Flow
An Interactive Verification Tool for Synchronous/Reactive Systems
Transaction Modeling and RTL Simulation Analysis
Effiziente Auslastung der heterogenen Ressourcen eines Systems durch domain-übergreifendes Multithreading
Towards Verification of Artificial Neural Networks
Verifying Finite State Machines in Probabilistic Environments
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), Frankfurt, Germany, February 28 - March 1, 2000
Benchmarking SMT Solvers on Automotive Code
Modellierung des dynamischen Verhaltens nichtlinearer analoger Komponenten für die semi-formale Mixed-Signal-Verifikation
Modellierung kooperierender Prozesse mit gefärbten Sequenzdiagrammen
Integrating Hardware/Firmware Verification Efforts Using SystemC High-Level Models
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), Braunschweig, Germany, February 22-24, 1999
SAT-based Calculation of Source Code Coverage for BMC
On Self-Verifying DSL Generation for Embedded Systems Automation
Semi-symbolische Modellierung von Abweichungen
Switching Activity Analysis Using a Set Theoretical Approach
Formale Verfeinerung und Modelchecking von zeitbehafteten endlichen Automaten
VHDL-Hardware/Software-Board-Level-Simulation innerhalb eines FPGA/DSP-Entwicklungssystems
Implementation and Visualization of a BDD Package in JAVA
Verifikation im Experimentalsystem GIFT
UML/SysML-Systemanalyse zur Generierung von formalen Verifikationseigenschaften für verschiedene Abstraktionsebenen
Abstract Modeling of Communication Errors in Cyber-Physical Systems using uPN
Verifying UML/OCL Models Using Boolean Satisfiability
Effiziente Methoden zum Zahlenvergleich und zur Vorzeichenerkennung in Restklassensystemen
Formale Verifikation eines Sonet/SDH Framers
Debugging Design Errors by Using Unsatisfiable Cores
Flexible Overhead Processing Architectures for G.709 Optical Transport Networks
Counterexample Generation for Incomplete Designs
Beschleunigte Robustheitstests für verhaltensbeschreibende Zustandsmaschinen
Spezifikation hybrider Systeme
Verification and validation of Atmel's new 32 bit AVR microprocessor
Integration externer Komponenten in den Simulationsablauf von VHDL
Diagnosing Partially Observable Markov Decision Processes
Symbolic Error Metric Determination for Approximate Computing
Ein Schritt zur formalen Verifikation auf der Transaktionsebene
Multi-Core - the Future of Embedded Systems
Reducing Response Times by Competition Based Dependencies
A New Approach to Use Partial Results During Image Computation in BDD Based Symbolic Model Checking
Der Einsatz von hybriden Petri-Netzen für den Entwurf gemischt analog-digitaler eingebetteter Systeme
Verallgemeinerte Überwachersynthese
Induction based Equivalence Check at Register Transfer Level
Multithreaded Code from Synchronous Programs: Generating Software Pipelines for OpenMP
Cost-efficient Formal Block Verification for ASIC Design
Formale Modellierung von kontrollflussdominierten High-Level-Synthese-Eingabebeschreibungen zur Verifikation von Ergebnissen kontrollflussgesteuerter Einplanungsverfahren
Equivalence Checking on System Level using Stepwise Induction
SyReC: A Programming Language for Synthesis of Reversible Circuits
Neues Konzept zur Steigerung der Zuverlässigkeit einer ARM-basierten Prozessorarchitektur unter Verwendung eines CGRAs
laLa -- An Object Oriented Language for Schematic and Printed Circuit Board Specification
Stochastic Bounded Model Checking: Bounded Rewards and Compositionality
Supervised Dynamic Recording in Model Checking
Rapid Prototyping of a Microcontroller IP Core under Resource Limitations
Analog and Mixed-Signal Extensions to SystemC
System-Level Design for Automotive Mixed-Signal ASICs: An Industrial Point of View
Graphische Spezifikation und Analyse funktionaler Testabläufe mit MSCs der UML
Universal Pattern: Formalization, Testing, Coverage, Verification, and Test Case Generation for Safety-Critical Requirements
Detection and Elimination of Constants to Strengthen k-Induction
Towards Timing and Power Analysis of FSM-SADFGs on MPSoCs with Shared Memory Communication
Inductive Proof Rules Beyond Safety Properties
Präzise Modellierung und Parameteranpassung eines 5, 2 GHz LNA für WLAN-Anwendungen
ScaLP: A Light-Weighted (MI)LP-Library
High-Level Synthesis for Model-Based Design with Automatic Folding including Combined Common Subcircuits
Verifying Incomplete Networks of Timed Automata
Applying Tailored Formal Methods to X-ATPG
System Modeling Using Marker States in the RW-Framework
A Platform for Construction and Integration of Digital IP Blocks
Abhängigkeitsanalyse und Parameterberechnung auf Spezifikationsebene
Deriving Structural RT-Implementations from Algorithmic Descriptions by means of Logical Transformations
Formale Verifikation von Contiki-Anwendungen
Simulation and Profiling of Virtual Instruction Set Architectures for HW/SW Co Design
Hardware-basierter Hardware-Entwurf
Konzept zur Taskmigration auf heterogenen rekonfigurierbaren Rechenplattformen
Erweiterte Kostenmodellierung mit VHDL/VHDL-AMS
Modeling Power Consumption for Design of Power- and Noise-Aware AMS Circuits
Improved Feasibility Tests for Asynchronous Real-Time Periodic Task Sets
23rd GMM/ITG/GI Workshop on Methods and Description Languages for Modelling and Verification of Circuits and Systems, MBMV 2020, Stuttgart, Germany, March 19-20, 2020
From Requirements to Comprehensive Verification of Smart Power ICs
The Demand for Reliability in Probabilistic Verification
Early Power & Timing Estimation of Custom Hardware Blocks based on Automatically Generated Combinatorial Macros
Finding Bad States during Symbolic Supervisor Synthesis
19th GI/ITG/GMM Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen, MBMV 2016, Freiburg im Breisgau, Germany, March 1-2, 2016
A Scalable Platform for QEMU Based Fault Effect Analysis for RISC-V Hardware Architectures
LoCEG: Local Preprocessing in SAT-Solving through Counter-Example Generation
Fast Symbolic Model Checking for Partitioned Transition Relations with Isomorphic Partitions
A Model-Based Approach to System-Level Co-Design
Erstellung und Verifizierung eines VHDL-AMS-Modells für einen kapazitiven Delta-Sigma-Modulator
Entwurf von Aufbau- und Verbindungstechniken für die Elektromagnetische Zuverlässigkeit von Mikrosystemen unter Verwendung des M3-Ansatzes
Timing-/Power-getriebener Layout-Entwurf für Zellen-basierte Digitalschaltungen
Modeling Real-Time Systems with I/O-Interval Structures
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen, MBMV 2018, Tübingen, Germany, February 8-9, 2018
Formal Verification on the Word Level using SAT-like Proof Techniques
Interfacing Concept for Different Levels of Abstraction in IP-based SoC Design
Debugging and Diagnosis in Equivalence Checking of ASICs
Towards Automated Refinement of TLM Properties to RTL
Hardware Acceleration for Model Checking
Optimization Framework for Hardware Design of Engine Control Units
Automated Sensor Firmware Development - Generation, Optimization, and Analysis
ACCESS: HW/SW-Co-Equivalence Checking for Firmware Optimization
Abstraktions-basierte Verifikation von POMDPs im Motion-Planning-Kontext
Connecting a C++ based Structural Verification Tool to the Web
Modeling of Custom-Designed Arithmetic Components for ABL Normalization
An Enhanced Environment for Multi-Level Simulation
Entwurf analog/digitaler Systeme mit SystemC
Ein template-basierter Ansatz zur automatisierten Generierung von SystemC-Modellen aus IP-XACT-Beschreibungen
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), Oldenburg, Germany, February 21-23, 2011
Hardwarenahe Fehlersimulation mit effektiven SystemC-Modellen
Über die formale Beschreibung räumlicher Netze
UPEC-PN: Exhaustive constant time verification of low-level software using property checking
Anwendung von UML zur Beschreibung von eingebetteten Systemen
Formale Methoden für Alle
Die formale Beschreibung des Strukturentwurfs analoger Systemkomponenten
Analyse von Gegenbeispielen bei Verifikation mit unvollständigen Eigenschaftssätzen
APPEL - AGILA ProPErty and Dependency Description Language
Vergleich der Beschreibung und Simulation einer Befehlssatzarchitektur in LISA und CoMet
Zeitbeschränkte Clusterung zur Design-Space-Exploration geclusterter VLIW-Prozessoren
Address Decoder Test and Verification by Generalization of Application Fail Sequences
Ein generisches Treiber-Framework zur HW/SW-Kommunikation mittels OSSS-RMI
Determining Minimum Interconnect for Reconfigurable Hardware by Analysis and Verification of Pi-Calculus Design Specifications
Constrained Random Verification for RISC-V: Overview, Evaluation and Discussion
Predicting Performance and Energy Efficiency for Large-Scale Parallel Applications on Highly Heterogeneous Platforms
Using Different Representations of Synchronous Systems in SAL
Hybrid Sequential Function Charts
Übersetzung von Objektorientiertem VHDL nach Standard VHDL
Einsatz formaler Methoden zur Energieeinsparung
Do we really need SystemC-AMS?
Lösen von Booleschen Formeln mit Henkin-Quantoren
Integration und Fehlertoleranz im Codesign
Exploration of DDR5 with the Open-Source Simulator DRAMSys
Evaluation of a software-based centralized traffic management inside run-time reconfigurable regions-of-interest of a mesh-based Network-on-Chip topology
22nd Workshop Methods and Description Languages for Modelling and Verification of Circuits and Systems, MBMV 2019, Kaiserslautern, Germany, March 8-9, 2019
Containing Guardbands: From the Macro to Micro Time Domain
Generator IP-reuse and Automated Infrastructure Generation for Model-based Full-Chip Generation
Exploiting Craig Interpolants in Bounded Model Checking for Incomplete Designs
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen, MBMV 2014, Böblingen, Germany
A new Mapping Method from Fuzzy Logic System into Fuzzy Automaton
Proofs of Unsatisfiability for mixed Boolean and Non-linear Arithmetic Constraint Formulae
A Synchronous Language for Modeling and Verifying Real Time and Embedded Systems
Transactional Level Verification and Coverage Metrics by Means of Symbolic Simulation
Latency-Optimized Force-directed Process Mapping for MPSoC Architectures
Testfallgenerierung für SystemC-Designs mit abstrakten Modellbeschreibungen
Automatic Generation of Cycle Accurate SystemC Models for Application Specific Clustered VLIW Processors
The IPQ Format -- An Approach to Support IP based Design
Verifying Behavioural Extension of Components with Dynamically Evolving Interfaces
Schnelle Simulation analoger Sigma-Delta-Modulatoren durch Abstraktion von Transistorschaltungen
Model-based Systems Engineering with Matlab/Simulink in the Railway Sector
Verbesserung der Fehlersuche in inkonsistenten formalen Modellen (Erweiterte Zusammenfassung)
Abstraction of Systems with Counters for Symbolic Model Checking
Efficient Top Down Design and Verification of a Bluetooth Transceiver using the IEEE 1076.1 Language Standard
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), Erlangen, Germany, March 5-7, 2007
Physical Synthesis: its struggle with Moore's law
Verbesserte SAT basierte Fehlerdiagnose durch Widerspruchanalyse
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), Meißen, Germany, February 19-21, 2001
Accurate Dead Code Detection in Embedded C Code by Arithmetic Constraint Solving
Architektur einer flexiblen, wiederverwendbaren Testbench zur Verifikation paketverarbeitender Hardware in SystemC
New Methods for System-level Verification using SystemC-AMS Extensions: Application to an Automotive ECU
Erweiterung der UML um Zeitannotationen zur Analyse des Zeitverhaltens reaktiver Systeme
Semi-Symbolische Analyse eines Sigma-Delta Modulators
Decision Tree-based Throughput Estimation to Accelerate Design Space Exploration for Multi-Core Applications
SpecScribe - ein pragmatisch einsetzbares Werkzeug zum Anforderungsmanagement
Equivalence Checking in the Presence of Incompletely Specified Boxes
A HW-dependent Software Model for Cross-Layer Fault Analysis in Embedded Systems
Area Estimation Framework for Digital Hardware Design using Machine Learning
Untersuchung zum Einfluß der speziellen Anforderungen dynamischer Schaltungstechnik auf den Systementwurf
Execution Tracing of C Code for Formal Analysis (Extended Abstract)
Control Register Specification and Verification in Complex Systems
Rapid Design Space Exploration of a State-of-the-art PSI 5 Controller
A Formal Approach to Specify and Synthesize at the System Level
Simulationsbasierte Analyse energietechnischer Systemszenarien
Local Constraint Derivation for Platform-Based Design
Exploration of Power Domain Partitioning for Application-Specific SoCs in System-Level Design
Global vs. Local Model Checking of Infinite State Systems
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), Paderborn, Germany, March 9-11, 1998
Modulare Verifikation von Non-Mainline Chip-Level Funktionen
Einfluss von Zellformen auf das Routing von Digital Microfluidic Biochips
Scheduling of Control Flow Intensive Behavioral Descriptions in Formal Synthesis
Abstracting from Register-Transfer to Algorithmic Level for Verification
Minimal Critical Subsystems as Counterexamples for omega-Regular DTMC Properties
Formale Verifikation auf höheren Entwurfsebenen mittels symbolischer Traversierung unendlicher Automaten
Data-aware Global Scheduling of Dataflow Process Networks
Property Set Exhaustiveness Estimation Approach for BMC-based Formal Hardware Verification
Round Trip to Asynchrony and Synchrony
Standardization of System-Level IP
Logic Optimization of Majority-Inverter Graphs
Decompilationsbasierte High-Level-Synthese
Monitoring-based Formal Hardware Verification
On the Influence of Hardware Design Options on Schedule Synthesis in Time-Triggered Real-Time Systems
Generierung von OCL-Ausdrücken aus natürlichsprachlichen Beschreibungen
System Level Modeling of Piezoresistive Effect of Carbon Nanotubes for Sensor Application
Ein Beitrag zur automatischen Erzeugung dynamisch rekonfigurierbarer Hardwarestrukturen
Formale Verifikation von Systemeigenschaften unter Verwendung normalisierter formaler Spezifikationen
Platzierungsbasierte Logikoptimierung komplexer VLSI Chips
Modellierung und Verifikation von Steuerungen in der Automatisierungstechnik
Semi-automatische Generierung von Überdeckungsmetriken mittels methodischer Verikationsplan Verarbeitung
Konzept einer Klassensammlung zur Verhaltensmodellierung hybrider Systeme am Beispiel der Leistungselektronik
A μ-Calculus Approach to Supervisor Synthesis
Fully Symbolic Model Checking for Incomplete Systems of Timed Automata
GateComp: Equivalence Checking in CVE
Erkennen von Speicherverletzungen im Testbetrieb von eingebetteter Software
Verhaltensbeschreibung von Systemen mit verteilten Parametern durch Ordnungsreduktion
A Constraint-Based Design Methodology for Automated Composition with IPs
Ansätze zur Verbesserung der Simulationsperformance automatisch generierter analoger Verhaltensmodelle
Entwicklung und Analyse von verteilten zeitgesteuerten Systemen
Formal Verification versus Simulation in Functional Verification -- An Industry Perspective
Modellierung dynamisch partieller Rekonfiguration mit VPRS
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), Berlin, Germany, March 2-4, 2009
Eine Tcl-basierte Methode zur Fehlerinjektion und Fehlereffektsimulation/-emulation auf Xilinx-FPGAs
Towards a Design Methodology Capturing Interface Synthesis
Äquivalenz von annotierten Kontrollflussgraphen zur Darstellung von HLS-Ein-und Ausgaben bei Verwendung pfadbasierter Einplanungsverfahren
Entwurfs-Methodik für Automobil-Elektronik
Eine quantitative Vollständigkeitsanalyse für Eigenschaftssätze
Vermeidung fehlerhafter Verifikations-Ergebnisse beim Äquivalenz-Vergleich nichtlinearer analoger Schaltungen
Hybride Prototypisierung eines Sensorsubsystems
Combining Interval Arithmetic and Three-Valued Temporal Logics for the Verification of Analog Systems
Advanced Unbounded CTL Model Checking By Using AIGs, BDD Sweeping, and Quantifier Scheduling
Challenges and Methods in Verification of Complex Graphics Display Controllers
Compositional Completeness over reactive Constraints
sysCgen - A Tool for SystemC TLM Simulator Synthesis
Algorithmischer Ansatz zur automatisierten Entwurfsraum-Exploration auf hoher Abstraktionsebene
Communication Refinement and Target Software Generation using SystemC
Reduzierung des Leckstromverbrauchs mit gemischten Gattern in Deep Submicron Technologien
Permutation Independent Comparison of Pseudo Boolean Functions
Beschreibung und Simulation von Hardware/Software-Systemen mit Java
System Level Modeling and Performance Simulation for Dynamic Reconfigurable Computing Systems in SystemC
Eine wiederverwendungsgerechte Entwurfsmethodik für rekonfigurierbare SoC-Architekturen
Entwurfsumgebung für asynchrone Burst-Mode Automaten
Verfahren zur Assertion basierten Verifikation bei der High-Level-Synthese
Assertion-Based Verification of Transaction Level Models
Approximation of Neural Networks for Verification
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), Dresden, Germany, February 20-22, 2006
Towards a Unified Analysis Methodology of HW/SW Systems based on Abstract State Machines: Modelling of Instruction Sets
Counterexample-Guided EF Synthesis of Boolean Functions
Exploiting Different Strategies for the Parallelization of an SMT Solver
SPI -- An Internal Representation for Heterogeneously Specified Embedded Systems
Recent Improvements in the SMT Solver iSAT
Semi-Automatic Generation of mixed Hardware/Software Prototypes from Simulink Models
Dynamic Power Optimization based on Formal Property Checking of Operations
Towards Code Generation for the Synchronous Control Asynchronous Dataflow (SCAD) Architectures
Role-Centered Conceptual Modeling in System Design
Ein Verfahren zur Bestimmung eines Powermodells von Xilinx MicroBlaze MPSoCs zur Verwendung in Virtuellen Plattformen
A Matter of Overhead - Response Time Analysis of Hard Real-Time Systems in Theory and Practice
Implication Graph Compression inside the SMT Solver iSAT3
Modellierung auf der Transaktionsebene unter Nutzung des Entwurfsmusters des aktiven Objekts
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), Freiburg, Germany, March 3-5, 2008
Entwurfsmethode für einen universellen Koprozessor für zeitkritische Aufgaben in sicherheitsgerichteten Echtzeitsystemen
Volterra Kernel for Automatic Analysis and Optimization of Nonlinear Analogue Circuits
Vergleich und Optimierung von Algorithmen zur Modulo-Multiplikation auf Smartcards
Communication Performance Estimation and Communication Synthesis for Architecture-precise Prototyping of Real-time Embedded Systems
Forwarding, Splitting, and Block Ordering to Optimize BDD-based Bisimulation Computation
Verifikation nachrichtentechnischer Systeme mit Systemsimulation und HW/SW-Cosimulation
Objektorientierte Modellbildung in Elektronik und Mikrosystemtechnik
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen, MBMV 2017, Bremen, Germany, February 8-9, 2017
Struktur und Aufgaben des edacentrums
Kontrollfluss-Verifikation von Algorithmen mittels Modellprüfung
Integration einer Datenpfad-orientierten Ablaufplanung und Bindung in die High-Level-Synthese
Virtual Prototyping und frühe Evaluierung von Systems-on-Chip mit UML2 und SysML
Bounded Model Checking and Inductive Verification of Hybrid Discrete-continuous Systems
Modeling and Software Synthesis of Interrupt Systems
Funktionale Abdeckungsanalyse von C-Programmen
Fully Symbolic Model Checking for Timed Automata
A design language supporting mixed processor and FPGA systems
Clusteringverfahren zur effektiven Nutzung der Logikressourcen hierarchischer FPGA-Architekturen
Ein Ansatz zur Verifikation von Materialflusssteuerungen
A Hardware-Dependent Model for SAT-based Verification of Interrupt-Driven Low-level Embedded System Software
Compositional Fault Propagation Analysis in Embedded Systems using Abstract Interpretation
VXML: VHDL Hardware Design Representation in XML
Systematic Test Case Instance Generation for the Assessment of System-level Design Space Exploration Approaches
Abstrakte Modellierung von Hardware/Software-Systemen unter Berücksichtigung von RTOS-Funktionalität
Entwurfsmethodiken zur Echtzeitsimulation physikalisch motivierter Modelle auf FPGAs: Eine Fallstudie
A Counterexample-Guided Approach to Symbolic Simulation of Hybrid Systems
Modellierung des Implementierungsraumes im Analog/Digital Co-Design
On Search-Space Restriction for Design Space Exploration of Multi-/Many-Core Systems
Improving Placement under the Constant Delay Model
Data Analysis of Timed Finite State Systems
Top-Down Design analog/digitaler Systeme mit SystemC-AMS
Using Template Metaprogramming for Hardware Description
Analyse und Optimierung von dynamisch rekonfigurierbaren Systemen mittels Ereignisvisualisierung
Requirements for Next Generation Functional Verification
A case study on applying bounded model checking to analog circuit verification
Efficient (Non-)Reachability Analysis of Counterexamples
Faust2 -- A Processor High-Level Modeling Framework
A 2k High Speed CMOS Embedded Dual Port SRAM Using an Advanced Generator Concept
A Software Testing Framework to Integrate Formal Verification Results
Upper Bound for Delay Densities
Anwendungsmöglichkeiten von Bounded Model Checking und affiner Arithmetik für die Verifikation von Analogschaltungen