技術節點

技術節點（technology note）是半導體技術中定義製造工藝世代的里程碑，主要指代通過光刻技術能夠製造的最小特徵尺寸。

該術語本身非常抽象，僅粗略描述行業的技術進步。在同一技術節點下，不同製造商使用的技術存在差異。即使是同一整合元件製造廠（尤其是代工廠，即Foundry），其不同產品採用的技術也不盡相同。此外，該術語與微結構電晶體的柵極長度沒有固定關聯。隨著微電子學及後來的納電子學的發展，許多其他元器件的尺寸也大幅縮小。

自1997年起，技術節點由國際半導體技術路線圖（ITRS）定義。自2017年起，該路線圖被國際設備和系統路線圖（IRDS）取代。行業普遍認識到，未來無法繼續單純按照摩爾定律來縮小晶片尺寸。取而代之的是需要採用新方法，例如芯粒與多晶片模組技術、多核心處理器以及其他超高集成度的晶片系統。

## 描述

技術節點世代通常用數值描述，該數值指代DRAM元件的「half pitch」（即半間距）。例如，第一布線層中周期性結構的相鄰互連線或接觸孔之間的一半間距。典型的表述（約在2006年）為「65 nm技術節點」或簡稱「65 nm技術」（有時也稱「65 nm工藝」或「65 nm製造」）。在1999年之前，行業通常使用微米而非如今常見的納米作為單位，例如0.25 µm技術或0.8 µm技術。

由於技術節點的數值（最初）僅表示密集線條或溝槽結構的一半間距，最核心（最小）場效應管的最小柵極長度可能小於或大於該數值，無法通過技術節點準確確定。例如，在65 nm工藝中，柵極長度可能為50 nm或更小。因此，技術節點的數值並不直接代表利用光刻技術能夠製造的最小結構。這一規律基本適用於所有技術節點，但也使32 nm以下技術節點的工藝比較變得困難。對於16 nm以下的工藝和產品，這一問題進一步加劇。在進行比較時應註明製造商，最好能提供完整的工藝名稱。

此外需要注意，通過特定的技術節點數值只能粗略推斷所用的製造技術。對於單一製造商而言，同一技術節點的元器件大多採用相同技術製造。但最遲自20世紀90年代末起，不同製造商的產品之間已無法進行此類比較，因為製造技術存在巨大差異。例如，在布線層中使用銅代替鋁，或採用所謂的高k金屬柵極技術。

因此，比較製造技術時應始終涵蓋其他特徵。例如，對於高性能處理器，平均電晶體密度的指標更具參考價值，因為這意味著可以在更小的面積上提供更多的算力。然而，電晶體密度也取決於製造商針對其產品的優化目標（如最大電晶體密度、晶片尺寸、最大開關頻率或最低功耗、高壓電晶體的使用比例及其電壓等級）。這些產品通常針對不同的任務進行優化（純高性能處理器、針對不同任務的單片系統；ALU/複雜邏輯 < SRAM存儲器 < DRAM存儲器 < NAND快閃記憶體）。微電子元件的分類也並非強制標準，例如一些存儲器或圖形處理器製造商經常偏離這一標準，甚至不使用此類分類，而是採用介於標準節點之間的結構尺寸。

## 歷史

在微電子學發展初期至20世紀80年代，新引入的技術節點並沒有明確定義的縮放比例。從80年代中期開始，業界嘗試通過引入定義好的尺寸來減少工藝數量。相鄰技術節點的最小特徵尺寸面積大致相差兩倍。

特徵｜1992｜1995｜1998｜2001｜2004｜2007

特徵尺寸（微米）｜0.50｜0.35｜0.25｜0.18｜0.12｜0.10

每晶片門數（百萬）｜0.3｜0.8｜2.0｜5.0｜10.0｜20.0

每晶片位數

DRAM｜16M｜64M｜256M｜1G｜4G｜16G

SRAM｜4M｜16M｜64M｜256M｜1G｜4G

晶圓加工成本（美元/平方厘米）｜4.00｜3.90｜3.80｜3.70｜3.60｜3.50

晶片尺寸（mm²）

邏輯｜250｜400｜600｜800｜1,000｜1,250

記憶｜132｜200｜320｜500｜700｜1,000

晶圓直徑（毫米）｜200｜200｜200–400｜200–400｜200–400｜200–400

缺陷密度（缺陷/平方厘米）｜0.10｜0.05｜0.03｜0.01｜0.0004｜0.002

互連層數（邏輯）｜3｜4-5｜5｜5-6｜6｜6-7

最大功率（瓦/晶片）

高性能｜10｜15｜30｜40｜40–120｜40–200

便攜｜3｜4｜4｜4｜4｜4

電源電壓

桌面｜5｜3.3｜2.2｜2.2｜1.5｜1.5

便攜｜3.3｜2.2｜2.2｜1.5｜1.5｜1.5

首份半導體發展路線圖由美國半導體行業協會於1993年發布。

隨著發展，業界意識到必須進行一定的（跨年度的）規劃，以確保擁有電路進一步縮放所需的工藝方法和專用設備。技術路線圖可以明確何時需要特定能力，從而幫助製造商協調產品開發。這促使美國制定了「國家半導體技術路線圖」（NTRS），隨後演變為「國際半導體技術路線圖」。在該規劃框架下，定義的技術層級（技術節點）之間的縮放目標係數設定為$1/\!\sqrt{2} \approx 0{,}70\ldots$。這就形成了500 nm、350 nm、250 nm、180 nm、130 nm、90 nm、65 nm、45 nm、32 nm和22 nm的演進序列。每次迭代均使最小特徵尺寸縮小約30%，並將電晶體密度提高一倍。

從2010年代中期開始，行業出現明顯偏離這一原則的趨勢，製造工藝的命名與特徵尺寸的關聯度進一步降低。一方面，1-5 nm的差距不再被視為製造商之間的微調，而被視為向新節點的過渡（例如TSMC擁有N16、N14、N12、N10、N7、N6、N5、N4和N3工藝，其間距符合通常整數與半個技術節點縮放$\sqrt{2}$的比例）。另一方面，這些名稱也被用作市場營銷術語（類似於早期的時鐘頻率）。例如，從電晶體密度的角度來看，TSMC的N4工藝實際上相當於9 nm節點，因為其封裝密度幾乎精確地等於90 nm技術節點的100倍。同時，被歸類為同一技術節點的常規工藝改進方案往往採用截然不同的製造工藝。例如，TSMC N7採用193 nm浸沒式光刻，而N7+則採用EUV光刻。過去這僅在引入全新技術節點時才會出現。此外，這些工藝之間的設計規則限制（通過設計規則檢查驗證）日益增多，使得工藝無法在不經過徹底重新設計的情況下直接移植。

以下示例進一步說明將工藝簡單簡化為一個數值所帶來的問題：

- Intel在2014年至2018年間將其14 nm工藝的電晶體密度增加了一倍以上，從Broadwell（Intel 14）的每平方微米16個電晶體（16/µm²），提升至Coffee Lake（Intel 14++）的每平方微米37個電晶體。
- 「Intel 10」的電晶體密度是「TSMC N10」的三倍。
- 電晶體單元的3D結構現已變得與橫向尺寸（例如柵極長度）同等重要。在結構尺寸小於65 nm時，必須採取措施以確保在工作電壓和閾值電壓降至約1 V且可控漏電流範圍內，電晶體仍能正常開關（首先是引入高κ電介質，隨後是Fin-Gate、多柵極、全環繞柵極等幾何結構變化）。

技術節點｜年份｜CPU電晶體密度 (mm−2)｜關鍵光刻工藝｜代表產品（部分）｜創新點（製造、掩模、工作電壓等）

50 µm電阻電晶體邏輯｜1961｜光｜德州儀器SN 50x/51x｜德州儀器首批積體電路

20 µm CMOS｜1968｜10–100｜435 nm（汞g線）｜RCA的CD4000系列｜低功耗CMOS設計（相較於TTL 7400）

10 µm PMOS｜1971｜00.190｜Intel 4004, Intel 8008, Fairchild PPS-25, Rockwell PPS-4｜4位寄存器（後演變為8位），PMOS矽柵技術

6 µm NMOS｜1974｜00.225｜Intel 8080｜NMOS矽柵技術，開關速度約為PMOS的兩到三倍

3 µm NMOS｜1975｜00.880｜Intel 8085，Intel 8086｜供電電壓過渡至+5 V（取代+5/−5/+12 V）

1,5 µm NMOS/ 1,5 µm CHMOS III｜1982｜2.850 (286)2.650 (386)｜Intel 80286，AMD 80286，早期80386DX/16

1 µm CHMOS IV｜1985｜7.000｜365 nm（汞i線）｜Intel 80386｜CMOS矽柵技術

0,8 µm｜1989｜10.500｜Intel Pentium 60 (P5)，AMD 80386DX｜CMOS，最後一次使用5 V電壓

0,6 µm｜1994｜22.000｜Intel Pentium 100 (P54C)｜3.3 V

0,35 µm (ITRS)｜1995｜31.000–36.000｜Intel Pentium 133 (P54CS), Intel Pentium 166–233 MMX (P55)｜最後一次使用單一供電電壓：3.3 V

0,3 µm｜1997｜55.000｜AMD K6 (Model 6)｜分離式供電電壓：核心為2.8-3.2 V，IO為3.3 V

0,25 µm (ITRS)｜1998｜48.000–57.000｜Intel Pentium II, AMD K6 (Model 7)｜2.0-2.8 V

180 nm (ITRS)｜1999｜300.000 (PIII)200.000 (P4)｜248 nm（KrF雷射）｜Pentium III (Coppermine)，Pentium 4 Willamette｜在布線層中使用銅代替鋁，隨之引入額外的工藝步驟以製造必需的銅擴散勢壘層。

130 nm (ITRS)｜2002｜400.000｜Pentium 4 (Northwood)，AMD Athlon 64｜Intel採用氟摻雜，將布線層的相對電容率從4.0降至3.6。AMD採用「Black Diamond」（應用材料公司研發的碳摻雜二氧化矽）作為低κ電介質。

90 nm (ITRS)｜2004｜110萬｜193 nm（ArF雷射）｜Pentium 4 (Prescott)，Athlon 64 (Winchester)｜AMD與Intel的處理器首次採用應變矽技術。Intel在布線層中採用k值低於3.0的低κ電介質（carbon-doped oxide，即碳摻雜二氧化矽）。

65 nm (ITRS)｜2006｜200萬｜英特爾酷睿2｜Intel在關鍵層引入雙重圖案化工藝以提高解析度。

45 nm (ITRS)｜2008｜380萬｜英特爾基於Penryn的酷睿2處理器｜Intel處理器引入高k金屬柵極技術（後柵極工藝）。2009年，AMD處理器引入浸沒光刻。

TSMC 40 nm｜2009｜640萬｜TSMC製造的Radeon-HD-5000-GPUs｜TSMC在布線層引入k值為2.5的新型低κ電介質。圖形處理器採用浸沒式光刻。

34 nm｜2009｜IM Flash Technologies與三星半導體的NAND快閃記憶體｜除繼承上一工藝的浸沒式光刻外，三星引入自對準（間隔物）雙重圖案化技術（SaDP）。

32 nm (ITRS)｜2010｜470萬｜193i nm（ArF雷射與H2O浸沒）｜Westmere核心CPU｜Intel開始在製造中使用浸沒式光刻；AMD的代工廠格芯（Globalfoundries）引入雙重圖案化工藝。2011年，AMD FX處理器引入高κ金屬柵極技術（先柵極工藝）。

24–28 nm｜2011｜三星半導體、 IM Flash Technologies、SK海力士和東芝的NAND快閃記憶體。TSMC製造的Radeon HD 7000系列

Intel 22 nm｜2012｜880萬｜Ivy Bridge核心CPU｜Intel在邏輯產品的大規模量產中引入多柵極場效應電晶體。

19–21 nm｜2012｜三星半導體、IM Flash Technologies和東芝的NAND快閃記憶體

15 nm｜2014｜閃迪與東芝的NAND快閃記憶體

Intel 14 nm｜2014｜1600萬｜Broadwell核心CPU｜改進的FinFET技術，採用更窄、更高的電晶體。

Intel 14 nm++｜2018｜3700萬｜Coffee Lake核心CPU

TSMC N12｜2018｜2400萬｜GeForce RTX 2070/2080

TSMC N10｜2017｜3400萬｜Apple A10 Fusion｜由於缺乏官方的ITRS節點標準，且各種尺寸參數（如柵極長度、接觸柵極間距等）存在重疊，加之製造商採用自定義命名，不同製造商間的技術節點可比性進一步降低。Intel引入COAG技術（contact over active gate，即在有源電晶體上方布置接觸連接）。

Intel 10 nm｜2018｜1.01億｜Cannon Lake核心CPU

Samsung 8LPP｜2020｜4500萬｜Nvidia RTX 3090｜三星最後一個不使用EUV的光刻工藝

Intel 7｜2022｜Raptor Lake核心CPU｜Intel最後一個不使用EUV的光刻工藝

TSMC N7(CLN7FF)｜2018｜8200萬｜Apple A12 Bionic、海思Kirin 980以及AMD的Vega 20、Ryzen 3xxx與5xxx（Zen 2與3）和Radeon RX 5000（RDNA）｜TSMC最後一個不使用EUV的光刻工藝

TSMC N7+(CLN7FF+)｜2019｜EUV(13.5 nm)

Samsung 5LPP｜2020｜1.25億｜極紫外光刻

Intel 5

TSMC N5｜2020｜1.32億｜Apple M1, Apple A14 Bionic, Qualcomm Snapdragon 875, AMD Ryzen 7xxx (Zen 4)Apple M1、Apple A14、高通驍龍875、AMD Ryzen 7xxx（Zen 4）

TSMC N4｜2022｜1.20億｜Nvidia RTX 4080

TSMC N3｜2023｜2.50億｜Apple A17 Pro｜3 nm晶片於2022年12月29日開始投產

TSMC N2｜2026｜3.00億｜AMD EPYC 「Venice」｜全環繞柵極電晶體（GAAFET），高雄Fab 22工廠

TSMC N2P｜2027

TSMC N2X｜2028

提示：為了描述工藝的性能，以下指標比結構尺寸更具意義：

- 例如全加器中高性能標準單元占據的面積（單位：nm²）
- 每次運算所需的平均能耗（單位：飛焦耳）
- 延遲時間（單位：皮秒）

## 技術節點的演進

### 早期半導體

首批製造的半導體元件沒有採用掩模技術，而是通過機械方式構建。世界上第一個電晶體是點接觸電晶體，將兩個金屬點接觸設置在襯底上。該類別重要的代表產品包括合金結電晶體（將兩顆銦珠置於n型摻雜襯底上）和外延電晶體。

### 50 µm技術節點

20世紀60年代中期引入了平面電晶體。最初的結構尺寸約為50 µm。除了分立電晶體，人們也用其製造邏輯門和首批運算放大器等小型IC。

### 10 µm技術節點

10 µm技術節點於1971年由Intel 4004和1972年由Intel 8008實現。曝光工藝使用波長為435.83 nm的汞g線。使用的晶圓尺寸為2英寸（50.8 mm）。

### 6 µm技術節點

6 µm技術節點於1974年由Intel 8080實現。後來的Zilog Z80等處理器採用了略小的5 µm和4 µm工藝。

### 3 µm技術節點

3 µm技術節點於1977年由Intel 8085實現。其他代表產品包括Intel 8086、8088和摩托羅拉68000。

### 1 µm技術節點

1 µm技術節點於1985年由Intel 80386實現。曝光光源從435.83 nm的汞g線轉為365.01 nm的汞i線。

### 250 nm技術節點

Intel在250 nm技術節點中使用了200 mm晶圓和5個金屬化層。

### 180 nm技術節點

從1999年起，Intel、德州儀器、IBM和TSMC等領先半導體製造商引入了180 nm技術節點。部分製造商首次使用波長為193 nm的氟化氬雷射器（取代248 nm的KrF準分子雷射器）製造關鍵層（柵極接觸等），例如奔騰III（Coppermine核心）。部分製造商（尤其是代工廠）在2011年之前仍在使用該技術，例如微晶片科技和Parallax Propeller，因為對於汽車產業等領域的預期產品而言，此類結構尺寸已經足夠。此外，該工藝高度成熟，能以極高的良率進行生產。

### 130 nm技術節點

基於IBM聯盟的研究成果，AMD在130 nm技術節點中首次（2002年）引入低κ電介質（此處k指材料的相對電容率），作為上層布線層（約第8至11層）之間的隔離。此外，業界在2003年首次採用所謂的絕緣體上矽晶圓（SOI晶圓）代替體矽晶圓。這類成本更高的襯底的主要優點是可提高電晶體的開關速度，並降低不同（電）活性區域之間的漏電流。

### 90 nm技術節點

90 nm技術節點於2002年首次引入工業生產（首批商業化產品）。由於缺乏其他具備必要解析度的工藝，基於ArF準分子雷射的光刻工藝已成為製造關鍵層的主流選擇。此外，AMD首次在其產品中引入應變矽技術以提高載流子遷移率。

### 45 nm技術節點

45 nm技術節點由英特爾和松下電器（Matsushita）於2007至2008年間率先投入生產。AMD、IBM和三星等其他製造商隨後跟進。

製造領域最重要的變化是Intel引入了高κ材料，並使用了金屬柵電極，大幅降低了電晶體因量子隧道效應產生的漏電流。

### 32 nm技術節點

在上一技術節點中，製造商要麼採用浸沒式光刻，要麼採用雙重圖案化技術；而在32 nm節點，所有製造商都必須同時採用這兩種技術，才能確保工藝穩定性。諸如TSMC等跳過該節點的製造商，在其28 nm半節點工藝中使用了這兩種技術。高κ金屬柵極技術在主處理器、圖形處理器及加速處理單元的製造中得到廣泛應用。

首批採用32 nm技術量產的處理器是Intel的Core i3和Core i5處理器（於2010年1月發布）。一年多後，競爭對手AMD才推出其首款商業化32 nm處理器。這些型號基於AMD Fusion系列的「Llano」架構。與Intel不同，AMD在此處重新使用了SOI襯底。

### 22 nm技術節點

隨著22 nm技術節點的引入，部分製造商（主要以Intel為首）希望在積體電路的大規模量產中轉變所用電晶體類型。他們放棄了沿用數十年的平面工藝，轉向採用所謂的多柵極場效應電晶體（multiple gate field-effect transistor，即MuGFET），例如三柵極FET和FinFET。採用該技術的首批處理器是第三代Intel Core i系列處理器。對處理器橫截面的分析表明，Intel顯然使用了90 nm的柵極間距，相當於45 nm的半間距。因此，這些Intel處理器的技術節點歸類明顯偏離了過去基於半間距的分類標準。

然而，並非所有半導體製造商都遵循這種電晶體類型轉換。作為前三大代工廠中的兩家，格羅方德（22FDX和22FDX+）與TSMC（22ULL、22ULP）同樣是技術推動者，它們提供了基於平面技術的22 nm或20 nm工藝。在某些工藝變體中，通過採用SOI襯底（晶圓），使絕緣體上的極薄半導體層能夠完全進入（載流子）耗盡狀態（full depletion silicon-on-insulator，即fdSOI），從而有效控制結構縮小帶來的漏電流增加問題。

### 14 nm技術節點

根據國際半導體技術路線圖（ITRS），14 nm技術節點是22 nm節點的後續產品，遵循了全技術節點結構的傳統縮小係數（約0.7）。然而需要注意的是，「14 nm」並不對應實際幾何尺寸，通常實際尺寸略大，例如柵極長度為18-26 nm。所有商業化14 nm工藝均採用FinFET（鰭式場效應電晶體），這是一種非平面多柵極場效應電晶體。由於底層製造理念、尺寸和電晶體設計細節存在較大差異，電晶體乃至製成電路的密度（例如SRAM密度）和性能數據有時會有顯著不同。此外，一些製造商也將自己的製造工藝命名為16 nm或12 nm，後者可視為14 nm工藝的優化版。

在技術層面，業界繼續採用193 nm ArF浸沒光刻技術，結合LELE（光刻-刻蝕-光刻-刻蝕）或SaDP（self-aligned double patterning，自對準雙重圖案化）等多重圖案化工藝來製造最為核心（最小）的結構層。

14 nm技術節點的首批商業化產品於2013年推出，包括採用16 nm工藝製造的SK海力士NAND快閃記憶體和TSMC（同為16 nm）的邏輯產品。

### 10 nm技術節點

2016年，Intel計劃推出Skylake微架構的後續架構，這也是首個採用10 nm製造工藝的微架構。該批處理器原定於2017年發布，但因技術問題屢遭推遲。Intel希望在這些極小結構中繼續使用193 nm浸沒式光刻，而該技術所帶來的挑戰是延期的原因之一。因此，Intel對穩定的14 nm工藝進行了多次優化，直到2020年首批基於Ice Lake架構的10 nm處理器才正式上市。期間，基於Cannon Lake架構的10 nm型號曾進行小規模生產，但僅提供工程樣品，並未集成處理器顯卡。Intel指出其10 nm工藝可達到的電晶體密度，能夠對標TSMC的7 nm工藝。

### 7 nm技術節點

自2019年初以來，三星和TSMC這兩家代工廠開始提供7 nm工藝。

該節點在製造技術上的一項重大創新是三星引入了籌備已久的波長13.5 nm的EUV（極紫外）光刻技術。對於最為核心的光刻步驟，該技術取代了成熟的193 nm浸沒光刻（在之前的技術節點中，必須結合多重圖案化技術才能使用）。實際上，業界多年前便已預期該舉措的實施。因為對於不斷縮小的特徵尺寸而言，繼續採用成熟的光源（如193 nm ArF準分子雷射器），其光學成像的衍射效應必將觸及物理學的解析度極限。儘管EUV光刻的量產進度不及預期，但在此期間開發並引入了諸多補償技術；然而對於7 nm工藝而言，這些補償技術變得極為繁雜且昂貴。在設備製造商艾司摩爾及其供應商在EUV量產方面取得最新進展後，與成熟工藝相比，該技術目前已具備足夠的生產經濟性。TSMC同樣宣布將在其第二代7 nm量產工藝中採用EUV光刻技術。

### 6 nm技術節點

TSMC於2019年5月宣布推出6 nm工藝。索尼（Sony）自2022年7月起出貨的CFI-1202A修訂版PlayStation 5遊戲主機中，搭載了採用該工藝製造的晶片（具備相同架構但功耗更低）。

### 5 nm技術節點

2019年3月，TSMC啟動5 nm工藝的風險生產（通過常規認證後的預生產，主要用於製作樣品並查找實際產品中的弱點）。自2020年第二季度起，該工藝進入常規（大規模）量產階段，確立了其在該微型化層級的全球領先地位。曝光工藝使用了EUV光刻。TSMC宣稱其製造密度達到每平方毫米1.713億個電晶體（1.713×108 mm-2）。Intel將其（尚未投產的）7 nm製造工藝的電晶體密度，與TSMC的5 nm工藝（N5）對標比較。自2020年6月起，Apple A14 Bionic SoC、高通驍龍875 SoC以及高通驍龍X60數據機已由TSMC進行5 nm工藝的批量生產。與以往的技術節點類似，「5 nm」並不代表電晶體的任何實際幾何尺寸。

### 4 nm技術節點

2020年中期，半導體行業最大代工廠TSMC宣布對N5工藝進行深度優化，並已為預期於2022年推出的4 nm技術節點（N4）做好準備。

### 3 nm技術節點

Google Tensor G5採用TSMC的3 nm工藝製造，並已應用於當前的Pixel 10機型中。

### 2 nm技術節點

2021年5月，IBM展示了全球首個2納米製造工藝，以及全球首款試產的2 nm晶片原型和完整晶圓。

### 1.4 nm技術節點

2019年底的IEEE國際電子器件會議上宣布，Intel計劃於2029年啟動1.4 nm技術節點的量產。三星計劃從2027年起開始基於1.4 nm技術量產半導體元件。

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