良率 (半導體技術)

良率（yield），在積體電路製造中用作評估生產過程或晶片設計的度量。作為商業機密的一部分，製造商通常不會公布良率資訊，甚至予以保密。

## 一般定義

一般地，良率$Y$可定義為可用或可交付部件$N_\text{lieferbar}$在總部件數$N_\text{gesamt}$中所占的比例：

$$Y = \frac{N_\text{lieferbar}}{N_\text{gesamt}}$$

典型的良率類型包括

- 產線良率（line yield，亦稱wafer fabrication yield）：指被處理到最終電性測試階段的晶圓數占開始處理晶圓總數的比例。
- 晶片良率（chip yield，亦稱die yield或total wafer yield）：指交付至最終組裝或客戶的晶片數占單個晶圓上晶片總數的比例。

此外還有許多其他類別，其名稱依據所用的評估測試而定：

- 晶圓測試良率（wafer sort yield）：對積體電路（晶片）進行電性測試後得到的晶片良率，通常發生在晶圓切割之前。
- 晶圓封裝良率（wafer package yield）：晶圓切割並封裝後可交付產品的良率。
- 最終測試良率（final test yield）：封裝後對集成電路進行電性測試後的良率（不包括裸晶），以及
- 加速老化良率（burn-in yield）：經過加速老化（Burn-in）測試後可交付產品的良率。

如果各良率因子均相對於其輸入數量而非以晶圓上原始晶片數量為基準，則總良率為上述各單項（包括產線良率）的乘積。需要注意的是，對於由多個單晶片構成的產品，例如多晶片模組或系統級封裝，在計算總良率時必須使用更為複雜的模型。

另一種對良率進行分類的方法是按失效類型劃分，分為「功能良率」和「參數良率」。功能良率指完全功能正常的產品所占的比例，即不受諸如短路或開路這類「硬失效」影響的產品比例。然而也存在這樣的情況：雖然產品在功能上可工作，但在一個或多個電參數（例如開關頻率、功耗、噪聲水平或冗餘子單元的可用數量）上未達到規格要求。這樣的產品同樣不會被視為功能合格，而是被計入參數良率。

## 晶片良率

晶片良率指生產過程中製造出功能合格晶片的數量與晶圓上可放置的最大晶片數量之比。

對於製造商而言，晶片良率是生產中的重要指標，因為它是評價製造經濟性的重要因素。通常會根據生產的開發階段將良率作為後續決策的依據。因此，當晶片良率達到目標範圍或達到基於典型缺陷密度可預期的最大良率時，往往意味著可以啟動量產。另一方面，晶片良率也可能表明製造過程中存在較大問題。例如，對於已使用一年之久的製程，如果良率低於 50%，而當時的目標值實際上應在90%以上，則被視為災難性的問題。

所謂甜蜜點，是指半導體器件生命期末期的最佳實際良率：在生產工藝不斷優化之後，甜蜜點應儘可能接近基於良率模型的理論可達良率。

### 晶圓上最大晶片數量

要計算晶片良率，需要知道晶圓上晶片的最大數量（完整數量）。為了簡化計算，可以假設可用晶片的上限由晶圓面積（基於晶圓直徑 $d$ )除以單個骰子的面積（$A_\text{Die}$）決定:

計算晶片良率時需要知道晶圓上（完整）晶片的最大數量。粗略地可以假設可用晶片的上限由晶圓面積（以晶圓直徑$d$為準）除以單個裸晶的面積$A_\text{Die}$得出：

$$\text{DPW} = \frac{\frac{\pi \, d^2}{4}}{A_\text{Die}}$$

對於任意晶圓直徑和所需IC尺寸，完整「每晶圓晶片數」（DPW）可近似計算為：

$$\text{DPW} = d\pi\left (\frac{d}{4A_\text{Die}} - \frac{1}{\sqrt{2A_\text{Die}}} \right)$$

對於中等晶片尺寸以上，這些估算誤差已不可忽略，因為在圓形晶圓的邊緣會出現越來越多的不完整晶片區域，而該區域隨晶片大小或其最長邊增加。此外製造中還有其他限制因素，例如

- 晶圓邊緣的不均勻性，以及因此引入的晶圓邊緣排除（wafer edge exclusion）在評估晶圓上完整晶片是否為「可用」晶片時的影響。
- 測試槽和切割槽（saw street）在各晶片間所占的寬度。
- 受限區域的大小（例如晶圓被自動設備「夾持/抓取」的位置）。

通過對晶片進行優化排布（即晶圓布局），相較於以晶片中心或角點置於晶圓中心的對稱布局，可能提高可用晶片的數量。

從數學上看，正方形晶片的晶圓在許多情況下比矩形或其他形狀的晶片能獲得更高的良率。

### 產量估算模型

一項對晶片良率（更確切地說是功能晶片良率）具有重大影響的是在積體電路製造過程中出現的物理缺陷。這些缺陷除了顆粒、劃痕和位錯外，還包括未被正確成像的結構或存在問題的（局部）薄膜厚度、結構尺寸、錯位等波動。此外，各晶片的尺寸也很關鍵：晶片越大，單個失效晶片對良率損失（yield loss）的貢獻越大。在極端情況下，如果每個晶圓只有一個晶片，則一個缺陷就能使良率從100%降為0%。

由於良率是生產經濟分析的重要參數，早期開發了一些模型，這些模型能夠根據部分可測量或易於估算的缺陷密度以及其他產品和製造特性來估算預期良率。這些模型通常是缺陷密度的函數。$D_0$ （單位面積缺陷數）和關鍵面積$A_c$

由於良率是評估製造經濟性的一個重要參數，因此早期便發展出基於可測或可估的缺陷密度以及其他產品與工藝特性的模型，用以估算預期良率。這些模型通常是缺陷密度$D_0$（每單位面積的缺陷數）和臨界面積$A_c$的函數：

$$Y = f(D_0, A_c)$$

其中對缺陷密度的評估依賴於所用技術，即最小的結構尺寸。例如，對於180 nm工藝而言，一個 40 nm大小的顆粒可能無關緊要，因為它無法短接相距約180 nm的兩條導線；而對於28 nm工藝、約30 nm線間距的產品，產生致命缺陷的機率則相對較高。

下面將簡要列出最重要的模型。有關函數的推導與補充資訊，請參見文獻。

#### 泊松模型

泊松模型基於缺陷在晶圓表面（以及晶圓之間）均勻分布的假設。模型函數的形狀在數學上對應於卜瓦松分布：

$$Y = e^{-A \cdot D}$$

#### 墨菲積分模型

墨菲積分模型（以 B. T. Murphy 命名）不把缺陷密度視為常數，而是採用一個規範化的機率密度函數$f(D)$，並對所有晶片進行求和（積分）。得到的一般積分形式為：

$$Y = \int_0^\infty e^{-A \cdot D} f(D)\,\mathrm dD.$$

根據所選用的密度函數——均勻、三角形、高斯分布、指數分布（Seeds）或基於Γ函數（Okabe、Nagata與Shimada的模型，或C. Stapper的負二項模型）——會產生在工業上效果差異明顯的不同模型。

## 提高產量

除了改進生產工藝外，還可以通過適當的產品設計將有缺陷的模塊屏蔽掉，從而繼續使用剩餘仍然（受限地）可工作的IC來提高良率。例如，在處理器中可以停用部分緩存（例如常見於某些賽揚型號），或者在多核心處理器中停用某個核心（如在AMD Phenom與 Phenom II 中可見）。

### 性能分級

可用的IC通常會根據若干標準進行測試與分級，例如按其功耗或可達到的最高主頻等性能特性。這樣它們可以在不同的價格區間出售或用於不同的應用場景（例如醫療設備或航太）。有時對於性能出眾的無缺陷IC，市場需求不足，會導致供過於求。這類IC可能會以較低的價格區間出售；有時並不會在特性上作額外限制（如限制主頻）。這使得購買者有時可以通過超頻或降壓運行獲得比規格書所保守保證的更高性能或更低功耗。在相同商品名與相同價格下，可能出現性能大相逕庭的情況；因此購買到性能優於規格的IC具有一定的不確定性，這一現象也被稱為「silicon lottery」（「矽片彩票」）。

### 芯粒方法

與將所有邏輯集成在單一晶片的整體式IC或SoC相反，功能也可以分散到多個單獨晶片上，即所謂的「芯粒」。這會減小每個待製造IC的尺寸，從而提高從生產中獲得無缺陷IC的機率。這在技術上相當於系統級封裝的思路。以一個面積為360 mm²的整體晶片為例，在7 nm工藝中將其拆分為四個芯粒後，可將理論良率約提高一倍（此處已考慮單個芯粒約10%的額外耗損以及總面積約396 mm²）。除了改善良率外，不同的芯粒還可以以不同數量或來自不同製造工藝的方式組合在一個封裝上，以形成不同的最終產品。尤其是AMD的若干處理器，例如Epyc、線程撕裂者以及Zen 2微架構（即Ryzen-3000系列）等，都採用了芯粒設計，其中1-8個芯粒（每個最多可含8個活動核心）與一個額外的I/O晶片結合使用。英特爾也曾多次推出由多個芯粒組成的CPU型號（例如若干酷睿2型號），以優化製造成本或良率。