局部矽氧化

局部矽氧化（LOCOS，英文LOCal Oxidation of Silicon的縮寫），是一種用於將半導體器件（例如電晶體）電氣隔離的微加工工藝，在矽片的選定區域進行掩膜處理，即覆蓋結構化保護層，然後將暴露的矽在高溫、富氧氣氛下局部淺層氧化，形成一層二氧化矽構成的電隔離區。該技術用於將MOSFET彼此絕緣並限制電晶體串擾。其主要目標是創建一種穿透矽片表面的氧化矽絕緣結構，使得Si-SiO2界面低於矽表面其他部分。

在半導體技術中，LOCOS工藝長期以來是製造上述隔離區的首選方法。然而，該工藝相對占用空間較大，且存在其他缺點，因此在1990年代中期，用於生產結構尺寸約0.25 µm及更小的高集成度電路時，它在很大程度上已被淺槽隔離取代。

通過刻蝕場氧化層難以實現，因此採用對電晶體周圍選定區域進行熱氧化。氧氣滲入矽片深層，與矽反應生成矽氧化物，從而形成埋入式結構。為了工藝設計和分析，可使用迪爾-格羅夫模型對矽表面氧化進行有效建模。

## 背景

### 器件隔離

微電子學的主要驅動力之一是在單個基片上不斷提高有源器件的集成度，即器件及其間距一代代縮小。這種尺寸縮減除了帶來製造挑戰外，還引發電氣問題，例如信號在走線上的串擾或由於隔離距離減小導致的漏電流增加。這些問題促使人們在積體電路領域發展了多種隔離技術，其中就包括LOCOS技術。

在平面工藝發展之前，電晶體和二極體通常以凸台結構器件的形式（參見台面型電晶體）製造。儘管器件彼此相對分散且幾乎獨立，但當時就已面臨減少由界面電荷等引起的較大表面漏電流這一重大挑戰。早在1959年，Martin M. Atalla領導的研究小組提出了一種技術，即在矽基底上直接生長熱矽氧化物，就能顯著減少這些漏電流。這成為今天LOCOS工藝的基礎，該工藝由E. Kooi於1966年在菲利普自然物理實驗室開發。

### 平面工藝與Planox工藝

電氣表面鈍化技術的發現促成了該技術在工業上的應用。在此過程中，首先在標準矽晶圓上通過熱氧化形成整片場氧化層；隨後利用濕法刻蝕在需製造電晶體和二極體的區域去除氧化層，以便進行擴散或離子注入。這種方法存在幾個關鍵缺點：氧化層結構化後產生約1.5 µm的台階，會導致光刻膠積聚，降低解析度；濕法氧化層刻蝕為各向同性，需要調整光刻掩膜以補償欠蝕；此外，金屬互連在台階邊緣易出現收縮，導致局部電流密度升高，引發電遷移失效——當時廣泛使用的鋁對電遷移相對「脆弱」。為了進一步提升集成度並實現更平滑的表面形貌，需要減少和消除這些台階與不平整。

1969年，F. Morandi提出了「Planox」工藝的改進方案：先在矽晶圓上沉積等厚的氮化矽保護層，再通過光刻與刻蝕形成圖案；接著進行氧化，使裸露區域的氧化層長高至略高於氮化矽層；然後用熱磷酸選擇性去除氮化矽，露出電晶體活動區；最後再進行一次氧化，使該區氧化層增厚至隔離需要的高度。該方法可在矽基底中形成約2 µm厚的埋入氧化層，且最高台階僅約0.5 µm。

然而，直到1970年J. Appels等人提出的局部矽氧化技術（LOCOS）才真正突破。LOCOS工藝與Planox工藝類似，通過更平緩的層間過渡克服了平面工藝的局限。

## 工藝

局部矽氧化技術的工藝流程與Planox技術相反。首先揭開將形成隔離氧化層的區域。作為結構化氧化掩膜，使用通過常規刻蝕工藝成形的氮化矽（Si3N4）層。與矽相比，氮化矽的氧化速率低幾個數量級，因此幾乎不受氧化過程影響。高溫氧化帶來的熱應力會在矽基片與氮化矽掩膜之間產生張應力，因此需要一層二氧化矽中間層（稱為襯墊氧化層），以緩和應力並防止氮化矽層剝離。典型的局部矽氧化工藝包括以下步驟：

- 基底準備：通常先去除顆粒和有機污染物，例如通過RCA洗淨完成。
- 沉積10-20 nm二氧化矽襯墊層：該襯墊氧化層可緩衝矽基片與氮化矽層間因熱膨脹係數差異和高溫氧化帶來的機械應力，防止晶體缺陷。該層一般採用化學氣相沉積，常用TEOS源。
- 沉積100-200 nm氮化矽層：該層在氧化過程中幾乎不被蝕刻，用作氧化掩膜。通常通過低壓化學氣相沉積製備。
- 光刻與濕法刻蝕氮化矽及襯墊氧化層：去除掩膜區域，使矽基片暴露以便後續氧化。
- 熱氧化：在非掩膜區域高溫生長SiO2。熱氧化不是簡單的塗層工藝，而是氧與矽基片反應生成二氧化矽。該過程中矽被消耗，使部分氧化層埋入基片內；同時由於氧原子摻入和晶體結構變化，體積膨脹，使約55%的氧化層厚度向下生長到原矽基片內。另一個重要現象是氧在氮化矽掩膜下的橫向擴散。
- 去除氮化矽掩膜：在150–175 °C下用磷酸濕法刻蝕氮化矽，然後用緩衝氫氟酸（HF BOE）短暫刻蝕襯墊氧化層。氧化層刻蝕可進一步平滑過渡，並減小鳥喙效應的擴展。

## 優缺點

與此前使用的Planox工藝相比，局部矽氧化技術具有若干顯著優點。在LOCOS中，表面形貌的尖銳邊緣和台階明顯減少。這有利於後續工序中光刻膠的均勻塗覆，並改善金屬布線的覆蓋一致性，即顯著減少布線的收縮，從而降低互連失效的風險，不會出現局部電阻升高，並降低電遷移敏感性。因此相比當時的平面工藝，可製造的最小結構尺寸可降至約1 µm。

由於熱氧化過程中氧化物向基片深處生長，隔離氧化層顯著埋入基片，從而抑制相鄰電晶體間的串擾，也就是說，基片上有源器件的電隔離得到改善。

LOCOS工藝的缺點包括：氧化後表面仍然非平坦，氧化區與未氧化區之間會形成過渡區，即所謂的鳥喙效應，以及在矽基片界面處生成一層氮化矽沉積（白帶效應）。尤其是形成的鳥喙效應限制了器件的可達集成度；而非平坦的形貌也使後續的光刻步驟更為困難，因為它妨礙光刻膠的均勻塗覆並在局部改變曝光所需的焦點。基於這些原因，工業界對原始LOCOS工藝進行了大量改進，以減少寄生效應並提高電路的集成度。不過，其中一些技術顯著更為複雜且成本更高，而且通常只能緩解而不能完全消除這些缺點。因此在1990年代，另一種替代技術——淺槽隔離逐漸取代LOCOS。在該方法中，深刻蝕出的溝槽通過氣相沉積填充二氧化矽（通常為TEOS或HDP-SiO2-CVD）。由於在LOCOS的熱氧化中氧化生長伴隨的體積變化會在溝槽中產生過大的機械應力並引入缺陷，因此不能用熱氧化來填充溝槽。與LOCOS相比，溝槽隔離在側向隔離（包括更深區域）方面表現更好，且占用空間更小，從而允許更高的封裝密度。

### 鳥喙效應

如在工藝簡介中所述，熱氧化過程中二氧化矽在被掩膜區域邊緣下方生長。其原因在於無論是在LOCOS氧化物還是在襯墊氧化層中，氧的擴散都是各向同性的，因此會發生橫向擴散。由此形成了LOCOS特有的氧化結構，其邊緣可向氮化矽層下方延伸達約一微米，並因其輪廓而被稱為鳥喙效應（英文： bird’s beak）。

隨著氧化的進行，掩膜區域邊緣處氧化層的生長使氮化矽掩膜向外（遠離基片）彎曲。由於矽與氮化矽間的晶格間距不同，若矽與氮化矽直接接觸時工藝過程中的機械應力將過大——氮化矽層會因彎曲而剝落——因此需要襯墊氧化層作為緩衝層以減輕應力。

改善鳥喙效應的方法包括減小襯墊氧化層的厚度預計降低LOCOS場氧的厚度。

### 白帶或Kooi效應

白帶（亦稱Kooi效應，以LOCOS共同開發者E. Kooi命名）是LOCOS工藝中的一種寄生效應。它描述了在鳥喙效應外延區的襯墊氧化層與矽基片之間生成一層薄薄的氮化矽，該層在明場顯微鏡觀察下呈現為白色帶（英文 white ribbon）。

這種不期望的氮化層主要在所謂的「濕法氧化」條件下生成。對於較厚的氧化層，通常採用濕法氧化，因為與在無水蒸汽的富氧氣氛下的「干法氧化」相比，濕法在生長速率上更快，從而在長時間製程中具有經濟優勢。

濕法氧化在含水蒸氣的氣氛中、溫度超過1100 °C下進行。此環境下，氫氧根離子（OH−）可通過氮化矽層擴散，導致氮化矽在襯墊氧化層一側發生輕微氧化。該氧化反應的產物之一為氨（NH3）。氨隨後通過襯墊氧化層擴散至矽基片。高溫條件下，氨與矽發生熱學氮化反應，即氨與矽生成氮化矽，從而在襯墊氧化層與矽基片之間形成Kooi觀測到的氮化矽薄層。

$$\mathrm{Si_3N_4 + 6\ OH^- \rightarrow 3\ SiO_2 + 2\ NH_3+N_2}$$

$$\mathrm{3\ Si + 4\ NH_3 \rightarrow Si_3N_4 + 6\ H_2}$$

該效應僅發生在鳥喙效應區域，因為那裡矽的氧化速率較低且氨的擴散距離較短。就整個電路製造過程而言，必須在隨後的柵氧化生長步驟之前去除這層氮化物聚集（柵氧化層作為MISFET的介電層），否則它會阻礙或阻止後續氧化層的生長。

通常可以通過在生長柵氧化層之前生長一層犧牲層氧化物消耗掉白帶區域的Si3N4，再利用濕法刻蝕去除犧牲層，可有效減少白帶效應。

## 相關

- 淺槽隔離