多重圖案化

多重圖案化（multiple patterning）是指一種在半導體製造過程中的技術。在光刻過程中使用了多重圖案化曝光增強圖形的密度，在10納米和7納米製程及更先進節點中必不可少。多重圖案化出現的前提是單次光刻曝光可能不足以提供足夠的解析度，因此需要額外的曝光，或者必須使用（藉助間隙壁）蝕刻特徵側壁來定位圖案。

如英特爾在其45納米節點進行線切割或台積電在其28納米節點，即便單次曝光解析度足夠，仍會使用額外掩模以獲得更高品質的圖案化。即使對於電子束曝光，在約10納米半間距時單次曝光似乎也不足，因此需要雙重圖案化。

雙重圖案化光刻最早由D. C. Flanders和N. N. Efremow於1983年演示。此後已開發出多種雙重圖案化技術，例如自對準雙重圖案化（SADP）和純光刻雙重圖案化方法。

間距雙重圖案化由古特吉·辛格·桑杜在2000年代率先提出，促使開發了32納米製程NAND快閃記憶體記憶技術。此後，多圖案化已被全球的NAND快閃記憶體和隨機存取存儲器製造商廣泛採用。

## 需要多重圖案化的情況

以下幾種情況會需要使用多重圖案化。

### 線距低於解析度

最明顯需要多重圖案化的情況是特徵線距低於光學投影系統的解析度極限。對於數值孔徑為NA、波長為λ的系統，任何線距低於0.5 λ/NA時，在單次晶圓曝光中將無法解析。解析度極限也可能源自隨機效應，例如在EUV的情況。因此，即使20納米線寬，在更大線距時缺陷率較高，也仍然需要EUV雙重圖案化。

### 二維圖案圓角化

已知由兩束或三束光束沿某一方向干涉形成的密集二維圖案（如使用四極或QUASAR照明）會出現明顯的圓角化，尤其在彎折處和拐角處更為嚴重。拐角圓角半徑通常大於最小線距（約0.7 λ/NA）。這也會在特徵尺寸約0.4 λ/NA或更小時產生「熱點」問題。因此，優先定義線狀圖案，然後再根據需要切割出相應段落會更有利。這需要額外的曝光。切割形狀本身也可能出現圓角化，因此對放置精度要求很高。

#### 線尖與線寬的權衡

線尖的圓角化自然使得人們需要在縮小線寬（即線尖處寬度）和縮小相對線尖間距之間的權衡。當線寬縮小時，線尖半徑也隨之變小。當線尖寬度已經小於點擴散函數限制（k1≈0.6-0.7）時，線尖會自然回縮，導致相對線尖之間的間距增大。點擴散函數同樣限制了線尖中心之間可分辨的最小距離（常建模為圓形）。這進一步需要在減小單元寬度和減小單元高度之間的權衡。通過增加一個切割/修整掩模（見下文討論），可以避免這種權衡。因此，對於面向EUV的7納米節點，金屬線寬為18納米（λ=13.5 nm、NA=0.33時k1=0.44），線尖間距小於25納米（k1=0.61）時，單次EUV圖案化不足以滿足需求，需要第二次切割曝光。

### 布局不同部分需要不同的照明

當圖案包含接近解析度極限的特徵尺寸時，不同排列的特徵往往需要特定的照明才能成像。

最基本的例子是水平密集線與垂直線（半線距<0.35 λ/NA），前者需要使用南-北偶極照明，而後者需要使用東西偶極照明。如果同時使用這兩種類型（也稱為交叉四極C-Quad），不匹配的偶極會降低相應線條方向的圖像質量。在線距可達λ/NA的情況下，水平和垂直線可通過四極或QUASAR照明同時滿足，但對角線間距特徵和彎折特徵則會出現劣化。

在動態隨機存取存儲器中，陣列區和外圍區需在不同的照明條件下曝光。例如，陣列區可使用偶極照明，而外圍區則可使用環形照明。這種情況適用於任何具有不同線距或不同特徵排列的圖案集合（半線距<0.5 λ/NA），例如矩形陣列與交錯陣列。雖然各單獨圖案本身都是可解析的，但無法使用單一照明同時覆蓋所有情況。某一最小線距可能需要某種照明，而同一照明對兩倍該最小線距的圖案則因散焦而不適用。

同時存在孤立特徵與密集特徵也是多線距圖案化的典型實例。為使在為密集特徵量身定製的照明下仍能圖案化孤立特徵，設計了解析度輔助特徵（SRAF）。然而，並非所有線距範圍都能被覆蓋，特別是半密集特徵往往難以包括在內。

#### 具體示例：孔陣列

對於孔陣列（最小半線距<0.6 λ/NA）的特定情況，已有三種廣為人知的陣列狀況分別需要三種完全不同的照明。規則陣列通常需要Quasar照明，而同樣的陣列旋轉45度後變為棋盤式陣列，此時需要C-Quad照明。而與這兩種情況均不同的、近三角形或六邊形對稱的陣列，則需要六極照明。

### 多線距圖案

有時一個特徵圖案本身包含多種線距，而且這些線距之間的差異嚴重到沒有任何照明能夠同時對兩種線距進行滿意成像。一個常見示例，仍來自動態隨機存儲器，就是定義陣列激活區的磚形圖案。除了激活區的窄線距之外，同一方向上激活區間隔或斷裂的線距也不同於窄線距。當窄線距0.5 λ/NA）時，由於雙倍線距在焦點方面的限制，無法與窄線距同時成像。選擇性蝕刻結合SADP或SAQP（下文將描述）是目前同時實現兩種線距圖案化的最佳方法。

### 與雙束干涉的小偏差

雙束干涉圖案（半線距<0.5 λ/NA）會形成一組規則間距的線。當這些線出現斷裂，例如磚形圖案時，即構成了對干涉圖案的小偏差。此類偏差通常不足以完全抵消基礎規則線圖案的相長或相消干涉，因此常會在旁瓣處出現殘留曝光。在偶極照明下，線端間隙容易被橋接。因此需要另一重掩模（通常稱為切割掩模）來更可靠地打斷線狀圖案。

## 線切割

最早實現多重圖案化的方法就是線切割，最初出現在英特爾45納米節點，用於160納米柵極線距。使用第二重掩模對由第一重掩模定義的線進行切割，並不會直接增加特徵密度，而是允許定義基於最小線距的圖案，例如在前述雙束干涉生成的線條附近形成磚形圖案。雙束干涉依然主導衍射圖案。事實上，如果沒有單獨的切割曝光，最小線距線端之間的間隙將會過大。這是由於較低空間頻率導致的圓角化所致。

切割形狀本身也會出現圓角化；雖然可通過優化照明將其最小化，但無法完全消除。

在應用第二重掩模進行線切割時，必須考慮與第一重掩模的疊合，否則會產生邊緣位置誤差（EPE）。如果線距已接近解析度極限，切割圖案本身可能因劑量或焦點窗口受限而成像困難。EUV隨機性導致切割形狀隨機變化。在這種情況下，需要使用多重切割掩模，或讓切割跨越多條線。自對準線切割（下文將討論）可能是更優選項。

## 間距分離

多重圖案化的最簡單形式是將圖案分離成二個或者三個部分。每個部分按照通常的製程方法進行製作，合併形成最終的圖層。這種方法稱為「間距分離」（pitch splitting），因為相隔一個線距的兩條特徵無法同時成像，只能對每隔開的特徵進行單獨成像，也會被稱為光照-刻蝕-光照-刻蝕（LELE，Litho-Etch-Litho-Etch）。這種技術用於20納米製程、14納米製程等。由於只有少數關鍵層需要額外曝光，額外曝光的成本在相關製程中可以承受。但更棘手的問題在於特徵間的定位誤差（疊合）。因此，後續出現了自對準側壁成像方法，取代了該做法。

「蠻力」式的溝槽圖案化方法包括至少兩次獨立曝光並在同一層上蝕刻各自的子圖案。每次曝光都要塗布不同光阻。完成整個流程後，最終圖案是之前蝕刻的各個子圖案的組合。通過交錯這些子圖案，理論上可以無限提高圖案密度；半線距與子圖案數量成反比。例如，將兩條50 nm半線距圖案交錯可形成25 nm半線距圖案；三條75 nm半線距圖案或四條100 nm半線距圖案亦可。同樣，要縮小特徵尺寸通常需要化學縮小、熱回流或縮小輔助薄膜等技術輔助。得到的組合圖案可傳遞到下面的最終層。

有時需要將兩個各自印刷的特徵「拼接」成一個特徵。此類雙重圖案化方法已應用於約15 nm DRAM及更先進工藝。

間距分離方法的一種變體是「光阻凍結」（resist freezing），可以在第一層已顯影光阻上直接塗布第二層光阻。JSR已用此方法演示出32 nm線寬和線距，其中第一層光阻通過表面硬化實現「凍結」效果。

近年來，「間距分離」一詞的範圍逐漸擴大，包含了側壁圖案轉移技術。

## 側壁圖案轉移

在間隙壁圖案化中，間隙壁（spacer）是指在預先成型特徵側壁上形成的薄膜層。間隙壁通過在先前圖案上沉積或反應形成薄膜，然後蝕刻去除所有水平表面上的薄膜，僅保留側壁上的薄膜。移除原始圖案後，剩下的就是間隙壁。然而，由於每條線都會形成兩個間隙壁，線密度相當於原來翻倍，通常稱為自對準雙重圖案化（SADP）。間隙壁技術可用於定義原始光刻線距一半的狹窄柵極等場景。

由於間距分割方法面臨不同曝光部分之間特徵位置差異的困擾，側壁圖案轉移（SIT）日益成為必要方案。SIT通常需要在已刻蝕特徵側壁上形成間隙壁層。如果該間隙壁對應導電特徵，則最終需要在不小於兩處位置進行切割，以將其分割成兩條或多條導電線；若間隙壁對應介電特徵，則無需切割。對於先進邏輯圖案，預測需要多少切割是極具挑戰性的問題。

由於間隙壁材料通常是硬掩模材料，其刻蝕後的圖案質量往往優於刻蝕後光阻的輪廓，後者一般受線邊緣粗糙度困擾。

間隙壁方法的主要問題在於：移除附著材料後，間隙壁能否保持在正確位置；間隙壁的輪廓是否可接受；以及蝕刻去除附著材料時是否會侵蝕下面的材料。若移除間隙壁旁邊的材料也順帶去除了一部分下面的材料，則會導致間隙壁兩側地形高度不一致。任何掩模錯位或預先成型特徵關鍵尺寸（CD）的偏差，都會使特徵間線距交替變化，這就是所謂的「行距走動」（pitch walking）。

間隙壁的位置也取決於它所附著的圖案。如果圖案過寬或過窄，都會影響間隙壁的位置。不過，對於關鍵存儲器特徵製造流程而言，這種情況可通過自對準方式規避。

當SADP重複進行時，可實現額外的線距減半，通常稱為自對準四重圖案化（SAQP）。考慮到單次浸沒式光刻曝光的最小線距預期為76 nm，使用SAQP即可達到19 nm線距。

## 多重圖案化應用

### 前沿邏輯/ASIC多重圖案化實踐

公司｜邏輯工藝｜最小金屬間距(MMP)｜柵間間距 (CGP)｜MMP、CGP｜CGP:MMP ratio｜最先進技術｜量產開始時間

Intel｜10nm｜36 nm｜54 nm｜1944 nm2｜1.5｜SAQP｜2017年末

台積電（TSMC）｜7nm｜40 nm｜57 nm｜2280 nm2｜1.425｜LELELE｜2017年初

三星電子｜10LPE｜48 nm｜64 nm｜3072 nm2｜1.33｜LELELE｜2016年末

GlobalFoundries｜7LP｜40 nm｜56 nm｜2240 nm2｜1.4｜LELELE, SADP｜2018年末