技术节点

技术节点（technology note）是半导体技术中定义制造工艺世代的里程碑，主要指代通过光刻技术能够制造的最小特征尺寸。

该术语本身非常抽象，仅粗略描述行业的技术进步。在同一技术节点下，不同制造商使用的技术存在差异。即使是同一整合元件制造厂（尤其是代工厂，即Foundry），其不同产品采用的技术也不尽相同。此外，该术语与微结构晶体管的栅极长度没有固定关联。随着微电子学及后来的纳电子学的发展，许多其他元器件的尺寸也大幅缩小。

自1997年起，技术节点由国际半导体技术路线图（ITRS）定义。自2017年起，该路线图被国际设备和系统路线图（IRDS）取代。行业普遍认识到，未来无法继续单纯按照摩尔定律来缩小芯片尺寸。取而代之的是需要采用新方法，例如芯粒与多芯片模组技术、多核心处理器以及其他超高集成度的芯片系统。

## 描述

技术节点世代通常用数值描述，该数值指代DRAM元件的“half pitch”（即半间距）。例如，第一布线层中周期性结构的相邻互连线或接触孔之间的一半间距。典型的表述（约在2006年）为“65 nm技术节点”或简称“65 nm技术”（有时也称“65 nm工艺”或“65 nm制造”）。在1999年之前，行业通常使用微米而非如今常见的纳米作为单位，例如0.25 µm技术或0.8 µm技术。

由于技术节点的数值（最初）仅表示密集线条或沟槽结构的一半间距，最核心（最小）场效应管的最小栅极长度可能小于或大于该数值，无法通过技术节点准确确定。例如，在65 nm工艺中，栅极长度可能为50 nm或更小。因此，技术节点的数值并不直接代表利用光刻技术能够制造的最小结构。这一规律基本适用于所有技术节点，但也使32 nm以下技术节点的工艺比较变得困难。对于16 nm以下的工艺和产品，这一问题进一步加剧。在进行比较时应注明制造商，最好能提供完整的工艺名称。

此外需要注意，通过特定的技术节点数值只能粗略推断所用的制造技术。对于单一制造商而言，同一技术节点的元器件大多采用相同技术制造。但最迟自20世纪90年代末起，不同制造商的产品之间已无法进行此类比较，因为制造技术存在巨大差异。例如，在布线层中使用铜代替铝，或采用所谓的高k金属栅极技术。

因此，比较制造技术时应始终涵盖其他特征。例如，对于高性能处理器，平均晶体管密度的指标更具参考价值，因为这意味着可以在更小的面积上提供更多的算力。然而，晶体管密度也取决于制造商针对其产品的优化目标（如最大晶体管密度、芯片尺寸、最大开关频率或最低功耗、高压晶体管的使用比例及其电压等级）。这些产品通常针对不同的任务进行优化（纯高性能处理器、针对不同任务的单片系统；ALU/复杂逻辑 < SRAM存储器 < DRAM存储器 < NAND闪存）。微电子元件的分类也并非强制标准，例如一些存储器或图形处理器制造商经常偏离这一标准，甚至不使用此类分类，而是采用介于标准节点之间的结构尺寸。

## 历史

在微电子学发展初期至20世纪80年代，新引入的技术节点并没有明确定义的缩放比例。从80年代中期开始，业界尝试通过引入定义好的尺寸来减少工艺数量。相邻技术节点的最小特征尺寸面积大致相差两倍。

特征｜1992｜1995｜1998｜2001｜2004｜2007

特征尺寸（微米）｜0.50｜0.35｜0.25｜0.18｜0.12｜0.10

每芯片门数（百万）｜0.3｜0.8｜2.0｜5.0｜10.0｜20.0

每芯片位数

DRAM｜16M｜64M｜256M｜1G｜4G｜16G

SRAM｜4M｜16M｜64M｜256M｜1G｜4G

晶圆加工成本（美元/平方厘米）｜4.00｜3.90｜3.80｜3.70｜3.60｜3.50

芯片尺寸（mm²）

逻辑｜250｜400｜600｜800｜1,000｜1,250

记忆｜132｜200｜320｜500｜700｜1,000

晶圆直径（毫米）｜200｜ 200｜200–400｜200–400｜200–400｜200–400

缺陷密度（缺陷/平方厘米）｜0.10｜0.05｜0.03｜0.01｜0.0004｜0.002

互连层数（逻辑）｜3｜4-5｜5｜5-6｜6｜6-7

最大功率（瓦/芯片）

高性能｜10｜15｜30｜40｜40–120｜40–200

便携｜3｜4｜4｜4｜4｜4

电源电压

桌面｜5｜3.3｜2.2｜2.2｜1.5｜1.5

便携｜3.3｜2.2｜2.2｜1.5｜1.5｜1.5

首份半导体发展路线图由美国半导体行业协会于1993年发布。

随着发展，业界意识到必须进行一定的（跨年度的）规划，以确保拥有电路进一步缩放所需的工艺方法和专用设备。技术路线图可以明确何时需要特定能力，从而帮助制造商协调产品开发。这促使美国制定了“国家半导体技术路线图”（NTRS），随后演变为“国际半导体技术路线图”。在该规划框架下，定义的技术层级（技术节点）之间的缩放目标系数设定为$1/\!\sqrt{2} \approx 0{,}70\ldots$。这就形成了500 nm、350 nm、250 nm、180 nm、130 nm、90 nm、65 nm、45 nm、32 nm和22 nm的演进序列。每次迭代均使最小特征尺寸缩小约30%，并将晶体管密度提高一倍。

从2010年代中期开始，行业出现明显偏离这一原则的趋势，制造工艺的命名与特征尺寸的关联度进一步降低。一方面，1-5 nm的差距不再被视为制造商之间的微调，而被视为向新节点的过渡（例如TSMC拥有N16、N14、N12、N10、N7、N6、N5、N4和N3工艺，其间距符合通常整数与半个技术节点缩放$\sqrt{2}$的比例）。另一方面，这些名称也被用作市场营销术语（类似于早期的时钟频率）。例如，从晶体管密度的角度来看，TSMC的N4工艺实际上相当于9 nm节点，因为其封装密度几乎精确地等于90 nm技术节点的100倍。同时，被归类为同一技术节点的常规工艺改进方案往往采用截然不同的制造工艺。例如，TSMC N7采用193 nm浸没式光刻，而N7+则采用EUV光刻。过去这仅在引入全新技术节点时才会出现。此外，这些工艺之间的设计规则限制（通过设计规则检查验证）日益增多，使得工艺无法在不经过彻底重新设计的情况下直接移植。

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以下示例进一步说明将工艺简单简化为一个数值所带来的问题：

- Intel在2014年至2018年间将其14 nm工艺的晶体管密度增加了一倍以上，从Broadwell（Intel 14）的每平方微米16个晶体管（16/µm²），提升至Coffee Lake（Intel 14++）的每平方微米37个晶体管。
- “Intel 10”的晶体管密度是“TSMC N10”的三倍。
- 晶体管单元的3D结构现已变得与横向尺寸（例如栅极长度）同等重要。在结构尺寸小于65 nm时，必须采取措施以确保在工作电压和阈值电压降至约1 V且可控漏电流范围内，晶体管仍能正常开关（首先是引入高κ电介质，随后是Fin-Gate、多栅极、全环绕栅极等几何结构变化）。

技术节点｜年份｜CPU晶体管密度 (mm−2)｜关键光刻工艺｜代表产品（部分）｜创新点（制造、掩模、工作电压等）

50 µm电阻晶体管逻辑｜1961｜光｜德州仪器SN 50x/51x｜德州仪器首批集成电路

20 µm CMOS｜1968｜10–100｜435 nm（汞g线）｜RCA的CD4000系列｜低功耗CMOS设计（相较于TTL 7400）

10 µm PMOS｜1971｜00.190｜Intel 4004, Intel 8008, Fairchild PPS-25, Rockwell PPS-4｜4位寄存器（后演变为8位），PMOS硅栅技术

6 µm NMOS｜1974｜00.225｜Intel 8080｜NMOS硅栅技术，开关速度约为PMOS的两到三倍

3 µm NMOS｜1975｜00.880｜Intel 8085，Intel 8086｜供电电压过渡至+5 V（取代+5/−5/+12 V）

1,5 µm NMOS/ 1,5 µm CHMOS III｜1982｜2.850 (286)2.650 (386)｜Intel 80286，AMD 80286，早期80386DX/16

1 µm CHMOS IV｜1985｜7.000｜365 nm（汞i线）｜Intel 80386｜CMOS硅栅技术

0,8 µm｜1989｜10.500｜Intel Pentium 60 (P5)，AMD 80386DX｜CMOS，最后一次使用5 V电压

0,6 µm｜1994｜22.000｜Intel Pentium 100 (P54C)｜3.3 V

0,35 µm (ITRS)｜1995｜31.000–36.000｜Intel Pentium 133 (P54CS), Intel Pentium 166–233 MMX (P55)｜最后一次使用单一供电电压：3.3 V

0,3 µm｜1997｜55.000｜AMD K6 (Model 6)｜分离式供电电压：核心为2.8-3.2 V，IO为3.3 V

0,25 µm (ITRS)｜1998｜48.000–57.000｜Intel Pentium II, AMD K6 (Model 7)｜2.0-2.8 V

180 nm (ITRS)｜1999｜300.000 (PIII)200.000 (P4)｜248 nm（KrF激光）｜Pentium III (Coppermine)，Pentium 4 Willamette｜在布线层中使用铜代替铝，随之引入额外的工艺步骤以制造必需的铜扩散势垒层。

130 nm (ITRS)｜2002｜400.000｜Pentium 4 (Northwood)，AMD Athlon 64｜Intel采用氟掺杂，将布线层的相对电容率从4.0降至3.6。AMD采用“Black Diamond”（应用材料公司研发的碳掺杂二氧化硅）作为低κ电介质。

90 nm (ITRS)｜2004｜110万｜193 nm（ArF激光）｜Pentium 4 (Prescott)，Athlon 64 (Winchester)｜AMD与Intel的处理器首次采用应变硅技术。Intel在布线层中采用k值低于3.0的低κ电介质（carbon-doped oxide，即碳掺杂二氧化硅）。

65 nm (ITRS)｜2006｜200万｜英特尔酷睿2｜Intel在关键层引入双重图案化工艺以提高分辨率。

45 nm (ITRS)｜2008｜380万｜英特尔基于Penryn的酷睿2处理器｜Intel处理器引入高k金属栅极技术（后栅极工艺）。2009年，AMD处理器引入浸没光刻。

TSMC 40 nm｜2009｜640万｜TSMC制造的Radeon-HD-5000-GPUs｜TSMC在布线层引入k值为2.5的新型低κ电介质。图形处理器采用浸没式光刻。

34 nm｜2009｜IM Flash Technologies与三星半导体的NAND闪存｜除继承上一工艺的浸没式光刻外，三星引入自对准（间隔物）双重图案化技术（SaDP）。

32 nm (ITRS)｜2010｜470万｜193i nm（ArF激光与H2O浸没）｜Westmere核心CPU｜Intel开始在制造中使用浸没式光刻；AMD的代工厂格芯（Globalfoundries）引入双重图案化工艺。2011年，AMD FX处理器引入高κ金属栅极技术（先栅极工艺）。

24–28 nm｜2011｜三星半导体、 IM Flash Technologies、SK海力士和东芝的NAND闪存。TSMC制造的Radeon HD 7000系列

Intel 22 nm｜2012｜880万｜Ivy Bridge核心CPU｜Intel在逻辑产品的大规模量产中引入多栅极场效应晶体管。

19–21 nm｜2012｜三星半导体、IM Flash Technologies和东芝的NAND闪存

15 nm｜2014｜闪迪与东芝的NAND闪存

Intel 14 nm｜2014｜1600万｜Broadwell核心CPU｜改进的FinFET技术，采用更窄、更高的晶体管。

Intel 14 nm++｜2018｜3700万｜Coffee Lake核心CPU

TSMC N12｜2018｜2400万｜GeForce RTX 2070/2080

TSMC N10｜2017｜3400万｜Apple A10 Fusion｜由于缺乏官方的ITRS节点标准，且各种尺寸参数（如栅极长度、接触栅极间距等）存在重叠，加之制造商采用自定义命名，不同制造商间的技术节点可比性进一步降低。Intel引入COAG技术（contact over active gate，即在有源晶体管上方布置接触连接）。

Intel 10 nm｜2018｜1.01亿｜Cannon Lake核心CPU

Samsung 8LPP｜2020｜4500万｜Nvidia RTX 3090｜三星最后一个不使用EUV的光刻工艺

Intel 7｜2022｜Raptor Lake核心CPU｜Intel最后一个不使用EUV的光刻工艺

TSMC N7(CLN7FF)｜2018｜8200万｜Apple A12 Bionic、海思Kirin 980以及AMD的Vega 20、Ryzen 3xxx与5xxx（Zen 2与3）和Radeon RX 5000（RDNA）｜TSMC最后一个不使用EUV的光刻工艺

TSMC N7+(CLN7FF+)｜2019｜EUV(13.5 nm)

Samsung 5LPP｜2020｜1.25亿｜极紫外光刻

Intel 5

TSMC N5｜2020｜1.32亿｜Apple M1, Apple A14 Bionic, Qualcomm Snapdragon 875, AMD Ryzen 7xxx (Zen 4)Apple M1、Apple A14、高通骁龙875、AMD Ryzen 7xxx（Zen 4）

TSMC N4｜2022｜1.20亿｜Nvidia RTX 4080

TSMC N3｜2023｜2.50亿｜Apple A17 Pro｜3 nm芯片于2022年12月29日开始投产

TSMC N2｜2026｜3.00亿｜AMD EPYC “Venice”｜全环绕栅极晶体管（GAAFET），高雄Fab 22工厂

TSMC N2P｜2027

TSMC N2X｜2028

提示：为了描述工艺的性能，以下指标比结构尺寸更具意义：

- 例如全加器中高性能标准单元占据的面积（单位：nm²）
- 每次运算所需的平均能耗（单位：飞焦耳）
- 延迟时间（单位：皮秒）

## 技术节点的演进

### 早期半导体

首批制造的半导体元件没有采用掩模技术，而是通过机械方式构建。世界上第一个晶体管是点接触晶体管，将两个金属点接触设置在衬底上。该类别重要的代表产品包括合金结晶体管（将两颗铟珠置于n型掺杂衬底上）和外延晶体管。

### 50 µm技术节点

20世纪60年代中期引入了平面晶体管。最初的结构尺寸约为50 µm。除了分立晶体管，人们也用其制造逻辑门和首批运算放大器等小型IC。

### 10 µm技术节点

10 µm技术节点于1971年由Intel 4004和1972年由Intel 8008实现。曝光工艺使用波长为435.83 nm的汞g线。使用的晶圆尺寸为2英寸（50.8 mm）。

### 6 µm技术节点

6 µm技术节点于1974年由Intel 8080实现。后来的Zilog Z80等处理器采用了略小的5 µm和4 µm工艺。

### 3 µm技术节点

3 µm技术节点于1977年由Intel 8085实现。其他代表产品包括Intel 8086、8088和摩托罗拉68000。

### 1 µm技术节点

1 µm技术节点于1985年由Intel 80386实现。曝光光源从435.83 nm的汞g线转为365.01 nm的汞i线。

### 250 nm技术节点

Intel在250 nm技术节点中使用了200 mm晶圆和5个金属化层。

### 180 nm技术节点

从1999年起，Intel、德州仪器、IBM和TSMC等领先半导体制造商引入了180 nm技术节点。部分制造商首次使用波长为193 nm的氟化氩激光器（取代248 nm的KrF准分子激光器）制造关键层（栅极接触等），例如奔腾III（Coppermine核心）。部分制造商（尤其是代工厂）在2011年之前仍在使用该技术，例如微芯片科技和Parallax Propeller，因为对于汽车产业等领域的预期产品而言，此类结构尺寸已经足够。此外，该工艺高度成熟，能以极高的良率进行生产。

### 130 nm技术节点

基于IBM联盟的研究成果，AMD在130 nm技术节点中首次（2002年）引入低κ电介质（此处k指材料的相对电容率），作为上层布线层（约第8至11层）之间的隔离。此外，业界在2003年首次采用所谓的绝缘体上硅晶圆（SOI晶圆）代替体硅晶圆。这类成本更高的衬底的主要优点是可提高晶体管的开关速度，并降低不同（电）活性区域之间的漏电流。

### 90 nm技术节点

90 nm技术节点于2002年首次引入工业生产（首批商业化产品）。由于缺乏其他具备必要分辨率的工艺，基于ArF准分子激光的光刻工艺已成为制造关键层的主流选择。此外，AMD首次在其产品中引入应变硅技术以提高载流子迁移率。

### 45 nm技术节点

45 nm技术节点由英特尔和松下电器（Matsushita）于2007至2008年间率先投入生产。AMD、IBM和三星等其他制造商随后跟进。

制造领域最重要的变化是Intel引入了高κ材料，并使用了金属栅电极，大幅降低了晶体管因量子隧道效应产生的漏电流。

### 32 nm技术节点

在上一技术节点中，制造商要么采用浸没式光刻，要么采用双重图案化技术；而在32 nm节点，所有制造商都必须同时采用这两种技术，才能确保工艺稳定性。诸如TSMC等跳过该节点的制造商，在其28 nm半节点工艺中使用了这两种技术。高κ金属栅极技术在主处理器、图形处理器及加速处理单元的制造中得到广泛应用。

首批采用32 nm技术量产的处理器是Intel的Core i3和Core i5处理器（于2010年1月发布）。一年多后，竞争对手AMD才推出其首款商业化32 nm处理器。这些型号基于AMD Fusion系列的“Llano”架构。与Intel不同，AMD在此处重新使用了SOI衬底。

### 22 nm技术节点

随着22 nm技术节点的引入，部分制造商（主要以Intel为首）希望在集成电路的大规模量产中转变所用晶体管类型。他们放弃了沿用数十年的平面工艺，转向采用所谓的多栅极场效应晶体管（multiple gate field-effect transistor，即MuGFET），例如三栅极FET和FinFET。采用该技术的首批处理器是第三代Intel Core i系列处理器。对处理器横截面的分析表明，Intel显然使用了90 nm的栅极间距，相当于45 nm的半间距。因此，这些Intel处理器的技术节点归类明显偏离了过去基于半间距的分类标准。

然而，并非所有半导体制造商都遵循这种晶体管类型转换。作为前三大代工厂中的两家，格罗方德（22FDX和22FDX+）与TSMC（22ULL、22ULP）同样是技术推动者，它们提供了基于平面技术的22 nm或20 nm工艺。在某些工艺变体中，通过采用SOI衬底（晶圆），使绝缘体上的极薄半导体层能够完全进入（载流子）耗尽状态（full depletion silicon-on-insulator，即fdSOI），从而有效控制结构缩小带来的漏电流增加问题。

### 14 nm技术节点

根据国际半导体技术路线图（ITRS），14 nm技术节点是22 nm节点的后续产品，遵循了全技术节点结构的传统缩小系数（约0.7）。然而需要注意的是，“14 nm”并不对应实际几何尺寸，通常实际尺寸略大，例如栅极长度为18-26 nm。所有商业化14 nm工艺均采用FinFET（鳍式场效应晶体管），这是一种非平面多栅极场效应晶体管。由于底层制造理念、尺寸和晶体管设计细节存在较大差异，晶体管乃至制成电路的密度（例如SRAM密度）和性能数据有时会有显著不同。此外，一些制造商也将自己的制造工艺命名为16 nm或12 nm，后者可视为14 nm工艺的优化版。

在技术层面，业界继续采用193 nm ArF浸没光刻技术，结合LELE（光刻-刻蚀-光刻-刻蚀）或SaDP（self-aligned double patterning，自对准双重图案化）等多重图案化工艺来制造最为核心（最小）的结构层。

14 nm技术节点的首批商业化产品于2013年推出，包括采用16 nm工艺制造的SK海力士NAND闪存和TSMC（同为16 nm）的逻辑产品。

### 10 nm技术节点

2016年，Intel计划推出Skylake微架构的后续架构，这也是首个采用10 nm制造工艺的微架构。该批处理器原定于2017年发布，但因技术问题屡遭推迟。Intel希望在这些极小结构中继续使用193 nm浸没式光刻，而该技术所带来的挑战是延期的原因之一。因此，Intel对稳定的14 nm工艺进行了多次优化，直到2020年首批基于Ice Lake架构的10 nm处理器才正式上市。期间，基于Cannon Lake架构的10 nm型号曾进行小规模生产，但仅提供工程样品，并未集成处理器显卡。Intel指出其10 nm工艺可达到的晶体管密度，能够对标TSMC的7 nm工艺。

### 7 nm技术节点

自2019年初以来，三星和TSMC这两家代工厂开始提供7 nm工艺。

该节点在制造技术上的一项重大创新是三星引入了筹备已久的波长13.5 nm的EUV（极紫外）光刻技术。对于最为核心的光刻步骤，该技术取代了成熟的193 nm浸没光刻（在之前的技术节点中，必须结合多重图案化技术才能使用）。实际上，业界多年前便已预期该举措的实施。因为对于不断缩小的特征尺寸而言，继续采用成熟的光源（如193 nm ArF准分子激光器），其光学成像的衍射效应必将触及物理学的分辨率极限。尽管EUV光刻的量产进度不及预期，但在此期间开发并引入了诸多补偿技术；然而对于7 nm工艺而言，这些补偿技术变得极为繁杂且昂贵。在设备制造商艾司摩尔及其供应商在EUV量产方面取得最新进展后，与成熟工艺相比，该技术目前已具备足够的生产经济性。TSMC同样宣布将在其第二代7 nm量产工艺中采用EUV光刻技术。

### 6 nm技术节点

TSMC于2019年5月宣布推出6 nm工艺。索尼（Sony）自2022年7月起出货的CFI-1202A修订版PlayStation 5游戏主机中，搭载了采用该工艺制造的芯片（具备相同架构但功耗更低）。

### 5 nm技术节点

2019年3月，TSMC启动5 nm工艺的风险生产（通过常规认证后的预生产，主要用于制作样品并查找实际产品中的弱点）。自2020年第二季度起，该工艺进入常规（大规模）量产阶段，确立了其在该微型化层级的全球领先地位。曝光工艺使用了EUV光刻。TSMC宣称其制造密度达到每平方毫米1.713亿个晶体管（1.713×108 mm-2）。Intel将其（尚未投产的）7 nm制造工艺的晶体管密度，与TSMC的5 nm工艺（N5）对标比较。自2020年6月起，Apple A14 Bionic SoC、高通骁龙875 SoC以及高通骁龙X60调制解调器已由TSMC进行5 nm工艺的批量生产。与以往的技术节点类似，“5 nm”并不代表晶体管的任何实际几何尺寸。

### 4 nm技术节点

2020年中期，半导体行业最大代工厂TSMC宣布对N5工艺进行深度优化，并已为预期于2022年推出的4 nm技术节点（N4）做好准备。

### 3 nm技术节点

Google Tensor G5采用TSMC的3 nm工艺制造，并已应用于当前的Pixel 10机型中。

### 2 nm技术节点

2021年5月，IBM展示了全球首个2纳米制造工艺，以及全球首款试产的2 nm芯片原型和完整晶圆。

### 1.4 nm技术节点

2019年底的IEEE国际电子器件会议上宣布，Intel计划于2029年启动1.4 nm技术节点的量产。三星计划从2027年起开始基于1.4 nm技术量产半导体元件。

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