双大马士革工艺

双大马士革工艺在半导体技术中是指一组用于共同（“双”）制造布线层与垂直互连（即通孔，Vias）的工艺序列。该方法是大马士革工艺的进一步发展，应用于采用铜技术的集成电路（微芯片）金属化层的制造。

“大马士革”（Damascene）这一名称源于一种古老的装饰技术——嵌金银丝工艺（也称大马士革镶嵌工艺，德语：Damaszierung，英语：damascening），即将一种材料嵌入预先制造的凹槽中。

## 背景

2000年代初，一些半导体制造商将其产品的导线材料从铝切换为导电性更好的铜。由于铜层与铝不同，无法通过干法刻蚀工艺进行图案化，这一材料更迭迫使制造原理发生转变。因此，工艺上转向了在介电质中间层预制凹槽中进行铜电化学沉积的方法，由此产生了双大马士革工艺及其前身——大马士革工艺。两者的关键区别在于，双大马士革工艺在同一个步骤中即可同时完成通孔（Vias，源自英语vertical interconnect access，即两层金属化层之间的触点）及其上方导线层的铜填充。与制造相同结构所需的两个连续大马士革步骤相比，这种方法节省了一次铜沉积（含扩散阻障层与种子层沉积）以及一次用于平整多余铜层的化学机械平坦化（CMP）步骤。减少工艺步骤不仅节省了材料与时间，还降低了成本。

## 基本原理

通过在金属沉积前预先制备通孔与导线层的结构并共同填充金属，可以减少必要的金属沉积与CMP步骤。与大马士革工艺类似，双大马士革工艺大致可分为三个阶段：1.电介质沉积；2.电介质图案化；3.导线材料沉积。不同之处在于，此处沉积与图案化的并非单一电介质层，而是复杂的电介质层叠结构。此外，这两个子层的图案化难度也远高于单层工艺。

如果将用于导线和通孔的层间电介质（inter-level dielectric，ILD，指两层导线之间的电介质材料）与金属间电介质（inter-metal dielectric，IMD，指同一层导线之间的电介质材料）视为由三层组成的电介质叠层，则最容易理解其原理。上层IMD层随后形成水平导线，而下层ILD层则用于构建当前层与前一层金属化层之间的垂直互连（通孔）。

两层厚度通常大致相等，常用材料为二氧化硅或低k电介质。根据技术节点的不同，典型层厚在300–700nm之间。ILD与IMD之间由一层薄中间层隔开，该层在制造过程中起到刻蚀停止层的作用。因此，所选材料在对应刻蚀工艺中的速率必须显著低于IMD。在以氧化硅作为ILD/IMD的常规示例中，通常采用约30nm厚的氮化硅层。

这三层的沉积通常连续进行。自对准双大马士革工艺是一个例外，它在这一阶段偏离了基本原理：在该变体中，电介质图案化步骤在沉积IMD之前就已经开始。

在第二阶段，通过光刻图案化与干法刻蚀的组合方案，在沉积的电介质叠层中刻蚀出导线与通孔结构。

最后一步是在刻蚀出的结构中沉积导线材料（通常为铜）。由于铜极易扩散至电介质与硅中并破坏电学功能，因此在填充沟槽与通孔前，必须在侧壁与底部沉积铜扩散阻障层。该层作为保形层覆盖整个晶圆，并在铜CMP步骤中连同IMD顶部多余的材料一并去除。扩散阻障层会缩小通孔直径，由于这种缩小通常无法通过增大通孔来补偿，因此会增加通孔电阻。为了减小此效应，通常选用导电材料作为阻障层，例如氮化钽或氮化钛等二元化合物。阻障层沉积完成后，接着利用电化学沉积填充沟槽与通孔并使其过填充。最后通过化学机械平坦化（CMP）平整表面，直至露出扩散阻障层或电介质层。

为防止铜导线腐蚀，CMP后需沉积封装层。该层必须能有效阻隔铜向上传输，但不能采用侧壁所用的导电系统，否则会导致整个晶圆短路。因此，此处使用氮化硅（Si3N4）、碳化硅（SiC）或碳氮化硅（SiCN）等电介质材料。

## 图案化变体

实现通孔与导线沟槽共同填充的前提条件有多种。双大马士革工艺的三种主流变体主要区别在于光刻步骤的先后顺序：

- TFVL工艺（Trench First, Via Last，即“先沟槽，后通孔”）
- VFTL工艺（Via First, Trench Last，即“先通孔，后沟槽”）
- 自对准双大马士革工艺（self-aligned dual-damascene）

目前工业界还应用了其他技术要求更高的变体，这些变体能降低每层导线的成本（例如因为需要更少的光刻步骤和/或更少的时间）或改善电学性能。这主要包括仅基于单一（较厚）电介质层的变体。由于中间层总是会提高总叠层的介电常数并增加其电容，这种方法可以减少寄生电容。此外，为应对光刻图案化及新材料集成的严苛要求，还开发了许多其他工艺序列（如带有金属硬掩模或多层光刻胶的双大马士革工艺）。

### TFVL双大马士革工艺

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TFVL是首个投入实用的变体。顾名思义，该工艺先在导线层刻蚀沟槽（trench），再在下方的ILD层刻蚀通孔。在沉积ILD层叠后，接着沉积光刻胶层并利用沟槽结构的图案进行光刻图案化。光刻胶掩模在随后的电介质干法刻蚀过程中用作刻蚀掩模。刻蚀过程停止在导线层电介质与下方通孔层之间引入的电介质刻蚀停止层上。

完成沟槽刻蚀后，移除第一层光刻胶，并涂布带有通孔结构图案的第二层光刻胶。随后进行第二个刻蚀步骤，首先打开刻蚀停止层，然后在ILD层中刻蚀出通孔。此时光刻胶层保护着晶圆表面的其余区域，包括沟槽结构的侧壁。刻蚀通孔后，再次移除残留光刻胶并进行上述的导线金属沉积（必要时带有阻障层系统）。

TFVL方法的主要缺点在于，通孔光刻图案化时必须沉积极其均匀的光刻胶层，且需同时覆盖在ILD层叠顶部及沟槽结构内。为此，液态涂布的光刻胶必须相对较厚。由于厚光刻胶层难以实现高分辨率，因此TFVL工艺较难应用于更小的技术节点。通孔图案化步骤因此需要相对复杂的光刻技术，这也是为什么先通孔技术（Via-First）在工业生产中应用更为普及的原因。

### VFTL双大马士革工艺

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在先通孔方案中，通孔结构的位置定义早于导线结构。其工艺序列与先沟槽方案基本一致，区别在于通孔层与导线层的图案化顺序发生了互换。也就是说，在沉积电介质叠层（ILD、停止层和IMD）后，制造带有通孔结构图案的光刻胶掩模，并将该图案刻蚀穿过整个叠层（通孔层下方的扩散阻障层除外）。移除（通孔）光刻胶掩模后，制造带有沟槽结构的第二层掩模，并将结构刻蚀穿过上层电介质层（IMD）直至刻蚀停止层。此时通孔底部的阻障层由通孔内的光刻胶或底部抗反射涂层（BARC）保护以免受刻蚀。或者也可以采用不损伤阻障层材料的高选择性刻蚀工艺。刻蚀沟槽后，再次移除残留光刻胶并进行上述的导线金属沉积（必要时带有阻障层系统）。

先通孔方案是目前制造双大马士革互连最常用的变体。

### 自对准双大马士革工艺

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如前所述，自对准双大马士革工艺与上述基本原理略有不同。与先沟槽和先通孔方案不同，该变体在沉积通孔层电介质（ILD）与刻蚀停止层后，不立即沉积上层电介质（IMD），而是先对刻蚀停止层进行图案化。利用光刻胶掩模通过不损伤下方电介质的选择性刻蚀工艺，按照通孔结构的图案对刻蚀停止层进行常规图案化。移除光刻胶掩模后，再沉积上层电介质层，从而形成埋入式的图案化刻蚀停止层。随后制造带有沟槽结构的光刻胶掩模。沟槽与埋入式停止层的通孔开口对齐。在随后的电介质刻蚀中，同时制造沟槽与通孔结构。刻蚀后，再次移除残留光刻胶并沉积导线金属（必要时带有阻障层系统）。

该方法的缺点在于要求通孔与沟槽结构必须极精准地对齐。否则通孔可能会产生畸变（不圆），导致无法完整地沉积扩散阻障层或填充结构。因此，该变体在实际生产中很少使用。

### 金属硬掩模双大马士革工艺

另一种工艺变体是金属硬掩模双大马士革工艺（dual damascene patterning with metal hardmask）。此时沉积在电介质上的金属层作为第二次刻蚀步骤的硬掩模。

制造序列始于沉积电介质层（随后将同时包含通孔和导线），首先全覆盖地沉积一层金属层，通常是氮化钛（TiN）。随后利用光刻与干法刻蚀，按照导线层的图案对这层随后用作硬掩模的层进行图案化。然后再次移除光刻胶层。

在制造带有导线结构的硬掩模后，首先继续制造通孔结构。为此在现有的电介质与硬掩模层叠上涂布光刻胶或光刻胶系统，并定义通孔图案。随后进行电介质刻蚀，从而刻蚀出通孔。在此步骤中，硬掩模是钝性的，即它不掩蔽任何待刻蚀区域，因为导线结构大于通孔结构。刻蚀后，再次移除（通孔）光刻胶层。

在第三个子步骤中，借助硬掩模进行导线结构的刻蚀。此时建议利用牺牲材料完全或部分填充已经打开的通孔。由于不使用刻蚀停止层，导线结构的刻蚀在已知且具有良好重现性的条件下通过时间控制来完成。刻蚀后，再次移除残留光刻胶并沉积导线金属（带有阻障层系统）。

该方法的优点是能更好地集成电介质，并减少典型去胶工艺（例如氧等离子体或其产生的UV辐射）对电介质的损伤，这在使用多孔及致密的低k电介质时尤为重要。该工艺序列的主要挑战一方面在于硬掩模材料的选择（需平衡刻蚀选择性、光学透明度以实现良好的套刻控制，但在UV范围内需具有吸收性），另一方面硬掩模材料必须与铜CMP工艺兼容。

## 低k电介质作为ILD和IMD材料的使用

近年来，为了减少寄生电容并缩短开关时间，开始使用所谓的低k电介质（即介电常数低于二氧化硅（ε = 3.9）的材料）来代替CVD二氧化硅作为ILD/IMD材料。最初这类材料也在层叠中间插入了电介质刻蚀停止层。然而就降低ILD层叠系统的电容而言，这产生了负面后果。例如氮化硅的介电常数约为7，从而提高了层叠的有效介电常数。对于第一代低k电介质如氟掺杂硅玻璃（fluorinated silicate glass，FSG，ε = 3.9），层叠中的寄生电容在现实中与纯二氧化硅层相比并未降低。这种情况也降低了后几代低k电介质的效益，因此首先采用另一种介电常数较低的刻蚀停止材料替代了氮化硅。尤其是碳化硅（ε = 4.5）及其衍生物由于其他优良特性被证明非常有利（参见）。

随着结构进一步缩小至130 nm节点以下，碳化硅的介电常数也显得过高，因此开发了不带嵌入式刻蚀停止层的工艺变体。由于没有终点指示器，这些变体通常使用具有已知刻蚀速率的时间控制刻蚀工艺，以制造定义深度的结构。沟槽底部因此位于电介质中间。这要求对刻蚀系统具备极高的控制能力，并要求在晶圆上以及晶圆之间具有高度的均匀性。否则制造出的电路在电学特性上可能会出现巨大波动。此外还可能产生边缘圆化或在边缘角部形成微沟槽等负面效应。

## 优缺点及应用领域

双大马士革工艺在流程简捷性上优于简单的大马士革工艺。在双大马士革工艺中，通孔层与导线层是共同制造的。因此可以分别为电介质、阻障层及导线金属节省一次沉积步骤。此外还省去了一个技术要求很高的CMP步骤。

尽管如此，由于对光刻与刻蚀工艺的高要求，双大马士革工艺在技术难度上高于两次大马士革工艺。但由于技术挑战可以通过相同的生产设备解决，较少的工艺步骤降低了材料与时间消耗（单台设备的产出更高）。同时，变动来源的数量也随之减少。

双大马士革技术通常用于当今几乎所有采用铜导线的集成电路（IC）金属化层。铜很难进行干法刻蚀，在二氧化硅等常用电介质材料中极易扩散，因此必须确保其被扩散阻障层完全包裹。