良率 (半导体技术)

良率（yield），在集成电路制造中用作评估生产过程或芯片设计的度量。作为商业机密的一部分，制造商通常不会公布良率信息，甚至予以保密。

## 一般定义

一般地，良率$Y$可定义为可用或可交付部件$N_\text{lieferbar}$在总部件数$N_\text{gesamt}$中所占的比例：

$$Y = \frac{N_\text{lieferbar}}{N_\text{gesamt}}$$

典型的良率类型包括

- 产线良率（line yield，亦称wafer fabrication yield）：指被处理到最终电性测试阶段的晶圆数占开始处理晶圆总数的比例。
- 芯片良率（chip yield，亦称die yield或total wafer yield）：指交付至最终组装或客户的芯片数占单个晶圆上芯片总数的比例。

此外还有许多其他类别，其名称依据所用的评估测试而定：

- 晶圆测试良率（wafer sort yield）：对集成电路（芯片）进行电性测试后得到的芯片良率，通常发生在晶圆切割之前。
- 晶圆封装良率（wafer package yield）：晶圆切割并封装后可交付产品的良率。
- 最终测试良率（final test yield）：封装后对集成电路进行电性测试后的良率（不包括裸晶），以及
- 加速老化良率（burn-in yield）：经过加速老化（Burn-in）测试后可交付产品的良率。

如果各良率因子均相对于其输入数量而非以晶圆上原始芯片数量为基准，则总良率为上述各单项（包括产线良率）的乘积。需要注意的是，对于由多个单芯片构成的产品，例如多芯片模组或系统级封装，在计算总良率时必须使用更为复杂的模型。

另一种对良率进行分类的方法是按失效类型划分，分为“功能良率”和“参数良率”。功能良率指完全功能正常的产品所占的比例，即不受诸如短路或开路这类“硬失效”影响的产品比例。然而也存在这样的情况：虽然产品在功能上可工作，但在一个或多个电参数（例如开关频率、功耗、噪声水平或冗余子单元的可用数量）上未达到规格要求。这样的产品同样不会被视为功能合格，而是被计入参数良率。

## 芯片良率

芯片良率指生产过程中制造出功能合格芯片的数量与晶圆上可放置的最大芯片数量之比。

对于制造商而言，芯片良率是生产中的重要指标，因为它是评价制造经济性的重要因素。通常会根据生产的开发阶段将良率作为后续决策的依据。因此，当芯片良率达到目标范围或达到基于典型缺陷密度可预期的最大良率时，往往意味着可以启动量产。另一方面，芯片良率也可能表明制造过程中存在较大问题。例如，对于已使用一年之久的制程，如果良率低于 50%，而当时的目标值实际上应在90%以上，则被视为灾难性的问题。

所谓甜蜜点，是指半导体器件生命期末期的最佳实际良率：在生产工艺不断优化之后，甜蜜点应尽可能接近基于良率模型的理论可达良率。

### 晶圆上最大芯片数量

要计算芯片良率，需要知道晶圆上芯片的最大数量（完整数量）。为了简化计算，可以假设可用芯片的上限由晶圆面积（基于晶圆直径 $d$ )除以单个骰子的面积（$A_\text{Die}$）决定:

计算芯片良率时需要知道晶圆上（完整）芯片的最大数量。粗略地可以假设可用芯片的上限由晶圆面积（以晶圆直径$d$为准）除以单个裸晶的面积$A_\text{Die}$得出：

$$\text{DPW} = \frac{\frac{\pi \, d^2}{4}}{A_\text{Die}}$$

对于任意晶圆直径和所需IC尺寸，完整“每晶圆芯片数”（DPW）可近似计算为：

$$\text{DPW} = d\pi\left (\frac{d}{4A_\text{Die}} - \frac{1}{\sqrt{2A_\text{Die}}} \right)$$

对于中等芯片尺寸以上，这些估算误差已不可忽略，因为在圆形晶圆的边缘会出现越来越多的不完整芯片区域，而该区域随芯片大小或其最长边增加。此外制造中还有其他限制因素，例如

- 晶圆边缘的不均匀性，以及因此引入的晶圆边缘排除（wafer edge exclusion）在评估晶圆上完整芯片是否为“可用”芯片时的影响。
- 测试槽和切割槽（saw street）在各芯片间所占的宽度。
- 受限区域的大小（例如晶圆被自动设备“夹持/抓取”的位置）。

通过对芯片进行优化排布（即晶圆布局），相较于以芯片中心或角点置于晶圆中心的对称布局，可能提高可用芯片的数量。

从数学上看，正方形芯片的晶圆在许多情况下比矩形或其他形状的芯片能获得更高的良率。

### 产量估算模型

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一项对芯片良率（更确切地说是功能芯片良率）具有重大影响的是在集成电路制造过程中出现的物理缺陷。这些缺陷除了颗粒、划痕和位错外，还包括未被正确成像的结构或存在问题的（局部）薄膜厚度、结构尺寸、错位等波动。此外，各芯片的尺寸也很关键：芯片越大，单个失效芯片对良率损失（yield loss）的贡献越大。在极端情况下，如果每个晶圆只有一个芯片，则一个缺陷就能使良率从100%降为0%。

由于良率是生产经济分析的重要参数，早期开发了一些模型，这些模型能够根据部分可测量或易于估算的缺陷密度以及其他产品和制造特性来估算预期良率。这些模型通常是缺陷密度的函数。$D_0$ （单位面积缺陷数）和关键面积$A_c$

由于良率是评估制造经济性的一个重要参数，因此早期便发展出基于可测或可估的缺陷密度以及其他产品与工艺特性的模型，用以估算预期良率。这些模型通常是缺陷密度$D_0$（每单位面积的缺陷数）和临界面积$A_c$的函数：

$$Y = f(D_0, A_c)$$

其中对缺陷密度的评估依赖于所用技术，即最小的结构尺寸。例如，对于180 nm工艺而言，一个 40 nm大小的颗粒可能无关紧要，因为它无法短接相距约180 nm的两条导线；而对于28 nm工艺、约30 nm线间距的产品，产生致命缺陷的概率则相对较高。

下面将简要列出最重要的模型。有关函数的推导与补充信息，请参见文献。

#### 泊松模型

泊松模型基于缺陷在晶圆表面（以及晶圆之间）均匀分布的假设。模型函数的形状在数学上对应于卜瓦松分布：

$$Y = e^{-A \cdot D}$$

#### 墨菲积分模型

墨菲积分模型（以 B. T. Murphy 命名）不把缺陷密度视为常数，而是采用一个规范化的几率密度函数$f(D)$，并对所有芯片进行求和（积分）。得到的一般积分形式为：

$$Y = \int_0^\infty e^{-A \cdot D} f(D)\,\mathrm dD.$$

根据所选用的密度函数——均匀、三角形、高斯分布、指数分布（Seeds）或基于Γ函数（Okabe、Nagata与Shimada的模型，或C. Stapper的负二项模型）——会产生在工业上效果差异明显的不同模型。

## 提高产量

除了改进生产工艺外，还可以通过适当的产品设计将有缺陷的模块屏蔽掉，从而继续使用剩余仍然（受限地）可工作的IC来提高良率。例如，在处理器中可以停用部分缓存（例如常见于某些赛扬型号），或者在多核心处理器中停用某个核心（如在AMD Phenom与 Phenom II 中可见）。

### 性能分级

可用的IC通常会根据若干标准进行测试与分级，例如按其功耗或可达到的最高主频等性能特性。这样它们可以在不同的价格区间出售或用于不同的应用场景（例如医疗设备或航天）。有时对于性能出众的无缺陷IC，市场需求不足，会导致供过于求。这类IC可能会以较低的价格区间出售；有时并不会在特性上作额外限制（如限制主频）。这使得购买者有时可以通过超频或降压运行获得比规格书所保守保证的更高性能或更低功耗。在相同商品名与相同价格下，可能出现性能大相径庭的情况；因此购买到性能优于规格的IC具有一定的不确定性，这一现象也被称为“silicon lottery”（“硅片彩票”）。

### 芯粒方法

与将所有逻辑集成在单一芯片的整体式IC或SoC相反，功能也可以分散到多个单独芯片上，即所谓的“芯粒”。这会减小每个待制造IC的尺寸，从而提高从生产中获得无缺陷IC的概率。这在技术上相当于系统级封装的思路。以一个面积为360 mm²的整体芯片为例，在7 nm工艺中将其拆分为四个芯粒后，可将理论良率约提高一倍（此处已考虑单个芯粒约10%的额外耗损以及总面积约396 mm²）。除了改善良率外，不同的芯粒还可以以不同数量或来自不同制造工艺的方式组合在一个封装上，以形成不同的最终产品。尤其是AMD的若干处理器，例如Epyc、线程撕裂者以及Zen 2微架构（即Ryzen-3000系列）等，都采用了芯粒设计，其中1-8个芯粒（每个最多可含8个活动核心）与一个额外的I/O芯片结合使用。英特尔也曾多次推出由多个芯粒组成的CPU型号（例如若干酷睿2型号），以优化制造成本或良率。