高k金属栅极技术

高k金属栅极技术（HKMG技术）是半导体技术中现代集成电路（IC）内金属绝缘体半导体场效应晶体管（MISFET）的一种特殊结构。该技术的特点是使用相对电容率高于二氧化硅的材料（即高k材料）作为绝缘层，并采用金属栅极（metal gate）。

## 背景

自20世纪70年代末以来，微电子元器件不断微缩，特征尺寸从几微米缩小至2003年的仅90 nm。这种微缩是提高集成电路集成度（单位面积元器件数量）的必由之路。

到了21世纪00年代中期，这种微缩遇到了瓶颈。因为特征尺寸的微缩也意味着MISFET所有其他组件必须同步微缩。自20世纪60年代以来，主要采用通过硅衬底热氧化制备的非晶二氧化硅作为半导体沟道区与栅极之间的绝缘层。在21世纪初，绝缘层厚度仅剩几个原子层（约1-2 nm）。在如此薄的厚度下，穿隧效应和微小制造公差的影响显著增加，导致穿过绝缘层的隧道电流在集成电路功耗中占据很大比例。

鉴于上述原因，在英特尔于2005年推出的65 nm制造工艺中，厚度已无法进一步缩减，因此业界早已开始寻找替代二氧化硅（SiO2）绝缘层的材料。解决方案是引入高k电介质，该材料在保持相同电学特性（这里主要是MISFET的电容）的情况下允许更大的膜厚，从而降低隧道电流。

在测试采用高k电介质和多晶硅栅极的电子元器件时，出现了其他负面效应。主要包括阈值电压高于理论预期以及载流子迁移率降低。所谓的费米能级钉扎（Fermi-level pinning）现象导致实际阈值电压高于根据沟道区掺杂和绝缘层厚度计算得出的理论值。通过在栅极与高k材料的界面处添加额外的金属层来调整功函数，可以补偿这种效应。然而，每种类型的晶体管（p沟道和n沟道晶体管）都需要单独进行调整，进一步增加了工艺复杂性。这主要影响体硅衬底的应用；而在绝缘体上硅（SOI）衬底中，该问题相对较轻。另一个问题是，金属的功函数应尽可能与高掺杂硅的功函数相匹配。但广泛的研究表明，并不存在完全匹配的金属，必须通过掺杂等方法来调整金属的功函数。

此外，在晶体管中还观察到了载流子迁移率降低（low charge-carrier mobility）的现象。这是由高k材料中振荡的偶极子引起的，偶极子会导致半导体晶格发生振动（即声子）。声子反过来会在沟道区靠近界面的区域散射载流子，从而减慢其移动速度。结果导致晶体管开关速度下降。研究表明，栅极中（电介质界面处）的载流子密度会影响这一效应。由于金属的载流子密度比硅高出至少两个数量级，因此引入金属栅极带来了显著改善。

2007年，英特尔在45 nm技术节点中率先引入HKMG技术，成为首家将该技术应用于商业产品的公司。当时使用的高k材料基于二氧化铪，并采用后栅极工艺制造。重新引入金属栅极避免了多晶硅栅极内部此前在集成电路制造中构成日益严峻挑战的载流子耗尽效应。这样一来，自20世纪80年代中期以来广泛使用、严格意义上已不再属于MISFET或MOSFET的多晶硅-二氧化硅场效应晶体管，再次回归为金属氧化物半导体场效应晶体管（MOSFET）。总体而言，HKMG的应用促使制造工艺中引入了大量新材料和化学物质。

## 制造技术

HKMG一词仅描述制造后形成的薄膜叠层，并未指代具体使用的材料。此外，晶体管复杂的结构允许在制造工艺及其顺序上进行多种调整。因此，HKMG技术主要分为三种制造策略：

- 先栅极工艺（gate first）；也称为金属插入多晶硅（metal inserted poly-silicon, MIPS）
- 后栅极工艺（gate last）；也称为替代金属栅极（replacement metal gate, RMG）、替代栅极（replacement gate, RG）或大马士革栅极（damascene gate）
- 全硅化栅极（fully silicided gate, FUSI）

这里的“先”（first）与“后”（last）是指金属栅极是在源极和漏极区激活之前还是之后制造。激活是一种高温工艺，旨在将通过离子注入引入的掺杂原子整合到晶格中。

### 先栅极工艺

在先栅极工艺中，金属栅极在源极和漏极区注入并激活之前制造。该过程包括沉积高k电介质和栅极电极（必要时包括用于调整功函数的附加层）。最后，通常还会沉积一层多晶硅牺牲层，以保护栅极叠层免受后续源漏极区注入工艺的破坏。

先栅极方法的主要优势在于，工艺顺序基本与多晶硅栅极一致，无需大幅修改制造工艺。

### 后栅极工艺

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在后栅极工艺中，金属栅极在源极和漏极区注入并激活之后制造。也可以选择在注入之后再沉积高k层。

最常用的方法是所谓的替代金属栅极技术（RMG）。该技术首先制造传统的多晶硅栅极，并对源极和漏极区进行注入和激活。随后选择性地移除栅极中的多晶硅。这里的多晶硅充当牺牲层（英文中常称为假栅极，dummy gate）。如果起初未沉积高k材料作为电介质，原有的电介质也会被选择性蚀刻。接着在已经“清空”的栅极区域填充所需的薄膜叠层（高k电介质、功函数调整金属以及栅极电极）。

后栅极方法的优点是对高k材料和金属层产生的热应力较小，因为用于激活掺杂区的高温步骤已经提前完成。

缺点在于制造难度增加。例如在蚀刻多晶硅之前，必须先将栅极“打开”，通常可以通过化学机械平坦化（CMP）来实现。然而，高精度要求以及涉及多种材料使得该工艺难度极高。栅极如果未完全打开会阻碍蚀刻，而过度抛光则会严重影响晶体管的电学特性。此外，必须确保在直径达到300 mm的晶圆上，所有晶体管的打开程度尽可能一致。

### 全硅化栅极工艺

全硅化栅极工艺本质上是多晶硅栅极技术的延伸。此时采用硅化物来改善栅极的电接触（该工艺也称为多晶硅化物）。其制备方法是在多晶硅层上沉积一层薄金属（例如镍）。在高温工艺中，金属原子扩散进入多晶硅，在界面处形成导电性极佳的硅化物（早期采用二硅化钛和二硅化钴，现今通常采用二硅化镍），并与金属触点（主要由钨制成）实现极低的接触电阻。如前所述，全硅化栅极工艺深化了这一思路，将全部多晶硅转化为硅化物（类似于替代金属栅极技术）。从而解决栅极耗尽问题。但严格来说，这并非真正的金属栅极技术。在多晶硅栅极技术中，硅化物的制备通常与源漏极触点的硅化工艺结合进行。然而，这些区域的硅化层过厚会严重影响晶体管的特性。为避免这种情况，业界提出将这两种硅化工艺分离。但在进行栅极硅化之前，必须使用覆盖层保护源极和漏极区。

其缺点在于硅化物调整功函数的能力有限，因此该方法至今未能成为主流。

## 结构变体与材料

除了制造工艺上的变体外，栅极叠层的结构也存在多种变体，例如：

- 单金属、单电介质（single metal, single dielectric，SMSD）：结构最简单。需分别为p沟道和n沟道FET沉积电介质，随后沉积金属栅极。
- 单金属、双电介质（single metal, dual dielectric，SMDD）：类似于SMSD，但电介质由两层组成。主要用于改善界面质量（减少界面电荷）或提升层间附着力。
- 双金属、单电介质（dual metal, single dielectric，DMSD）：类似于SMSD，但为了调整功函数，在电介质与实际金属栅极之间沉积了额外的金属层。
- 双金属、双电介质（dual metal, dual dielectric，DMDD）：SMDD与DMSD的结合。

理论上可以继续无限扩展该模式，但复杂度和制造难度也会随之大幅增加。

目前用于栅极电极的典型材料（全硅化栅极工艺除外）为氮化钛（TiN，用于PMOS）和氮化铝钛（TiAlN，用于NMOS）。调整功函数时会使用多种材料，主要包括掺杂的氧化铪、氧化铝（Al2O3）和氧化镧（LaO）。

## 优缺点

HKMG的主要优势在于大幅减少栅极漏电流，从而使微电子电路的进一步微缩成为可能；以英特尔的45 nm技术为例，晶体管电介质缩小至0.7倍，PMOS和NMOS的栅极漏电流则分别减少了1000倍和25倍。这样可以降低电源电压要求，进而能够制造出速度更快、能效更高的晶体管。因此，HKMG技术为制造特征尺寸在28 nm及以下的尖端产品（截至2011年）奠定了基础。在相同设计下，采用HKMG工艺的处理器能够以比传统工艺处理器更高的时钟频率运行。然而在实际生产中，通常不会将旧有的处理器设计直接移植到全新的制造工艺中。在每一次技术迭代及集成度提升的过程中，处理器架构也会引入全新的元素。

与以前使用的多晶硅-二氧化硅结构相比，其制造难度呈指数级增加。HKMG技术不仅增加了必要的工艺步骤，还对制造技术提出了更高的要求，甚至迫使业界引入全新的加工方法。制备高k薄膜就是一个典型例子：在研究初期，高k层采用传统的化学气相沉积和物理气相沉积技术制备。尽管这些方法可以制造出极其光滑且足够薄的优质薄膜。但以此方式制成的高k电容器或晶体管的电学特性却非常差。问题的根源在于硅衬底与高k层之间由原子缺陷或悬空键引起的界面电荷。界面电荷会捕获载流子，从而改变达到晶体管阈值电压所需施加的实际电压。早在20世纪60年代，业界在使用二氧化硅时就遇到过类似问题。当时通过引入硅的热氧化技术制备氧化层解决了该难题。然而，高k材料缺乏类似的成膜工艺。此次的解决方案是引入原子层沉积（ALD）技术，该技术能够在（同样原子级平滑的）硅衬底上沉积出原子级平滑的薄膜。