高k金屬柵極技術

高k金屬柵極技術（HKMG技術）是半導體技術中現代積體電路（IC）內金屬絕緣體半導體場效應電晶體（MISFET）的一種特殊結構。該技術的特點是使用相對電容率高於二氧化矽的材料（即高k材料）作為絕緣層，並採用金屬柵極（metal gate）。

## 背景

自20世紀70年代末以來，微電子元器件不斷微縮，特徵尺寸從幾微米縮小至2003年的僅90 nm。這種微縮是提高積體電路集成度（單位面積元器件數量）的必由之路。

到了21世紀00年代中期，這種微縮遇到了瓶頸。因為特徵尺寸的微縮也意味著MISFET所有其他組件必須同步微縮。自20世紀60年代以來，主要採用通過矽襯底熱氧化製備的非晶二氧化矽作為半導體溝道區與柵極之間的絕緣層。在21世紀初，絕緣層厚度僅剩幾個原子層（約1-2 nm）。在如此薄的厚度下，穿隧效應和微小製造公差的影響顯著增加，導致穿過絕緣層的隧道電流在積體電路功耗中占據很大比例。

鑑於上述原因，在英特爾於2005年推出的65 nm製造工藝中，厚度已無法進一步縮減，因此業界早已開始尋找替代二氧化矽（SiO2）絕緣層的材料。解決方案是引入高k電介質，該材料在保持相同電學特性（這裡主要是MISFET的電容）的情況下允許更大的膜厚，從而降低隧道電流。

在測試採用高k電介質和多晶矽柵極的電子元器件時，出現了其他負面效應。主要包括閾值電壓高於理論預期以及載流子遷移率降低。所謂的費米能級釘扎（Fermi-level pinning）現象導致實際閾值電壓高於根據溝道區摻雜和絕緣層厚度計算得出的理論值。通過在柵極與高k材料的界面處添加額外的金屬層來調整功函數，可以補償這種效應。然而，每種類型的電晶體（p溝道和n溝道電晶體）都需要單獨進行調整，進一步增加了工藝複雜性。這主要影響體矽襯底的應用；而在絕緣體上矽（SOI）襯底中，該問題相對較輕。另一個問題是，金屬的功函數應儘可能與高摻雜矽的功函數相匹配。但廣泛的研究表明，並不存在完全匹配的金屬，必須通過摻雜等方法來調整金屬的功函數。

此外，在電晶體中還觀察到了載流子遷移率降低（low charge-carrier mobility）的現象。這是由高k材料中振盪的偶極子引起的，偶極子會導致半導體晶格發生振動（即聲子）。聲子反過來會在溝道區靠近界面的區域散射載流子，從而減慢其移動速度。結果導致電晶體開關速度下降。研究表明，柵極中（電介質界面處）的載流子密度會影響這一效應。由於金屬的載流子密度比矽高出至少兩個數量級，因此引入金屬柵極帶來了顯著改善。

2007年，英特爾在45 nm技術節點中率先引入HKMG技術，成為首家將該技術應用於商業產品的公司。當時使用的高k材料基於二氧化鉿，並採用後柵極工藝製造。重新引入金屬柵極避免了多晶矽柵極內部此前在積體電路製造中構成日益嚴峻挑戰的載流子耗盡效應。這樣一來，自20世紀80年代中期以來廣泛使用、嚴格意義上已不再屬於MISFET或MOSFET的多晶矽-二氧化矽場效應電晶體，再次回歸為金屬氧化物半導體場效應電晶體（MOSFET）。總體而言，HKMG的應用促使製造工藝中引入了大量新材料和化學物質。

## 製造技術

HKMG一詞僅描述製造後形成的薄膜疊層，並未指代具體使用的材料。此外，電晶體複雜的結構允許在製造工藝及其順序上進行多種調整。因此，HKMG技術主要分為三種製造策略：

- 先柵極工藝（gate first）；也稱為金屬插入多晶矽（metal inserted poly-silicon, MIPS）
- 後柵極工藝（gate last）；也稱為替代金屬柵極（replacement metal gate, RMG）、替代柵極（replacement gate, RG）或大馬士革柵極（damascene gate）
- 全矽化柵極（fully silicided gate, FUSI）

這裡的「先」（first）與「後」（last）是指金屬柵極是在源極和漏極區激活之前還是之後製造。激活是一種高溫工藝，旨在將通過離子注入引入的摻雜原子整合到晶格中。

### 先柵極工藝

在先柵極工藝中，金屬柵極在源極和漏極區注入並激活之前製造。該過程包括沉積高k電介質和柵極電極（必要時包括用於調整功函數的附加層）。最後，通常還會沉積一層多晶矽犧牲層，以保護柵極疊層免受後續源漏極區注入工藝的破壞。

先柵極方法的主要優勢在於，工藝順序基本與多晶矽柵極一致，無需大幅修改製造工藝。

### 後柵極工藝

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在後柵極工藝中，金屬柵極在源極和漏極區注入並激活之後製造。也可以選擇在注入之後再沉積高k層。

最常用的方法是所謂的替代金屬柵極技術（RMG）。該技術首先製造傳統的多晶矽柵極，並對源極和漏極區進行注入和激活。隨後選擇性地移除柵極中的多晶矽。這裡的多晶矽充當犧牲層（英文中常稱為假柵極，dummy gate）。如果起初未沉積高k材料作為電介質，原有的電介質也會被選擇性蝕刻。接著在已經「清空」的柵極區域填充所需的薄膜疊層（高k電介質、功函數調整金屬以及柵極電極）。

後柵極方法的優點是對高k材料和金屬層產生的熱應力較小，因為用於激活摻雜區的高溫步驟已經提前完成。

缺點在於製造難度增加。例如在蝕刻多晶矽之前，必須先將柵極「打開」，通常可以通過化學機械平坦化（CMP）來實現。然而，高精度要求以及涉及多種材料使得該工藝難度極高。柵極如果未完全打開會阻礙蝕刻，而過度拋光則會嚴重影響電晶體的電學特性。此外，必須確保在直徑達到300 mm的晶圓上，所有電晶體的打開程度儘可能一致。

### 全矽化柵極工藝

全矽化柵極工藝本質上是多晶矽柵極技術的延伸。此時採用矽化物來改善柵極的電接觸（該工藝也稱為多晶矽化物）。其製備方法是在多晶矽層上沉積一層薄金屬（例如鎳）。在高溫工藝中，金屬原子擴散進入多晶矽，在界面處形成導電性極佳的矽化物（早期採用二矽化鈦和二矽化鈷，現今通常採用二矽化鎳），並與金屬觸點（主要由鎢製成）實現極低的接觸電阻。如前所述，全矽化柵極工藝深化了這一思路，將全部多晶矽轉化為矽化物（類似於替代金屬柵極技術）。從而解決柵極耗盡問題。但嚴格來說，這並非真正的金屬柵極技術。在多晶矽柵極技術中，矽化物的製備通常與源漏極觸點的矽化工藝結合進行。然而，這些區域的矽化層過厚會嚴重影響電晶體的特性。為避免這種情況，業界提出將這兩種矽化工藝分離。但在進行柵極矽化之前，必須使用覆蓋層保護源極和漏極區。

其缺點在於矽化物調整功函數的能力有限，因此該方法至今未能成為主流。

## 結構變體與材料

除了製造工藝上的變體外，柵極疊層的結構也存在多種變體，例如：

- 單金屬、單電介質（single metal, single dielectric，SMSD）：結構最簡單。需分別為p溝道和n溝道FET沉積電介質，隨後沉積金屬柵極。
- 單金屬、雙電介質（single metal, dual dielectric，SMDD）：類似於SMSD，但電介質由兩層組成。主要用於改善界面質量（減少界面電荷）或提升層間附著力。
- 雙金屬、單電介質（dual metal, single dielectric，DMSD）：類似於SMSD，但為了調整功函數，在電介質與實際金屬柵極之間沉積了額外的金屬層。
- 雙金屬、雙電介質（dual metal, dual dielectric，DMDD）：SMDD與DMSD的結合。

理論上可以繼續無限擴展該模式，但複雜度和製造難度也會隨之大幅增加。

目前用於柵極電極的典型材料（全矽化柵極工藝除外）為氮化鈦（TiN，用於PMOS）和氮化鋁鈦（TiAlN，用於NMOS）。調整功函數時會使用多種材料，主要包括摻雜的氧化鉿、氧化鋁（Al2O3）和氧化鑭（LaO）。

## 優缺點

HKMG的主要優勢在於大幅減少柵極漏電流，從而使微電子電路的進一步微縮成為可能；以英特爾的45 nm技術為例，電晶體電介質縮小至0.7倍，PMOS和NMOS的柵極漏電流則分別減少了1000倍和25倍。這樣可以降低電源電壓要求，進而能夠製造出速度更快、能效更高的電晶體。因此，HKMG技術為製造特徵尺寸在28 nm及以下的尖端產品（截至2011年）奠定了基礎。在相同設計下，採用HKMG工藝的處理器能夠以比傳統工藝處理器更高的時鐘頻率運行。然而在實際生產中，通常不會將舊有的處理器設計直接移植到全新的製造工藝中。在每一次技術迭代及集成度提升的過程中，處理器架構也會引入全新的元素。

與以前使用的多晶矽-二氧化矽結構相比，其製造難度呈指數級增加。HKMG技術不僅增加了必要的工藝步驟，還對製造技術提出了更高的要求，甚至迫使業界引入全新的加工方法。製備高k薄膜就是一個典型例子：在研究初期，高k層採用傳統的化學氣相沉積和物理氣相沉積技術製備。儘管這些方法可以製造出極其光滑且足夠薄的優質薄膜。但以此方式製成的高k電容器或電晶體的電學特性卻非常差。問題的根源在於矽襯底與高k層之間由原子缺陷或懸空鍵引起的界面電荷。界面電荷會捕獲載流子，從而改變達到電晶體閾值電壓所需施加的實際電壓。早在20世紀60年代，業界在使用二氧化矽時就遇到過類似問題。當時通過引入矽的熱氧化技術製備氧化層解決了該難題。然而，高k材料缺乏類似的成膜工藝。此次的解決方案是引入原子層沉積（ALD）技術，該技術能夠在（同樣原子級平滑的）矽襯底上沉積出原子級平滑的薄膜。