雙大馬士革工藝

雙大馬士革工藝在半導體技術中是指一組用於共同（「雙」）製造布線層與垂直互連（即通孔，Vias）的工藝序列。該方法是大馬士革工藝的進一步發展，應用於採用銅技術的積體電路（微晶片）金屬化層的製造。

「大馬士革」（Damascene）這一名稱源於一種古老的裝飾技術——嵌金銀絲工藝（也稱大馬士革鑲嵌工藝，德語：Damaszierung，英語：damascening），即將一種材料嵌入預先製造的凹槽中。

## 背景

2000年代初，一些半導體製造商將其產品的導線材料從鋁切換為導電性更好的銅。由於銅層與鋁不同，無法通過干法刻蝕工藝進行圖案化，這一材料更迭迫使製造原理發生轉變。因此，工藝上轉向了在介電質中間層預製凹槽中進行銅電化學沉積的方法，由此產生了雙大馬士革工藝及其前身——大馬士革工藝。兩者的關鍵區別在於，雙大馬士革工藝在同一個步驟中即可同時完成通孔（Vias，源自英語vertical interconnect access，即兩層金屬化層之間的觸點）及其上方導線層的銅填充。與製造相同結構所需的兩個連續大馬士革步驟相比，這種方法節省了一次銅沉積（含擴散阻障層與種子層沉積）以及一次用於平整多餘銅層的化學機械平坦化（CMP）步驟。減少工藝步驟不僅節省了材料與時間，還降低了成本。

## 基本原理

通過在金屬沉積前預先製備通孔與導線層的結構並共同填充金屬，可以減少必要的金屬沉積與CMP步驟。與大馬士革工藝類似，雙大馬士革工藝大致可分為三個階段：1.電介質沉積；2.電介質圖案化；3.導線材料沉積。不同之處在於，此處沉積與圖案化的並非單一電介質層，而是複雜的電介質層疊結構。此外，這兩個子層的圖案化難度也遠高於單層工藝。

如果將用於導線和通孔的層間電介質（inter-level dielectric，ILD，指兩層導線之間的電介質材料）與金屬間電介質（inter-metal dielectric，IMD，指同一層導線之間的電介質材料）視為由三層組成的電介質疊層，則最容易理解其原理。上層IMD層隨後形成水平導線，而下層ILD層則用於構建當前層與前一層金屬化層之間的垂直互連（通孔）。

兩層厚度通常大致相等，常用材料為二氧化矽或低k電介質。根據技術節點的不同，典型層厚在300–700nm之間。ILD與IMD之間由一層薄中間層隔開，該層在製造過程中起到刻蝕停止層的作用。因此，所選材料在對應刻蝕工藝中的速率必須顯著低於IMD。在以氧化矽作為ILD/IMD的常規示例中，通常採用約30nm厚的氮化矽層。

這三層的沉積通常連續進行。自對準雙大馬士革工藝是一個例外，它在這一階段偏離了基本原理：在該變體中，電介質圖案化步驟在沉積IMD之前就已經開始。

在第二階段，通過光刻圖案化與干法刻蝕的組合方案，在沉積的電介質疊層中刻蝕出導線與通孔結構。

最後一步是在刻蝕出的結構中沉積導線材料（通常為銅）。由於銅極易擴散至電介質與矽中並破壞電學功能，因此在填充溝槽與通孔前，必須在側壁與底部沉積銅擴散阻障層。該層作為保形層覆蓋整個晶圓，並在銅CMP步驟中連同IMD頂部多餘的材料一併去除。擴散阻障層會縮小通孔直徑，由於這種縮小通常無法通過增大通孔來補償，因此會增加通孔電阻。為了減小此效應，通常選用導電材料作為阻障層，例如氮化鉭或氮化鈦等二元化合物。阻障層沉積完成後，接著利用電化學沉積填充溝槽與通孔並使其過填充。最後通過化學機械平坦化（CMP）平整表面，直至露出擴散阻障層或電介質層。

為防止銅導線腐蝕，CMP後需沉積封裝層。該層必須能有效阻隔銅向上傳輸，但不能採用側壁所用的導電系統，否則會導致整個晶圓短路。因此，此處使用氮化矽（Si3N4）、碳化矽（SiC）或碳氮化矽（SiCN）等電介質材料。

## 圖案化變體

實現通孔與導線溝槽共同填充的前提條件有多種。雙大馬士革工藝的三種主流變體主要區別在於光刻步驟的先後順序：

- TFVL工藝（Trench First, Via Last，即「先溝槽，後通孔」）
- VFTL工藝（Via First, Trench Last，即「先通孔，後溝槽」）
- 自對準雙大馬士革工藝（self-aligned dual-damascene）

目前工業界還應用了其他技術要求更高的變體，這些變體能降低每層導線的成本（例如因為需要更少的光刻步驟和/或更少的時間）或改善電學性能。這主要包括僅基於單一（較厚）電介質層的變體。由於中間層總是會提高總疊層的介電常數並增加其電容，這種方法可以減少寄生電容。此外，為應對光刻圖案化及新材料集成的嚴苛要求，還開發了許多其他工藝序列（如帶有金屬硬掩模或多層光刻膠的雙大馬士革工藝）。

### TFVL雙大馬士革工藝

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TFVL是首個投入實用的變體。顧名思義，該工藝先在導線層刻蝕溝槽（trench），再在下方的ILD層刻蝕通孔。在沉積ILD層疊後，接著沉積光刻膠層並利用溝槽結構的圖案進行光刻圖案化。光刻膠掩模在隨後的電介質干法刻蝕過程中用作刻蝕掩模。刻蝕過程停止在導線層電介質與下方通孔層之間引入的電介質刻蝕停止層上。

完成溝槽刻蝕後，移除第一層光刻膠，並塗布帶有通孔結構圖案的第二層光刻膠。隨後進行第二個刻蝕步驟，首先打開刻蝕停止層，然後在ILD層中刻蝕出通孔。此時光刻膠層保護著晶圓表面的其餘區域，包括溝槽結構的側壁。刻蝕通孔後，再次移除殘留光刻膠並進行上述的導線金屬沉積（必要時帶有阻障層系統）。

TFVL方法的主要缺點在於，通孔光刻圖案化時必須沉積極其均勻的光刻膠層，且需同時覆蓋在ILD層疊頂部及溝槽結構內。為此，液態塗布的光刻膠必須相對較厚。由於厚光刻膠層難以實現高解析度，因此TFVL工藝較難應用於更小的技術節點。通孔圖案化步驟因此需要相對複雜的光刻技術，這也是為什麼先通孔技術（Via-First）在工業生產中應用更為普及的原因。

### VFTL雙大馬士革工藝

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在先通孔方案中，通孔結構的位置定義早於導線結構。其工藝序列與先溝槽方案基本一致，區別在於通孔層與導線層的圖案化順序發生了互換。也就是說，在沉積電介質疊層（ILD、停止層和IMD）後，製造帶有通孔結構圖案的光刻膠掩模，並將該圖案刻蝕穿過整個疊層（通孔層下方的擴散阻障層除外）。移除（通孔）光刻膠掩模後，製造帶有溝槽結構的第二層掩模，並將結構刻蝕穿過上層電介質層（IMD）直至刻蝕停止層。此時通孔底部的阻障層由通孔內的光刻膠或底部抗反射塗層（BARC）保護以免受刻蝕。或者也可以採用不損傷阻障層材料的高選擇性刻蝕工藝。刻蝕溝槽後，再次移除殘留光刻膠並進行上述的導線金屬沉積（必要時帶有阻障層系統）。

先通孔方案是目前製造雙大馬士革互連最常用的變體。

### 自對準雙大馬士革工藝

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如前所述，自對準雙大馬士革工藝與上述基本原理略有不同。與先溝槽和先通孔方案不同，該變體在沉積通孔層電介質（ILD）與刻蝕停止層後，不立即沉積上層電介質（IMD），而是先對刻蝕停止層進行圖案化。利用光刻膠掩模通過不損傷下方電介質的選擇性刻蝕工藝，按照通孔結構的圖案對刻蝕停止層進行常規圖案化。移除光刻膠掩模後，再沉積上層電介質層，從而形成埋入式的圖案化刻蝕停止層。隨後製造帶有溝槽結構的光刻膠掩模。溝槽與埋入式停止層的通孔開口對齊。在隨後的電介質刻蝕中，同時製造溝槽與通孔結構。刻蝕後，再次移除殘留光刻膠並沉積導線金屬（必要時帶有阻障層系統）。

該方法的缺點在於要求通孔與溝槽結構必須極精準地對齊。否則通孔可能會產生畸變（不圓），導致無法完整地沉積擴散阻障層或填充結構。因此，該變體在實際生產中很少使用。

### 金屬硬掩模雙大馬士革工藝

另一種工藝變體是金屬硬掩模雙大馬士革工藝（dual damascene patterning with metal hardmask）。此時沉積在電介質上的金屬層作為第二次刻蝕步驟的硬掩模。

製造序列始於沉積電介質層（隨後將同時包含通孔和導線），首先全覆蓋地沉積一層金屬層，通常是氮化鈦（TiN）。隨後利用光刻與干法刻蝕，按照導線層的圖案對這層隨後用作硬掩模的層進行圖案化。然後再次移除光刻膠層。

在製造帶有導線結構的硬掩模後，首先繼續製造通孔結構。為此在現有的電介質與硬掩模層疊上塗布光刻膠或光刻膠系統，並定義通孔圖案。隨後進行電介質刻蝕，從而刻蝕出通孔。在此步驟中，硬掩模是鈍性的，即它不掩蔽任何待刻蝕區域，因為導線結構大於通孔結構。刻蝕後，再次移除（通孔）光刻膠層。

在第三個子步驟中，藉助硬掩模進行導線結構的刻蝕。此時建議利用犧牲材料完全或部分填充已經打開的通孔。由於不使用刻蝕停止層，導線結構的刻蝕在已知且具有良好重現性的條件下通過時間控制來完成。刻蝕後，再次移除殘留光刻膠並沉積導線金屬（帶有阻障層系統）。

該方法的優點是能更好地集成電介質，並減少典型去膠工藝（例如氧等離子體或其產生的UV輻射）對電介質的損傷，這在使用多孔及緻密的低k電介質時尤為重要。該工藝序列的主要挑戰一方面在於硬掩模材料的選擇（需平衡刻蝕選擇性、光學透明度以實現良好的套刻控制，但在UV範圍內需具有吸收性），另一方面硬掩模材料必須與銅CMP工藝兼容。

## 低k電介質作為ILD和IMD材料的使用

近年來，為了減少寄生電容並縮短開關時間，開始使用所謂的低k電介質（即介電常數低於二氧化矽（ε = 3.9）的材料）來代替CVD二氧化矽作為ILD/IMD材料。最初這類材料也在層疊中間插入了電介質刻蝕停止層。然而就降低ILD層疊系統的電容而言，這產生了負面後果。例如氮化矽的介電常數約為7，從而提高了層疊的有效介電常數。對於第一代低k電介質如氟摻雜矽玻璃（fluorinated silicate glass，FSG，ε = 3.9），層疊中的寄生電容在現實中與純二氧化矽層相比並未降低。這種情況也降低了後幾代低k電介質的效益，因此首先採用另一種介電常數較低的刻蝕停止材料替代了氮化矽。尤其是碳化矽（ε = 4.5）及其衍生物由於其他優良特性被證明非常有利（參見）。

隨著結構進一步縮小至130 nm節點以下，碳化矽的介電常數也顯得過高，因此開發了不帶嵌入式刻蝕停止層的工藝變體。由於沒有終點指示器，這些變體通常使用具有已知刻蝕速率的時間控制刻蝕工藝，以製造定義深度的結構。溝槽底部因此位於電介質中間。這要求對刻蝕系統具備極高的控制能力，並要求在晶圓上以及晶圓之間具有高度的均勻性。否則製造出的電路在電學特性上可能會出現巨大波動。此外還可能產生邊緣圓化或在邊緣角部形成微溝槽等負面效應。

## 優缺點及應用領域

雙大馬士革工藝在流程簡捷性上優於簡單的大馬士革工藝。在雙大馬士革工藝中，通孔層與導線層是共同製造的。因此可以分別為電介質、阻障層及導線金屬節省一次沉積步驟。此外還省去了一個技術要求很高的CMP步驟。

儘管如此，由於對光刻與刻蝕工藝的高要求，雙大馬士革工藝在技術難度上高於兩次大馬士革工藝。但由於技術挑戰可以通過相同的生產設備解決，較少的工藝步驟降低了材料與時間消耗（單台設備的產出更高）。同時，變動來源的數量也隨之減少。

雙大馬士革技術通常用於當今幾乎所有採用銅導線的積體電路（IC）金屬化層。銅很難進行干法刻蝕，在二氧化矽等常用電介質材料中極易擴散，因此必須確保其被擴散阻障層完全包裹。