第三代雙倍資料率同步動態隨機存取記憶體（，一般稱為），是一種電腦記憶體規格。它屬於 SDRAM 家族的記憶體產品，提供相較於 DDR2 SDRAM 更高的執行效能與更低的電壓，是 DDR2 SDRAM（四倍資料率同步動態隨機存取記憶體）的後繼者（增加至八倍）。 DDR3 SDRAM 技術概論 DDR3 SDRAM 為了更省電、傳輸效率更快，使用 SSTL 15 的 IO 介面，運作 IO 電壓是 15V，採用 CSP、FBGA 封裝方式包裝，除了延續 DDR2 SDRAM 的 ODT、OCD、Posted CAS、AL 控制方式外，另外新增更為精進的 CWD、Reset、ZQ、SRT、PASR 功能。 CWD 是作為寫入延遲之用，Reset 提供超省電功能的命令，可以讓 DDR3 SDRAM 記憶體顆粒電路停止運作、進入超省電待命模式，ZQ 則是一個新增的終端電阻校準功能，新增這個線路腳位提供了 ODCE（On Die Calibration Engine）用來校準 ODT（On Die Termination）內部終端電阻，新增 SRT（SelfReflash Temperature）可程式化溫度控制記憶體時脈功能，SRT 的加入讓記憶體顆粒在溫度、時脈和電源管理上進行最佳化，可以說在記憶體內，就做了電源管理的功能，同時讓記憶體顆粒的穩定度也大為提升，確保記憶體顆粒不致於工作時脈過高導致燒毀的狀況，同時 DDR3 SDRAM 還加入 PASR（Partial Array SelfRefresh）區域性 Bank 重新整理的功能，可以說針對整個記憶體 Bank 做更有效的資料讀寫以達到省電功效。 與 DDR2 的不同之處 邏輯 Bank 數量，DDR2 SDRAM 中有 4Bank 和 8Bank 的設計，目的就是為了應對未來大容量晶片的需求。而 DDR3 將從 2GB 容量起步，因此起始的邏輯 Bank 就是 8 個，另外還為未來的 16 個邏輯 Bank 做好準備。 封裝（Packages），DDR3 由於新增一些功能，所以在引腳方面會有所增加，8bit 晶片採用 78 球 FBGA 封裝，16bit 晶片採用 96 球 FBGA 封裝，而 DDR2 則有 606884 球 FBGA 封裝三種規格。並且 DDR3 必須是環保封裝，不能含有任何有害物質。 突發長度（BL，Burst Length），由於 DDR3 的預取為 8bit，所以突發傳輸週期（BL，Burst Length）也固定為 8，而對於 DDR2 和早期的 DDR 架構的系統，BL4 也是常用的，DDR3 為此增加一個 4bit Burst Chop（突發突變）模式，即由一個 BL4 的讀取操作加上一個 BL4 的寫入操作來合成一個 BL8 的資料突發傳輸，屆時可透過 A12 位址線來控制這一突發模式。而且需要指出的是，任何突發中斷操作都將在 DDR3 記憶體中予以禁止，且不予支援，取而代之的是更靈活的突發傳輸控制（如 4bit 順序突發）。 定址時序（Timing），就像 DDR2 從 DDR 轉變而來後延遲週期數增加一樣，DDR3 的 CL 週期也將比 DDR2 有所提升。DDR2 的 CL 範圍一般在 2 至 6 之間，而 DDR3 則在 6 至 11 之間，且附加延遲（AL）的設計也有所變化。DDR2 時 AL 的範圍是 0 至 4，而 DDR3 時 AL 有三種選項，分別是 0、CL1 和 CL2。另外，DDR3 還新增加一個時序引數寫入延遲（CWD），這一引數將根據具體的工作頻率而定。 新增功能重置（Reset），重置是 DDR3 新增的一項重要功能，並為此專門準備一個引腳。DRAM 業界很早以前就要求增加這一功能，如今終於在 DDR3 身上實現。這一引腳將使 DDR3 的初始化處理變得簡單。當重置命令有效時，DDR3 記憶體將停止所有的操作，並切換至最少量活動的狀態，以節約電力。在重置期間，DDR3 記憶體將關閉內在的大部分功能，所有資料接收與傳送器都將關閉、所有內部的程式裝置將復位，DLL（延遲鎖相環路）與時鐘電路將停止工作，而且不理睬資料匯流排上的任何動靜。這樣一來，將使 DDR3 達到最節省電力的目的。 新增功能ZQ 校準，ZQ 也是一個新增的腳，在這個引腳上接有一個 240 歐姆的低公差參考電阻。這個引腳透過一個命令集，經由片上校準引擎（ODCE，OnDie Calibration Engine）來自動校驗資料輸出驅動器導通電阻與終結電阻器（ODT，OnDie Termination）的終結電阻值。當系統發出這一指令之後，將用相對應的時鐘週期（在加電與初始化之後用 512 個時鐘週期，在退出自重新整理操作後用 256 個時鐘週期、在其他情況下用 64 個時鐘週期）對導通電阻和 ODT 電阻進行重新校準。 JEDEC 標準模組 標準名稱 zhhansIO 匯流排時鐘；zhhantIO 匯流排時脈；MHz 週期 ns zhhans 記憶體時鐘；zhhant 記憶體時脈；MHz 資料速率 MTs 傳輸方式 模組名稱 極限傳輸率 GBs 位元寬 位元 DDR3800 400 10 100 800 並列傳輸 PC36400 64 64 DDR31066 533tfrac 13 7tfrac 12 133tfrac 13 1066tfrac 23 並列傳輸 PC38500 8tfrac 815 64 DDR31333 666tfrac 23 6 166tfrac 23 1333tfrac 13 並列傳輸 PC310600 10tfrac 23 64 DDR31600 800 5 200 1600 並列傳輸 PC312800 128 64 DDR31866 933tfrac 13 4tfrac 27 233tfrac 13 1866tfrac 23 並列傳輸 PC314900 14tfrac 1415 64 DDR32133 1066tfrac 23 3tfrac 34 266tfrac 23 2133tfrac 13 並列傳輸 PC317000 17tfrac 115 64 DDR32400 1200 300 2400 並列傳輸 PC319200 192 64 DDR32666 1333tfrac 13 333tfrac 13 2666tfrac 23 並列傳輸 PC321333 21tfrac 13 64 DDR3 SDRAM 在記憶體模組上，針對桌上型電腦開發出 240pin DIMM 模組、在筆記型電腦則是 204pin SODIMM，更高的運作時脈還有 DDR31800、DDR32000、DDR32133 和 DDR32200 四種。 SPD 晶片 所有基於 JEDEC 規範的 DDR3 記憶體模組都會配備 SPD（serial presence detect）晶片，該晶片 EEPROM 儲存於 SMbus 之上，其中包括記憶體模組將提供給系統的容量以及模組特徵資訊，包括電壓，因此係統就能夠藉此韌體資訊相容支援最新的 DDR3L 記憶體模組。 DDR3L 2010 年 7 月 26 日，JEDEC 釋出 DDR3L 標準。 DDR3 的電壓為 15V，而 DDR3L 的電壓為 135V，記憶體模組上會標記為 PC3L。DDR3U 的電壓為 125V，標記為 PC3U。低電壓 RAM 的用電量較少，但效能會弱於標壓 DDR3，主要用於手提電腦和 Skylake 微架構與更新的 CPU。 DDR3L 記憶體的 SPD 晶片裡包含支援電壓的資料，可根據主機板記憶體插槽的支援自適應 15V 或者 135V 的工作電壓。理論上 2011 年釋出的 Sandy Bridge 與 2010 年釋出的 Calpella 平臺的 15V 記憶體插槽也能識別支援 DDR3L 記憶體條。但是，只有在 2012 年釋出的 Ivy Bridge 或 2013 年釋出的 Haswell 平臺上，DDR3L 記憶體條才能工作於 135V 電壓。 參見 SDR SDRAM DDR SDRAM DDR2 SDRAM DDR4 SDRAM RDRAM 雙通道 參考資料 deDDRSDRAMDDR3SDRAM fiDRAMDDR3 SDRAM CategorySDRAM Category2007 年面世