，是隨機存取記憶體的一種。所謂「靜態」，是指這種儲存器只要保持通電，儲存的資料就可以恆常保持。相對之下，動態隨機存取記憶體（DRAM）裡面所儲存的資料就需要週期性地更新。然而，當電力供應停止時，SRAM 儲存的資料還是會消失（被稱為易失性儲存器），這與在斷電後還能儲存資料的 ROM 或快閃記憶體是不同的。 設計 SRAM 由儲存矩陣、地址譯碼器和讀 寫控制電路組成，容量的擴充套件有兩個方面：位數的擴充套件用晶片的並聯，字數的擴充套件可用外加譯碼器控制晶片的片選輸入端。SRAM 中的每一 bit 儲存在由 4 個場效電晶體（M1 M2 M3 M4）構成兩個交叉耦合的反相器中。另外兩個場效電晶體（M5 M6）是儲存基本單元到用於讀寫的位線（Bit Line）的控制開關。 反相器是一種電路器件，其輸出是輸入的邏輯非。如圖所示的 CMOS 靜態反相器，由兩個互補的金氧半導體場效電晶體（MOSFET）組成，源極連線在高電平的是 P 溝道場效電晶體，源極連線在低電平的是 N 溝道場效電晶體。輸入電路接在兩個場效電晶體的柵極上，輸出電路從兩個場效電晶體的連線處接出。當輸入低電平，則 P 溝道場效電晶體 zhhans 開通；zhhant 導通，N 溝道場效電晶體關閉，輸出高電平。當輸入高電平，則 N 溝道場效電晶體 zhhans 開通；zhhant 導通，P 溝道場效電晶體關閉，輸出低電平。這就實現了 反相 輸出。 一個 SRAM 基本單元有 0 和 1 兩個電平穩定狀態。SRAM 基本單元由兩個 CMOS 反相器組成。兩個反相器的輸入、輸出交叉連線，即第一個反相器的輸出連線第二個反相器的輸入，第二個反相器的輸出連線第一個反相器的輸入。這就能實現兩個反相器的輸出狀態的鎖定、儲存，即儲存了 1 個位元的狀態。 除了 zhhans6 管；zhhant6 電晶體 的 SRAM，其他 SRAM 還有 zhhans8 管；zhhant8 電晶體、zhhans10 管；zhhant10 電晶體 甚至每個位元使用更多的電晶體的 zhhans 實現；zhhant 實作。United States Patent 6975532 Quasistatic random access memory 這可用於實現多埠（port）的讀寫訪問，如 zhhans 視訊記憶體；zhhant 顯示記憶體 或者暫存器檔案的多口 SRAM 電路的實現。 一般說來，每個基本單元用的電晶體數量越少，其佔用面積就越小。由於矽晶片（silicon wafer）的生產成本是相對固定的，因此 SRAM 基本單元的面積越小，在矽晶片上就可以製造更多的位元儲存，每位元儲存的成本就越低。 記憶體基本單元使用少於 6 個電晶體是可能的 如 zhhans3 管；zhhant3 電晶體United States Patent 6975531 6F2 3transistor DRAM gain cell 甚至 zhhans 單管；zhhant 單電晶體，但 zhhans 單管；zhhant 單電晶體 儲存單元是 DRAM，不是 SRAM。 訪問 SRAM 時，字線（Word Line）加高電平，使得每個基本單元的兩個控制開關用的電晶體 M5 與 M6zhhans 開通；zhhant 導通，把基本單元與位線（Bit Line）連通。位線用於讀取或寫入基本單元的儲存的狀態。雖然不是必須兩條 zhhans 取反；zhhant 反相 的位線，但是這種 zhhans 取反；zhhant 反相 的位線有助於改善雜訊 zhhans 容限；zhhant 容許值 與動態儲存器（DRAM）相比，SRAM 的頻寬有很大改進 由於兩條位線是反相，這種差分訊號使得 SRAM 的抗雜訊干擾能力很強。而 DRAM 的位線連線到儲存電容，受困於電荷共享（charge sharing）使得其位線訊號上下波動。另一項差別使得 SRAM 更快是其 zhhans 地址線；zhhant 位址線 各位元是同時工作選擇出目標儲存單元的字線，而 DRAM 往往為了降低成本，是先送出低半段的 zhhans 地址線；zhhant 位址線 的各 zhhans 位元；zhhant 位元，然後再送出高半段的 zhhans 地址線；zhhant 位址線 的各 bit，這降低了 DRAM 封裝的 zhhans 地址；zhhant 位址 引腳的數量。 有 m 條 zhhans 地址線；zhhant 位址線 與 n 條 zhhans 資料線；zhhant 資料線 的 SRAM，其儲存容量是 2m 個 zhhans 字；zhhant 字元（word），2mnbit 每個 zhhans 字；zhhant 字元 的長度至少是 64bit。 SRAM 操作 SRAM 的基本單元有 3 種狀態：電路處於 zhhans 空閒；zhhant 閒置 、讀取與寫入。SRAM 的讀取或寫入模式必須分別具有可讀與寫入穩定。 zhhans 空閒；zhhant 閒置 如果字線沒有被選為高電平，那麼作為控制用的 M5 與 M6 兩個電晶體處於斷路，把基本單元與位線隔離。由 M1 M4 組成的兩個反相器繼續保持其狀態，只要保持與高、低電平的連線。 讀取 假定儲存的內容為 1 即在 Q 處的電平為高。讀取週期開始時，兩條位線 zhhans 預充值；zhhant 初始值 為邏輯 1，隨後字線 WLzhhans 充高；zhhant 提高 電平，使得兩個訪問控制電晶體 M5 與 M6 通路。第二步是儲存在 Q 的值與位元線 BL 的 zhhans 預充值；zhhant 初始值 相同，所以 BL 保持邏輯 1，而 Q 與 BL 的 zhhans 預充值；zhhant 初始值 不同，使得 BL 經由 M1 與 M5 放電而變成邏輯 0（即 Q 的高電平使得電晶體 M1 通路）。在位線 BL 一側，電晶體 M4 與 M6 通路，把位線連線到 VDD 所代表的邏輯 1（M4 作為 P 溝道場效電晶體，由於柵極加了 Q 的低電平而 M4 通路）。如果儲存的內容為 0 相反的電路狀態將會使 BL 為 1 而 BL 為 0。只需要 BL 與 BL 有一個很小的電位差，讀取的放大電路將會辨識出哪條位線是 1 哪條是 0。敏感度越高，讀取速度越快。 寫入 寫入週期開始時，把要寫入的狀態載入到位線。如果要寫入 0，則設定 BL 為 1 且 BL 為 0。隨後字線 WL 載入為高電平，位線的狀態被載入 SRAM 的基本單元。這是 zhhans 透過；zhhant 透過 位線輸入驅動能力設計的比基本單元相對較弱的電晶體更為強壯，使得位線狀態可以覆蓋基本單元交叉耦合的反相器的以前的狀態。 匯流排行為 訪問時間為 70ns 的 RAM 在位址設定完成且有效之後，會在 70ns 之內將資料輸出。資料將繼續保持有效約 5－10ns。起、落時間將影響有效時間槽約 5ns。如果先讀入低半段地址，將會多耗費 30ns 070731 toshibacom。 應用與使用 特性 SRAM 是比 DRAM 更為昂貴，但更為快速、非常低功耗（特別是在空閒狀態）。因此 SRAM 首選用於頻寬要求高，或者功耗要求低，或者二者兼而有之。SRAM 比起 DRAM 更為容易控制，也更是隨機訪問。由於複雜的內部結構，SRAM 比 DRAM 的佔用面積更大，因而不適合用於更高儲存密度低成本的應用，如 PC 記憶體。 時鐘頻率與功耗 SRAM 功耗取決於它的訪問頻率。如果用高頻率訪問 SRAM，其功耗比得上 DRAM。有的 SRAM 在全頻寬時功耗達到幾個瓦特量級。另一方面，SRAM 如果用於溫和的時鐘頻率的微處理器，其功耗將非常小，在空閒狀態時功耗可以忽略不計 幾個微瓦特級別。 SRAM 用於： 通用的產品 asynchronous 介面，例如 28zhhans 針；zhhant 腳32Kx8 的 chip（通常命名為 XXC256），以及類似的產品最多 16 Mbit 每片 synchronous 介面，通常用做快取記憶體（cache）以及其它要求突發傳輸的應用，最多 18 Mbit（256Kx72）每片 zhhans 整合；zhhant 整合 於晶片內 作為微控制器的 RAM 或者 cache（通常從 32 bytes 到 128 kilobytes） 作為 x86 等微處理器的快取（如 L1、L2、L3） 作為暫存器（參見暫存器堆） 用於特定的 ICs 或 ASIC（通常在幾千位元組量級） 用於 FPGA 與 CPLD 嵌入式應用 工業與科學用的很多子系統，汽車電子等等都用到了 SRAM。現代裝置中很多都嵌入了幾千位元組的 SRAM。實際上幾乎所有實現了電子 zhhans 使用者介面；zhhant 使用者介面 的現代裝置都可能用上了 SRAM，如玩具。數碼相機、手機、音響合成器等往往用了幾兆位元組的 SRAM。 zhhans 即時訊號處理電路；zhhant 即時訊號處理電路 往往使用 zhhans 雙口；zhhant 雙埠（dualported）的 SRAM。 用於計算機 SRAM 用於 PC、工作站、路由器以及 zhhans 外設；zhhant 外接裝置：內部的 CPU 快取記憶體，外部的突發模式使用的 SRAM 快取，硬碟緩衝區，路由器緩衝區，等等。LCD 顯示器或者印表機也通常用 SRAM 來快取資料。SRAM 做的小型緩衝區也常見於 CDROM 與 CDRW 的驅動器中，通常為 256 KiB 或者更多，用來緩衝音軌資料。線纜調變解調器及類似的連線於計算機的裝置也使用了 SRAM。 愛好者 搭建自己的處理器的業餘愛好者更願意選用 SRAM，這是由於其易用性的工作介面。沒有 DRAM 所需的 zhhans 重新整理；zhhant 更新 週期；zhhans 地址；zhhant 位址 匯流排與資料匯流排直接訪問而不是像 DRAM 那樣地址、資料訊號共用資料線，透過多路複用器訪問。SRAM 通常只需 3 個控制訊號：Chip Enable CE Write Enable WE 與 Output Enable（OE）。對於同步 SRAM 還需要時鐘訊號（Clock，CLK）。 SRAM 的型別 非揮發性 SRAM 非揮發性 SRAM（Nonvolatile SRAM，nvSRAM）具有 SRAM 的標準功能，但在失去電源供電時可以保住其資料。非揮發性 SRAM 用於網路、航天、醫療等需要關鍵場合 保住資料是關鍵的而且不可能用上電池。 非同步 SRAM 非同步 SRAM（Asynchronous SRAM）的容量從 4 Kb 到 64 Mb。SRAM 的快速訪問使得非同步 SRAM 適用於小型的 cache 很小的嵌入式處理器的主記憶體，這種處理器廣泛用於工業電子裝置、測量裝置、硬碟、網路裝置等等。 根據電晶體型別分類 雙極性結型電晶體（用於 TTL 與 ECL） 非常快速但是功耗巨大 MOSFET（用於 CMOS） 本文詳細介紹的型別，低功耗，現在應用廣泛。 根據功能分類 非同步 獨立的時鐘頻率，讀寫受控於 zhhans 地址線；zhhant 位址線 與 zhhans 控制使能；zhhant 控制致能zhhans 訊號；zhhant 訊號。 同步 所有工作是時鐘脈衝邊沿開始，zhhans 地址線；zhhant 位址線、zhhans 資料線；zhhant 資料線、控制線均與時鐘脈衝配合。 根據特性分類 零匯流排翻轉（Zero bus turnaround，ZBT）SRAM 匯流排從寫到讀以及從讀到寫所需要的時鐘週期是 0 同步突發 SRAM（synchronousburst SRAM，syncBurst SRAM） DDR SRAM 同步、單口讀 寫，雙資料率 IO QDR SRAM（Quad Data Rate QDR SRAM） 同步，分開的讀 寫口，同時讀寫 4 個字（word）。 根據觸發型別 二進位制計算機 SRAM 三進位制計算機 SRAM12Trit Ternary SRAM 參見 DRAM 包括 PSRAM pseudostatic RAM 快閃記憶體 電晶體 參考文獻 SRAM Category 積體電路