觸發器，中國大陸譯作「zhzhhantzhhans 觸發器」、臺灣及香港譯作「zhzhhantzhhans 正反器」，是一種具有兩種穩態的用於儲存的元件，可記錄二進位制數字訊號「1」和「0」。觸發器是一種雙穩態多諧振盪器。該電路可以透過一個或多個施加在控制輸入端的訊號來改變自身的狀態，並會有 1 個或 2 個輸出。觸發器是構成時序邏輯電路以及各種複雜數字系統的基本邏輯單元。觸發器和鎖存器是在計算機、通訊和許多其他型別的系統中使用的數字電子系統的基本組成部分。 觸發器的線路圖由邏輯閘組合而成，其結構均由 SR 鎖存器衍生而來（廣義的觸發器包括鎖存器）。觸發器可以處理輸入、輸出訊號和時序脈波（CK）之間的相互影響。這裡的觸發器特指 flipflop，flipflop 一詞主要是指具有兩個狀態相互翻轉，例如程式語言中使用 flipflop buffer。 觸發器的種類 正反器可以分成幾種常見的型別： SR （設定－重置，setreset） D （資料或延遲，data or delay ） T（反轉，toggle），和 JK。 以上型別的正反器皆可用特徵方程，以現有的輸入、輸出訊號（VARQVAR），導出下個（即下個時鐘脈衝的）輸出。 RS 觸發器 基本 RS 觸發器又稱 SR 鎖存器，是觸發器中最簡單的一種，也是各種其他型別觸發器的基本組成部分。兩個與非門或或非門的輸入端輸出端進行交叉耦合或首尾相接，即可構成一個基本 RS 觸發器。 當 R 與 S 皆為低電位，回授會讓 Q 與（Q 的反相）保持於一個固定的狀態。當 S（Set）為高電位，R（Reset）為低電位時，輸出 Q 會被強制設定為高電位；相反的，當 S 為低電位，R 為高電位時，輸出 Q 會被強制設定為低電位。 SR 閂鎖運算 Roth Charles H Jr Latches and FlipFlops Fundamentals of Logic Design Boston PWS 1995 Print SR 閂鎖運算 Roth Charles H Jr Latches and FlipFlops Fundamentals of Logic Design Boston PWS 1995 Print SR 閂鎖運算 Roth Charles H Jr Latches and FlipFlops Fundamentals of Logic Design Boston PWS 1995 Print SR 閂鎖運算 Roth Charles H Jr Latches and FlipFlops Fundamentals of Logic Design Boston PWS 1995 Print SR 閂鎖運算 Roth Charles H Jr Latches and FlipFlops Fundamentals of Logic Design Boston PWS 1995 Print SR 閂鎖運算 Roth Charles H Jr Latches and FlipFlops Fundamentals of Logic Design Boston PWS 1995 Print SR 閂鎖運算 Roth Charles H Jr Latches and FlipFlops Fundamentals of Logic Design Boston PWS 1995 Print SR 閂鎖運算 Roth Charles H Jr Latches and FlipFlops Fundamentals of Logic Design Boston PWS 1995 Print SR 閂鎖運算 Roth Charles H Jr Latches and FlipFlops Fundamentals of Logic Design Boston PWS 1995 Print 狀態轉移表 狀態轉移表 狀態轉移表 狀態轉移表 激發表 激發表 激發表 激發表 S R Qnext 動作 Q Qnext S R 0 0 Q 保持 0 0 0 X 0 1 0 重置 0 1 1 0 1 0 1 設定 1 0 0 1 1 1 X 不允許的輸入 1 1 X 0 特徵方程為 Q_next S overline R Q，且 RS0。 D 觸發器 D 觸發器有一個輸入、一個輸出和一個時脈輸入，當時脈由 0 轉為 1 時，輸出的值會和輸入的值相等。此類觸發器可用於防止因為噪聲所帶來的錯誤，以及透過管線增加處理資料的數量。 Q_next D 真值表如下 D CK Q Qnext 0 X 0 1 X 1 X 0 1 0 0 X 0 1 1 1 JK 觸發器 JK 觸發器由傑克基爾比發明，因此得名。 JK 觸發器設有兩個輸入，其輸出的值由以下的算式來決定。 Q_next Joverline Q overline K Q JK 觸發器和觸發器中最基本的 RS 觸發器結構相似，其區別在於，RS 觸發器不允許 R 與 S 同時為 1，而 JK 觸發器允許 J 與 K 同時為 1。當 J 與 K 同時變為 1 的同時，輸出的值狀態會反轉。也就是說，原來是 0 的話，變成 1；原來是 1 的話，變成 0。 對應表如下 JK 正反器運算 JK 正反器運算 JK 正反器運算 JK 正反器運算 JK 正反器運算 JK 正反器運算 JK 正反器運算 JK 正反器運算 JK 正反器運算 JK 正反器運算 狀態轉移表 狀態轉移表 狀態轉移表 狀態轉移表 狀態轉移表 激發表 激發表 激發表 激發表 激發表 J K CK 動作 Qnext Q Qnext 動作 J K 0 0 保持 Q 0 0 不變 0 X 0 1 重置 0 0 1 設定 1 X 1 0 設定 1 1 0 重置 X 1 1 1 反轉 Q 1 1 不變 X 0 X X 0 1 保持 Q T 觸發器 T 觸發器（Toggle FlipFlop，or Trigger FlipFlop）設有一個輸入和輸出，當時脈由 0 轉為 1 時：如果輸入端 T 為 1，則輸出端的狀態 Q 發生反轉；如果輸入端 T 為 0，則輸出端的狀態 Q 保持不變。把 JK 觸發器的 J 和 K 輸入點連線在一起，即構成一個 T 觸發器。 因此 T 觸發器的算式為： Q_next overline T Q Toverline Q Q oplus T T 正反器運算 T 正反器運算 T 正反器運算 T 正反器運算 T 正反器運算 T 正反器運算 T 正反器運算 T 正反器運算 T 正反器運算 狀態轉移表 狀態轉移表 狀態轉移表 狀態轉移表 激發表 激發表 激發表 激發表 激發表 T Q Q_rm next 動作 Q Q_rm next T 動作 0 0 0 保持（無上升沿） 0 0 0 不變 0 1 1 保持（無上升沿） 1 1 0 不變 1 0 1 反轉 0 1 1 反相 1 1 0 反轉 1 0 1 反相 同步觸發器 在一個較為複雜的數字系統中，需要多個觸發器翻轉時間同步，這時候需要附加門控電路而構成同步觸發器。 主從觸發器 為了防止空翻現象對觸發器實際工作的影響，主從結構觸發器被研製出來。 主從 RS 觸發器 它由兩個同步 RS 觸發器以及一個反相器所構成。 主從 JK 觸發器 由於主從 RS 觸發器對輸入訊號有所約束（R 跟 S 不能同時為 1），又開發出了主從 JK 觸發器。 時序考量 建立時間（setup time）是指資料在被取樣時鐘邊沿取樣到之前，需保持穩定的最小時間。 維持時間（hold time）是指資料在被取樣時鐘邊沿取樣到之後，需保持穩定的最小時間。 在正反器的資料手冊一般會標示元件的建立時間（tsu）及維持時間（th），一般會是以奈秒（ns）為單位，有些先進的正反器可以到數百皮秒（ps）。若資料及控制輸入從取樣時鐘邊沿之前就維持定值，且時間超過建立時間，在取樣時鐘邊沿之後就維持定值，且時間也超過維持時間，可以避免正反器的現象。 參見 複振器 正回饋 死鎖 繼電器 靜態隨機存取儲存器 取樣保持 施密特觸發器 參考資料 This paper explains the interdependence of setup time hold time and clocktoq delay and shows how to use it for pessimism reduction in static timing analysis 外部連結 FlipFlop Hierarchy shows interactive flipflop circuits The JK FlipFlop Category 數位電子 Category 電子工程 Category 數碼系統 Category 邏輯閘 Category 電腦記憶體 Category 積體電路