void ADCSequenceConfigure(unsigned long ulBase, unsigned long ulSequenceNum,
                          unsigned long ulTrigger, unsigned long ulPriority) {
  ;
  ;

  ;
  ;
  ulSequenceNum *= 4;
  (*((volatile unsigned long *)(ulBase + 0x00000014))) =
      (((*((volatile unsigned long *)(ulBase + 0x00000014))) &
        ~(0xf << ulSequenceNum)) |
       ((ulTrigger & 0xf) << ulSequenceNum));
  (*((volatile unsigned long *)(ulBase + 0x00000020))) =
      (((*((volatile unsigned long *)(ulBase + 0x00000020))) &
        ~(0xf << ulSequenceNum)) |
       ((ulPriority & 0x3) << ulSequenceNum));
}


x86 assembly (clang, -O0):
<ADCSequenceConfigure>:
push   %rbp
mov    %rsp,%rbp
mov    %rdi,-0x8(%rbp)
mov    %rsi,-0x10(%rbp)
mov    %rdx,-0x18(%rbp)
mov    %rcx,-0x20(%rbp)
mov    -0x10(%rbp),%rax
shl    $0x2,%rax
mov    %rax,-0x10(%rbp)
mov    -0x8(%rbp),%rax
mov    0x14(%rax),%rax
mov    -0x10(%rbp),%rcx
mov    $0xf,%edx
shl    %cl,%edx
mov    %edx,%ecx
xor    $0xffffffff,%ecx
movslq %ecx,%rcx
and    %rcx,%rax
mov    %rax,-0x30(%rbp)
mov    -0x18(%rbp),%rax
and    $0xf,%rax
mov    -0x10(%rbp),%rcx
shl    %cl,%rax
mov    -0x30(%rbp),%rcx
or     %rax,%rcx
mov    -0x8(%rbp),%rax
mov    %rcx,0x14(%rax)
mov    -0x8(%rbp),%rax
mov    0x20(%rax),%rax
mov    -0x10(%rbp),%rcx
mov    $0xf,%edx
shl    %cl,%edx
mov    %edx,%ecx
xor    $0xffffffff,%ecx
movslq %ecx,%rcx
and    %rcx,%rax
mov    %rax,-0x28(%rbp)
mov    -0x20(%rbp),%rax
and    $0x3,%rax
mov    -0x10(%rbp),%rcx
shl    %cl,%rax
mov    -0x28(%rbp),%rcx
or     %rax,%rcx
mov    -0x8(%rbp),%rax
mov    %rcx,0x20(%rax)
pop    %rbp
ret

x86 assembly (clang, -O2):
<ADCSequenceConfigure>:
mov    %rcx,%rax
lea    0x0(,%rsi,4),%ecx
mov    $0xf,%esi
shl    %cl,%esi
not    %esi
movslq %esi,%r8
and    $0xf,%edx
shl    %cl,%rdx
mov    0x14(%rdi),%rsi
and    %r8,%rsi
or     %rsi,%rdx
mov    %rdx,0x14(%rdi)
and    $0x3,%eax
shl    %cl,%rax
and    0x20(%rdi),%r8
or     %r8,%rax
mov    %rax,0x20(%rdi)
ret

LLVM IR (-O0):
define void @ADCSequenceConfigure(i64 %0, i64 %1, i64 %2, i64 %3) {
%5 = alloca i64
%6 = alloca i64
%7 = alloca i64
%8 = alloca i64
store i64 %0, i64* %5
store i64 %1, i64* %6
store i64 %2, i64* %7
store i64 %3, i64* %8
%9 = load i64, i64* %6
%10 = mul i64 %9, 4
store i64 %10, i64* %6
%11 = load i64, i64* %5
%12 = add i64 %11, 20
%13 = inttoptr i64 %12 to i64*
%14 = load volatile i64, i64* %13
%15 = load i64, i64* %6
%16 = trunc i64 %15 to i32
%17 = shl i32 15, %16
%18 = xor i32 %17, -1
%19 = sext i32 %18 to i64
%20 = and i64 %14, %19
%21 = load i64, i64* %7
%22 = and i64 %21, 15
%23 = load i64, i64* %6
%24 = shl i64 %22, %23
%25 = or i64 %20, %24
%26 = load i64, i64* %5
%27 = add i64 %26, 20
%28 = inttoptr i64 %27 to i64*
store volatile i64 %25, i64* %28
%29 = load i64, i64* %5
%30 = add i64 %29, 32
%31 = inttoptr i64 %30 to i64*
%32 = load volatile i64, i64* %31
%33 = load i64, i64* %6
%34 = trunc i64 %33 to i32
%35 = shl i32 15, %34
%36 = xor i32 %35, -1
%37 = sext i32 %36 to i64
%38 = and i64 %32, %37
%39 = load i64, i64* %8
%40 = and i64 %39, 3
%41 = load i64, i64* %6
%42 = shl i64 %40, %41
%43 = or i64 %38, %42
%44 = load i64, i64* %5
%45 = add i64 %44, 32
%46 = inttoptr i64 %45 to i64*
store volatile i64 %43, i64* %46
ret void
}

LLVM IR (-O2):
define void @ADCSequenceConfigure(i64 %0, i64 %1, i64 %2, i64 %3) {
%5 = shl i64 %1, 2
%6 = add i64 %0, 20
%7 = inttoptr i64 %6 to i64*
%8 = load volatile i64, i64* %7
%9 = trunc i64 %5 to i32
%10 = shl i32 15, %9
%11 = xor i32 %10, -1
%12 = sext i32 %11 to i64
%13 = and i64 %8, %12
%14 = and i64 %2, 15
%15 = shl i64 %14, %5
%16 = or i64 %13, %15
store volatile i64 %16, i64* %7
%17 = add i64 %0, 32
%18 = inttoptr i64 %17 to i64*
%19 = load volatile i64, i64* %18
%20 = and i64 %19, %12
%21 = and i64 %3, 3
%22 = shl i64 %21, %5
%23 = or i64 %20, %22
store volatile i64 %23, i64* %18
ret void
}