Dinamiese ewetoeganklike geheue - Wikipedia
Dinamiese ewetoeganklike geheue
Dinamiese ewetoeganklike geheue (Engels:Dynamic Random Access Memory of DRAM) is 'n soort ewetoeganklike geheue wat elke bis data in 'n afsonderlike kapasitor stoor. Aangesien kapasitors mettertyd hul elektriese lading verloor gaan die inligting uiteindelik verlore as die kapasitore nie periodies herlaai word nie. Hierdie herlaaivereiste maak dat hierdie soort geheue dinamies genoem word teenoor ander geheuesoorte wat staties (SRAM) is. Die voordeel bo SRAM is die eenvoudiger samestelling: slegs een transistor en een kapasitor word vereis per bis vergeleke met die ses transistors per bis van SRAM, wat sodoende DRAM se veel hoër digtheid verwesentlik. Aangesien DRAM sy data verloor wanneer die kragtoevoer verwyder word, ressorteer dit onder die klas van vlugtige geheuetoestelle.
Werking van 'n DRAM-leesbewerking, vir 'n eenvoudige 4 by 4 rangskikking.
Werking van 'n DRAM-skryfbewerking, vir 'n eenvoudige 4 by 4 rangskikking.
2 Beginsel van werking
3 Foute en foutregstelling
4.1 FPM DRAM
4.3 Window-RAM (WRAM)
4.4 Extended Data Out (EDO) DRAM
4.5 Burst EDO (BEDO) DRAM
4.6 Multibank DRAM (MDRAM)
Die eerste DRAM-sel is deur Robert Dennard, 'n navorser by IBM se Thomas J. Watson navorsingssentrum, uitgevind. Hierdie sel het soos die meeste DRAM-selle gewerk deurdat data verfris moet word om die lading te herstel; die data is vernietig na 'n leesbewerking en moes herskryf word. Alhoewel DRAM-selle vandag oraloor te vinde is, was Dennard een van min mense wat geglo het dat 'n doeltreffende DRAM-sel ontwikkel kon word.
Beginsel van werking[wysig]
DRAM word gewoonlik in 'n vierkantige matriks van een kapasitor en een transistor per sel gerangskik. Die illustrasie hierbo toon 'n eenvoudige voorbeeld met slegs 4 by 4 selle (moderne DRAM kan bestaan uit duisende selle in lengte sowel as breedte). 'n Leesbewerking gebeur as volg: die ry waarin die gekose sel hom bevind word geaktiveer deur al die transistors aan te skakel en die kapasitore van daardie ry aan sensorlyne te verbind. Die sensorlyne loop tot by die seinversterkers, wat kan onderskei tussen 'n gestoorde 0 of 'n 1. Die versterkte waarde vanaf die betrokke kolom word dan geselekteer en aan die uitset verbind. Aan die einde van 'n leessiklus moet die rywaardes op die kapasitors, wat tydens die leesbewerking ontlaai is, weer herstel word. Hierdie skryfbewerking word gedoen deur die ry te aktiveer en die waardes wat geskryf moet word aan die sensorlyne te verbind, wat daartoe lei dat die kapasitore weer na hul verlangde waardes herlaai word. Tydens 'n skryfbewerking na 'n spesifieke sel word die hele ry uitgelees, een waarde verander en word die hele ry weer teruggeskryf, soos aangetoon in die beeld aan die regterkant.
Tipies spesifiseer vervaardigers dat elke ry ongeveer elke 64 ms of minder verfris moet word alvorens die JEDEC standaard geld. Herlaailogika word tipies met DRAMs gebruik om die periodiese verfrissing te outomatiseer. Dit maak die stroombaan meer ingewikkeld maar die goedkoper prys en hoër kapasiteit van DRAM bo SRAM vergoed gewoonlik vir hierdie nadeel. Sommige stelsels verfris elke ry in 'n nou kring wat elke 64 ms plaasvind. Ander stelsels verfris een r