極端紫外線リソグラフィ
1996年、サンディア国立研究所、カリフォルニア大学バークレー校およびルーセント・テクノロジーの共同作業において、75nmから180nmまでのゲート長のnMOSトランジスターを生産した。ゲート長はEUVリソグラフィによって決定された。130nmゲート長におけるデバイスの飽和電流は~0.2 mA/uであった。100nmのゲートデバイスは、90mV/decadeの閾値下の振れ(subthreshold swing)と、250 mS/mmの飽和トランスコンダクタンスを示した。当時の最先端DUVリソグラフィでパターニングされた同じデザインルールでの商用のNMOSは、0.94mA/umの飽和電流と860mS/mmの飽和トランスコンダクタンスを示した。この事例での閾値下の振れは90mV/decade以下であった。
2008年2月に、ニューヨーク州立大学オールバニ校のCollege of Nanoscale Science and Engineering (CNSE)を拠点とした、IBMとAMDを含む共同作業では、45nmのノード・テスト・チップの最初の金属層中に90nmの溝をパターニングするためにEUVリソグラフィを使用した。デバイス性能についての個別の詳細は提示されなかった。しかしながら、リソグラフィの性能詳細はそれでもなお要望されるものの多くを示した。
CD uniformity: 6.6%
Overlay: 17.9 nm x, 15.6 nm y, possibly correctable to 6.7 nm x, 5.9 nm y
Power: 1 W at wafer (>200 W required for high volume), with a dose of 3.75 mJ/cm2
Defects: 1/sq. cm.
同じEUV露光は理論的に100nmより大きいマスク欠陥由来のプリント欠陥が30nm以下となることをもたらす一方で、AMDの45nmノードmetal-1デザインルールは90nmであったように、高い欠陥レベルは予想外ではないかもしれない。その自然解像限界を凌駕する光リソグラフィーはこの点に関して重要な利点を持つ。
おそらく、CNSEのEUV装置は既知の16%フレア問題を被った。フレア効果は上で述べられた二次電子効果から切り離すのは困難かもしれない。
2008年7月に、IMECは導入したEUVツールを使用して~60nmコンタクトをプリントした
12~18mJ/cm2の線量が使用された。
2009年4月に、IMECは、コンタクトとmetal-1レイヤー(~45 nmデザイン・ルール)がEUVリソグラフィでプリントされた、22nmのSRAMセルを作り上げた。しかしながら、企業が22nmを使用開始する時点で、EUVが準備できないであろうことが認知された。さらに、形状端輪郭がEUV照明に特有の非対称性に関係した傾斜の非対称を示していると評価された。この実証は限定された数の~45 nm形状のみに着目されたが、上述でのインテルの100万の~30 nm形状にわたるショット雑音計算は製造に先立つ難問を示している。このデモンストレーションは単に限られた数の~45 nm特徴に注目しましたが、インテルの散弾雑音計算、の上に、何十億もの特徴については、~30 nmは、製造に先立つ難問を示している。
2009年末、ローレンス・バークレー国立研究所を加えたKLAテンコールとグローバルファウンドリーズは論文を公表し、EUVレジストにおけるEUV生成二次電子の確率的挙動を提示した。特に、32nmのハーフピッチトレンチは顕著な線端粗さ、線幅粗さ(line width roughness:LWR)および限界寸法(critical dimension:CD)変動を示した。それはまた~15nmレジスト不鮮明が初期の研究で観察されたことを説明している。
2003年の初め、EUVLがすぐに商業化されるという楽観論が依然存在した。次に示した言葉がそれを示している:「あらゆる技術の最前面でよい進展が得られてきた。2009年での商業化は、すべてのEUVコミュニティーにおいて依然主要な目標である」 しかしながら2016年時点でEUVLはいまだ商用化されていない。
EUVの難しさは、主にEUV光を発生させる難しさと、表面汚染と粗さに対するEUV光の敏感さである。マルチパターニングの台頭は、それが本来波長非依存の技術であるが、その導入をさらに危険にさらしている。インテルのJustin Rattnerは、必要な(より長波長の)マスクの生成は高性能計算の最も重要な用途であったと言及した。
2009年7月に、ASMLホールディングおよびサイマー社は、最初の完全統合型のレーザー励起プラズマ(LPP)極端紫外線(EUV)リソグラフィ光源をサイマーからASMLに出荷したことを発表した。それは次世代EUVリソグラフィスキャナの統合および試験をサポートするものである。
2009年7月に、EUV基盤の論評は、著しいギャップが、特にマスク欠陥検査に残っていることを示した。このギャップは2013年まで、あるいはその後も埋められないかもしれず、それは2015年までに製造する高容量の用のEUVの普及に影響を及ぼすだろう。
ごく最近では~100 nmハーフピッチの(マスク自体上に)性能を備えたEUVマスクは現時点ではEUVマスク生成の解像限界にあると示された。こうした性能は到来する300mm装置のために4倍縮小されるため、
マスク自身は~25nmハーフピッチ以下でよいイメージを従来通りプリントすることができない。同じ研究では、解像度は光学系ではなく、(マスク解像度を強化しても20nm以下のハーフピッチを妨げる)レジスト応答で制限されていると繰り返し述べられている。このマスク自身上の解像限界は上で指摘したマスク製造に関わるショット雑音問題に関係している。
2010年6月に、TSMCは、研究開発目的のために、2011年にEUVシステムを受領すると発表した。伝えられるところによれば、装置の質量は、200万ドルを超える特殊な固定具を購入するほどある。
2010年7月に、Semicon West 2010において、ASMLはEUVLによって達成した解像度を更新し、2010年では24nmの状況であるが、1.0を下回る大幅に等級が下がった規格化イメージログスロープ(normalized image log-slope:NILS)であり 、
粗末なリソグラフィ品質を表している。事実上、より鮮明な解像度が投影されるに従い、NILSは0に至ると期待され、EUVL使用の不可能性を示している。
2010年には、コストを釣り上げる、上で言及したショット雑音に起因する線端粗さの改善に取り組むための各種追加工程を開発する必要が依然あるとサムスンが言及した。くわえて、 DUV波長に含まれる帯域外の波長がフレア効果を招くように述べているこれは他のものでも観測されている。
2010年のSPIEにおいて、ローレンス・バークレー国立研究所とカリフォルニア大学バークレー校のX線光学センターからの研究者が提示した結果では、基板から多層膜までの複製表面粗さ(replicated surface roughness:RSR)が50pm程度に低いことは、焦点ボケを伴う斑点のような像となる位相誤差を引き起こし、それは22nmと16nmノードを許容できない線端粗さ(LER)を招く。このスペックは現状の能力よりも小さい。参考に、ボーア半径は53pmであり、シリコンウェーハの実効表面粗さは100pmのオーダーである。
出典: ASML, International Workshop on EUVL, Maui 2010
ハイニックスは、ダブルパターニングを使用した193nmの液浸リソグラフィが~20nm以下に解像でき、その一方でよりコストを意識したEUVアプローチが、28nmを下回る程度にしかならず、193nmの液浸リソグラフィシングルパターニングの38nmの解像限界を越える世代の改善に満たないと見出した。
その現在の解像限界と準備不足のため、EUVLは近年、現在の20nmクラスNANDフラッシュ技術世代を選択するリソグラフィのような、既存の液浸リソグラフィツールを使用したマルチパターニングにとって変えられている。サムスンとIM Flash Technologiesは3x nmと2x nmのNANDフラッシュのためにスペーサダブルパターニングを既に使用し始めた。東芝とサンディスクは19nmNANDフラッシュを2011年に既に開始している。現状、EUVシングル露光解像度は依然22nmを越えており、EUVまたはArF波長を使用するにかかわらずマルチパターニングは~10-14nmにおいては必要である。IEDM 2011では、ハイニックスは四重のスペーサパターニングを使用した十数nm NANDテクノロジーを発表すると期待されている。
2009年の9月には、インテルは、15nmのプロセスについては、EUVが時宜を得た方法で準備ができているように見えないことを明らかにした。従ってインテルは、15nmまで倍、および恐らく3倍のパターニングを備えた193nmの液浸リソグラフィを拡張する準備をしている。現在では、11nmの論理ノードに対するEUVの実現可能性を追求しているが、2次元コンタクトパターニングは、改善した線幅粗さのための特別な洗浄処理が非常にピッチに依存しているようである一方で、依然~26nmハーフピッチにおいてのみ良好であるようである。インテルは、EUVを使用せずとも、それが11nmのノードで今までどおり193nmの液浸リソグラフィを使用できると明言した。
2010時点で、所要のEUV検査装置の開発が可能になるため、2015年までEUVが遅れるであろうと見られていた。他方では、メーカーの工程表はEUVを使用することを妨げ、2012-2013が1x nmに必要な時期であると示している。EUVLの長期的な推進の検討は今10nm以下のデザインルールを検討する必要があるだろう。しかしながら、現時点では、より大きな電場ベクトル角度により、分極効果は重要になる。分極効果により10nmのハーフピッチ・ライン・スペース用の有効なフレアは11%である。EUVの難しさは偏光制御(レーザー源が無くプラズマのみ)の不足である。
ASMLは、16nm以下の性能は現状の6度より大きい照射軸が必要とされると指摘し、それゆえ現在のEUVの多層膜光学基盤に対する根本的変化が必要とされる。とりわけ、アポディゼーション(軽度の入射瞳を越えた強度の不均一性)は、異なる角度での異なる反射率により、より高い開口数(NA)ではより深刻となる。
キヤノンは第1回国際EUVLシンポジウムにおいて、高いNAをもつEUVシステムは
大角度範囲にアクセスされるため、2つの異なる偏光間でシステム透過率の大きい相違を表すだろうと示した。
実際、8波長以下のEUVマスクピッチにおいては、大角度での多層膜への回折は、徹底的な計算評価を要求する深刻なイメージ劣化の別の原因である。大角度では、多層膜反射率は著しく減少する。
別の問題は、10nm以下での利用においては、既に処理能力問題に悩まされている、EUVマスクパターニングの電子線リソグラフィは解像度要求を適合させる実用的なレジストの困難性を持っていることである実際のところ、20nm以下では、現在の電子線マスク描画装置はマスク上に80nmサイズを繰り返し供給することができない。
近年のEUVゾーンプレートリソグラフィ評価はサブ20nmハーフピッチのものであり、次世代リソグラフィがダブルパターニングを必要としても実際のところ、ダブルパターニングはサブ12nmハーフピッチでさえ満足しないだろう。結果として、オーバーレイと処理能力の必要条件は、以前より少なくとも2倍厳格な必要があるだろう。
2011年のLithoVisionコンファレンスにおいて、インテルは、EUV技術がインテルの10nmのデザイン・ルール計画に既に遅れることを示した。
ASMLは、10nmイメージングに至るまで13.5nmのEUV波長が使用されるはずであり、さらにより高い解像度において6.6~6.8nmの新しいEUV波長が使用されると提言した。
2015に渡って現在計画された装置は、15nmの解像度に達すると予定されていない。。
サイマーは自社の20W光源の出荷を2012年の第一四半期から第二四半期まで延期した。
サムスンもまた、自社のEUVを2013年の後に延期した。
同様に、GlobalFoundriesとTSMCは20nmを越えるEUVの使用を延期した。
2012年の始めの時点で、EUVは、光源出力、欠陥、オーバーレイ、レジストおよびマスクの領域で残る重要な問題を持っている。
2012年7月時点で、6式のNXE:3100(現在製造中止)および11式のNXE:3300がプロセス開発用に発注され、4式のNXE:3300が生産を目的としている。後者の発注はサムスンとSKHynixとの間で分けられた。
出典: ギガフォトン, SEMATECHシンポジウムジャパン, September 15, 2010
ダブルパターニングさえも使用した193nm液浸と比較して、EUVには必要な利用資源は著しくより大きい。ハイニックスは報告した2009年のEUVシンポジウムで電力変換効率(wall plug efficiency)はEUVで~0.02%であり、すなわち、処理能力100WPH(wafer per hour)を求め中間焦点で200Wを得るために、投入する電力は1MW必要であり、それに対してArF液浸スキャナーの場合165kWである。 また同じ処理能力においてさえ、EUVスキャナーの設置面積はArF液浸スキャナーの3xに達し、生産性の損失をもたらす。さらに、イオンデブリを封じ込めるために、超伝導電磁石が必要となるかもしれない。