DDR3 SDRAM
DDR3 SDRAM
DDR3 SDRAM (Double-Data-Rate3 Synchronous Dynamic Random Access Memory) は半導体集積回路で構成されるDRAMの規格の一種である。
2007年頃からパーソナルコンピュータの主記憶装置などに用いられるようになり、2010年後半まで市場の主流として各種デバイスで用いられた。スマートデバイスなどの組み込み向けとしても、2013年以降の高性能品(ARM Cortex-A15など)に使われるようになった。インテルはNehalemマイクロアーキテクチャ(2008年)から使用している。
DDR3 SDRAMの規格として以下が定義されている。
DDR3 SDRAMのメモリにはチップ規格とモジュール規格の2つの規格が存在している。チップ規格はメモリチップの最大動作周波数を、モジュール規格はメモリモジュールの最大転送速度を示す。
8ビットずつのプリフェッチ(prefetch, CPUがデータを必要とする前に、メモリから先読みして取り出す)機能をそなえ、データ転送最大速度は理論上DDR2 SDRAMの2倍である。
また、動作電源電圧は、DDR SDRAMの2.5V/2.6V、DDR2 SDRAMの1.8Vに対し、DDR3 SDRAMは1.5V、DDR3L SDRAMは1.35V動作となっており、より一層の消費電力の低減、低発熱が実現されている。
2005年に、主にパーソナルコンピュータやサーバのメインメモリ用の規格として策定され、2007年から市場に出回り始めた。DDR3 SDRAMに最初に対応したチップセットは、インテルでは2007年中頃にリリースされた3 Seriesチップセット、AMDでは2009年第1四半期にリリースされたSocket AM3である。インテルの場合、主に Core i シリーズのCPU世代から主流になったメモリ規格である。DDR3-1333×2 (21.3GB/s)や DDR3-1066×3 (25.6GB/s) という組み合わせから始まった。
発売当時はDDR2 SDRAMの値ごなれが進んでおり、それとの価格差が大きかったため、当初DDR3専用だったインテルプラットフォーム用チップセットも、結局DDR2 SDRAMにも対応した。2010年にはIntel Core i7の登場(内蔵のメモリーコントローラがDDR3専用)や、AMDのSocket AM3の登場もあり、DDR3とDDR2の価格差は小さくなった。
2012年には低電圧・低消費電力仕様のLPDDR3が発表され、2013年頃からLPDDR3を内蔵したSoCを搭載したスマートフォンやタブレットコンピュータが市場に出回りはじめている。
後継として、DDR4 SDRAMが予定されており、2015年ごろから市場に出回ると予想され、2017年にはDDR4が市場シェア50%を越え世代交代が進んでいった。
なお、VRAM用のGDDR3と混同されやすいが別の規格であり、互換性はない。
典型的なSDRAMモジュールへのアクセスレイテンシを比較すると、JEDEC準拠のDDR2デバイスはCL=5、5-5-5-15であったが、DDR3標準では、DDR3-1066(CL=7、7-7-7-20)、DDR3-1333(CL=9、9-9-9-24)、DDR3-1600(CL=11、11-11-11-28)である。
DDR3のレイテンシの数値はDDR2より大きい。それはI/Oバスのクロックサイクルがより短いからである。実際の時間間隔はほぼ13 nsと、DDR2のレイテンシと似通っている。新しいプロセスルールで製造されるDDR3はさらに改善が見込まれる。
以前のメモリ世代と同じように、初期のバージョンのリリースの後に、より速いDDR3メモリも利用可能になった。
DDR3-2000メモリは9-9-9-28レイテンシ(9ns)がIntel Core i7が間に合うようリリースされた。 CASレイテンシの9とは1000MHz(DDR3-2000)において9nsであり、CASレイテンシ9の667MHz(DDR3-1333)は13.5nsである。
例:
(CAS / DATA RATE) * 2000 = X ns
(9 / 1333) * 2000 = 13.5 ns
インテルは拡張メモリプロファイル(eXtreme Memory Profile) (XMP) の仕様を2007年3月23日に公式に発表した。これはDDR3 SDRAMにおける伝統的なJEDEC SPD仕様に対して、オーバークロック動作のためのプロファイルを追加する規格である。
注記:
上のリストのうち、DDR3-2133まではJEDECのJESD79-3Dによって標準化された。これら以外のRAMデータレートはJEDECにより標準化されていない。非標準の高速モジュールは、製造元が耐性の高いメモリチップを選別し、電圧を上げたものである。その中で高速なものでは、DDR3-2800がある。
DDR3-xxxの「xxx」はDDRチップ自体のデータ転送レートを表す。それに対してPC3-yyyyの「yyyy」はDIMMモジュールの理論的な帯域幅(しばしば概数として丸められる)を示す。帯域幅は毎秒転送量を8倍して求められる。これは、DDR3メモリモジュールは64データビット幅を持ち、1バイトは8ビットであることから、1回ごとに8バイト転送されるからである。
DDR3にも、DDR2と同様に、帯域幅や容量に加えて、次のようなオプションの規格がある。
ECCの実装。信頼性の向上のため、余分なデータバイトレーンを持つ。小規模なエラーは訂正され、大規模なエラーは検出される。ECC付きモジュールは、型式名にECCもしくはEが付く。例えば『PC3-6400 ECC』または『PC3-8500E』である。
"registered"により信号を安定させる。その結果、クロックレートおよびスロットあたりの容量も向上することがある。これはregisterチップに信号をバッファリングすることによる。バッファリングされる分、余分なクロックを必要とし、レイテンシが増える。これらのモジュールの型式名はRが付く。対してノン・レジスタード(別名unbuffered) RAMを区別する必要があるときは、Uを付ける。PC3-6400RはレジスタードなPC3-6400モジュールであり、PC3-6400R ECCはさらにECCが加えられている。
fully buffered。これは形式名にFもしくはFBが加わる。他の種類とはノッチの位置が異なる。これは、完全バッファ化モジュール (Fully buffered modules) はレジスタードモジュール用に作られたマザーボードでは使用できないため、モジュールの挿入を防ぐためである。
通常の DDR3 は 1.5V 駆動
DDR3L - 1.35V駆動
DDR3U - 1.25V駆動
LPDDR3 - 1.2V駆動
以下にDDR3 SDRAMで用いられる78ボールFBGA (x4/x8) , 96ボールFBGA (x16) パッケージのピンレイアウトの例を示す。RAS#やCAS#など#が記載してあるピンは負論理で動作する。
それぞれのピンの機能について説明する。
CK,CK#
クロック信号 (Clock)。DDR3 SDRAMが動作する基準であるタイミング決定を行う差動クロックを入力する。CKの上がりエッジとCK#の下がりエッジの交点を基準にアドレスやコマンドを受け取り、CKとCK#の交点を基準にデータ出力を行う。
クロックイネーブル信号 (Clock Enable)。デバイスの入出力信号に対してクロックが有効か無効かを決定する。CKE入力がハイでクロックを有効、ローでクロックを無効になる。プリチャージパワーダウン (Precharge Power Down),セルフリフレッシュ (Self Refresh) またはアクティブパワーダウン (Active Power Down) 時にはCKEをローにする。
CS#
チップセレクト信号 (Chip Select)。CS# ローでコマンド入力は有効、CS#がハイでコマンド入力は無効。ただし動作中のコマンドはCS#をハイにしても継続する。
オンダイターミネーション信号 (On Die Termination:ODT)。ODTがハイで内蔵する終端抵抗が有効になる。ODTはDQ, DQS, DQS#, DMTDQS# NUDQS#のみ供給され、それ以外の入力ピン (CKE, CS#, RAS#, CAS#, WE#, ODT, RESET#, BA0-BA2 A0-A13) には供給されない。
RAS#,CAS#,WE#
ロウアドレスストローブ信号 (Row Address Strobe:RAS), カラムアドレスストローブ信号 (Column Address Strobe:CAS), およびライトイネーブル信号(Write Enable:WE)。DDR3 SDRAMの動作を決定するコマンドを入力する(後述のコマンド一覧参照)。
DM(DMU DML)
データマスク信号 (Data Mask:DM)。ライト動作時、ハイのときのデータ入力はマスクされデバイスへ書き込まれない。x8デバイスでTDQSを有効にした場合、TDQSとして動作する (DMは無効)。
BA0-BA2
バンクアドレス信号 (Bank Address)。 アクティブコマンド (Active) 時にリード/ライトするバンクを選択する。モードレジスタ (Mode Register) の種類 (MR0~MR3) を選択するためにも利用される。
A0-A13
アドレス信号 (Address)。メモリアレイの読み書きしたいセル位置を特定するアドレスを入力する。 アクティブコマンド入力時にロウアドレス、リード/ライトコマンド入力時にバースト動作の先頭カラムアドレスを選択する。モードレジスタ設定にも用いられる。
A10/AP
オートプリチャージ信号 (Auto Precharge)。リード/ライトコマンド時に指定するカラムアドレスはA0-A9,A11,A13で指定する。そのためリード/ライトコマンド入力時のA10はアドレス入力に使わない。代わりにA10はリード/ライト後にアクセスしているバンクに対して オートプリチャージを行うか(A10をハイ)、行わないか(A10 ロー)を指定するために用いられる。またプリチャージコマンド入力時にA10はプリチャージの対象バンクの選択に用いられる。A10 ローのときプリチャージはバンク一つに対してのみ行い、A10をハイのときプリチャージは全てのバンクに対して行われる。プリチャージの対象バンクはバンクアドレスで選択する。
A12/BC#
バーストチョップ (Burst Chop:BC) 信号。リード/ライトコマンド入力時バースト動作を4データ分で中断する(バーストチョップする)か (A12 ロー)、行わないか (A12をハイ) を選択する。
RESET#
リセット信号 (RESET)。リセットピンにローを入力するといつでもデバイスはリセット動作を行う。リセットピンがハイのときは何も行わない。通常動作中はリセットピンは安定してハイを維持する必要がある。リセットピンはCMOSレールトゥレール (Rail to Rail:ハイ/ローの電圧幅いっぱいに振る信号) で電源電圧VDDとグランド電圧VSSに対して80%でハイ、20%でローとなる。例えばVDDが1.5Vの場合は1.2Vでハイ、0.3Vでローとなる。
データ信号。データの入出力を行う。
DQS DQS#
データストローブ信号 (Data Strobe)。データのリード/ライト のタイミングを指定する差動ストローブ信号。ライト時、DQSとDQS#の交点をデータウインドウの中心を打ち抜くタイミングで信号を入力する。リード時、DQS、DQS#のエッジはデータエッジと揃う。
TDQS TDQS#
ターミネーションデータストローブ (Termination Data Strobe)。x8 DRAMのみ有効。モードレジスタ (Mode Register) MR1でTDQS機能を有効にした場合、TDQS/TDQS#はDQS/DQS#に対する終端抵抗を提供する。TDQS機能が無効の場合、TDQSはデータマスクとして動作する。TDQS#は使用されない。
未接続 (Non Connection)。
電源供給。
グランド。
DQ用の電源供給。
DQ用のグランド。
DQ用参照電圧(Vref)供給。
コマンド・アドレス用参照電圧 (Vref) 供給。
ZQキャリブレーション (ZQ Calibration) 用参照電圧 (Vref) 供給。ZQピンは外部抵抗RZQ (240Ω±1%) を介してGNDに接続する。
DDR3 SDRAM コンポーネント
On-DIMMミラーフレンドリーなDRAMのピンアウト
CWL(CASライトレイテンシ) per clock ピンの導入
On-die I/O キャリブレーションエンジン
DDR3 モジュール
Fly-by command/address/control bus with on-DIMM termination
後方非互換性
DDR3モジュールはDDR2ソケットにかみ合わない; DIMMモジュールやマザーボードにダメージを与えかねないため
広帯域によるパフォーマンスアップ。1600MT/sまで標準化される
低消費電力でより高いパフォーマンスを発揮する(ノートパソコンではバッテリー稼働時間の向上が見込める)
一般的に、広帯域化、高クロック化すると消費電力が増大する。ただしDDR2→DDR3間に関しては高帯域化と同時に駆動電圧が引き下げられているため、全体としてほぼ同水準といえる。
2007年に開始されたDDR3であるが、インテルのブレインであるCarlos Weissenbergは2008年8月ロールアウト時の講演で、2009年終わりもしくは2010年初期までDDR2の需要に追いつかないだろうと語った
(同じ見通しは市場調査会社DRAMeXchangeが1年早い2007年4月に発表している)。
DDR3の採用の増加は、新しいAMDPhenom IIおよびインテルCore i7プロセッサによる。これらはメモリコントローラーを内蔵しており、前者はDDR3を推奨し、後者は必須である。
2009年1月のIDCではDDR3の販売が2009年のDRAM市場の29%を占め、2011年には72%になるだろうとしている。
2008年サンフランシスコで開催されたIntel Developer Forumで明らかにされた話では、DDR3の上位規格はDDR4であろうとのことであった。現在設計段階であり、2012年にリリースされ、リリースされたときには1.5Vで動作するDDR3に比べ1.2Vもしくはそれ以下で動作するであろう。毎秒20億回のデータ転送が行えるだろうとした。