AMD Phenom II
Phenom II
Phenom II (フェノム ツー) は、AMDのx64マイクロプロセッサ。
Phenom IIはデスクトップパソコン向けプロセッサの1つで、先代の Phenom (コア開発コードネーム:Agena/Toliman) を 45 nm にシュリンクし、回路の最適化による性能向上と機能の追加をした K10 マイクロアーキテクチャの製品群である。
2009年1月より、DDR2 SDRAM 対応、DDR3 SDRAM 非対応の Socket AM2+ の CPU が発売。 同年2月からは、DDR3 SDRAM 対応の Socket AM3 でクアッドコアの Phenom II X4 (Deneb) と、トリプルコア Phenom II X3 (Heka)、デュアルコア Phenom II X2 (Callisto) が、2010年4月からは、AMD初の6コアとなる、Phenom II X6 (Thuban)が順次発売されている。稀に「ペノム」とも呼称されるが、正しくは「フェノム」である。
Phenom II (s1g4) のモバイル向け製品はTurion IIを参照。
45 nm 版の Phenom そのものは、当初よりロードマップに含まれていた。 しかしながら当初は諸般の事情により、65 nm SOIプロセスで製造されプロセスルールの未消化が課題となった。65 nm SOIプロセスで製造された製品は「Phenom」と呼ばれる。
Phenom II は、45 nm で製造されており、Phenom など 65 nm で製造された製品に対して、高クロック化や L3 キャッシュの増量、また、TDP の改善を実現している。
デスクトップ向けとしては AMD 初の 45 nm プロセスとなる  が、 インテル・Core 2 シリーズに遅れること 1 年であった。コアのコードネームは 「Deneb」 となった。
初期製品の TDP は 125 W と Phenom と変わらないが、プロセスの微細化で消費電力は下がっている。メモリコントローラの設計変更とチューニングにより、処理速度もクロック相応に速く、商品性が向上している。
まず、2009年1月8日に動作倍率の変更が可能な Phenom II X4 940 Black Edition と、Phenom II X4 920 が投入された。Socket AM2+ 対応で、DDR2 SDRAM 用メモリコントローラを持つ。
矢継ぎ早に2月9日には Phenom II X4 810 と 3 コアで倍率可変の Phenom II X3 720 Black Edition が発表となり、これ以降の製品は DDR2 / DDR3 両対応のメモリコントローラを持ち、対応ソケットも Socket AM2+ / Socket AM3 の両方をサポートする。
4月2日に Phenom II X4 955 Black Edition が発売され、動作周波数は 3.2 GHz でそれまでの AMD のデスクトップ向け CPU で最高動作周波数 3.2 GHz を持つ Athlon 64 X2 6400+ と同じ動作周波数になった。5月28日には Phenom II X4 945 が発売されるが、早くも6月12日には X4 945 の TDP 95 W 版が追加投入される。
追って8月13日に追加された Phenom II X4 965 Black Edition では、出荷時の動作周波数が 3.4 GHz となり、Phenom II X4 955 および Athlon 64 X2 6400+ の動作周波数 3.2 GHz を 200 MHz 上回り、Athlon 64 X2 6400+ が発表・発売されてから 2 年ぶりに AMD のデスクトップ向け CPU の最高動作周波数を更新した。 また、一般消費者向けに販売されているデスクトップ向けクアッドコア CPU での最高動作周波数も更新した。同年11月4日 TDP 125 W 版が追加投入された。
6月2日、キャッシュ容量をそのままに、動作周波数を抑えた低消費電力版の Phenom II X4 905e、Phenom II X3 705e  が追加された(共に TDP 65W)。同時に 「Callisto」 コアの Phenom II X2 550 Black Edition が発表された。これまで AMD のデスクトップ向けデュアルコア CPU は Athlon ブランドのみであり、先代の Phenom を含め、Phenom II にも存在しなかった。
第4四半期後半からX4とX2はC3ステッピングへ移行し、これ以降TDPを下げた製品や、TDPを維持したまま動作周波数を向上させた製品の投入が続く。
2010年4月27日、AMDのデスクトップ向けのCPUとして初めての6コアのCPUとなる Phenom II X6 が発表された(全ラインナップTDP125 W)。Phenom II X6 には新機能となる AMD Turbo CORE Technology を搭載する。そのわずか2カ月後の6月26日には、Phenom II X6 1055T の TDP 95 W 版が投入された
Socket AM3版のPhenom II、およびAthlon IIは、DDR3 SDRAMとDDR2 SDRAM両対応のメモリコントローラを内蔵している。CPUの物理的なピン配列も、Socket AM2 / AM2+と互換である(厳密には、後述のとおりピン数は減っている)。このため、BIOSの対応、CPUへの供給電圧、そして消費電力や電流の問題をクリアできるならば、既存のSocket AM2/AM2+のソケットを備えたマザーボードとも物理的な互換性があり、使用可能である。
Socket AM3のソケットを備えたマザーボードに、Socket AM2/AM2+のCPUを搭載することはできない。公式には、Socket AM3のソケットを備えるマザーボードは、DDR3 SDRAMのメモリスロットしか装備していない。それは、Socket AM2/AM2+のCPUは、DDR2 SDRAMのメモリコントローラしか内蔵しておらず、メモリに互換性が無いためである。そのため、Socket AM3のソケットは、Socket AM2/AM2+のものとホールの位置が違い、物理的にSocket AM2/AM2+のCPUが装着できないように配慮されている。したがって、Phenom IIのうち、Socket AM2+版に関しては、既存のSocket AM2/AM2+ソケットを備えたマザーボード用である。
Phenom II X4 の「Deneb」と Phenom II X3 の「Heka」、Phenom II X2 の「Callisto」は実装部品が共通で、X4 の4つのコアとL2キャッシュのうちの1組を無効化したものが X3、2組を無効化したものが X2 である。これは、ダイサイズの拡大と、マルチコア化を推進する上で避けられない、歩留まりの低下をできるだけ抑えるためにも重要な製品群である。
CPUの高性能化につれ必要なトランジスタの数は増え続けており、それに伴いダイサイズも増大するが、定期的な製造プロセスの微細化によって無用なサイズの拡大を防いでいる。その一方、欠陥のないシリコンウエハーの製造方法は依然として確立されていない。そのため、ウエハーを細分化する際、ダイサイズを抑える(一つのウエハーからたくさん切り出す)ことで歩留まりの向上を図り、ダイの複数実装によって総面積を確保する手法が採られているが、それでも欠陥ダイによる不良コアの発生は避けられない。phenom II X4 の場合、製造過程で4つずつ備わるコアとL3キャッシュのうち、どれか1つにでも欠陥が見つかった場合、当然4コア製品としては成り立たないが、それを無効化することで正常な3コア・2コア製品として出荷できるようになる。これで Phenom II シリーズ全体の利益が確保できる上、多品種化で価格帯の下限を引き下げ、Athlon II シリーズとのギャップを埋めることも可能となっている。
この共通性のため、自作PCユーザーの間では、Phenom II X3 、Phenom II X2 の一部でマザーボードのBIOS設定を変えると、4つのコア全てが動作するようになるとの報告がある。しかし、上記のような理由から、新たに有効となったコアが正常である保証は無く、そのままのコア電圧と動作周波数では動作温度の上限値である「Tcase」を超えるため、これがリスクの高い行為であることがわかる。実際に、4コア化でCPUの温度検知ができなくなるなどの例もあり、この場合、温度が上昇した際でも、クロックダウンやシャットダウンなどのフェイルセーフ機能が働かない可能性がある。
また、Phenom II X4 800 Seriesは、同900 SeriesのL3キャッシュの一部(2MB分)を無効化したものであるが、これも一部のCPUでBIOS設定を変えると、全て (6 MB) のL3キャッシュが有効になるという報告がある。但し、Athlon II のL3キャッシュの件も含め、これらの行為はメーカーの推奨する使用方法から外れるものであり、上記の行為による機器の故障はメーカーサポートや保証の対象外となる。
製造プロセスルール: 45nm SOI
L1 キャッシュ: 64 KB 各コア独立
L2 キャッシュ: 512 KB 各コア独立
L3 キャッシュ: 6 MB 全コア共有
対応ソケット: Socket AM2+/AM3
製造プロセスルール: 45nm SOI
L1 キャッシュ: 64 KB 各コア独立
L2 キャッシュ: 512 KB 各コア独立
L3 キャッシュ: 4 or 6 MB 全コア共有
対応ソケット: Socket AM2+/AM3
製造プロセスルール: 45nm SOI
L1 キャッシュ: 64 KB 各コア独立
L2 キャッシュ: 512 KB 各コア独立
L3 キャッシュ: 4 or 6 MB 全コア共有
対応ソケット: Socket AM2+/AM3
製造プロセスルール: 45nm SOI
L1 キャッシュ: 64 KB 各コア独立
L2 キャッシュ: 512 KB 各コア独立
L3 キャッシュ: 6 MB 全コア共有
対応ソケット: Socket AM2+/AM3
製造プロセスルール: 45nm SOI
L1 キャッシュ: 64 KB 各コア独立
L2 キャッシュ: 512 KB 各コア独立
L3 キャッシュ: 6 MB 全コア共有
対応ソケット: Socket AM2+/AM3