Dynamic Random Access Memory
Dynamic Random Access Memory(ダイナミック・ランダム・アクセス・メモリ、DRAM、ディーラム)は、コンピュータなどに使用される半導体メモリによるRAMの1種で、チップ中に形成された小さなキャパシタに電荷を貯めることで情報を保持する記憶素子である。放置すると電荷が放電し情報が喪われるため、常にリフレッシュ(記憶保持動作)を必要とする。やはりRAMの1種であるSRAMがリフレッシュ不要であるのに比べ、リフレッシュのために常に電力を消費することが欠点だが、SRAMに対して大容量を安価に提供できるという利点から、コンピュータの主記憶装置やデジタルテレビやデジタルカメラなど多くの情報機器において、大規模な作業用記憶として用いられている。
DRAMでは、キャパシタに蓄えられた電荷の有無で情報が記憶されるが、この電荷は時間とともに失われるため、常に電荷を更新(リフレッシュ)し続けなければならない。この「常に動き続ける」という特徴から「ダイナミック」(動的)という名前が付いている。ニュースなどでは「記憶保持動作が必要な随時書き込み読み出しできる半導体記憶回路」などの長い名前で紹介されることがある。
チップ内にDRAMとリフレッシュ動作のための回路などを内蔵し、SRAMと同じ周辺回路とアクセス方法で利用できる「疑似SRAM」という名称の商品があるが、それもDRAMの一種である。
商品としては、SIMMやDIMMやSO-DIMMといった基板にチップのパッケージを実装したモジュールの形態を指す名称や、近年ではDDR3やDDR4のように電子的仕様や転送プロトコルなどを指す表現が使われることも多い。
DRAMの概念は1966年にIBMトーマス・J・ワトソン研究所のロバート・デナード(Robert Dennard)博士によって考案され、1967年にIBMと博士によって特許申請され、1968年に特許発行された。
1970年にインテルは世界最初のDRAMチップである1103を製造した。1103は3トランジスタセル設計を使用した1キロビットDRAMチップで、非常に成功した。その後、1970年代半ばまでに複数のメーカーがデナードのシングルトランジスタセルを使用して4キロビットチップを製造し、ムーアの法則に従い大容量化が進展した。
米ザイログ社が作ったCPUのZ80は、DRAMのリフレッシュ動作専用の7ビットのレジスタ(Rレジスタ)を持つ。命令列の実行中に、プログラムの実行に伴うアクセスとは無関係に、このレジスタが持つアドレス(DRAMの列)にアクセスをしてリフレッシュを行う。後の多くのマイクロプロセッサではプロセッサコア以外で実装される機能であるが、当時はマイクロコントローラ的な応用やホビーパソコンを廉価に製品としてまとめ上げる等といった目的にも効果的な機能であった。なお、多数開発された「Z80互換」チップでは、メモリコントローラとして別機能としたものや、省電力機器用として完全にオミットしているものなどもある。
コンデンサとも呼ばれるキャパシタに電荷を蓄え、この電荷の有無によって1ビットの情報を記憶する。電荷は漏出しやがて失われるため、1秒間に数回程、列単位でデータを読み出して列単位で再び記録し直すリフレッシュが絶えず必要となる。たとえ読み出しの必要がなくとも、記憶を保持するためには常にこの操作を行わなければならない。
DRAMの内部回路は、各1つずつのキャパシタと電界効果トランジスタ(FET)から構成される「メモリセル」の部分と、多数のメモリセルが配列したマトリックスの周囲を取り巻く「周辺回路」から構成される。
DRAMの集積度を上げるには、メモリセルをできるだけ小さくすることが有効である。そのため、キャパシタとFETを狭い場所に詰め込むために、さまざまな工夫が行われている。
各々のメモリセルはキャパシタ1個とスイッチ用のFET 1個から構成される。記憶セルは碁盤の目状に並べて配置され、横方向と縦方向にワード線とビット線が走っている。記憶データは、メモリセルのキャパシタに電荷がある場合は論理 "1"、無い場合は論理 "0" というように扱われており、1つのメモリセルで1ビットの記憶を保持している。
読み出しに先立って、ビット線自身の寄生容量(浮遊容量)を電源電圧の半分にプリチャージしておく。ワード線に電圧がかけられると、メモリセルのFETは、キャパシタとビット線との間を電気的に接続するように働く。そのため、キャパシタとビット線との間で電荷が移動し、キャパシタに電荷が蓄えられていればビット線の電位は僅かに上昇し、蓄えられていなければ僅かに下降する。この電荷の移動による微弱な電位の変化をセンスアンプによって増幅して読み取ることで、論理 "1" と論理 "0" が判別される。
キャパシタに電荷を溜める動作時でも、電荷の移動方向が逆になる他は、読み出しと同じである。論理 "1" の1ビットのデータを記憶する場合を考えると、ワード線の電圧によってFETはキャパシタとビット線を接続し、ビット線を通じて電荷がキャパシタ移動し充電される。その後、ワード線の電圧がなくなってFETでの接続が断たれても、キャパシタ内には電荷がしばらくは残るのでその間は状態が保たれる。
SRAMのメモリセルが6個のトランジスタ(あるいは4個のトランジスタと2個の抵抗)で構成されていてプロセス微細化によるスイッチング速度向上がアクセス速度を向上させているのに対して、DRAMではメモリセルにあるキャパシタとスイッチング・トランジスタに存在する寄生抵抗による時定数回路が存在するため、プロセスの微細化やトランジスタのスイッチング速度向上はメモリのアクセス速度向上にさほど寄与しない。キャパシタの容量を小さくすれば高速化できるがキャパシタの情報を正しく読み取れない恐れが出る。微細化によってキャパシタを作りこめる面積が小さくなったのを補うために、キャパシタとFETを立体的に配置して容量不足を補うようにしている。
DRAMは、記憶セルの構造からスタック型とトレンチ型に分類される。スタック型では、スイッチング・トランジスタの上方にシリコンを堆積させてから溝を掘り、キャパシタ構造体を作る。トレンチ型では、スイッチング・トランジスタの横のシリコン基板に鋭い溝を掘り、キャパシタ構造体を作る。スタック型ではキャパシタを積層するためにトレンチ型より工程数や加工時間が増えるが、トレンチ型では微細化に限界がある。そのため、ほとんどの場合、スタック型が採用されている。
液晶ディスプレイに使用される薄膜トランジスタと同様に点欠陥が問題となるが、半導体メモリでは欠陥セルのあるカラムは、メモリセルアレイの端にある、冗長領域に論理的に割当てられ、ICチップは良品として出荷され製品コストの上昇が抑えられている。この技術は半導体メモリ一般に利用されている。
従来までは8F2(Fは最小加工寸法)が主流だったが、現在では6F2が主流となりつつある。将来的には、4F2が導入される見通しである。
メモリセルは、ワード線とビット線で作られるマトリックス状に配置され、多数のメモリセルによって、メモリセルアレイが作られる。ビット線の寄生容量が読み出し時の精度を制限するため、余り長くすることができない。そのため、メモリセルアレイの大きさには上限がある。
メモリセルアレイの周辺には、ワード線とビット線を制御してデータの書き込み/読み出し/リフレッシュを行い、外部と信号をやり取りする周辺回路が備わっている。
データの読み出しをする時には、ワード線で指定される1列分のデータをビット線の数だけ用意されたセンスアンプで同時に増幅し、その中から必要とするビットのデータを読み出す。読み出し動作によってキャパシタの電荷は失われる(破壊記憶)ので、ワード線で指定したままにすることでセンスアンプで増幅された電位を記憶セルに書き戻し、読み出しは完了する。
データの書き込みは、読み出し時の動作とほぼ同じで、ワード線で指定される1列分のデータをビット線の数だけ用意されたセンスアンプで同時に読み出し、その中から書き込みするビットのデータを書き換えてから、ワード線で指定したまま直ちにこの1列分のデータをビット線に流して記憶セルに書き戻し、書き込みは完了する。
リフレッシュ動作においても、外部に信号を出力しない点を除けば読み書きの動作時と同様に、1列分のデータを読み出し再び書き戻している。
メモリセルアレイの周辺にはセンスアンプの他にもラッチ、マルチプレクサ、外部との接続信号を作る3ステート・バッファが取り巻いている。
各々のメモリセルアレイは1ビット分の記憶領域として使用され、いくつかあるアレイをチップのデータ幅に合わせて組み合わせて使用している。メモリモジュールの入出力幅の拡大に合わせて、チップ単体で8ビットや16ビット幅を持つ製品が多い。
DRAMのメモリセルを指定するためのアドレスデータ線は、行アドレスと列アドレスとで共通になっていて、行アドレスと列アドレスを時分割で設定するようになっている。メモリの番地のうち、行アドレスは上位ビットの部分に割り当て、列アドレスは、下位ビットに割り当てて使用する。アドレスデータ線にどちらのデータが加えられているかを区別するために、RAS (row address strobe) およびCAS (column address strobe) と呼ばれる信号を用いる。行アドレスデータを確定した状態でRAS信号をアクティブにすることで、RAS信号の変化点での状態を素子に行アドレスとして認識させる。RAS信号がアクティブな状態のまま、引き続き列アドレスデータに切り替えて、CAS信号をアクティブにし、CAS信号の変化点での状態を素子に列アドレスとして認識させ、必要とするアドレスのデータにアクセスを完了する。
データアクセスの高速化のため、同じ行アドレスで列アドレスが違うデータを次々に読み書きする方法が考案されており、これをページモードと呼ぶ。
ページモードは、高速ページモード (fast page mode)からEDO(extended data out、EDO DRAM)へと進歩した。そして、21世紀以降はsynchronous DRAM (SDRAM) と呼ばれる、行アドレス内容を同期転送(バーストモード)で高速に入出力する機構を搭載したものが主流となっている。全く工夫のないDRAMでは100nsec以上かかっていたものが、これらのDRAMでは2.5nsec前後まで高速化されている。ただし、列・行アドレス共に指定してセットアップ・プリチャージの時間を含むアクセスタイム自体は、それほど短縮されておらず、この10年間で1/3程度高速化されただけである。
また、異なるアドレスに対する読み書きを同時に2つのポートから擬似的に行うことができるDual Port DRAMがある。PCでは画像表示用のVRAMやCPU-GPU間共有メモリに用いられたり、あるいは互換性のないマルチプロセッサ構成のPCやワークステーション、PCI-PCI間メモリ転送デバイスなどの用途に使われる。
メモリセルに蓄えられた電荷は、素子内部の漏れ電流によって徐々に失われていき、電荷のない状態との区別が困難になる。そこで、定期的に電荷を補充する操作が必要となる。この操作をリフレッシュと呼ぶ。リフレッシュは、1行単位で同時にアクセスすることで実施され、規定された時間内(数十ミリ秒程度)に素子内の全ての行について行わなければならない。
リフレッシュという用語は、米インテル社によって付けられた。なお、コンデンサ・メモリの元祖であるABCでは、ジョギングと呼ばれていた。
リフレッシュを行う行アドレスを指定するには、次のような方法がある。
RAS only リフレッシュ : DRAMに行アドレスを与え、RAS信号のみをアクティブにすることで、指定された行のリフレッシュを行う。リフレッシュアドレスは、DRAMの外部回路によって作る必要がある。
CAS before RAS リフレッシュ :略称でCBRリフレッシュとも言う。この機能を実装するDRAMは CASとRASをアクティブにするタイミングを通常のデータアクセスと逆にすることで、DRAM内部のリフレッシュ回路を起動させる。起動毎に内部に用意されたカウンタを自動的にアップさせ、必要な行アドレスを順番に発生させるので、DRAMの外部にリフレッシュ用のアドレスカウンタを用意する必要がない。
オートリフレッシュ・セルフリフレッシュ :この機能を実装するDRAMはメインシステムから一定期間アクセスのない状態、例えばメインシステムの電源を落としてメモリバックアップ回路だけを駆動させているときなどに、DRAMチップに内蔵されたリフレッシュ回路によって自動的にリフレッシュを行う。通常アクセス時のリフレッシュは別の方法が必要だが、それ以外ではCBRリフレッシュ同様、DRAMの外部にリフレッシュ用のアドレスカウンタを用意する必要がない。
代表的な方法として、以下の二つがある。
集中リフレッシュ: 規定された時間毎に素子内の全ての行を一度にリフレッシュする。
分散リフレッシュ: 規定された時間を行の数で割った周期で一行ずつリフレッシュする。
情報は各メモリセルのキャパシタの電荷の形で記憶されるが、宇宙線などの放射線がキャパシタに照射されると、電荷が失われデータが書き換わってしまう現象が発生する。これはソフトエラーと呼ばれ、高エネルギーの放射線を常に浴びる可能性のある宇宙航空分野に限らず、地上の日常的な環境でも発生し得る、メモリを持つ機器の偶発的な異常動作の原因となる。
宇宙線のような高エネルギー放射線でなくとも、可視光線の光子でも同様の現象が発生する。通常のDRAMは、樹脂製のパッケージによって遮光されているため、実際の問題とはならない。しかし、この現象を応用して、チップに光を当てられるようにすることで、画像素子として応用した製品も存在した。
主となるメタル配線とワード線の配線の間隔を空けて配置し、その下層で1本のメタル配線ごとにゲートポリ配線を4-8本階層する方法である。メタル配線からはデコード機能を兼ねたゲートでもあるサブワードドライバによってゲートポリ配線が分岐され各メモリセルに接続される。
高集積化のため、21世紀以降はオープン・ビット線が使用されるようになっている。従来方式では、本来のビット線に平行して折り返しビット線が配線されていた。この方式では、読み出されるセルのすぐそばに2本のビット線が通っているので、たとえノイズを受けても、これらをメモリセルアレイ外周部のセンスアンプで比較することで、ノイズの影響を排除することができた。その後、セルが小さくなったため、電極としてポリシリコンではなく金属材料を使い始めると、寄生抵抗と読み出し抵抗が減少して、読み出し電流が多く取れるようになった。そこで、DRAMに対する微細化・高集積化への要求に応じて、折り返しビット線方式に代わってオープン・ビット線方式が取り入れられるようになった。
ロウとカラムの両方で冗長回路を用意しておき、ウエハーテスト時や出荷前テストで不良セル、不良ロウ、不良カラムがあれば冗長回路に切り替えられて良品として出荷できるようにする技術がある。不良アドレスはレーザーによりフューズ部を焼灼切断するか電気的に過電流で焼き切り、同様の方法で冗長回路を代替アドレスへ割り当てる。冗長回路による速度性能の低下が見込まれるため、性能と良品率とのトレードオフになる。
フラッシュメモリで使用されているように、キャパシタ内の電荷の有無により"0"と"1"を検出して1セル当り1ビットを保持するのではなく、例えば、0%、25%、50%、100%と4段階で電荷量を検出すれば、1つのセルで2ビットの情報を保持することができる。これが多値化技術であり、DRAMでも早くから提唱されていたが、実際の製品にはほとんど採用されていない。
2011年6月22日エルピーダメモリと秋田エルピーダメモリは、タブレットPCやスマートフォンなどの薄型化や大容量化に役立つ、世界最薄となる厚さ0.8ミリの4枚積層DRAMを開発したと発表した。
1970年に米インテル社が世界最初のDRAMである「1103」を発売してから、多くの種類のDRAMが市場に登場している。各DRAMの種別名称ではSD-RAMあるいはSDRAMのようにハイフンの有無で表記の揺らぎが存在するが、以下では全てハイフンを省いて表記する。
1970年代から1980年代の初期にかけて、DRAMは、広範に採用された動作規格などが存在せず、DRAM製品ごとに細かな仕様を確認する必要があった。また、2000年代に一般的になっているDIMMのようなメモリモジュール形状での実装はあくまで少数派であり、多くが単体のDIPを8個や16個など複数を個別にDIPソケットへ挿入実装していた。このときに採用された2つの動作原理、すなわちRAS/CAS信号やセンスアンプといったDRAMの基本的な回路構成と、微小なキャパシタに記憶して繰り返しリフレッシュ動作を行う、という動作原理は、21世紀の現在も最新型DRAMの基本技術に継承されている。
高速ページモード付きDRAMとは、いくつかの連続するアドレスの読み出し時に高速化するための工夫を加えたDRAMである。また、Fast Page Mode DRAMを略してFPDRAMまたはFPM DRAMなどとも表記される。通常のDRAMの読み出し時にはRAS信号によってロウアドレスを与え、CAS信号によってカラムアドレスを与える動作をそれぞれのメモリ番地に対して繰り返し与えるが、記憶領域へのアクセスは連続する傾向が強く、連続する番地ごとにロウとカラムを与えるのではなく、直前のロウアドレス(ページ)と同じ場合にはRAS信号を固定したままロウを与えずにCAS信号とカラムだけを変えて与えることで、メモリ番地の指定時間を短くすることで高速化をはかっていた。高速ページモード付きDRAMでも従来のロウとカラムをすべて個別に与える動作が保証されていた。
21世紀の現在はほとんど使用されていない。
日立(当時) HM514100(4M(×1)ビット)
東芝 TC514100(4M(×1)ビット)
NEC(当時) µPD424400(4M(1M×4)ビット)など
メモリチップ内にバッファとして1ページ分のSRAMを内蔵し、同一ページ内のアクセスについて一旦当該ページに書かれたデータを全てSRAM上にコピーすることにより、RAS信号によってロウアドレスを与えればあとはCAS信号を固定してからカラムアドレスを変化させるだけで連続的にデータ出力が実施されるという動作を行う(高速ページモード付きDRAMとの違いはCAS信号を固定する点である)。つまり、同一ページ内の連続するアドレスの読み出しであれば、CAS信号の発行とそのレイテンシの分だけメモリアクセスタイムが節減され、通常のDRAMよりも読み出し速度が高速化されるという特徴を備え、ページ境界をまたぐアドレスの連続読み出し時でもごく小さなペナルティで済ませられる。なお、高速ページモード付きDRAMと同様、通常のDRAMと同様のRAS/CAS信号の個別発行によるアクセスモードにも対応する。
日立 HM514102(4M(×1)ビット、1ページ2048ビット)
東芝 TC514102(4M(×1)ビット、1ページ2048ビット)
NEC µPD424402(4M(1M×4)ビット、1ページ1024ビット×4)など
このDRAMは日立製作所が開発、製品化したが、SRAM内蔵で構造が複雑であったことからコスト面で不利であり、しかもより生産コストが低廉で同程度の効果が得られる高速ページモード付きDRAMが開発されたためにほとんど採用例はなく、パソコン向けではシャープX68030シリーズに標準採用されるに留まった。また、信号のタイミングによっては(CAS信号がカラムアドレスより先(または同時)に出る場合等)、この方式のDRAMが必要な場合もあった。
従来のDRAMでは、データ読み出し時にデータ出力信号が安定出力されるまでは、次のカラムアドレスを与えることが出来なかったのに対し、EDO DRAM(Extended Data Output DRAM)ではデータ出力線にデータラッチを設けることで、データ出力のタイミングと次のカラムアドレスの受付タイミングとをオーバーラップしている。Pentiumなどの66MHzのCPUではウェイト数を高速ページモードの2クロックからEDOの1クロックへと高速化できた。21世紀初頭に於いてはモノクロページプリンタのバッファメモリに用いられるなどして残っていたが、組込向けCPUが高速化され処理が複雑化した2010年以降はほとんど使用されていない。
日立 HM514405(4M(1M×4)ビット)
東芝 TC514405(4M(1M×4)ビット)
NEC µPD424405(4M(1M×4)ビット)など
Micron社が開発した高速版EDO DRAMである。Burst EDO RAMという正式名称が示す通り、内部に2ビット分の2進カウンタを持っており、最初に入力されたカラムアドレスの値を使って1を3回加えることで続く3回分の連続するアドレスを作り出し、CAS信号の遷移にあわせて合計4回の連続するデータ読み出し動作を行う。Pentiumではこのための専用回路が備わっていたため、最速ではウェイト数を0クロックに出来、アクセス時間52nsでページモードサイクル時間15ns品のBEDO DRAMを66MHzのPentiumで使用すれば、4つのウェイト数は5-1-1-1というクロック数でバースト転送が行えるとされたが、DRAMコントローラやチップセットの対応がほとんど無く(Intel純正チップセットではPentium ProおよびPentium II用のIntel 440FXのみ対応)、普及しなかった。なお、BEDO DRAM以前にも、同様のコンセプトを持った(CAS信号のみの遷移で連続3回(合計4回)のアクセスができた)ニブルモードDRAMというものがあった(日立 HM514101(4M(×1)ビット)など)。ニブルとは4ビットのことである。
SDRAM(Synchronous DRAM、シンクロナス・ディーラム、エスディーラム)は、外部クロックに同期してカラムの読み出し動作を行うDRAMである。外部クロックに同期することで、DRAM素子内部でパイプライン動作を行い、外部のバスクロックに同期してバースト転送することにより、0ウェイトでの出力アクセスを可能とし、外部バスクロックがそのまま使用できるために回路設計も容易となった。
以下は現行のDDR SDRAM(後述)以前の、SDR SDRAMについて述べる。登場した当初は同期クロックはIntel製CPUのPentiumに合わせて66MHzであったが、やがてPentium IIやAMD製CPUのK6-2に合わせてPC100 SDRAMと呼ばれる規格で100MHzとなり、2000年のIntel製のPentium III用新チップセット出荷に合わせてPC133 SDRAMが本格的に使用された。パーソナルコンピュータでの使用では多くがDIMMでの実装となっていた。DDR SDRAMが主力になった後は、生産される製品は少なくなっている。
Direct RDRAMとは、米Rambus社が開発した高速DRAM用のバス信号と物理形状の規格のことである。他のDRAMのようにRAS/RASなどの制御信号線によって読み出し/書き込み動作を指示するのではなく、Direct Rambusというバス上に16ビットか18ビットのデータ、アドレス、コマンドをパケット形式でやり取りする。RIMM(Rambus In-line Memory Module)と呼ばれるモジュールも規定していた。リフレッシュ機能が内蔵されている。任天堂のゲーム機NINTENDO64で同種のメモリーが採用され、パーソナルコンピュータへの採用も図られたが、バスの技術設計に高額なライセンス使用料を払い、Direct RDRAMコントローラを初めとする周辺回路やDirect RDRAMチップそのものの高価格によって、民生用途ではコスト競争力がなかったため、一部のサーバー機にのみ採用されるに留まり、PCでの主記憶用半導体の次の主役はPC133 SDRAMとDDRに移った。
DDRはDDR SDRAM(Double Data Rate SDRAM)のことである。内部のメモリセルアレイの読み出し時には2ビットや4ビット、8ビット分のセルを一度にアクセスし、データバスへの出力には読み出した信号線を切り替えて直列並列変換を行っている。書き込み時にはこの逆となる。パーソナルコンピュータでの使用ではほとんど全てがDIMM(Dual Inline Memory Module)での実装となっている。DDRの登場によって従来のSDRAMはSDR(シングル・データ・レート)と呼ばれることが多い。
SDRAMでの外部同期クロックの立ち上がりと立ち下り時にデータ入出力を確定するのでSDRに比べて2倍のデータ転送速度となる。クロック信号はSDRのシングルエンド伝送からディファレンシャル伝送に変わり、位相・逆位相信号のエッジ検出を両信号のクロスポイントに置くことでデューティ比を50%に近づけた。SDRには無かったDQS(データ・ストローブ信号)によってメモリ素子とコントローラ間の配線長の自由度が増した。信号のインターフェースはSDRのLVTTLからSSTLに変えられた。
データ転送の動作周波数は200MHz、266MHz、332MHz、400MHz。電源電圧は2.5Vから2.6Vが多い。184ピンDIMM。
DDRでの外部同期クロックを2倍に高めそれぞれの立ち上がりと立ち下り時にデータ入出力を確定するのでSDRに比べて4倍のデータ転送速度となる。"Posted CAS"機能が加わり、DDRまでは複数のリード、またはライトが連続するアクセス時にRAS信号からCAS信号までのサイクル間隔時間(tRCD)によってコマンド競合による待ち時間が生じていたが、DDR2からはRAS信号の後でtRCDの経過を待たずにCAS信号を受付け、メモリチップ内部で留め置かれて"Additive Latency"の経過後ただちに内部的にCAS信号が処理されるようになった。また、ODT(One Die Termination)とOCD(Off Chip Driver)が実装されることで終端抵抗をメモリチップ内部に持たせて、ドライバ駆動能力も調整可能として信号反射の低減など信号を最適化するように工夫が加えられた。DDR2用以降のメモリ・コントローラ側では起動時などにキャリブレーションを行うことで、メモリ素子とコントローラ間の配線のバラツキに起因するスキュー、つまり信号到着時間のズレを読み取り、信号線ごとのタイミングと駆動能力の調整を行うものがある。。
動作周波数は400MHz、533MHz、667MHz、800MHz、1066MHzの5種類があり、単体での半導体パッケージの容量では128Mビットから2Gビットまでの2倍刻みで5種類がある。電源電圧は1.8V。240ピンDIMM。
DDRでの同期クロックを4倍に高めそれぞれの立ち上がりと立ち下り時にデータ入出力を確定するのでSDRに比べて8倍のデータ転送速度となる。
動作周波数は800MHz、1066MHz、1333MHz、1600MHzの4種類があり、単体での半導体パッケージの容量では512Mビットや1Gビット、2Gビットのものが多い。電源電圧は1.5Vと1.35V。
グラフィック用途でのDRAMとして書き込みと読み出しが同時平行で行えるようになっている。今でも高性能グラフィック回路で使用される。
日本のNECが開発したもので、内部にチャンネルを設けてメモリーセルと入出力部との伝送速度を高める工夫がなされたが、普及しなかった。
余分なビットに誤り訂正符号を記録することで、ソフトエラーによるデータの破損を検出・修正できる。
高信頼性用途のサーバなどで使われる。
スマートフォンや省電力な組み込み用途向けの規格。
大量のメモリを実装するサーバなどで使われる。
バッファード・メモリともいう。
レジスタードかつECCというDRAMもある。